KR102190654B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치에서는 콘택/비아 플러그와 접하는 하부 도전 패턴 옆에도 에어 갭 영역이 배치된다. 이 제조 방법에서는 도전 패턴들 사이를 채우는 희생막을 형성하고 상부 배선 공정을 진행한 후에 희생막을 선택적으로 제거한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치들은 고집적, 고밀도, 저전력 소비 및 고속 동작이 요구되고 있다. 고집적 회로를 가지는 반도체 장치는 다층 연결 배선 구조를 사용하여 설계된다. 이러한 배선들은 알루미늄과 같은 금속 물질로 형성되어 왔다. 알루미늄으로 배선을 형성하기 위해, 절연막 상에 알루미늄층을 증착하고 식각하는 공정을 진행한다.
그러나, 디자인 룰이 작아짐에 따라, 배선의 재료로 알루미늄 대신 구리로 대체되고 있다. 왜냐하면 알루미늄의 전기저항이 상대적으로 크며, 알루미늄 배선 선폭이 작아질수록 전기저항이 더욱 커져 고속 동작이 어려워지기 때문이다. 따라서 전기저항이 작으며 값이 싼 구리를 배선의 재료로 선호하게 되었다. 그러나, 구리는 식각 공정으로 식각되기가 어렵다. 따라서 구리로 배선을 형성하기 위해 다마신 공정을 사용할 수 있다.
그러나 반도체 장치의 고집적화로 인해 배선들 간격도 좁아지고 있다. 따라서 위와 같이 배선 재료를 바꿀지라도, 배선들 간의 좁은 간격 때문에, 간섭 현상이 심해질 수 있다. 이로써, 배선의 신호 전달 속도가 지연될 수 있다. 이를 해결하기 위하여 다양한 연구가 계속되고 있다.
본 발명이 해결하고자 하는 과제는 신호전달 속도를 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 오정렬에 따른 브릿지 문제를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 배치되는 제 1 도전 패턴; 상기 제 1 도전 패턴의 표면을 콘포말하게 덮는 절연 확산 방지막; 상기 제 1 도전 패턴 상에 배치되며 상기 절연 확산 방지막을 관통하여 상기 제 1 도전 패턴과 접하는 제 2 도전 패턴; 및 상기 제 1 도전 패턴의 측벽에서 상기 절연 확산 방지막을 노출시키는 에어 갭 영역을 포함한다.
상기 제 2 도전 패턴의 하부면의 일부는 에어 갭 영역에 의해 노출될 수 있다.
상기 반도체 장치는 상기 제 1 도전 패턴의 하부면과 접하는 희생막 잔여물을 더 포함할 수 있다.
상기 희생막 잔여물은 탄화수소막으로 이루어질 수 있다.
상기 반도체 장치는, 상기 제 2 도전 패턴의 측벽과 접하는 상부 층간절연막을 더 포함할 수 있으며, 상기 상부 층간절연막은 다공성막일 수 있다.
상기 상부 층간절연막은 다공성 실리콘산화탄화수소막(SiOCH)일 수 있다.
상기 상부 층간절연막은 차례로 적층된 접착막, 고밀도 층간절연막 및 저밀도 층간절연막을 포함할 수 있다.
상기 반도체 장치는, 상기 상부 층간절연막 하부에 배치되는 투과막을 더 포함할 수 있다.
상기 반도체 장치는, 상기 기판 상에 배치되며 상기 제 1 도전 패턴과 제 1 간격으로 이격되는 제 3 도전 패턴; 및 상기 기판 상에 배치되며 상기 제 3 도전 패턴과 제 1 간격보다 넓은 제 2 간격으로 이격된 제 4 도전 패턴을 더 포함할 수 있으며, 상기 에어 갭 영역은 상기 제 1 도전 패턴과 상기 제 3 도전 패턴 사이에 배치될 수 있다.
상기 반도체 장치는, 상기 제 3 도전 패턴과 상기 제 4 도전 패턴 사이의 공간을 채우는 하부 층간절연막을 더 포함할 수 있다.
상기 반도체 장치는, 상기 하부 층간절연막 상에 배치되는 캐핑막 패턴을 더 포함할 수 있다.
상기 캐핑막 패턴은 상기 하부 층간절연막 보다 기계적 강도가 더 쎌 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 서로 이격된 제 1 도전 패턴들을 형성하는 단계; 상기 제 1 도전 패턴들 사이의 공간을 희생막을 채우는 단계; 상기 제 1 도전 패턴들과 상기 희생막 상에 상부 층간절연막을 형성하는 단계; 상기 상부 층간절연막에 상기 제 1 도전 패턴들 중 적어도 하나와 접하는 제 2 도전 패턴을 형성하는 단계; 및 상기 희생막을 제거하여 에어 갭 영역을 형성하는 단계를 포함한다.
상기 희생막은 탄화수소막으로 형성될 수 있다.
상기 상부 층간절연막은 다공성 막으로 형성되며, 상기 희생막을 제거하는 단계는 상기 기판의 전면에 대하여 자외선을 조사하는 단계를 포함할 수 있다.
상기 상부 층간절연막을 형성하는 단계는, 포로젠(porogen)들이 분산된 실리콘산화탄화수소막(SiOCH)을 형성하는 단계; 및 상기 실리콘산화탄화수소막을 경화시키는 동시에 상기 포로젠들을 제거하여 기공들을 만드는 단계를 포함할 수 있다.
상기 실리콘산화탄화수소막을 경화시키는 단계는,
리모트 수소 플라즈마(Remote H2 plasma) 처리 공정, 전자빔(Electron beam) 조사 공정 또는 자외선 조사 공정 중 적어도 하나로 진행될 수 있다.
상기 실리콘산화탄화수소막을 경화시키는데에 사용되는 자외선은 상기 희생막을 제거하는 단계에 사용되는 자외선보다 바람직하게는 낮다.
상기 포로젠과 상기 희생막은 서로 다른 물질로 이루어질 수 있다.
상기 제 1 도전 패턴들을 형성하는 단계는, 상기 기판 상에 하부 층간절연막을 형성하는 단계; 상기 하부 층간절연막 내에 상기 제 1 도전 패턴들을 형성하는 단계; 및 상기 제 1 도전 패턴들 사이의 상기 하부 층간절연막을 적어도 일부 제거하는 단계를 포함할 수 있다.
상기 하부 층간절연막은 탄소를 포함하며, 상기 하부 층간절연막을 적어도 일부 제거하는 단계는, 상기 하부 층간절연막에 대하여 플라즈마 처리 공정을 진행하여 상기 탄소를 제거하는 단계; 및 상기 탄소가 제거된 하부 층간절연막을 제거하는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치에서는 콘택/비아 플러그와 접하는 하부 도전 패턴 옆에도 에어 갭 영역이 배치될 수 있어 에어 갭 영역의 넓이가 상대적으로 넓어질 수 있다. 이로써 배선들을 통한 신호 전달 속도를 더욱 향상시킬 수 있다.
본 발명의 다른 예에 따른 반도체 장치의 제조 방법에서는 콘택/비아 플러그 형성시 오정렬이 발생할지라도 인접 배선과의 브릿지 문제가 발생하지 않는다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 평면도이다.
도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 3 내지 도 13은 도 2의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 14는 본 발명의 다른 예에 따른 반도체 장치의 단면도이다.
도 15는 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 16은 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 17 내지 도 20은 도 16을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 21은 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 22는 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 23 및 도 24는 도 22의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 25는 본 발명의 예들에 따른 구조를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 평면도이다. 도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 제 1 영역(A)과 제 2 영역(B)을 포함하는 기판(1)이 제공된다. 도시하지는 않았지만, 상기 기판(1) 상에 소자분리막(미도시)과 트랜지스터들(미도시)이 배치될 수 있다. 상기 기판(1)은 도전부(2)를 포함할 수 있다. 상기 도전부(2)는 트랜지스터를 구성하는 게이트 전극 또는 소오스/드레인 영역, 또는 공통 소오스 라인과 같은 배선에 해당할 수 있다. 또는 상기 기판(1)은 절연막을 포함할 수 있으며 상기 도전부(2)는 상기 절연막 내에 배치되는 배선, 패드, 콘택 플러그 또는 비아플러그와 같은 도전 패턴에 해당할 수 있다. 상기 기판(1) 상에 제 1 배선층(L1)과 제 2 배선층(L2)이 차례로 적층된다.
상기 제 1 배선층(L1)은 제 1 층간절연막(3)을 포함한다. 상기 제 1 층간절연막(3)은 초저유전상수(ULK: Ultra Low K) 값을 가지는 물질로 형성되며 예를 들면 다공성-실리콘산화탄화수소막(porous-SiOCH)으로 형성될 수 있다. 상기 제 1 층간절연막(3)에는 상기 제 1 영역(A)에 리세스 영역(R1)이 형성된다. 상기 리세스 영역(R1)에는 제 11 도전 패턴들(10a)이 배치되고 상기 제 2 영역(B)에는 상기 제 1 층간절연막(3) 내에 제 12 도전 패턴들(10b)이 배치된다. 상기 제 11 도전 패턴들(10a)은 제 1 간격(D1)으로 이격되며 일 방향으로 연장된 서로 평행한 배선들일 수 있다. 상기 제 12 도전 패턴들(10b)은 제 2 간격(D2)으로 이격되며 상기 일 방향으로 연장된 서로 평행한 배선들일 수 있다. 상기 제 11 도전 패턴들(10a)과 상기 제 12 도전 패턴들(10b) 각각은 제 1 배선부(8)와 이의 측벽과 하부면을 콘포말하게 덮는 제 1 금속확산방지막(5)을 포함할 수 있다. 상기 제 1 배선부(8)는 예를 들면 구리, 알루미늄 및 텅스텐과 같은 금속으로 이루어질 수 있다. 상기 제 1 금속 확산 방지막(5)은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN), 루테늄(Ru), 코발트(Co), 망간(Mn), 텅스텐질화막(WN), 니켈(Ni), 및 니켈붕소(NiB)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 제 12 도전 패턴들(10b) 중 일부는 상기 제 1 도전부(2) 쪽으로 연장되는 제 1 도전 플러그(8c)를 더 포함할 수 있다. 상기 제 1 도전 플러그(8c)는 콘택 플러그 또는 비아플러그에 해당될 수 있다. 상기 제 1 도전 플러그(8c)는 상기 제 1 배선부(8)와 같은 물질로 형성될 수 있다. 상기 제 11 및 제 12 도전 패턴들(10a, 10b)의 상부면들은 각각 제 1 보호막(9a)으로 덮인다. 상기 제 1 보호막(9a)은 예를 들면, 탄탈륨, 루테늄, 코발트, 망간, 티타늄, 텅스텐, 니켈 및 알루미늄을 포함하는 그룹에서 선택되는 적어도 하나의 금속 또는 상기 적어도 하나의 금속의 질화막으로 형성될 수 있다.
상기 제 2 영역(B)에서 상기 제 1 층간절연막(3)은 제 1 캐핑막 패턴(M1)으로 덮인다. 상기 제 1 캐핑막 패턴(M1)은 질화탄화실리콘(SiCN), 질화실리콘(SiN), 또는 탄화산화실리콘(SiOC) 중 적어도 하나의 막으로 형성될 수 있다. 상기 제 1 캐핑막 패턴(M1)은 상기 제 1 층간절연막(3)의 기계적 강도(또는 모스 경도) 보다 높은 기계적 강도를 가질 수 있다. 상기 제 1 캐핑막 패턴(M1)의 상부면은 절연확산방지막(11)으로 콘포말하게 덮인다. 상기 절연확산방지막(11)은 질화탄화실리콘(SiCN), 질화실리콘(SiN), 또는 탄화산화실리콘(SiOC) 중에 적어도 하나의 막으로 형성될 수 있다.
상기 절연확산방지막(11)은 상기 제 1 영역(A)으로 연장되어 상기 제 11 도전 패턴들(10a)의 측벽들, 이들 상의 제 1 보호막(9a)의 상부면 및 상기 리세스 영역(R1)의 하부면을 덮는다. 상기 절연확산방지막(11)은 구리의 확산을 방지하는 역할을 하는 동시에 물이나 습기 베리어 역할도 할 수 있다. 상기 제 1 영역(A)에서 상기 제 11 도전 패턴들(10a) 사이의 공간에는 에어 갭 영역(AG1)이 배치된다. 상기 제 2 영역(B)에서 상기 제 12 도전 패턴들(10b) 사이의 공간은 상기 제 1 층간절연막(3)으로 채워진다. 상기 제 1 층간절연막(3)은 다공성의 실리콘산화탄화수소막(SiOCH)으로 형성되어 유전율이 실리콘 산화막보다 낮다. 배선간격이 상대적으로 넓은 영역(B)에서는 에어 갭 영역이 없이 상기 다공성의 실리콘 산화탄화수소막으로 채워져도 인접하는 배선들 간의 신호 간섭 문제가 거의 발생하지 않을 수 있다. 또한 상기 제 1 층간절연막(3)으로 채워져 기계적 강도를 증가시킬 수 있어 모든 영역에 에어갭 영역이 존재하는 것보다 장점을 가질 수 있다.
상기 절연확산방지막(11) 상에는 투과막(13)이 배치된다. 상기 투과막(13)은 실리콘 산화막이거나 다공성 실리콘산화탄화수소막일 수 있다. 상기 투과막(13)이 실리콘 산화막일 경우에 다공성 실리콘산화탄화수소막 인 경우보다 두께가 상대적으로 얇아질 수 있다. 상기 투과막(13)의 하부면과 상기 절연확산방지막(11)의 측면과 바닥면은 상기 에어 갭 영역(AG1)을 제공한다. 상기 투과막(13)의 하부면은 평평할 수 있다.
상기 제 2 배선층(L2)은 제 2 층간절연막(15)을 포함한다. 상기 제 2 층간절연막(15)도 상기 제 1 층간절연막(3)과 같은 물질로 형성될 수 있다. 상기 제 1 영역(A)과 상기 제 2 영역(B)에서 각각 상기 제 2 층간절연막(15) 내에는 제 21 도전 패턴들(20a)과 제 22 도전 패턴들(20b)이 배치된다. 상기 제 21 도전 패턴들(20a)과 상기 제 22 도전 패터들(20b)의 간격은 임의 간격일 수 있다. 상기 제 21 도전 패턴들(20a)과 상기 제 22 도전 패턴들(20b)은 각각 제 2 배선부(19)와 이의 측벽과 하부면을 감싸는 제 2 금속확산방지막(17)을 포함한다. 상기 제 21 도전 패턴들(20a)과 상기 제 22 도전 패턴들(20b) 중 일부는 각각 제 11 도전 패턴(10a)과 제 12 도전 패턴(10b) 쪽으로 연장된 제 2 도전 플러그(19c)을 더 포함할 수 있으며 제 11 도전 패턴(10a)과 제 12 도전 패턴(10b)과 접한다. 상기 제 2 도전 플러그(19c)은 비아플러그일 수 있다. 상기 제 11 도전 패턴(10a)과 접하는 제 21 도전 패턴(20a)의 하부면의 높이는 상기 제 12 도전 패턴(10b)과 접하는 제 22 도전 패턴(20b)의 하부면의 높이와 같을 수 있다. 상기 제 11 도전 패턴(10a)과 접하는 상기 제 21 도전 패턴(20a)의 하부면과 하단 모서리는 상기 에어 갭 영역(AG1)에서 노출될 수 있다. 상기 제 2 층간절연막(15)은 제 2 캐핑막 패턴(M2)으로 덮일 수 있다. 상기 제 2 배선층(L2)을 구성하는 요소들을 이루는 물질들은 각각 상기 제 1 배선층(L1)을 구성하는 요소들을 이루는 물질과 동일/유사할 수 있다.
도 2의 반도체 장치에서는 제 2 도전 플러그(19c)가 연결되는 제 11 도전 패턴(10a) 주변에도 에어 갭 영역(AG1)이 배치될 수 있다. 에어 갭 영역의 넓이가 상대적으로 넓어질 수 있다. 상기 에어 갭 영역(AG1)의 유전율이 거의 1에 가까우므로 배선들을 통한 신호 전달 속도를 향상시킬 수 있다.
다음은 도 2의 반도체 장치를 제조하는 과정을 설명하기로 한다. 도 3 내지 도 13은 도 2의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3을 참조하면, 제 1 영역(A)과 제 2 영역(B)을 포함하는 기판(1)을 준비한다. 상기 기판(1)에 도전부(2)를 형성한다. 상기 제 1 기판(1) 상에 제 1 층간절연막(3)을 형성한다. 상기 제 1 층간절연막(3)은 초저유전상수(ULK: Ultra Low K) 값을 가지는 물질로 형성되며 예를 들면 다공성-실리콘산화탄화수소막(porous-SiOCH)으로 형성될 수 있다. 상기 제 1 층간절연막(3)을 형성하는 과정은 후속의 제 2 층간절연막(15)을 형성하는 과정과 동일/유사할 수 있다. 상기 제 2 층간절연막(15)을 형성하는 과정은 후속에 설명하기로 한다. 상기 제 1 층간절연막(3)에 제 11 및 제 12 그루브들(6a, 6b)을 형성하고 제 1 금속확산방지막(5)을 콘포말하게 형성한다. 도전막을 적층하여 상기 제 11 및 제 12 그루브들(6a, 6b)을 채우고 평탄화하여 제 11 및 제 12 도전 패턴들(10a, 10b)을 형성하고 상기 제 1 층간절연막(3)의 상부면을 노출시킨다. 상기 제 11 도전 패턴들(10a, 10b) 상에 각각 제 1 보호막(9a)을 형성한다.
도 4를 참조하면, 상기 기판(1) 상에 상기 제 2 영역(B)을 덮되 상기 제 1 영역(A)을 노출시키는 제 1 캐핑막 패턴(M1)을 형성한다.
도 5를 참조하면, 상기 기판(1)의 전면에 대하여 플라즈마 처리 공정(P1)을 진행한다. 상기 플라즈마 처리 공정(P1)은 예를 들면 암모니아를 이용하여 진행될 수 있다. 상기 플라즈마 처리 공정(P1) 동안 상기 제 1 캐핑막 패턴(M1)으로 가려진 상기 제 2 영역(B)에 위치하는 상기 제 1 층간절연막(3)은 보호되나 상기 제 1 캐핑막 패턴(M1)으로 가려지지 않은 상기 제 1 영역(A)에 위치하는 상기 제 1 층간절연막(3)은 플라즈마 처리를 받게 된다. 이로써 상기 플라즈마 처리를 받은 상기 제 1 층간절연막(3a)에 포함된 탄소가 제거되고 실리콘산화수소막(SiOH)의 형태로 변할 수 있다. 상기 플라즈마 처리 공정(P1)의 공정 시간, 에너지 등을 조절함으로써 상기 플라즈마 처리를 받는 제 1 층간절연막(3a)의 두께가 조절될 수 있다.
도 6을 참조하면, 상기 플라즈마 처리를 받은 상기 제 1 층간절연막(3a)을 제거하여 상기 제 1 영역(A)에 리세스 영역(R1)을 형성한다. 상기 탄소가 제거된 실리콘산화수소막(SiOH)은 예를 들면 불산 등으로 제거될 수 있다. 이로써 상기 제 1 영역(A)에서 상기 제 11 도전 패턴들(10a)의 측벽들이 노출될 수 있다. 상기 플라즈마 처리를 받지 않은 제 1 층간절연막(3)은 상기 불산등으로 제거되지 않는다.
도 7을 참조하면, 상기 기판(1)의 전면 상에 절연확산방지막(11)을 콘포말하게 형성한다. 상기 절연확산방지막(11)은 이웃하는 상기 제 11 도전 패턴들(10a)의 상단들 사이의 공간을 막지 않는다.
도 8을 참조하면, 상기 제 1 영역에서 상기 제 11 도전 패턴들(10a) 사이의 공간을 희생막(S1)으로 채운다. 상기 희생막(S1)은 스핀코팅이나 화학기상증착 방법을 이용하여 탄화수소막으로 형성될 수 있다. 상기 희생막(S1)이 상기 제 11 도전 패턴들(10a) 상이나 상기 제 2 영역(B)에도 형성될 경우 일부 에치백 공정을 진행하여 상기 제 11 도전 패턴들(10a) 사이의 공간에만 남게 할 수 있다.
도 9를 참조하면, 상기 기판(1) 상에 투과막(13)을 형성한다. 상기 투과막(13)은 실리콘산화막이거나 다공성막일 수 있다. 상기 투과막(13)이 실리콘 산화막일 경우 다공성막인 경우보다 두께가 얇을 수 있다. 상기 투과막(13)이 다공성막인 경우 예를 들면 다공성-실리콘산화탄화수소막(porous-SiOCH)으로 형성될 수 있다.
도 9 및 10을 참조하면, 상기 투과막(13) 상에 제 2 층간절연막(15)을 형성한다. 상기 제 2 층간절연막(15)은 상기 제 1 층간절연막(3)처럼 초저유전상수(ULK: Ultra Low K) 값을 가지는 물질로 형성되며 예를 들면 다공성-실리콘산화탄화수소막(porous-SiOCH)으로 형성될 수 있다. 이를 위해 먼저 도 9처럼, 탄화수소 입자와 같은 포로젠(porogen, polymeric pore generator)들이 분산 포함된 실리콘산화탄화수소막(15a)을 형성한다. 그리고 상기 실리콘산화탄화수소막(15a)에 대하여 경화 공정(P2)을 진행하다. 상기 경화 공정(P2)은 상기 포로젠들을 제거하여 기공들을 형성하는 동시에 상기 실리콘산화탄화수소막(15a)을 경화시킨다. 상기 포로젠들을 제거하는 것은 상기 탄화수소 입자들을 메탄이나 에탄과 같은 휘발성 부산물로 쪼갤 수 있다. 상기 경화 공정(P2) 동안 상기 희생막(S1)은 제거되지 않아야 한다. 이를 위해 상기 경화 공정(P2)은 깊이 조절이 가능한 것이 바람직하다. 이러한 깊이 조절이 가능한 경화 공정(P2)으로는 리모트 수소 플라즈마(Remote H2 plasma) 처리 공정이나 전자빔(Electron beam) 조사 공정이 있을 수 있다. 또는 상기 경화 공정(P2)은 자외선 조사 공정으로 진행될 수 있다. 상기 자외선 조사 공정은 깊이 조절하기가 어려울 수 있다. 이때에는 상기 자외선 조사 에너지를 낮게 하고 상기 희생막(S1)을 구성하는 탄화수소막의 화학물질과 상기 실리콘산화탄화수소막(15a)에 포함된 탄화수소 입자들의 화학물질을 다르게 조절할 수 있다. 즉, 상기 희생막(S1)을 구성하는 탄화수소막은 낮은 에너지의 자외선 조사시에는 분해가 안되는 화학물질로 형성될 수 있다. 이와 같이 상기 경화 공정(P2)에 의해 다공성 실리콘산화탄화수소막으로 이루어지는 제 2 층간절연막(15)이 형성된다. 상기 경화 공정(P2)에 의해 상기 제 2 층간절연막(15)은 보다 단단해질 수 있다.
도 11을 참조하면, 상기 제 2 층간절연막(15)을 식각하여 제 21 및 22 그루브들(16a, 16b)을 형성한다. 상기 제 21 및 22 그루브들(16a, 16b) 중 일부는 각각 상기 제 11 도전 패턴(10a)과 상기 제 12 도전 패턴(10b)을 노출시키는 홀(H1)을 포함할 수 있다. 상기 홀(H1)을 형성하기 위해 상기 제 2 층간절연막(15) 뿐만 아니라 그 밑의 투과막(13), 절연확산방지막(11)도 식각된다. 상기 제 2 영역(B)에서 상기 제 1 캐핑막 패턴(M1)도 식각될 수 있다. 상기 홀(H1)을 형성할 때 오정렬이 발생될 수 있다. 이로써 상기 홀(H1)의 바닥에 상기 제 11 및 제 12 도전 패턴들(10a, 10b) 뿐만 아니라 상기 제 1 영역(A)에서 상기 희생막(S1)도 노출될 수 있다. 만약에 상기 희생막(S1)이 없이 에어 갭 영역이 상기 제 11 도전 패턴들(10a) 사이에 미리 형성되어 있고 상기 홀(H1)을 형성할 때 오정렬이 발생한다면, 상기 홀(H1)의 바닥에 에어 갭 영역이 노출될 수 있다. 이로써 상기 제 11 도전 패턴들(10a) 아래의 제 1 층간절연막(3)도 식각될 수 있어 원하지 않는 배선들이 노출될 수 있다. 후속으로 도전 패턴들을 형성하기 위해 도전막을 형성하게 되면 원하지 않는 배선들 간에 브릿지(Bridge)가 발생할 수 있다. 그러나 본 발명에서는 상기 희생막(S1)이 존재하므로 오정렬이 발생할지라도 홀(H1)이 과도한 깊이나 원하지 않는 형태로 형성되지 않는다. 이로써 오정렬에 따른 브릿지를 방지할 수 있다.
도 12를 참조하면, 상기 기판(1)의 전면 상에 제 2 금속확산방지막(17)을 콘포말하게 형성하고 도전막을 형성하여 상기 제 21 및 제 22 그루브들(16a, 16b)을 채우고 평탄화하여 제 21 및 제 22 도전 패턴들(20a, 20b)을 형성한다. 이와 같이 제 2 배선층(L2)을 형성한다.
도 13을 참조하면, 상기 희생막(S1)을 선택적으로 제거하는 공정(P3)을 진행한다. 상기 희생막 제거 공정(P3)은 자외선 조사 공정일 수 있다. 이때 자외선 조사 에너지는 도 9에서 경화 공정(P2)에 사용되던 자외선 조사 에너지 보다 강할 수 있다. 이때 자외선 뿐만 아니라 전자 빔을 조사하는 것도 가능하다. 상기 희생막(S1)을 구성하는 탄화수소막은 상기 희생막 제거 공정(P3)에 의해 메탄이나 에탄과 같은 휘발성 부산물로 분해되어 상기 투과막(13)과 상기 제 2 층간절연막(15)을 통해 밖으로 빠져나갈 수 있다. 상기 희생막 제거 공정(P3) 동안 공정 온도는 약 400℃일 수 있다. 이로써 도 2의 에어 갭 영역(AG1)을 형성할 수 있다. 자외선은 직진성을 가지기에 상기 제 21 도전 패턴(20a)의 하부면에 인접한 희생막(S1)은 자외선에 직접 조사되기 어려울 수도 있다. 그러나 빛의 회절, 굴절 및 반사 현상에 의해 상기 제 21 도전 패턴(20a)의 하부면에 인접한 희생막(S1)에도 자외선이 조사될 수 있다. 상기 에어 갭 영역(AG1)을 형성한 후에 상기 제 21 및 제 22 도전 패턴들(20a, 20b) 상에 제 2 보호막(21a)을 형성한다. 그리고 상기 제 2 층간절연막(15) 상에 제 2 캐핑막 패턴(M2)을 형성할 수 있다. 이로써 도 2의 반도체 장치를 형성할 수 있다.
도 14는 본 발명의 다른 예에 따른 반도체 장치의 단면도이다.
도 14를 참조하면, 본 예에 따른 반도체 장치는 도 2의 투과막(13)을 포함하지 않는다. 투과막(13) 없이 제 2 층간절연막(15)이 바로 절연확산방지막(11)과 접한다. 제 11 도전 패턴들(10a) 사이에서 상기 제 2 층간절연막(15)의 하부면과 상기 절연확산방지막(11)의 측면들 및 바닥면이 에어 갭 영역(AG1)을 제공한다. 그 외의 구성 및 제조 과정은 도 2 내지 도 13을 참조하여 설명한 바와 동일/유사할 수 있다.
도 15는 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 15를 참조하면, 본 예에 따른 반도체 장치에서는 제 2 층간절연막(15)은 아래로부터 순차적으로 배치되는 접착막(15a), 고밀도 층간절연막(15b) 및 저밀도 층간절연막(15c)을 포함할 수 있다. 상기 접착막(15a)은 예를 들면 실리콘 산화막일 수 있다. 상기 고밀도 층간절연막(15b)과 상기 저밀도 층간절연막(15c) 모두 같은 다공성 실리콘산화탄화수소막으로 이루어지나 다공성 또는 밀도가 다를 수 있다. 상기 고밀도 층간절연막(15b)은 상기 접착막(15a) 보다 두꺼우나 상기 저밀도 층간절연막(15c) 보다 얇을 수 있다. 그 외의 구성 및 제조 과정은 도 14를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 16을 참조하면, 본 예에 따른 반도체 장치는 제 1 캐핑막 패턴(M1)을 포함하지 않을 수 있다. 에어 갭 영역들(AG1)은 제 1 영역(A)과 제 2 영역(B) 모두에서 제 11 및 제 12 도전 패턴들(10a, 10b) 사이에 배치될 수 있다. 절연확산방지막(11)은 상기 제 11 및 제 12 도전 패턴들(10a, 10b)의 측면들과 이들 사이의 제 1 층간절연막(3)의 상부면을 콘포말하게 덮을 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17 내지 도 20은 도 16을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 17을 참조하면, 도 3의 상태에서 제 1 캐핑막 패턴(13)의 형성 없이 바로 상기 기판(1)의 전면에 대하여 플라즈마 처리 공정(P1)을 진행한다. 이로써 영역에 상관없이 제 11 및 제 12 도전 패턴들(10a, 10b) 사이의 제 1 층간절연막들(13) 내에 포함된 탄소가 제거되고 실리콘산화수소막(SiOH, 3a)으로 변할 수 있다.
도 18을 참조하면, 상기 실리콘산화수소막(3a)을 불산등으로 선택적으로 제거하여 리세스 영역(R1)을 형성한다.
도 19를 참조하면, 상기 기판(1)의 전면 상에 절연확산방지막(11)을 콘포말하게 형성한다. 그리고 상기 제 11 및 제 12 도전 패턴들(10a, 10b) 사이의 공간을 희생막(S1)으로 채운다.
도 20을 참조하면, 제 2 배선층(L2)을 도 9 내지 도 12를 참조하여 설명한 바와 같이 형성한다. 그리고 희생막 제거 공정(P3)을 진행하여 상기 희생막(S1)을 선택적으로 제거한다. 그 외의 제조 공정은 도 3 내지 도 13을 참조하여 설명한 바와 동일/유사할 수 있다.
도 21은 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 21을 참조하면, 본 예에 따른 반도체 장치에서는 에어 갭 영역들(AG1)에 노출된 제 21 및 제 22 도전 패턴들(20a, 20b)의 하부면들에 희생막 잔여물(S1r)이 남은 상태를 보여준다. 명세서 전체에서 상기 희생막 잔여물(S1r)은 '희생막 패턴'으로도 명명될 수 있다. 상기 희생막 잔여물(S1r)은 희생막(S1)과 동일한 탄화수소막일 수 있다. 상기 희생막 잔여물(S1r)은 도 20의 희생막 제거 공정(P3)에서 자외선의 직진성에 의해 상기 제 21 및 제 22 도전 패턴들(20a, 20b)의 하부면에는 조사되기 어려우므로 남을 수 있다. 그 외의 구성 및 제조 과정은 도 16 내지 도 20을 참조하여 설명한 바와 동일/유사할 수 있다.
도 22는 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 22를 참조하면, 본 예에 따른 반도체 장치에서는 기판(1) 상에 제 1 내지 제 3 배선층들(L1, L2, L3)이 차례로 적층된다. 상기 제 1 배선층(L1)은 도 16의 제 1 배선층(L1)과 같다. 제 2 배선층(L2)에는 제 2 캐핑막 패턴(M2)이 없다. 제 2 층간절연막(15)에는 제 2 리세스 영역(R2)이 배치된다. 제 21 및 제 22 도전 패턴들(20a, 20b)은 제 2 절연확산방지막(21)으로 콘포말하게 덮인다. 제 2 에어 갭 영역들(AG2)이 제 21 및 제 22 도전 패턴들(20a, 20b) 사이에 배치된다. 제 3 배선층(L3)은 제 3 층간절연막(25)과 제 3 도전 패턴들(30)을 포함한다. 상기 제 3 도전 패턴들(30)은 제 3 도전부(29), 제 3 도전 플러그(29c) 및 제 3 금속확산방지막(27)을 포함할 수 있다. 상기 제 3 도전 패턴들(30)의 상부면은 제 3 보호막(31a)으로 덮일 수 있다. 상기 제 3 층간절연막(25)의 상부면은 제 3 캐핑막 패턴(M3)으로 덮인다. 상기 제 3 층간절연막(25)은 상기 제 1 및 제 2 층간절연막들(3, 15)과 같을 수 있다. 그 외의 구성은 도 16을 참조하여 설명한 바와 동일/유사할 수 있다.
도 23 및 도 24는 도 22의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 23을 참조하면, 도 20과 같이 희생막(S1)을 제거한 후에 제 21 및 제 22 도전 패턴들(20a, 20b) 상에 제 2 보호막(21a)을 형성한다.
도 24를 참조하면, 도 17처럼 플라즈마 처리 공정(P1)을 진행하고 습식 식각 공정을 진행하여 제 2 층간절연막(15)의 일부를 제거하고 제 2 리세스 영역(R2)을 형성한다. 이로써 상기 제 21 및 제 22 도전 패턴들(20a, 20b)의 측벽들이 노출된다.
후속으로 도 22를 참조하여, 상기 제 21 및 제 22 도전 패턴들(20a, 20b) 사이에 희생막을 형성하고 이들 상에 제 3 층간절연막(25)과 제 3 도전 패턴들(30)을 형성한다. 그리고 희생막을 선택적으로 제거하여 제 2 에어 갭 영역들(AG2)을 형성한다. 그리고 제 3 캐핑막 패턴(M3)을 형성한다.
도 25는 본 발명의 예들에 따른 구조를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
1: 기판
2: 도전부
3, 15, 25: 층간절연막
6a, 6b, 16a, 16b: 그루브
H1: 홀
5, 17, 27 : 금속확산방지막
8, 19, 29: 배선부
8c, 19c, 29c: 도전 플러그
9a, 21a, 31a : 보호막
10a, 10b, 20a, 20b, 30: 도전 패턴
11, 21: 절연확산방지막
AG1, AG2: 에어갭 영역

Claims (20)

  1. 제1영역과 제2영역을 포함하는 기판;
    상기 제 2 영역의 상기 기판 상에 배치되는 하부 층간절연막;
    상기 제 1 영역의 상기 기판 상에 배치되는 제 1 도전 패턴;
    상기 제 2 영역 상의 상기 하부 층간절연막을 덮되 상기 제 1 영역과는 중첩되지 않는 캐핑막 패턴;
    상기 제 1 도전 패턴의 표면과 상기 캐핑막 패턴의 상부면을 콘포말하게 덮는 절연 확산 방지막;
    상기 제 1 도전 패턴 상에 배치되며 상기 절연 확산 방지막을 관통하여 상기 제 1 도전 패턴과 접하는 제 2 도전 패턴; 및
    상기 제 1 도전 패턴의 측벽에서 상기 절연 확산 방지막을 노출시키는 에어 갭 영역을 포함하고,
    상기 에어 갭 영역은 상기 제 1 영역 상에 위치하되 상기 제 2 영역 상에는 부재하고,
    상기 캐핑막 패턴은 상기 하부 층간절연막 보다 기계적 강도가 큰 물질을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 도전 패턴의 하부면의 일부는 상기 에어 갭 영역에 의해 노출되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 도전 패턴의 하부면과 접하되, 상기 에어 갭 영역을 채우지 않는 희생막 패턴을 더 포함하되, 상기 희생막 패턴은 탄화수소막으로 이루어지는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역 사이의 상기 기판 상에 위치하는 제 3 도전 패턴을 더 포함하되,
    상기 제 3 도전 패턴은 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴과 이격되며,
    상기 에어갭 영역은 상기 제 1 도전 패턴과 상기 제 3 도전 패턴 사이에 위치하며,
    상기 캐핑막 패턴은 상기 제 3 도전 패턴의 상부면을 부분적으로 덮는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 도전 패턴의 측벽과 접하는 상부 층간절연막을 더 포함하되,
    상기 상부 층간절연막은 다공성막인 반도체 장치.
  6. 제 5 항에 있어서,
    상기 상부 층간절연막은 다공성 실리콘산화탄화수소막(SiOCH)인 반도체 장치.
  7. 제 5 항에 있어서,
    상기 상부 층간절연막은 차례로 적층된 접착막, 고밀도 층간절연막 및 저밀도 층간절연막을 포함하고, 상기 접착막은 실리콘산화막인 반도체 장치.
  8. 제 5 항에 있어서,
    상기 상부 층간절연막 하부에 배치되며, 기체를 투과시킬 수 있는 투과막을 더 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 영역의 상기 기판 상에 배치되며 상기 제 1 도전 패턴과 제 1 간격으로 이격되는 제 3 도전 패턴; 및
    상기 제 2 영역의 상기 기판 상에 배치되며 상기 제 3 도전 패턴과 제 1 간격보다 넓은 제 2 간격으로 이격된 제 4 도전 패턴을 더 포함하되,
    상기 제 4 도전 패턴은 상기 캐핑막 패턴으로 덮이며,
    상기 에어 갭 영역은 상기 제 1 도전 패턴과 상기 제 3 도전 패턴 사이에 배치되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 하부 층간절연막은 상기 제 3 도전 패턴과 상기 제 4 도전 패턴 사이의 공간을 채우는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 4 도전 패턴은 배선부와 상기 배선부로부터 아래로 돌출되는 비아를 포함하며,
    상기 배선부와 상기 비아는 상기 하부 층간절연막과 접하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역 상에서, 상기 절연 확산 방지막의 상부면과 접하며 기체를 투과시킬 수 있는 투과막을 더 포함하되,
    상기 투과막은 상기 에어 갭 영역의 상단을 정의하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제 2 도전 패턴은 상기 에어 갭 영역과 적어도 일부 수직적으로 중첩되는 반도체 장치.
  14. 제1 영역과 제 2 영역을 포함하는 기판 상에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 내에 서로 이격된 제 1 도전 패턴들을 형성하는 단계;
    상기 제 1 영역 상에서 상기 제 1 도전 패턴들 사이의 상기 하부 층간절연막을 희생막으로 대체시키는 단계;
    상기 제 2 영역 상에서 상기 하부 층간절연막을 덮되 상기 제 1 영역은 덮지 않는 캐핑막 패턴을 형성하는 단계, 상기 캐핑막 패턴은 상기 하부 층간절연막 보다 기계적 강도가 큰 물질을 포함하고;
    상기 제 1 도전 패턴들과 상기 희생막 그리고 상기 캐핑막 패턴 상에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막 내에 상기 제 1 도전 패턴들 중 적어도 하나와 접하는 제 2 도전 패턴을 형성하는 단계; 및
    상기 제 1 영역 상에서 상기 희생막을 제거하여 에어 갭 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 희생막은 탄화수소막으로 형성되는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 상부 층간절연막은 다공성 막으로 형성되며,
    상기 희생막을 제거하는 단계는 상기 기판의 전면에 대하여 자외선을 조사하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 상부 층간절연막을 형성하는 단계는,
    포로젠(porogen)들이 분산된 실리콘산화탄화수소막(SiOCH)을 형성하는 단계; 및
    상기 실리콘산화탄화수소막을 경화시키는 동시에 상기 포로젠들을 제거하여 기공들을 만드는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 실리콘산화탄화수소막을 경화시키는 단계는,
    리모트 수소 플라즈마(Remote H2 plasma) 처리 공정, 전자빔(Electron beam) 조사 공정 또는 자외선 조사 공정 중 적어도 하나로 진행되는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 실리콘산화탄화수소막을 경화시키는데에 사용되는 자외선은 상기 희생막을 제거하는 단계에 사용되는 자외선보다 낮은 에너지를 가지는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 포로젠과 상기 희생막은 서로 다른 물질로 이루어지는 반도체 장치의 제조 방법.

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