KR101057196B1 - 반도체 소자의 비트라인 형성방법 - Google Patents

반도체 소자의 비트라인 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 비트라인 형성방법은, 반도체 기판 상에 비트라인 콘택홀을 포함하는 층간절연막을 형성하는 단계; 비트라인 콘택홀을 채우는 콘택층을 형성하는 단계; 콘택층을 평탄화하여 비트라인 콘택을 형성하는 단계; 비트라인 콘택에 정렬된 비트라인 스택을 형성하는 단계; 비트라인 콘택 형성시 과도하게 평탄화되어 비트라인 스택 옆으로 노출된 심(seam)을 덮으면서 비트라인 스택 및 층간절연막을 따라 연장하는 하프(HARP)막을 형성하는 단계; 및 하프(HARP)막 상에 비트라인 스택을 모두 매립하는 층간매립절연막을 형성하는 단계를 포함한다.
심, 하프 막, 비트라인

Description

반도체 소자의 비트라인 형성방법{Method for fabricating a bitline in semiconductor device}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 비트라인 형성방법에 관한 것이다.
최근 소자가 고집적화 되면서 소자의 개발 공정에 있어서 비트라인 스택(Bitline stack) 또한 급속도로 그 선폭(CD; Critical Dimension)이 작아지고 있다. 비트라인 스택의 선폭이 작아지면서 비트라인 스택 사이에 배치되는 스페이스(space) 또한 축소됨에 따라 현재 적용하고 있는 매립(gap-fill) 방법으로는 비트라인 스택을 매립하는데 어려움이 있다. 비트라인 스택을 매립하는 방법 가운데 하나로 고밀도 플라즈마(HDP; High Density Plasma) 공정을 적용하고 있다. 그러나 비트라인 스택의 선폭이 작아지면서 고밀도 플라즈마 공정을 이용하여 비트라인 스택을 매립하는 경우 비트라인 스택이 일 방향으로 기울어지는 벤딩(bending) 현상이 발생하고 있다. 벤딩 현상은 고밀도 플라즈마 공정을 이용한 산화막이 비트라인 스택 좌우에 증착시 비대칭적으로 증착되거나 고밀도 플라즈마 공정에서 플라즈마에 의한 손상(damage)을 원인으로 발생된다.
이러한 공정상의 한계로 현재 대부분의 비트라인 스택의 경우, 스핀 온 절연막(SOD; Spin on dielectric)을 이용하고 있다. 스핀 온 절연막은 액체 상태의 화합물을 스핀 코팅(spin coating) 방식으로 형성한 후, 고온의 큐어링(curing) 공정을 진행해 산화막으로 치환하여 매립한다. 스핀 온 절연막은 일반적으로 소자분리용 물질로서 개발되었지만, 미세 소자의 경우에는 게이트 스택 또는 비트라인 스택과 같이 매립이 요구되는 공정에서 이용되도록 개발이 진행되고 있다. 그러나 스핀 온 절연막의 경우에도 소자의 크기가 작아질수록 스핀 온 절연막의 큐어링 공정 또는 후속 열공정을 거치는 동안 스핀 온 절연막 자체의 스트레스 변화 및 용적 변화로 인해 스핀 온 절연막 표면에 금이 가는 크랙(crack) 결함이 발생하는 문제가 있다.
이러한 문제를 개선하기 위해 소자분리 공정에서 적용된 스핀 온 절연막 및 고밀도 플라즈 산화막의 이중막을 이용하여 비트라인 스택을 매립하는 방법이 연구되었다. 이 방법은 비트라인 스택을 먼저 스핀 온 절연막으로 코팅하여 매립하고, 큐어링 공정을 진행한 다음 매립된 스핀 온 절연막을 평탄화하고, 일정 높이를 식각한 다음, 고밀도 플라즈마 산화막을 이용하여 추가적으로 매립하는 공정이다. 이러한 스핀 온 절연막 및 고밀도 플라즈마 산화막의 이중막은 갭필 특성이 우수하고 벤딩 결함을 방지할 수 있는 반면, 공정 단계가 증가하고 하부에 존재하는 스핀 온 절연막에 의해 부가적인 문제가 발생되고 있다. 특히 주변회로영역에 남아 있는 스핀 온 절연막은 배선 라인의 매립 불량 및 스핀 온 절연막의 리프팅 결함의 원인으로 작용하고 있다. 배선 라인의 매립 불량은 배선 콘택 마스크 형성시 오정렬에 의 해 측면에 존재하는 스핀 온 절연막과 접촉되는 경우, 스핀 온 절연막 내의 외부 유출(out gassing)에 의해 배선 콘택의 배리어 금속막의 증착이 불균일하게 이루어짐에 따라 발생한다. 또한 스핀 온 절연막 리프팅 결함은 소자분리막, 제1 층간절연막 및 제2 층간절연막을 모두 스핀 온 절연막으로 이용하는 경우 하부로부터 스핀 온 절연막이 적층되어 후속 진행하는 열 공정에서 스핀 온 절연막이 이탈되면서 커다란 사이즈의 판 형상의 결함이 발생하고 있다. 또 다른 방법으로 비트라인 스택 사이를 고밀도 플라즈마 산화막의 단일막으로 매립하는 방법에 있어서, DED(Dep-Etch-Dep) & DWD(Dep-Wet etch-Dep) 공정을 진행하는 방법이 제안되기도 하였으나, 이 방법은 매립 불량 및 판 형상의 결함은 개선할 수 있는 반면, 갭필 마진 및 벤딩 마진이 부족하여 한계가 드러나고 있다.
이와 같이, 고밀도 플라즈막 단일막, 스핀 온 절연막 단일막 또는 스핀 온 절연막과 고밀도 플라즈마 산화막의 이중막을 이용하여 비트라인 스택 사이를 매립하는 경우 공정의 신뢰성에 있어 많은 문제점을 가지고 있다. 이에 따라 비트라인 스택 사이를 완전하게 매립하면서 결함을 유발하지 않고, 아울러 공정의 신뢰성을 확보하는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 비트라인 스택을 매립하는 과정에서 비트라인 스택 사이를 완전하게 매립하면서 고밀도 플라즈마 공정의 신뢰성과 공정상의 문제를 개선할 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 비트라인 형성방법은, 반도체 기판 상에 비트라인 콘택홀을 포함하는 층간절연막을 형성하는 단계; 상기 비트라인 콘택홀을 채우는 콘택층을 형성하는 단계; 상기 콘택층을 평탄화하여 비트라인 콘택을 형성하는 단계; 상기 비트라인 콘택에 정렬된 비트라인 스택을 형성하는 단계; 상기 비트라인 콘택 형성시 과도하게 평탄화되어 상기 비트라인 스택 옆으로 노출된 심(seam)을 덮으면서 비트라인 스택 및 층간절연막을 따라 연장하는 하프(HARP)막을 형성하는 단계; 및 상기 하프(HARP)막 상에 상기 비트라인 스택을 모두 매립하는 층간매립절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 콘택층은 텅스텐막을 화학기상증착방식으로 형성하고, 상기 비트라인 스택은 물리기상증착방식으로 형성된 텅스텐막을 포함한다.
상기 콘택층은 화학적기계적연마 방법으로 평탄화하는 것이 바람직하다.
상기 하프(HARP)막을 형성하는 단계는, 상기 심(seam)이 노출된 비트라인 스택을 포함하는 반도체 기판을 증착 장비 내에 배치하는 단계; 및 상기 증착 장비 내에 오존-테오스(O3-TEOS) 분위기에서 산화 공정을 진행하여 하프(HARP)막을 형성하는 단계를 포함한다.
상기 산화 공정은 증착 온도는 500도 내지 550도를 유지하고, 증착 압력은 400Torr 내지 460Torr를 유지하면서 테오스(TEOS) 가스, 오존(O3) 가스, 질소 가스 및 질소-테오스(N2-TEOS) 가스를 증착 소스로 공급하여 진행한다.
상기 하프(HARP)막은 상기 노출된 심(seam)을 덮으면서 상기 층간매립절연막의 증착 초기의 어택 방지막으로 작용하기 위해 150Å 내지 250Å의 두께로 형성하는 것이 바람직하다.
상기 층간매립절연막은 고밀도 플라즈마 공정을 이용한 산화막으로 형성하며, 고밀도 플라즈마 공정 초기에 상기 비트라인 스택 상에 가해지는 어택을 방지하는 고밀도 플라즈마 라이너 산화막을 더 포함하는 것이 바람직하다.
본 발명에 따르면, 기생 캐패시턴스를 낮추기 위한 비트라인 스택 형성 공정을 진행하면서 발생하는 심(seam)에 의한 보이드 결함을 HARP 공정을 이용하여 심 입구를 제거하여 HDP 공정의 안정성을 향상시킬 수 있다. 또한 마스크 오버레이가 벗어나거나 식각 공정에서 오버 식각으로 드러나는 심 문제를 해결함으로써 마스크 오버레이 마진과 식각 공정 마진을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 상에 층간절연막(105)을 형성한다. 반도체 기판(100)은 워드라인과, 워드라인 사이에 형성된 비트라인 스택과 연결될 랜딩플러그(미도시함)를 포함하는 하부 구조물(미도시함)을 포함한다. 이 경우, 층간절연막(105)은 유동성 절연막, 예를 들어 BPSG(Boron phosphorus silicate glass)막을 포함하여 형성한다.
도 2를 참조하면, 층간절연막(105)을 선택적으로 식각하여 비트라인 콘택홀(110)을 형성한다. 이를 위해 층간절연막(105) 상에 비트라인 컨택을 형성하기 위한 레지스트막 패턴(미도시함)을 형성한다. 다음에 레지스트막 패턴을 식각 마스크로 층간절연막(105)의 노출 부분을 식각하여 이후 형성될 비트라인 스택과 하부의 랜딩플러그(미도시함)를 접속시키기 위한 비트라인 콘택홀(110)을 형성한다.
도 3을 참조하면, 비트라인 콘택홀(110) 및 층간절연막(105) 상에 배리어 금속막(115) 및 콘택층(120)을 순차적으로 증착한다. 배리어 금속막(115)은 티타늄/티타늄나이트라이드(Ti/TiN)막으로 형성할 수 있다. 배리어 금속막(115)은 콘택층(120)을 증착할 때, 소스 물질과 반응하는 것을 방지하거나, 또는 콘택층(120)의 성장이 용이하게 이루어지도록 하는 접착층(glue layer) 역할을 한다. 콘택층(120)은 화학기상증착(CVD; Chemical Vapor Deposition)방식으로 형성한 텅스텐(CVD W)막으로 이루어진다. 콘택층(120)은 비트라인 스택의 기생 캐패시턴스를 감소시키기 위해 후속 형성될 비트라인 도전막과 함께 적용하고 있다.
한편, 최근 소자가 고집적화 되면서 비트라인 스택 또한 급속도로 그 선폭(CD)이 작아지면서 비트라인 콘택홀(110) 또한 종횡비가 크게 형성되고 있다. 이에 따라 콘택층(120)으로 비트라인 콘택홀(110)을 매립하는 과정에서, 비트라인 콘택홀(110)의 내부를 모두 매립하기 이전에 폭이 좁은 비트라인 콘택홀(110)이 입구 부분이 먼저 매립되어 비트라인 콘택홀 내부에 심(seam, 125)이 발생하게 된다.
도 4를 참조하면, 콘택층(120, 도 3 참조) 상에 평탄화 공정을 진행하여 층간절연막(105) 상부의 콘택층 및 배리어 금속막을 제거하여 비트라인 콘택(127) 및 배리어 금속막 패턴(130)을 형성한다. 여기서 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법으로 진행할 수 있다. 이 경우 비트라인 콘택홀(110)의 입구 부분의 콘택층 및 배리어 금속막이 제거되는 양이 많아지면서 비트라인 콘택홀(110) 내부의 심(125)이 노출된다. 이러한 심(125)이 노출된 상태에서 비트라인 도전막을 형성하고, 비트라인 스택을 형성하기 위한 마스크 공정을 실시하게 되면, 마스크 공정에서 오정렬이 발생하여 비트라인 스택 하부로 심이 보이며, 후속 비트라인 스택을 매립하기 위한 매립절연막 형성시 심으로 인한 보이드가 발생할 수 있다. 따라서 비트라인 콘택홀(110) 내부의 심(125)이 노출되는 것을 방지하는 방법이 요구된다. 이에 대한 설명은 추후 상세하게 설명하기로 한다.
도 5를 참조하면, 심(125)이 노출된 비트라인 콘택홀(110), 비트라인 콘택(127), 배리어 금속막 패턴(130) 및 층간절연막 위에 비트라인 도전막(135) 및 하드마스크막(140)을 순차적으로 형성한다. 비트라인 도전막(135)은 물리기상증착(PVD; Physical Vapor Deposition)방식으로 형성한 텅스텐(PVD W)막으로 이루어진다. 그리고 하드마스크막(140)은 질화막을 포함하여 형성할 수 있다. 여기서 비트라인 도전막(135)은 비트라인 스택의 기생 캐패시턴스를 감소시키기 위해 비트라인 콘택(127)과 함께 적용하고 있다. 이 경우 비트라인 콘택(127)을 형성하기 위해 진행하는 평탄화 공정에서 배리어 금속막이 제거되어 비트라인 콘택(127)의 상부 측면이 노출되고, 물리기상증착방식으로 증착된 비트라인 도전막(135)의 낮은 저항으로 비트라인 스택의 전체 두께를 감소시킬 수 있기 때문에 비트라인 스택 사이의 기생 캐패시턴스가 감소하게 된다.
도 6을 참조하면, 하드마스크막(140) 및 비트라인 도전막(135)을 패터닝하여 비트라인 스택 구조를 형성한다. 구체적으로, 하드마스크막(140) 위에 포토레지스트막을 도포하고, 노광 및 현상 공정을 포함하는 포토 공정을 진행하여 하드마스크막(140)의 표면 일부를 노출시키는 레지스트막 패턴(미도시함)을 형성한다. 다음에 레지스트막 패턴을 식각마스크로 하드마스크막(140) 및 비트라인 도전막(135)을 식각하여 비트라인 콘택(127) 상에 정렬되는 비트라인 스택(153)을 형성한다. 여기서 비트라인 스택(153)은 하드마스크막 패턴(145) 및 비트라인 도전막 패턴(150)을 포함한다. 여기서 레지스트 패턴 형성시 오버레이가 벗어나 비트라인 콘택(127)으로 부터 벗어나는 오정렬이 발생하거나 비트라인 스택(153)을 형성하기 위한 식각 공정시 오버 에치(over etch)가 진행되는 경우, 심(125)이 일부 노출된다.
도 7을 참조하면, 오존-테오스(O3-TEOS) 분위기에서 산화 공정을 진행하여 노출된 심(125)을 덮으면서 비트라인 스택(153) 및 층간절연막(105)을 따라 연장하는 하프(HARP)막(155)을 형성한다. 구체적으로, 심(125)이 노출된 반도체 기판(100)을 증착 장비 내에 배치한다. 하프막(155)의 증착 공정은 HARP(High Aspect Ratio Process) 방식으로 진행된다. 이를 위해 증착 장비 내에 테오스(TEOS;Tetra Ethyl Ortho Silicate) 가스는 2000sccm 내지 2200sccm의 유량으로 공급하고, 오존(O3) 가스는 13000sccm 내지 17000sccm의 유량으로 공급하면서 질소 가스는 2700sccm 내지 3300sccm의 유량으로 공급하고, 질소-테오스(N2-TEOS) 가스는 18000sccm 내지 22000sccm의 유량으로 공급한다. 여기서 증착 온도는 500도 내지 550도를 유지하고, 증착 압력은 400Torr 내지 460Torr를 유지하면서 증착한다. 그러면 도 7에 도시한 바와 같이, 하프막(155)은 노출된 심(125)을 덮으면서 비트라인 스택(153) 및 층간절연막(105)을 따라 연장하여 형성된다. 이러한 하프막(155)은 노출된 심(125)을 덮기 위해 150Å 내지 250Å의 두께로 형성하는 것이 바람직하다. 하프(HARP) 증착 방식의 경우, 100%의 스텝 커버리지(Step coverage)를 가지고 있기 때문에 깊은 깊이의 콘택홀의 경우에도 매립할 수 있다. 이에 따라 노출된 심(125)의 입구 부분을 충분히 덮을 수 있다.
도 8을 참조하면, 고밀도 플라즈마 공정을 이용한 산화막으로 비트라인 스 택(153)을 모두 매립하는 층간매립절연막(165)을 형성한다. 구체적으로, HARP막(155) 위에 고밀도 플라즈마(HDP; High Density Plasma) 공정을 이용하여 고밀도 플라즈마 라이너 산화막(160)을 형성한다. 여기서 고밀도 플라즈마 라이너 산화막(160)은 종래 층간매립절연막을 형성하기 위해 250Å의 두께로 형성하는 대신에, 100Å의 두께로 감소시켜 증착한다. 이는 하프막(155)이 고밀도 플라즈마 공정초기에 하드마스크막 패턴(145) 상에 가해지는 어택(attack)을 방지하는 고밀도 플라즈마 라이너 산화막의 역할을 함께 할 수 있으므로 고밀도 플라즈마 라이너 산화막(160)의 증착 두께를 감소시킬 수 있다. 계속해서 고밀도 플라즈마 공정을 진행하여 비트라인 스택(153)을 모두 매립하는 층간매립절연막(165)을 형성한다.
본 발명은 비트라인 스택의 기생 캐패시턴스를 감소시키기 위해 CVD 텅스텐막과 PVD 텅스텐막을 함께 적용하는 경우, 평탄화 공정에서 노출되는 심(seam)을 스텝 커버리지가 100%인 하프(HARP) 공정을 이용한 하프 막으로 덮음으로써 갭필 마진을 감소시키지 않고 공정 신뢰성을 증가시킬 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위해 나타내보인 도면들이다.

Claims (9)

  1. 반도체 기판 상에 비트라인 콘택홀을 포함하는 층간절연막을 형성하는 단계;
    상기 비트라인 콘택홀을 채우는 콘택층을 형성하는 단계;
    상기 콘택층을 평탄화하여 비트라인 콘택을 형성하는 단계;
    상기 비트라인 콘택에 정렬된 비트라인 스택을 형성하는 단계;
    상기 비트라인 콘택 형성시 상기 비트라인 스택 옆으로 노출된 심(seam)을 덮으면서 비트라인 스택 및 층간절연막을 따라 연장하는 하프(HARP)막을 형성하는 단계; 및
    상기 하프(HARP)막 상에 상기 비트라인 스택을 모두 매립하는 층간매립절연막을 형성하는 단계를 포함하는 반도체 소자의 비트라인 형성방법.
  2. 제1항에 있어서,
    상기 콘택층은 텅스텐막을 화학기상증착방식으로 형성하는 반도체 소자의 비트라인 형성방법.
  3. 제1항에 있어서,
    상기 비트라인 스택은 물리기상증착방식으로 형성된 텅스텐막을 포함하는 반도체 소자의 비트라인 형성방법.
  4. 제1항에 있어서,
    상기 콘택층은 화학적기계적연마 방법으로 평탄화하는 반도체 소자의 비트라인 형성방법.
  5. 제1항에 있어서, 상기 하프(HARP)막을 형성하는 단계는,
    상기 심(seam)이 노출된 비트라인 스택을 포함하는 반도체 기판을 증착 장비 내에 배치하는 단계; 및
    상기 증착 장비 내에 오존-테오스(O3-TEOS) 분위기에서 산화 공정을 진행하여 하프(HARP)막을 형성하는 단계를 포함하는 반도체 소자의 비트라인 형성방법.
  6. 제5항에 있어서,
    상기 산화 공정은 증착 온도는 500℃ 내지 550℃를 유지하고, 증착 압력은 400Torr 내지 460Torr를 유지하면서 테오스(TEOS) 가스, 오존(O3) 가스, 질소 가스 및 질소-테오스(N2-TEOS) 가스를 증착 소스로 공급하여 진행하는 반도체 소자의 비트라인 형성방법.
  7. 제1항에 있어서,
    상기 하프(HARP)막은 상기 노출된 심(seam)을 덮으면서 상기 층간매립절연막의 증착 초기의 어택 방지막으로 작용하기 위해 150Å 내지 250Å의 두께로 형성하 는 반도체 소자의 비트라인 형성방법.
  8. 제1항에 있어서,
    상기 층간매립절연막은 플라즈마 공정을 이용한 산화막으로 형성하는 반도체 소자의 비트라인 형성방법.
  9. 제1항에 있어서,
    상기 층간매립절연막은 플라즈마 공정 초기에 상기 비트라인 스택 상에 가해지는 어택을 방지하는 고밀도 플라즈마 라이너 산화막을 더 포함하는 반도체 소자의 비트라인 형성방법.
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