JP2011003883A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】配線構造におけるクリティカルディメンションの制御性を向上させる。
【解決手段】配線構造の製造方法が提供される。本発明の一態様によれば、絶縁層内に溝またはビアが形成される際、別のビアおよび/または溝の側壁面が金属酸化層で覆われている。金属酸化層は、側壁面の侵食を防止するおよび/または抑制することができる。その結果、方法は、ビアおよび溝のクリティカルディメンションの制御性を向上させることができる。
【選択図】 図4
【解決手段】配線構造の製造方法が提供される。本発明の一態様によれば、絶縁層内に溝またはビアが形成される際、別のビアおよび/または溝の側壁面が金属酸化層で覆われている。金属酸化層は、側壁面の侵食を防止するおよび/または抑制することができる。その結果、方法は、ビアおよび溝のクリティカルディメンションの制御性を向上させることができる。
【選択図】 図4
Description
半導体装置の製造方法に関する。
半導体プロセスは、化学的および物理的なステップを多く含んでいる。これらの化学的および物理的なステップによって、製造工程のフロントエンドにおいて微細な電子装置が基板上に形成される。集積回路は、様々な材料からなる多層の相関パターンを用いることで形成される。これらの層は、CVD(Chemical Vapor Deposition)法、PVD(Physical Vapor Deposition)法、およびエピタキシャル成長のような処理によって形成される。いくつかの層はフォトレジストマスクとその後に続くウェットおよびドライエッチング技術を用いて、パターニングされる。
パターンは、所定の領域にドーパントを注入することにより層内に形成される。装置が形成される基板は、シリコン、ガリウム砒化物、ガラス、またはその他の適当な材料であってよい。
基板上の集積回路の製造において、配線構造の製造は、チップ上に形成された半導体デバイスを導電性材料により電気的に接続する工程を含んでいる。配線構造は、全体の集積回路内で機能するよう設計された回路を完成させる。金属線は、半導体装置間を電気的に接続するメタライゼーションプロセスにおいて用いられる。
少なくともいくらか、トランジスタのような特徴構造をより小型化することで、半導体装置の性能を向上しうる。特徴構造サイズの微細化および素子間の領域の微細化は、デバイス性能の向上のために単位面積あたりにより多くの特徴構造を配置することを許容する。特徴構造の密度が増大すれば、導電性ラインの幅および導電性ライン間の領域も微細化する必要がある。
本発明は、配線構造におけるクリティカルディメンションの制御性を向上させる半導体装置の製造方法を提供する。
本発明の一態様は、配線構造の製造方法を提供する。方法は、第1のキャップ層、第1のキャップ層上の絶縁層を設け、絶縁層はそのなかに第1のビアを含み、第1のビアの側壁面上に第1の金属層を形成し、絶縁層からの酸素で前記第1の金属層を酸化することによって、第1の金属酸化層を形成し、絶縁層内に第1の溝または第2のビアを形成する。第1の溝または第2のビアを形成する際、第1のビアの側壁面が第1の金属酸化層で覆われている。第1の金属酸化層は、第1のビアの側壁面の侵食を防止するおよび/または抑制することができる。その結果、方法は、ビアのクリティカルディメンションの制御性を向上させることができる。
本発明の配線構造の製造方法の別の一態様において、第1のビアの側壁面上に第1の金属酸化層を形成し、その後、絶縁層内に第2のビアを形成する。方法はさらに、第2のビアの側壁面上に第2の金属酸化層を形成し、第1のビアに隣接する絶縁層内に第1の溝、および第2のビアに隣接する絶縁層内に第2の溝を形成する。第1および第2の溝を形成する際、第1および第2のビアの側壁面が第1および/または第2の金属酸化層で覆われている。金属酸化層は、第1および第2のビアの側壁面の侵食を防止するおよび/または抑制することができる。その結果、方法は、ビアのクリティカルディメンションの制御性を向上させることができる。
本発明の配線構造の製造方法のさらに別の一態様において、第1のビアの側壁面上に第1の金属酸化層を形成し、その後、絶縁層内に第2のビアを形成する。方法はさらに、第2のビアの側壁面上に第2の金属酸化層を形成し、第1のビアに隣接する絶縁層内に第1の溝を形成し、第1の溝の側壁面および底面上に第3の金属酸化層を形成し、第2のビアに隣接する絶縁層内に第2の溝を形成する。
本発明によれば、配線構造におけるクリティカルディメンションの制御性を向上させる半導体装置の製造方法を提供できる。
以下の記述および添付された図面は、明細書のある実例となる態様を示している。しかしながら、これらの態様は、明細書の原則が用いられ得るいくつかの種々の方法を示している。明細書の他の利点および新しい特徴は、図面とともに考慮することで以下の開示された情報の詳細な説明から明らかになり得る。
ここで記載される本発明の実施形態においては、半導体装置における配線構造の製造方法を提供する。記載される配線構造は、配線のフロントエンド(FEOL)、ミドルエンド(MOL)、およびバックエンド(BEOL)で用いられ得る。本発明の実施形態において、ビアおよび/または溝の側壁面および/または底面がエッチングプロセス中金属酸化膜で覆われる。
ビアまたは溝の内部の表面は金属酸化膜で保護されているため、後のエッチングプロセスによって、ビアまたは溝の内部の表面に実質上ダメージが生じることはなく、例えば溝の内部の表面が侵食することはない。その結果、本発明は、クリティカルディメンションの制御性を向上させる。本発明はさらに、ビアまたは溝内を導電性にする際のボイド構造を防止するおよび/または抑制する。
クレームされた主題は、図面を参照することにより記載されている。図面において、同一の数字は同一の要素を言及するよう使われている。クレームされた主題は、以下に示される所定の詳細がなくても実行され得ることは明らかである。他の例において、クレームされた主題の記述を容易にするために、よく知られた構造および装置がブロック図の形態で示されている。
[第1の実施例]
図1乃至図26を参照するように、半導体装置における配線構造の製造の多くの実施可能な典型的な実施形態のうちのいくつかが、具体的に示されている。図1は、典型的な配線構造100の中間状態の断面図を示している。配線構造100は、第1のキャップ層102、第1のキャップ層102上の第1の絶縁層104、および第1の絶縁層104上の第2の絶縁層106を含む。配線構造100は、第1および第2の絶縁層を通って延びる第1のビアを含む。
図1乃至図26を参照するように、半導体装置における配線構造の製造の多くの実施可能な典型的な実施形態のうちのいくつかが、具体的に示されている。図1は、典型的な配線構造100の中間状態の断面図を示している。配線構造100は、第1のキャップ層102、第1のキャップ層102上の第1の絶縁層104、および第1の絶縁層104上の第2の絶縁層106を含む。配線構造100は、第1および第2の絶縁層を通って延びる第1のビアを含む。
第1のキャップ層102は、適当な絶縁キャッピング材料を含んでもよい。絶縁キャッピング材料の例は、シリコン炭化物(SiC)、シリコン窒化物(SiN)、シリコン炭窒化物(SiCN)、テトラシリコンアンモニア(Si4NH3)、シリコン酸化物(SiO2)、炭素ドープド酸化物、窒素および水素ドープドシリコン炭化物(N,H)またはそれらの積層を含む。第1のキャップ層は、約10nm以上、約50nm以下の膜厚を有する。
第1の絶縁層104は、無機絶縁物または有機絶縁物を含む適当な層間または層内の絶縁物を含んでもよい。絶縁材料は、ポーラス状または非ポーラス状でもよい。第1の絶縁層は、1つ以上の絶縁層を含み得る。第1の絶縁層が2つ以上の絶縁層を含む場合、これらの層は互いに同じであっても異なってもよい。絶縁材料の例は、FSG(fluorinated silicon oxide (SiOF))、SiCOH(例えば、Si、C、H、およびO元素を含む炭素ドープド酸化物材料)、HSQ(hydrogen silsesquioxane polymer)、MSQ(methyl silsesquioxane polymer)、OSG(organosilicate glass)、および高ポーラスSiO2のような材料を含むシリコン、またはパリレン、BCB、ポリフェニリン、オリゴマー、フッ化炭素、およびこれらの組み合わせのような有機物を含む。
第1の絶縁層104は、配線構造の所望の実装に依存する適当な膜厚を有し得る。一実施形態では、第1の絶縁層は約50nm以上、約1000nm以下の膜厚を有する。別の実施形態では、第1の絶縁層は約100nm以上、約800nm以下の膜厚を有する。さらに別の実施形態では、第1の絶縁層は約200nm以上、約500nm以下の膜厚を有する。
第1の絶縁層104は、低誘電率(low-k)を有し得る。第1の絶縁層は、SiO2よりも低い誘電率を有する。一実施形態では、第1の絶縁層は、約3.0未満の誘電率を有する。別の実施形態では、第1の絶縁層は、約2.6未満の誘電率を有する。さらに別の実施形態では、第1の絶縁層は、約2.3未満の誘電率を有する。
第2の絶縁層106は、無機絶縁物または有機絶縁物を含む適当な層間または層内の絶縁物を含んでもよい。絶縁材料は、ポーラス状または非ポーラス状でもよい。第2の絶縁層は、1つ以上の絶縁層を含み得る。第2の絶縁層が2つ以上の絶縁層を含む場合、これらの層は互いに同じであっても異なってもよい。
第2の絶縁層106は、第1の絶縁層104と異なる絶縁材料を含んでもよい。例えば、第2の絶縁層はシリコン酸化物を含み、第1の絶縁層はポーラスのSiCOHを含む。一実施形態では、第2の絶縁層はシリコン酸化物を含む1層を有する。別の実施形態では、第2の絶縁層は2以上の層を有する。すなわち、1層はシリコン酸化物を含み、別の層はSiCOHを含む。例えば、第2の絶縁層は、SiO2/SiCOHの二層を有する。
別の実施形態では、第2の絶縁層は、第1の絶縁層と同じ材料を含む。例えば、第1および第2の絶縁層はSiCOH含む。
第2の絶縁層106は、第1の絶縁層と同じまたは異なる適当な誘電率を有し得る。第2の絶縁層は、第1の絶縁層よりも高い誘電率を有し得る。一実施形態では、第2の絶縁層は、2.6程度より大きい誘電率を有する。別の実施形態では、第2の絶縁層は、3.0程度より大きい誘電率を有する。さらに別の実施形態では、第1の絶縁層は、3.3程度より大きい誘電率を有する。
第2の絶縁層106は、配線構造の所望の実装に依存する適当な膜厚を有し得る。一実施形態では、第2の絶縁層は約20nm以上、約500nm以下の膜厚を有する。別の実施形態では、第1の絶縁層は約30nm以上、約400nm以下の膜厚を有する。さらに別の実施形態では、第1の絶縁層は約40nm以上、約300nm以下の膜厚を有する。
第1のビア108は、第1および第2の絶縁層104,106を通って延びている。第1のキャップ層102の上面部分は、第1のビア108の底部において露出している。第1のビア108の底部における第1のキャップ層102の上面部分は、第1のビア108の形成の際に除去されてもよい。
第1のビア108は、いずれかの適当な技術によって形成され得る。例えば、第1のビアは、リソグラフィ、エッチング、および/またはアッシング技術によって形成され得る。第1のビア108は、RIE(Reactive Ion Etching)のようなエッチングプロセスによって形成され得る。一実施形態では、RIEおよびアッシング(例えば、プラズマアッシング)によって形成される。例えば、第1のビアは、CF4、CHF3、C2F6、C4F8、CH2F2、CH3F、C4F6ガス、または同様のガスのようなCxFyを含むプラズマガスを用いて形成される。アッシングは、O2、N2、H2、CO2、CO、または同様のアッシングガスを用いて実行される。エッチングプロセスの詳細は、本発明において重要ではない。ビアおよび溝の製造の詳細は、例えば、同一出願人の米国特許第6,433,428号および第6,407,453号において知ることができ、これらは、ここに、参照によって組み込まれる。
エッチングプロセスは、第1のビア108の側壁面(例えば、第1のビア内の第1および/または第2の絶縁層の側面)にダメージを生じさせるかもしれない。エッチングプロセスは、絶縁層の表面部分を除去し、表面の侵食を生じさせる。そのような絶縁層の侵食は、絶縁層の第1のビア108に沿ったクリティカルディメンションを不利に変化させる。侵食は、クリティカルディメンションと回路接続の電気的な特性に不利な変化を生じさせる。
第1および/または第2の絶縁層104,106がポーラス状の極low−k絶縁材料(例えば、2.8程度以下の誘電率kを有する絶縁材料)を含む場合、エッチングプロセスは第1のビア108の側壁に大きなダメージを生じさせるかもしれない。第1の絶縁層104がそのようなポーラス状の絶縁材料を含み、第2の絶縁層106がそのようなポーラス状の絶縁材料を含まない場合、第1の絶縁層104の側壁面の部分が第2の絶縁層106の側壁面よりも除去される。その結果、図1に示すように、第1の絶縁層104に対応する第1のビア108の側壁面の部分の寸法が第2の絶縁層106に対応する第1のビア108の側壁面の部分の寸法よりも大きくなる。第1の絶縁層および第2の絶縁層104,106が同じ絶縁材料を含む場合、第1の絶縁層104に対応する第1のビア108の側部の寸法は、実質上第2の絶縁層106に対応する第1のビア108の側部の寸法と同じである(図示せず)。
図1には示さないが、配線構造は、その下に適当な第2の配線構造を含み得る。例えば、下部に位置する第2の配線構造は、絶縁層および導電性特徴構造を有する。導電性特徴構造は、第1のビア108の下部に位置し得る。
図2は、第1のビア108の側壁面および底面上への第1の金属層200の形成を示している。第1の金属層200は、第1のビア108における第1および/または第2の絶縁層104,106の側壁面および第1のキャップ層102の上面に形成される。第1および/または第2の絶縁層104,106がポーラスを含む場合、第1の金属層200は、第1のビア108の側壁面の表面のポーラス内に形成され得る。
第1の金属層200は、その後に形成される金属酸化物が第1のビア108の側壁面の侵食を防止するおよび/または抑制することができる限り、いずれの金属も含み得る。第1の金属層200は実質上、純金属または2つ以上の金属からなる合金を含み得る。金属の所定の例は、マンガン(Mn)、シリコン(Si)、アルミニウム(Al)、チタン(Ti)、スズ(Sn)、インジウム(In)、コバルト(Co)、またはそれらの組み合わせを含む。合金の例は、マンガン(Mn)、シリコン(Si)、アルミニウム(Al)、チタン(Ti)、スズ(Sn)、インジウム(In)、およびコバルト(Co)からなるグループから選ばれる金属を含む。
第1の金属層200は、いずれかの適当な技術によって形成され得る。そのような技術の例は、PVD(Physical Vapor Deposition)、IPVD(Ionized Physical Vapor Deposition)、SIP(Self-Ionized plasma)、ALD(Atomic Layer Deposition)、SCCO2(Supercritical CO2)堆積、CVD(Chemical Vapor Deposition)、MOCVD(Metal Organic Chemical Vapor Deposition)、PECVD(Plasma-Enhanced Chemical Vapor Deposition)、PEALD(Plasma-Enhanced Atomic Layer Deposition)、または同様の方法を含む。
第1の金属層200は、配線構造の所望の実装に依存する適当な膜厚を有し得る。一実施形態では、第1の金属層は約0.1nm以上、約30nm以下の膜厚を有する。別の実施形態では、第1の金属層は約0.1nm以上、約25nm以下の膜厚を有する。さらに別の実施形態では、第1の金属層は約0.1nm以上、約20nm以下の膜厚を有する。
図3(a)および(b)は、第1の金属層200の金属の酸化による第1の金属酸化層300の形成を示している。図3(a)の破線302で示される第1の金属酸化層300の一部は、図3(b)において拡大して示される。
第1の金属酸化層300は、その後のエッチングプロセスにおいて、金属酸化物が第1のビア108の側壁の侵食を防止するおよび/または抑制することができる限り、適当な金属酸化物を含み得る。例えば、金属酸化物は、マンガン(Mn)、シリコン(Si)、アルミニウム(Al)、チタン(Ti)、スズ(Sn)、インジウム(In)、およびコバルト(Co)からなるグループから選ばれる金属の1つ以上の酸化物を含む。
第1の金属酸化層300は、いずれかの適当な技術によって形成され得る。例えば、第1の金属酸化層300は、第1および/または第2の絶縁層からの酸素による第1の金属層の金属の酸化によって形成される。酸素は第1および/または第2の絶縁層104,106から供給されるため、金属酸化物は少なくとも絶縁層に隣接する第1の金属層200の表面に形成され得る。一実施形態では、第1の金属層200の一部の金属が酸化される。別の実施形態では、実質上第1の金属層200の全部が酸化される(図示せず)。
第1および/または第2の絶縁層がポア304を有する場合、金属酸化物は第1のビアの内側表面(例えば、側壁面および/または底面)に隣接するポア306内に形成され得る。配線構造は、第1のビア108の内側表面を覆う第1の金属酸化層300を含むため、第1の金属酸化層300はエッチングプロセスによって生じる第1のビア108の内側表面の侵食を防止するおよび/または抑制し得る。
第1の金属酸化層300は、例えば第1の金属層200をアニールすることにより形成される。金属酸化物は、結果として形成される金属酸化物がエッチングプロセスによって生じる第1のビア108の内側表面の侵食を防止するおよび/または抑制することができる限り、いずれかの適当なアニール条件によって形成され得る。一実施形態では、実質上第1の金属層200の全部の金属が酸化され、実質上第1の金属酸化層300に未酸化金属は存在しない。別の実施形態では、第1の実施形態の一部が酸化され、第1の金属酸化層300に未酸化金属が存在する。
一実施形態では、第1の金属酸化層300は、摂氏50℃程度以上、500℃程度以下で、10分程度以上、200分程度以下の条件で形成される。別の実施形態では、金属酸化物は、摂氏70℃程度以上、450℃程度以下で、20分程度以上、150分程度以下の条件で形成される。さらに別の実施形態では、金属酸化物は、摂氏100℃程度以上、400℃程度以下で、30分程度以上、120分程度以下の条件で形成される。金属酸化物は、N2雰囲気またはN2/H2雰囲気において形成され得る。
図4は、第1の金属酸化層300の未酸化金属の除去を示している。第1の金属酸化層300に未酸化金属が存在する場合、未酸化金属は例えば酸(例えば、希薄酸性溶液)を用いたエッチングによって除去され得る。酸性溶液が第1の金属酸化層300の未酸化金属を溶解し得る限り、いずれかの適当な酸性溶液が用いられ得る。酸の例は、塩酸、硝酸、硫酸、リン酸、過酸化水素、王水、これらの組み合わせ、または同様の酸のような鉱酸を含む。一実施形態では、酸性溶液は、塩酸と硝酸との重量比が1:5程度から5:1程度である。実質上第1の金属酸化層300に未酸化金属が存在しない場合、このプロセスは必要ない(図示せず)。
図5は、第1のビア108に隣接する第1および第2の絶縁層へ104、106の第1の溝500の形成を示している。これにより、デュアルダマシン構造502が形成される。第1の金属酸化層300は、第1の溝108を形成する際、第1のビアの側壁面への侵食ダメージを防止するおよび/または抑制する。第1の溝500は、リソグラフィおよびエッチング技術によって形成され得る。例えば、第1の溝500は、図1に関して記述されたような第1のビア108と同様の方法で形成される。第1の溝500は、RIEおよび/またはウェットエッチングによって形成され得る。この実施形態では、実質上第1の金属酸化層300の全部がエッチングプロセスにおいて除去される。さらに、この実施形態では、第1のビア108の底面の第1キャップ層102の一部が第1の溝500の形成と同時におよび/または形成の後に除去される。第1キャップ層102がシリコン窒化物を含む場合、第1のビア108の底面の第1キャップ層102の一部はNH4F、CF4、またはCHF3を用いたSiNエッチングプロセスによって除去され得る。
図6は、第1のビア108および第1の溝500の側壁面および底面を覆うバリア層600の形成を示している。バリア層600は、導電材料がそれを通って拡散することを防ぐバリアとなり得る材料を含み得る。例えば、バリア層は、タンタル(Ta)、タンタル窒化物(TaN)、チタン(Ti)、チタン窒化物(TiN)、ルテニウム(Ru)、ルテニウム窒化物(RuN)、タングステン(W)、タングステン窒化物(WN)、またはこれらの組み合わせを含む。
バリア層600は、1nm程度以上、50nm程度以下の膜厚を有し得る。別の実施形態では、バリア層は、5nm程度以上、40nm程度以下の膜厚を有する。バリア層は、PVD、IPVD、SIP、ALD、SCCO2、CVD、MOCVD、PECVD、PEALD、または同様の方法のようないずれか適当な技術によって形成され得る。
図7は、第1のビア108および第1の溝500内への第2の絶縁層106上の導電材料700の形成を示している。導電材料700は、銅(Cu)または銅(Cu)とアルミニウム(Al)との合金を含み得る。導電材料700は、いずれかの適当な技術によって形成され得る。導電材料700は、シード層(seed layer)を形成することによって、および電気的にメッキするによって形成され得る。導電材料700の膜厚は、例えば、300nm程度以上、800nm程度以下である。
図8は、第2の絶縁層106、第1の絶縁層104の上部、および/または導電材料800の上部の除去、これによる第1のビア108および第1の溝500内への第1の導電性素子800を含む配線構造の形成を示している。第2の絶縁層106、第1の絶縁層104の上部、および/または導電材料700の上部は、CMP(Chemical-Mechanical Polishing)によって除去され得る。図8には示さないが、配線構造の形成後、その上に第2のキャップ層および/または別の配線構造が形成され得る。
図8には示さないが、配線構造は、その下部に適当な第2の配線構造を含み得る。下部に形成された第2の配線構造は、第1のビア108の下部に導電性特徴構造を含む。第1の導電性特徴構造800は、第1のキャップ層102の下部の導電性特徴構造と電気的に接続されている。
図9および図10は、別の典型的な配線構造の製造方法を示している。図9は、デュアルダマシン構造(例えば、第1のビア108および第1の溝500)502の形成後における典型的な配線構造900の一部の中間状態の断面図を示している。この配線構造は、第1のビア108の側壁面上に第1の金属酸化膜300の一部900が残存しているという点を除いて、図5に関して記述された配線構造と同じ特徴を有する。第1の金属酸化膜300の残存した部分は、少なくとも第1のビア108の側壁面の一部を覆う。
図10は、少なくとも第1のビア108および第1の溝500の側壁面および底面を覆うバリア層1000の形成を示している。バリア層1000は、導電材料がそれを通って拡散することを防ぐバリアとなり得る材料を含み得る。例えば、バリア層1000は、タンタル(Ta)、タンタル窒化物(TaN)、チタン(Ti)、チタン窒化物(TiN)、ルテニウム(Ru)、ルテニウム窒化物(RuN)、タングステン(W)、タングステン窒化物(WN)、またはこれらの組み合わせを含む。バリア層1000は、1nm程度以上、50nm程度以下の膜厚を有し得る。別の実施形態では、バリア層は、5nm程度以上、40nm程度以下の膜厚を有する。図10には示さないが、バリア層を形成した後、図7および図8に関して記述されたような同様の方法で、導電性特徴構造および/または第2のキャップ層が形成され得る。
図11および図12は、さらに別の典型的な配線構造の製造方法を示している。図11は、デュアルダマシン構造(例えば、第1のビア108および第1の溝500)502の形成後における典型的な配線構造1100の一部の中間状態の断面図を示している。この配線構造1000は、第1のビア108の側壁面上に第1の金属酸化層300の一部1100が残存しているという点を除いて、図5に関して記述された配線構造と同じ特徴を有する。第1の金属酸化膜の残存した部分は、少なくとも第1のビアの側壁面の一部上にある。図11には示さないが、別の実施形態では、実質上第1の金属酸化層の全部が除去され、実質上第1の金属酸化層は残存しない。
図12は、少なくとも第1のビア108および第1の溝500の側壁面および底面上への第2の金属酸化層1200の形成を示している。第1の金属酸化層の全部または一部が除去された場合、第2の金属酸化層1200は第1の金属酸化層が除去された表面上に形成され得る。第2の金属酸化層1200は、マンガン(Mn)、シリコン(Si)、アルミニウム(Al)、チタン(Ti)、スズ(Sn)、インジウム(In)、コバルト(Co)からなるグループから選ばれる1つ以上の金属の酸化物などの適当な材料を含み得る。
第2の金属酸化層1200は、第2の金属層(図示せず)を形成し、第2の金属層の金属を酸化することによって形成され得る。第2の金属酸化層1200は実質上、純金属または2つ以上の金属からなる合金を含み得る。金属の所定の例は、マンガン(Mn)、シリコン(Si)、アルミニウム(Al)、チタン(Ti)、スズ(Sn)、インジウム(In)、コバルト(Co)、またはそれらの組み合わせを含む。合金の例は、マンガン(Mn)、シリコン(Si)、アルミニウム(Al)、チタン(Ti)、スズ(Sn)、インジウム(In)、およびコバルト(Co)からなるグループから選ばれる金属を含む。第2の金属層は、PVD、IPVD、SIP、ALD、SCCO2、CVD、MOCVD、PECVD、PEALD、または同様の方法のようないずれか適当な技術によって形成され得る。
第2の金属酸化層1200は、配線構造の所望の実装に依存する適当な膜厚を有し得る。一実施形態では、第2の金属層は0.1nm程度以上、30nm程度以下の膜厚を有する。別の実施形態では、第2の金属層は0.1nm程度以上、25nm程度以下の膜厚を有する。さらに別の実施形態では、第2の金属層は0.1nm程度以上、20nm程度以下の膜厚を有する。
例えば、図3(a)および図3(b)に関して記述されたような同様の方法でアニールすることで、第2の金属層の金属が酸化され得る。酸素は第1および/または第2の絶縁層から供給されるため、金属酸化物は少なくとも絶縁層に隣接する第2の金属層の表面に形成され得る。第2の金属酸化層1200に未酸化金属が存在する場合、未酸化金属は例えば酸(例えば、希薄酸性溶液)を用いたエッチングによって随意に除去され得る。
図12には示さないが、第2の金属酸化層1200を形成した後、図7および図8に関して記述されたような同様の方法で、導電性特徴構造および/または第2のキャップ層が形成され得る。さらに別の実施形態では、第2の金属酸化層1200を形成した後、第2の金属酸化層1200上にバリア層および/またはシード金属(seed metal layer)が形成され、その後、図7および図8に関して記述されたような同様の方法で、導電性特徴構造および/または第2のキャップ層が形成され得る。
[第2の実施例]
図13乃至図16は、さらに別の典型的な配線構造の製造方法を示している。図13は、典型的な配線構造1300の中間状態の断面図を示している。配線構造は、第1のキャップ層1302、第1のキャップ層上の第1の絶縁層1304を含み得る。配線構造は、第1の絶縁層を通って延びる第1のビア1306を含む。
図13乃至図16は、さらに別の典型的な配線構造の製造方法を示している。図13は、典型的な配線構造1300の中間状態の断面図を示している。配線構造は、第1のキャップ層1302、第1のキャップ層上の第1の絶縁層1304を含み得る。配線構造は、第1の絶縁層を通って延びる第1のビア1306を含む。
第1のキャップ層1302は、適当な絶縁キャッピング材料を含んでもよい。絶縁キャッピング材料の例は、シリコン炭化物(SiC)、シリコン窒化物(SiN)、シリコン炭窒化物(SiCN)、テトラシリコンアンモニア(Si4NH3)、シリコン酸化物(SiO2)、炭素ドープド酸化物、窒素および水素ドープドシリコン炭化物(N,H)またはそれらの積層を含む。第1のキャップ層は、10nm程度以上、50nm程度以下の膜厚を有する。
第1の絶縁層1304は、無機絶縁物または有機絶縁物を含む適当な層間または層内の絶縁物を含んでもよい。絶縁材料は、ポーラス状または非ポーラス状でもよい。第1の絶縁層は、1つ以上の絶縁層を含み得る。第1の絶縁層が2つ以上の絶縁層を含む場合、これらの層は互いに同じであっても異なってもよい。絶縁材料の例は、FSG、SiCOH、HSQ、MSQ、OSG、および高ポーラスSiO2、のような材料を含むシリコン、またはパリレン、BCB、ポリフェニリン、オリゴマー、フッ化炭素、およびこれらの組み合わせのような有機物を含む。
第1の絶縁層1304は、配線構造の所望の実装に依存する適当な膜厚を有し得る。一実施形態では、第1の絶縁層は約50nm以上、約1000nm以下の膜厚を有する。別の実施形態では、第1の絶縁層は約100nm以上、約800nm以下の膜厚を有する。さらに別の実施形態では、第1の絶縁層は約200nm以上、約500nm以下の膜厚を有する。
第1の絶縁層1304は、低誘電率を有し得る。第1の絶縁層は、SiO2よりも低い誘電率を有する。一実施形態では、第1の絶縁層は、約3.0未満の誘電率を有する。別の実施形態では、第1の絶縁層は、約2.6未満の誘電率を有する。さらに別の実施形態では、第1の絶縁層は、約2.3未満の誘電率を有する。
第1のビア1306は、第1の絶縁層1304を通って延びている。第1のキャップ層1302の上面部分は、第1のビア1306の底部において露出している。第1のビア1306の底部における第1のキャップ層1302の上面部分は、第1のビア1306の形成の際に除去されてもよい(図示せず)。第1のビア1306は、図1に関して記述されたような同様の方法で、リソグラフィ、エッチング、およびアッシングを含む適当な技術によって形成され得る。
図14は、第1のビア1306の側壁面および底面上への第1の金属酸化層1400の形成を示している。第1の金属酸化層1400は、例えば、第1の金属層(図示せず)を形成し、アニールにより第1の金属層を酸化することによって形成され得る。第1の金属酸化層1400に未酸化金属が存在する場合、未酸化金属は例えば酸(例えば、希薄酸性溶液)を用いたエッチングによって随意に除去され得る。第1の金属酸化層1400は、図2、図3a、図3b、および図4に関して記述された第1の金属酸化層300と同じ方法で形成され得る。
図15は、第2のビア1500の形成を示している。第1の金属酸化層1400は、第2のビア1500を形成する際、第1のビア1306の側壁面への侵食ダメージを防止するおよび/または抑制する。第2のビア1500は、第1の絶縁層1304および第1のキャップ層1302を通って延びている。第1のキャップ層の底面の第1のキャップ層の一部が第2のビア1500の形成と同時におよび/または形成の後に除去される。
第2のビア1500は、いずれかの適当な技術によって形成され得る。例えば、第2のビア1500は、リソグラフィ、エッチング、およびアッシング技術によって形成され得る。第1の絶縁層1304における第2のビア1500は、RIEによって形成され得る。第1のキャップ層1302がシリコン窒化物を含む場合、第の1キャップ層1302における第2のビア1500はNH4F、CF4、またはCHF3を用いたSiNエッチングプロセスによって除去され得る。
この実施形態では、第1の金属酸化層1400の一部1502は、第2のビア1500の形成後、残存する。図示はしないが、別の実施形態では、実質上第1の金属酸化層の全部が第2のビアの形成と同時におよび/または形成の後に除去される。
図16は、第1および第2のビア1306,1500内への第1の絶縁層1304を覆う導電材料1600の形成を示している。導電材料は、シード層(seed layer)を形成することによって、および電気的にメッキするによって形成され得る。図示はしないが、配線構造1300は、その下部に適当な第2の配線構造を含み得る。下部に形成された第2の配線構造は、第2の導電性特徴構造を含む。第2の導電性特徴構造は第1のビアおよび第2のビア1306,1500の下部に位置し、第1の絶縁層1304上に形成された導電材料1600は第2の導電性特徴構造と電気的に接続されている。
図示はしないが、バリア層および/または第2の金属酸化層が第1および/または第2のビアの側壁面に随意に形成されてもよい。バリア層は、図6に関して記述されたバリア層600と同じ方法で形成され得る。第2の金属酸化層は、図2、図3a、図3b、および図4に関して記述された第1の金属酸化層300と同じ方法で形成され得る。
図16には示さないが、導電性材料1600の形成後、配線構造の上部が、例えば、CMPによって除去され、図7および図8に関して記述されたような同様の方法で、第1の絶縁層1304上に第2のキャップ層が形成され得る。
図17乃至図21は、さらに別の典型的な配線構造の製造方法を示している。図17は、典型的な配線構造1700の中間状態の断面図を示している。配線構造は、第1のキャップ層1702、第1のキャップ層上の第1の絶縁層1704、および第1の絶縁層上の第2の絶縁層1706を含み得る。配線構造は、第1の絶縁層1704および第2の絶縁層1706を通って延びる第1のビア1708を含む。配線構造はさらに、第1のビア1708の側壁面および底面上に形成された第1の金属酸化層1710を含む。配線構造1700は、図4に関して記述された配線構造100と同じ特徴を有し得る。
図18は、第2のビア1800の形成を示している。第1の金属酸化層1710は、第2のビア1800を形成する際、第1のビア1708の側壁面への侵食ダメージを防止するおよび/または抑制する。第2のビア1800は、第1および第2の絶縁層1704,1706を通って延びている。第2のビア1800は、例えば、リソグラフィおよびエッチング(例えば、RIE)技術といった適当な技術によって形成され得る。第2のビア1800は、図1に関して記述された第1のビア108と同様の方法で、形成され得る。
図19は、少なくとも第2のビア1800の側壁面上の第2の金属酸化層1900を示している。第2の金属酸化層は、図2、図3a、図3b、および図4に関して記述された第1の金属酸化層300と同じ方法で形成され得る。
図20は、第1および第2の絶縁層1704,1706への第1および第2の溝2000,2002の形成を示している。第1の溝2000は第1のビア1708に隣接して形成され、これにより、第1のデュアルダマシン構造2004が形成される。第2の溝2002は第2のビア1800に隣接して形成され、これにより、第2のデュアルダマシン構造2006が形成される。
溝は、リソグラフィおよびエッチング(RIEおよびウェットエッチング)技術によって、形成される。溝は、図5に関して記述された溝500と同じ方法で形成され得る。第1および第2の金属酸化層は、溝を形成する際、第1および第2のビア1708,1800の側壁面への侵食ダメージを防止するおよび/または抑制する。第2の絶縁層1706の上部は、溝を形成する際に除去される。
この実施形態では、溝の形成後に、第1および/または第2の金属酸化層の一部2008,2010が残存する。別の実施形態では、実質上第1および第2の金属酸化層の全部が第1および第2の溝の形成と同時におよび/または形成の後に除去され、実質上第1および第2の金属酸化層は残存しない(図示せず)。
この実施形態では、第1および第2のビア1708,1800の底面の第1キャップ層1702の一部が溝の形成と同時におよび/または形成の後に除去される。第1キャップ層1702がシリコン窒化物を含む場合、第1のキャップ層1702の一部はSiNエッチングプロセスによって除去され得る。
図21は、第1および第2のデュアルダマシン構造における第2の絶縁層1706上への導電材料2100の形成を示している。導電材料は、シード金属層(seed metal layer)を形成し、電気的にメッキすることによって形成され得る。図示はしないが、配線構造1700は、その下に適当な第2の配線構造を含み得る。下部に位置する第2の配線構造は、第2の導電性特徴構造を有する。第2の導電性特徴構造は、第1のビアおよび第2のビア1708,1800の下部に位置し得る。第2の絶縁層1706上に形成された導電材料2100は、第1のビアおよび第2のビア1708,1800を通って第2の導電性特徴構造と電気的に接続されている。
バリア層および/または第2の金属酸化層2102が第1および第2のビア1708,1800、第1および第2の溝2000,2002の側壁面に随意に形成されてもよい。バリア層は、図10に関して記述されたバリア層1000と同じ方法で形成され得る。第2の金属酸化層2102は、図12に関して記述された第2の金属酸化層1200と同じ方法で形成され得る。
図21には示さないが、第2の絶縁層1706への導電性材料の形成後、配線構造の上部が、例えば、CMPによって除去され、図7および図8に関して記述されたような同様の方法で、第1の絶縁層上に第2のキャップ層が形成され得る。
図22乃至図26は、またさらに別の典型的な配線構造の製造方法を示している。図22は、典型的な配線構造2200の中間状態の断面図を示している。配線構造は、図19に関して記述された配線構造1700と同じ特徴を有し得る。配線構造2200は、第1のキャップ層2202、第1のキャップ層上の第1の絶縁層2204、および第1の絶縁層上の第2の絶縁層2206を含み得る。配線構造2200は、第1および第2の絶縁層2204,2206を通って延びる第1および第2のビア2208,2210を含む。配線構造はさらに、少なくとも第1のビア2208の側壁面上に形成された第1の金属酸化層2212、および少なくとも第2のビア2210の側壁面上に形成された第2の金属酸化層2214を含む。
図23は、第1のビア2208に隣接する第1および第2の絶縁層2204,2206への第1の溝2300の形成を示している。これにより、第1のデュアルダマシン構造2302が形成される。第1の溝2300は、リソグラフィおよびエッチング(例えば、RIE)技術によって形成され得る。第1および第2の金属酸化層2212,2214は、第1の溝2300を形成する際、第1および第2のビア2208,2210の側壁面への侵食ダメージを防止するおよび/または抑制する。第2の絶縁層2206の上部は、第1の溝2300の形成の際、除去され得る。第1の溝2300は、図5に関して記述された溝500と同様の方法で形成され得る。
この実施形態では、少なくとも第1および/または第2の金属酸化層2212,2214の一部2304,2306が第1の溝2300の形成後に残存する。図示しないが、別の実施形態では、第1および第2の金属酸化層2212,2214の全部が第1の溝2300の形成と同時におよび/または形成の後に除去される。
図24は、少なくとも第1の溝2300の側壁面および底面を覆う第3の金属酸化層2400の形成を示している。第3の金属酸化層2400は、図2、図3a、図3b、および図4に関して記述された第1の金属酸化層300と同じ方法で形成され得る。
図25は、第2のビア2210に隣接する第1および第2の絶縁層2204,2206への第2の溝2500の形成を示している。これにより、第2のデュアルダマシン構造2502が形成される。第1、第2および第3の金属酸化層は、第2の溝2500を形成する際、第1、第2のビア2208,2210の側壁面、および/または第1の溝2300の側壁面への侵食ダメージを防止するおよび/または抑制する。
第2の溝2500は、リソグラフィおよびエッチング(例えば、RIE)技術によって形成され得る。第2の絶縁層2206の上部は、第2の溝2500の形成の際、除去され得る。第2の溝2500は、図5に関して記述された溝500と同様の方法で形成され得る。
この実施形態では、第1、第2、および/または第3の金属酸化層の一部2304,2504,2506が第2の溝2500の形成後に残存している。図示しないが、別の実施形態では、第1、第2、および第3の金属酸化層の全部が第2の溝2500の形成と同時におよび/または形成の後に除去される。
図26は、第1および第2のデュアルダマシン構造における第2の絶縁層2206上への導電材料2600の形成を示している。導電材料は、シード金属層(seed metal layer)を形成し、電気的にメッキすることによって形成され得る。図示はしないが、配線構造は、その下に適当な第2の配線構造を含み得る。下部に位置する第2の配線構造は、第2の導電性特徴構造を有する。第2の導電性特徴構造は、第1のビアおよび第2のビア2208,2210の下部に位置し得る。第2の絶縁層2206上に形成された導電材料2600は、第1のビアおよび第2のビア2208,2210を通って第2の導電性特徴構造と電気的に接続されている。
一実施形態では、第4の金属酸化層、および/またはバリア層2602が、少なくとも第1、第2のビア2208,2210の側壁面および底面上、第1、第2の溝2300,2500の側壁面および底面上のひとつに随意に形成される。第1、第2、および/または第3の金属酸化層の一部または実質上全部が残存する場合、第4の金属酸化層は、第1、第2、および/または第3の金属酸化層が除去された表面上に形成され得る。第4の金属酸化層は、図2、図3a、図3b、および図4に関して記述された第1の金属酸化層300と同じ方法で形成され得る。バリア層は、図6に関して記述されたバリア層600と同じ方法で形成され得る。
図26には示さないが、第2の絶縁層2206への導電性材料の形成後、配線構造の上部が、例えば、CMPによって除去され、図7および図8に関して記述されたような同様の方法で、第1の絶縁層上に第2のキャップ層が形成され得る。
図27は、典型的な配線構造の製造の方法2700を示している。2702において、第1のキャップ層、第1のキャップ層上の絶縁層が設けられる。絶縁層は、そのなかに第1のビアを含む。2704において、第1のビアの側壁面上に第1の金属層が形成される。2706において、絶縁層からの酸素で第1の金属層を酸化することによって、第1の金属酸化層が形成される。2708において、絶縁層内に第1の溝または第2のビアが形成される。2710において、絶縁層上に導電材料が形成される。
図27には示さないが、方法は、1つ以上の以下の機構を含んでいてもよい。絶縁層は、第1の絶縁層および第1の絶縁層上の第2の絶縁層を含み、第1の絶縁層は第2の絶縁層よりも低い誘電率を有する。第1の絶縁層は、ポーラス状のSiCOHを含む。方法はさらに、第1の金属酸化層の形成後、第1の金属酸化層における未酸化金属を除去することを含む。第1の溝および第2のビアを形成する際、実質上第1の金属酸化層の全部が除去される。第1の溝および第2のビアの形成後、第1の金属酸化層の一部が残存する。方法はさらに、第1の溝および第2のビアの形成後、少なくとも第1の溝および第2のビアの側壁面および底面上に第2の金属酸化層を形成することを含む。
図28は、別の典型的な配線構造の製造の方法2800を示している。2802において、第1のキャップ層、第1のキャップ層上の絶縁層が設けられる。絶縁層は、そのなかに第1のビアを含む。2804において、第1のビアの側壁面上に第1の金属酸化層が形成される。2806において、絶縁層内に第2のビアが形成される。2808において、第2のビアの側壁面上に第2の金属酸化層が形成される。2810において、第1のビアに隣接する絶縁層内に第1の溝が形成され、第2のビアに隣接する絶縁層内に第2の溝が形成される。2812において、絶縁層上に導電材料が形成される。
図28には示さないが、方法は、1つ以上の以下の機構を含んでいてもよい。絶縁層は、第1の絶縁層および第1の絶縁層上の第2の絶縁層を含み、第1の絶縁層は第2の絶縁層よりも低い誘電率を有する。第1の金属酸化層の形成は、第1のビアの側壁面上に第1の金属層を形成し、絶縁層からの酸素で第1の金属層の金属を酸化して、第1の金属酸化層を形成し、第1の金属酸化層の未酸化金属を除去することを含む。第2の金属酸化層の形成は、第2のビアの側壁面上の第2の金属層を形成し、絶縁層からの酸素で第2の金属層の金属を酸化して、第2の金属酸化層を形成し、第2の金属酸化層の未酸化金属を除去することを含む。第1および第2の溝を形成する際、実質上第1の金属酸化層の全部が除去される。第1および第2の溝の形成後、第1の金属酸化層の一部が残存する。方法はさらに、第1および第2の溝の形成後、少なくとも第1および第2の溝の側壁面および底面上に第3の金属酸化層を形成することを含む。
図29は、さらに別の典型的な配線構造の製造の方法2900を示している。2902において、第1のキャップ層、第1のキャップ層上の絶縁層が設けられる。絶縁層は、そのなかに第1のビアを含む。2904において、第1のビアの側壁面上に第1の金属酸化層が形成される。2906において、絶縁層内に第2のビアが形成される。2908において、第2のビアの側壁面上に第2の金属酸化層が形成される。2910において、第1のビアに隣接する絶縁層内に第1の溝が形成される。2912において、第1の溝の側壁面および底面上に第3の金属酸化層が形成される。2914において、第2のビアに隣接する絶縁層内に第2の溝が形成される。2916において、絶縁層上に導電材料が形成される。
図29には示さないが、方法は、1つ以上の以下の機構を含んでいてもよい。絶縁層は、第1の絶縁層および第1の絶縁層上の第2の絶縁層を含み、第1の絶縁層は第2の絶縁層よりも低い誘電率を有する。第1の絶縁層は、ポーラス状のSiCOHを含む。第1、第2、および/または第3の金属酸化層の形成は、ビアまたは溝の側壁面上に金属層を形成し、絶縁層からの酸素で金属層の金属を酸化して、金属酸化層を形成し、金属酸化層の未酸化金属を除去することを含む。方法はさらに、第2の溝の形成後、少なくとも第2の溝の側壁面および底面上に第4の金属酸化層を形成することを含む。方法はさらに、第2の溝の形成後、第1、第2のビアおよび第1、第2の溝の内側表面上にバリア層を形成することを含む。
所定の特徴に対する形状または数値の範囲に関して、一範囲からの形状またはパラメータは、数値の範囲を生じさせる同じ特徴に対する異なる範囲からの別の形状またはパラメータを兼ね備え得る。
上述された内容は、本発明の例を含む。もちろん、考えられる構成要素の組み合わせまたは開示された発明を述べる目的のための方法を全て述べることはできないが、通常の当業者は、開示された本発明におけるより多くの組み合わせおよび置換が可能であることを理解することができる。これによって、開示された発明は、添付の請求項の範囲および概念に含まれる全ての代替物、改良物、変形物を網羅することが意図されている。
Claims (8)
- 第1のキャップ層と、前記第1のキャップ層上の絶縁層とを設け、前記絶縁層に第1のビアを形成し、
前記第1のビアの側壁面上に第1の金属層を形成し、
前記絶縁層からの酸素で前記第1の金属層を酸化することによって、第1の金属酸化層を形成し、
前記第1のビアに隣接する前記絶縁層内に第1の溝を形成し、
前記絶縁層上に導電材料を形成する
ことを特徴とする半導体装置の製造方法。 - 前記第1の溝の形成後、前記第1の金属酸化層の一部が残存することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の溝の形成と同時におよび/または形成後、実質上前記第1の金属酸化層の全部を除去することを特徴とする請求項1に記載の半導体装置の製造方法。
- 第1のキャップ層と、前記第1のキャップ層上の絶縁層とを設け、前記絶縁層に第1のビアを形成し、
前記第1のビアの側壁面上に第1の金属層を形成し、
前記絶縁層からの酸素で前記第1の金属層を酸化することによって、第1の金属酸化層を形成し、
前記絶縁層内に第2のビアを形成し、
前記絶縁層上に導電材料を形成する
ことを特徴とする半導体装置の製造方法。 - 前記第2のビアの形成後、前記第1の金属酸化層の一部が残存することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第2のビアの形成と同時におよび/または形成後、実質上前記第1の金属酸化層の全部を除去することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第1の金属酸化層の形成後、前記第1の金属酸化層における未酸化金属を除去することを特徴とする請求項1または請求項4に記載の半導体装置の製造方法。
- 前記導電材料の形成前、前記絶縁層の表面上に第2の金属酸化層を形成することを特徴とする請求項1または請求項4に記載の半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190013413A (ko) * | 2017-07-31 | 2019-02-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 상호접속 구조체 및 방법 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5196467B2 (ja) * | 2007-05-30 | 2013-05-15 | 東京エレクトロン株式会社 | 半導体装置の製造方法、半導体製造装置及び記憶媒体 |
US8653664B2 (en) * | 2009-07-08 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layers for copper interconnect |
US8653663B2 (en) | 2009-10-29 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layer for copper interconnect |
US8222160B2 (en) | 2010-11-30 | 2012-07-17 | Kabushiki Kaisha Toshiba | Metal containing sacrifice material and method of damascene wiring formation |
US8450212B2 (en) * | 2011-06-28 | 2013-05-28 | International Business Machines Corporation | Method of reducing critical dimension process bias differences between narrow and wide damascene wires |
US9437572B2 (en) * | 2013-12-18 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive pad structure for hybrid bonding and methods of forming same |
US9799671B2 (en) * | 2015-04-07 | 2017-10-24 | Sandisk Technologies Llc | Three-dimensional integration schemes for reducing fluorine-induced electrical shorts |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06236931A (ja) * | 1993-02-10 | 1994-08-23 | Miyagi Oki Denki Kk | 配線構造及びその製造方法 |
JP2007173511A (ja) * | 2005-12-22 | 2007-07-05 | Sony Corp | 半導体装置の製造方法 |
JP2007335621A (ja) * | 2006-06-15 | 2007-12-27 | Sony Corp | 半導体装置の製造方法 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6921712B2 (en) * | 2000-05-15 | 2005-07-26 | Asm International Nv | Process for producing integrated circuits including reduction using gaseous organic compounds |
US7494927B2 (en) * | 2000-05-15 | 2009-02-24 | Asm International N.V. | Method of growing electrical conductors |
US6727593B2 (en) * | 2001-03-01 | 2004-04-27 | Kabushiki Kaisha Toshiba | Semiconductor device with improved bonding |
KR101013231B1 (ko) * | 2001-09-14 | 2011-02-10 | 에이에스엠 인터내셔널 엔.브이. | 환원펄스를 이용한 원자층증착에 의한 질화금속증착 |
KR100482180B1 (ko) * | 2002-12-16 | 2005-04-14 | 동부아남반도체 주식회사 | 반도체 소자 제조방법 |
EP1717344A4 (en) * | 2004-01-23 | 2008-08-20 | Ebara Corp | PROCESS FOR PROCESSING A SUBSTRATE, CATALYST PROCESS LIQUID, AND SUBSTRATE PROCESSING DEVICE |
JP4478038B2 (ja) * | 2004-02-27 | 2010-06-09 | 株式会社半導体理工学研究センター | 半導体装置及びその製造方法 |
JP4503356B2 (ja) * | 2004-06-02 | 2010-07-14 | 東京エレクトロン株式会社 | 基板処理方法および半導体装置の製造方法 |
JP4679270B2 (ja) * | 2005-06-30 | 2011-04-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP2007012996A (ja) * | 2005-07-01 | 2007-01-18 | Toshiba Corp | 半導体装置 |
JP4282646B2 (ja) * | 2005-09-09 | 2009-06-24 | 株式会社東芝 | 半導体装置の製造方法 |
JP5076482B2 (ja) * | 2006-01-20 | 2012-11-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP2008013848A (ja) * | 2006-06-08 | 2008-01-24 | Tokyo Electron Ltd | 成膜装置及び成膜方法 |
JP2008091645A (ja) * | 2006-10-02 | 2008-04-17 | Tokyo Electron Ltd | 半導体製造装置、半導体装置の製造方法及び記憶媒体 |
JP5076452B2 (ja) * | 2006-11-13 | 2012-11-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP5010265B2 (ja) * | 2006-12-18 | 2012-08-29 | 株式会社東芝 | 半導体装置の製造方法 |
JP5103914B2 (ja) * | 2007-01-31 | 2012-12-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
JP5089244B2 (ja) * | 2007-05-22 | 2012-12-05 | ローム株式会社 | 半導体装置 |
JP5196467B2 (ja) * | 2007-05-30 | 2013-05-15 | 東京エレクトロン株式会社 | 半導体装置の製造方法、半導体製造装置及び記憶媒体 |
JP2009016782A (ja) * | 2007-06-04 | 2009-01-22 | Tokyo Electron Ltd | 成膜方法及び成膜装置 |
US7884012B2 (en) * | 2007-09-28 | 2011-02-08 | Tokyo Electron Limited | Void-free copper filling of recessed features for semiconductor devices |
US7687381B2 (en) * | 2008-03-19 | 2010-03-30 | Samsung Electronics Co., Ltd. | Method of forming electrical interconnects within insulating layers that form consecutive sidewalls including forming a reaction layer on the inner sidewall |
US20100081274A1 (en) * | 2008-09-29 | 2010-04-01 | Tokyo Electron Limited | Method for forming ruthenium metal cap layers |
US8134234B2 (en) * | 2009-06-18 | 2012-03-13 | Kabushiki Kaisha Toshiba | Application of Mn for damage restoration after etchback |
-
2009
- 2009-06-18 US US12/486,901 patent/US8168528B2/en not_active Expired - Fee Related
-
2010
- 2010-02-19 JP JP2010035191A patent/JP2011003883A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06236931A (ja) * | 1993-02-10 | 1994-08-23 | Miyagi Oki Denki Kk | 配線構造及びその製造方法 |
JP2007173511A (ja) * | 2005-12-22 | 2007-07-05 | Sony Corp | 半導体装置の製造方法 |
JP2007335621A (ja) * | 2006-06-15 | 2007-12-27 | Sony Corp | 半導体装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190013413A (ko) * | 2017-07-31 | 2019-02-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 상호접속 구조체 및 방법 |
US10522468B2 (en) | 2017-07-31 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method |
KR102087183B1 (ko) * | 2017-07-31 | 2020-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 상호접속 구조체 및 방법 |
US11251127B2 (en) | 2017-07-31 | 2022-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure with vias extending through multiple dielectric layers |
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---|---|
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