KR20190013413A - 상호접속 구조체 및 방법 - Google Patents

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Abstract

일 실시 예에서, 방법은: 기판 위에 제1 도전성 라인을 형성하는 단계; 상기 제1 도전성 라인 위에 제1 유전체층을 성막하는 단계; 상기 제1 유전체층 위에 제2 유전체층 - 상기 제2 유전체층은 상기 제1 유전체층과 상이한 유전체 물질을 포함함 - 을 성막하는 단계; 상기 제1 유전체층 및 상기 제2 유전체층 내에 비아 개구를 패터닝하는 단계로서, 상기 제1 유전체층은 제1 에칭 프로세스 파라미터를 사용하여 패터닝되고, 상기 제2 유전체층은 상기 제1 에칭 프로세스 파라미터를 사용하여 패터닝되는, 상기 비아 개구를 패터닝하는 단계; 상기 제2 유전체층 내에 트렌치 개구를 패터닝하는 단계; 상기 비아 개구의 하부 위와 측벽을 따라, 그리고 상기 트렌치 개구의 하부 위와 측벽을 따라 확산 장벽층을 성막하는 단계; 및 상기 비아 개구 및 상기 트렌치 개구를 도전성 재료로 채우는 단계를 포함한다.

Description

상호접속 구조체 및 방법{INTERCONNECT STRUCTURE AND METHOD}
본 개시는 상호접속 구조체 및 방법에 관한 것이다.
반도체 디바이스를 소형화하는 현재의 프로세스에서, 용량성(capacitive) 효과로 인한 신호 전파(propagation)의 저항-용량성(resistive-capacitive; RC) 지연을 줄이기 위해 도전성 상호접속(interconnect) 사이의 금속 간 및/또는 층 간 유전체로서 로우-k(low-k) 유전체 재료가 요구된다. 이와 같이, 유전체의 유전체층 상수(constant)가 낮을수록, 인접한 도전성 라인의 기생 용량(parasitic capacitance)이 작아지고 집적 회로(integrated circuit; IC)의 RC 지연이 작아진다.
그러나, 현재 로우-k 유전체 재료로 간주되거나 사용되는 재료는 이상적이지 않다. 특히, 재료의 유전 상수(k 값)에 기초하고, 특히, 재료의 로우-k 값, 재료의 경도 또는 강도와 같은, 다른 특성들에 기초하여 재료를 선택할 때 반도체 제조 프로세스에서 사용하기에 이상적이지 않을 수 있다. 이와 같이, 로우-k 유전체 재료 이용하는 프로세스에서의 개선이 요구된다.
본 개시 내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피쳐들을 실척으로 도시하지는 않는다는 것을 유의해야 한다. 사실상, 다양한 피쳐들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 및 14는, 일부 실시 예에 따른, 집적 회로의 상호접속 구조체의 형성에서 중간 단계들의 단면도를 도시한다.
도 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26 및 27은, 일부 실시 예에 따른, 집적 회로의 상호접속 구조체의 형성에서 중간 단계들의 단면도를 도시한다.
다음의 개시는 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시 예 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해 성분(component) 및 배열의 특정 실시 예에 대해 아래에서 설명한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접적인 접촉으로 형성되는 실시 예를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시 예도 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명되는 다양한 실시 예들 및/또는 구성들 사이의 관계를 규정하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등과 같은, 공간 관련 용어는 도면에 도시된 바와 같이 어느 한 소자 또는 피쳐와 다른 소자(들) 또는 피쳐(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 관련 용어는 도면에 도시된 방위뿐 아니라, 사용 또는 동작 시의 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 다른 식으로 지향(90° 또는 다른 방향으로 회전)될 수 있으며, 여기서 사용된 공간 관련 기술어(descriptor)는 마찬가지로 그에 따라 해석될 수 있다.
일부 실시 예에 따라, 상호접속(interconnect) 구조체 및 방법이 제공된다. 특히, 금속 간 유전체(inter-metal dielectric; IMD)와 IMD 아래에 놓인(underlying) 에치 정지층(etch stop layer) 사이에 중간층(intermediate layer)을 갖는 상호접속 구조체가 형성된다. 중간층은 IMD와는 상이한 k 값을 가지며, 동일한 에칭 프로세스에 관하여 IMD와 상이한 에치 속도(etch rate)를 갖는다. 상이한 에치 속도의 결과로서, 형성되는 비아(via)는 IMD에서의 측벽에 비하여 중간층에서 보다 수직한(vertical) 측벽을 갖는다. 비아의 전체적인 수직한 프로파일이 개선됨으로써, 비아와 인접한 도전성 라인의 거리가 증가한다. 비아와 인접한 도전성 라인들 사이의 거리를 증가시킴으로써, 상호접속 구조체에서의 누설 전류가 감소될 수 있고, 상호접속 구조체의 항복 전압(breakdown voltage)이 증가될 수 있다.
도 1 내지 도 14는, 일부 실시 예에 따른, 집적 회로의 상호접속 구조체의 형성에서 중간 단계의 단면도를 도시한다. 도 1 내지 14는 이중(dual) 다마신(damascene) 프로세스를 사용하는 상호접속 구조체의 형성을 도시할 수 있다. 도 1 내지 도 14는 "비아 우선(via first)" 프로세스로 지칭될 수 있는, 트렌치 개구(trench opening) 전에 비아 개구가 형성되는 실시 예를 도시한다. 도 1 내지 도 14는 단일 비아 및 도전성 트렌치의 형성을 도시하지만, 다수의 비아들 및 도전성 트렌치들이 도시된 단계에서 동시에 형성될 수 있다는 것을 인식되어야 한다.
도 1은 기판(102) 및 기판(102) 위에 형성된 피쳐들(features)을 포함하는 웨이퍼(100)를 도시한다. 기판(102)은, 벌크(bulk) 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있으며, 도핑되거나(예를 들어, p형 또는 n형 도펀트로) 또는 도핑되지 않을 수 있다. 일반적으로, SOI 기판은 절연체층(insulator layer) 상에 형성된 반도체 재료의 층을 포함한다. 절연체층은, 예를 들어, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은, 전형적으로 실리콘 또는 유리 기판인, 기판 상에 제공된다. 다층(multi-layered) 또는 경사(gradient) 기판과 같은, 다른 기판들 또한 사용될 수 있다. 일부 실시 예에서, 기판의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드(carbide), 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 아세 나이드 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
일부 실시 예에서, 웨이퍼(100)는 디바이스 다이(die)를 형성하는데 사용된다. 이러한 실시 예에서, 집적 회로 디바이스는 기판(102)의 상부 표면 상에 형성된다. 예시적인 집적 회로 디바이스는 CMOS(complementary metal-oxide semiconductor) 트랜지스터, 저항, 커패시터, 다이오드 등을 포함할 수 있다. 집적 회로 장치의 세부 사항은 여기에 도시되지 않았다. 일부 실시 예에서, 웨이퍼(100)는 인터포저(interposer)를 형성하는데 사용된다. 이러한 실시 예에서, 트랜지스터 또는 다이오드와 같은 능동 소자는 기판(102) 상에 형성되지 않는다. 웨이퍼(100) 내에 형성된 커패시터, 저항, 인덕터 등과 같은 수동 소자가 있을(또는 없을) 수 있다. 기판(102)은 또한 웨이퍼(100)가 인터포저인 실시 예에서 유전체 기판일 수 있다. 또한, 관통 비아들(through via)(도시되지 않음)은 기판(102)의 대향(opposite) 측면 상의 구성 요소들을 상호접속하기 위해 기판(102)을 관통(penetrate)하도록 형성될 수 있다.
도 1에서, 층 간 유전체(inter-layer dielectric; ILD)(104)가 기판(102) 위에 형성된다. 집적 회로 디바이스가 기판(102) 상에 형성되는 실시 예에서, ILD(104)는 집적 회로 디바이스의 트랜지스터(도시되지 않음)의 게이트 스택(gate stack) 사이의 공간을 채운다. ILD(104)는 PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), FSG, TEOS 등으로 형성될 수 있다. ILD(104)는 약 3.0 미만의 k 값을 갖는 로우-k 유전체 재료로 형성된 층일 수 있다. 일부 실시 예에서, ILD(104)는 스핀 코팅 등을 사용하여 형성된다. 일부 실시 예에서, ILD(104)는 플라즈마 강화 화학 기상 성막(plasma enhanced chemical vapor deposition; PECVD), 유동성 화학 기상 성막(flowable chemical vapor deposition; FCVD), 저압 화학 기상 성막(low pressure chemical vapor deposition; LPCVD) 등과 같은 성막 방법을 사용하여 형성된다.
또한, 도 1에서, 콘택 플러그(contact plugs)(106)는 ILD(104) 내에 형성된다. 콘택 플러그(106)는 기판(102)의 집적 회로 디바이스에 전기적으로 연결(connect)된다. 예를 들어, 콘택 플러그(106)는 집적 회로 디바이스의 트랜지스터(도시되지 않음)의 게이트 전극에 연결된 게이트 콘택 플러그 일 수 있으며, 및/또는 트랜지스터의 소스/드레인 영역에 전기적으로 연결된 소스/드레인 콘택 플러그일 수 있다. 콘택 플러그(106)의 개구는 ILD(104)를 통해 형성된다. 개구는 허용 가능한(acceptable) 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽층, 접착층(adhesion layer) 등과 같은, 라이너(liner)가 개구에 형성될 수 있고, 도전성 재료가 라이너 위의 개구 내에 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 코발트, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. ILD(104)의 표면으로부터 과량의(excess) 재료를 제거하기 위해 연마(grinding), 화학-기계적 폴리쉬(chemical-mechanical polish; CMP) 등과 같은, 평탄화 프로세스(planarization process)가 수행될 수 있다. 남아있는 라이너 및 도전성 재료는 개구 내에 콘택 플러그(106)를 형성한다.
도 2에서, 에치 정지층(108)은 기판(102)(존재한다면), ILD(104) 및 콘택 플러그(106)의 집적 회로 디바이스 위에 형성된다. 에치 정지층(108)은 실리콘 카바이드, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등으로 형성될 수 있다. 에치 정지층(108)은 화학 기상 성막(CVD), 물리적 기상 성막(PVD), 원자층 성막(ALD), 스핀-온-유전체 프로세스 등 또는 이들의 조합에 의해 형성될 수 있다.
또한, 도 2에서, IMD(110)는 에치 정지층(108) 위에 형성된다. IMD(110)는 약 3.0 미만의 k- 값을 갖는 로우-k 유전체 재료로부터 형성된 층일 수 있다. IMD(110)는 k 값이 2.5 미만인 엑스트라 로우-k(extra-low-k; ELK) 유전체 재료로 형성된 층일 수 있다. 일부 실시 예에서, IMD(110)는 블랙 다이아몬드(Applied Materials의 등록 상표), 산소 함유 및/또는 탄소 함유 로우-k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로부터 형성될 수 있다. 에치 정지층(108)의 재료는 IMD(110)와의 높은 에칭 선택도(etching selectivity)를 가지며, 따라서 에치 정지층(108)은 후속 프로세스 단계에서 IMD(110)의 에칭을 정지시키는데 사용될 수 있다.
일부 실시 예에서, IMD(110)는 SiOCN, SiCN, SiOC, SiOCH 등과 같은 다공성(porous) 재료로 형성되고, 에치 정지층(108) 위에 전구체층(precursor layer)을 초기에 형성함으로써 형성될 수 있다. 전구체층은 매트릭스(matrix) 재료 및 매트릭스 물질 내에 산재된 포로겐(porogen) 모두를 포함 할 수 있거나, 대안적으로 포로겐이 없는 매트릭스 재료를 포함할 수 있다. 일 실시 예에서, 전구체층은, 예를 들어, 매트릭스 재료가 포로겐과 동시에 성막되는 플라즈마 강화 화학 기상 성막 (PECVD)과 같은 프로세스를 사용하여 매트릭스 및 포로겐을 공-성막(co-depositing)함으로써 형성될 수 있으며, 그렇게 함으로써 매트릭스 재료와 포로겐이 함께 혼합되어 전구체층을 형성한다. 그러나, 통상의 기술자가 인식할 수 있는 바와 같이, 동시에 PECVD 프로세스를 사용하는 공-성막은 전구체층을 형성하는데 사용될 수 있는 유일한 프로세스가 아니다. 매트릭스 재료 및 포로겐 재료를 액체로서 예비 혼합한 후 혼합물을 에치 정지층(108) 상에 스핀-코팅하는 것과 같은, 임의의 적절한 프로세스 또한 이용될 수 있다.
CVD, PVD 또는 스핀-온 코팅과 같은 임의의 적절한 프로세스가 대안적으로 이용될 수 있으나, 매트릭스 재료 또는 베이스 유전체 재료는 PECVD와 같은 프로세스를 사용하여 형성될 수 있다. 예컨대 다른 실란(silane), 알킬실란(alkylsilane)(예를 들어, 트리메틸실란(trimethylsilane) 및 테트라메틸실란(tetramethylsilane)), 알콕시실란(alkoxysilane)(예를 들어, 메틸트리에톡시실란(methyltriethoxysilane; MTEOS), 메틸트리메톡시실란(methyltrimethoxysilane; MTMOS), 메틸디메톡시실란(methyldimethoxysilane; MDMOS), 트리메틸메톡시실란(trimethylmethoxysilane; TMMOS) 및 디메틸디메톡시실란(dimethyldimethoxysilane; DMDMOS), 선형 실록산(linear siloxanes) 및 고리형 실록산(cyclic siloxanes)(예를 들어, 옥타메틸사이클로테트라실록산(octamethylcyclotetrasiloxane; OMCTS) 및 테트라메틸사이클로테트라실록산(tetramethylcyclotetrasiloxane; TMCTS)), 또는 이들의 조합 등과 같은, 다른 전구체가 이용될 수 있으나, PECVD 프로세스는 메틸디에톡시실란(methyldiethoxysilane; DEMS)과 같은 전구체를 이용할 수 있다. 그러나, 통상의 기술자가 인식할 수 있는 바와 같이, 여기에 열거된 재료 및 프로세스는 단지 예시적인 것이며, 임의의 다른 적절한 매트릭스 전구체가 대안적으로 이용될 수 있기 때문에, 실시 예를 제한하는 것을 의미하지는 않는다.
포로겐은 매트릭스 재료가 매트릭스 내에 공극(pore)을 형성하기 위해 설정된 후에 매트릭스 제료로부터 제거될 수 있는 분자일 수 있고, 그 때문에 IMD(110)의 유전 상수의 전체 값을 감소시킨다. 포로겐은 공극을 형성하기에 충분히 큰 재료일 수 있고, 또한 각각의 공극의 크기가 매트릭스 재료를 과도하게 대체(displace)하지 않을 정도로 충분히 작게 유지될 수 있다. 이와 같이, 포로겐은, 알파-테르피넨(alpha-terpinene; ATRP)(1-이소프로필-4-메틸-1,3-사이클로헥사디엔(1-Isopropyl-4-Methyl-1,3-Cyclohexadiene)) 또는 사이클로옥탄(cyclooctane)(보트 모양) 또는 1,2-비스(트리에톡시실릴) 에탄 실리콘(1,2- bis(triethoxysilyl) ethane silicon)과 같은, 유지 분자를 포함할 수 있다.
전구체층이 매트릭스 재료 내에 분산된 포로겐으로 형성된 후에, 포로겐은 매트릭스 재료 내에 공극을 형성하기 위해 매트릭스 재료로부터 제거된다. 일 실시 예에서, 포로겐의 제거는 포로겐 재료를 분해 및 증발시킬 수 있는 어닐링(annealing) 프로세스에 의해 수행되고, 그 때문에 포로겐 재료를 확산시키고 매트릭스 재료를 남기고, 그 때문에 IMD(110)와 같은 구조적으로 손상되지 않은 다공성 유전체 재료를 남긴다. 예를 들어, 약 400℃ 같은, 약 200℃ 내지 약 500℃ 범위의 어닐(anneal)이, 약 200초와 같은, 약 10초 내지 약 600초 범위 동안 이용될 수 있다. 대안적으로, 포로겐을 분해하기 위해 자외선(ultraviolet; UV) 방사선을 포로겐에 조사하거나 포로겐을 분해하기 위해 마이크로웨이브(microwave)를 이용하는 것과 같은, 다른 적절한 프로세스가 포로겐을 제거하기 위해 사용될 수 있다.
도 3에서, 도전성 라인(112)은 IMD(110) 내에 형성된다. 일부 실시 예에 따르면, 도전성 라인(112)은 확산 장벽층(114) 및 확산 장벽층(114) 위의 도전성 재료(116)를 포함한다. 개구는 예를 들어 에칭 프로세스를 사용하여 IMD(110) 내에 형성되며, 에치 정지층(108)은 에칭 프로세스를 정지시키는데 사용될 수 있다. 개구 내에서 에치 정지층(108)의 부분(portion)은 이후 상이한 에칭 프로세스에 의해 제거될 수 있다. 확산 장벽층(114)은 TaN, Ta, TiN, Ti, CoW 등으로 형성될 수 있으며, ALD 등과 같은 성막 프로세스에 의해 개구 내에 형성될 수 있다. 도전성 재료(116)는 구리, 알루미늄, 텅스텐, 은 및 이들의 조합 등을 포함할 수 있으며, 전기-화학적 도금 프로세스, CVD, ALD, PVD 등, 또는 이들의 조합에 의해 개구 내의 확산 장벽층(114) 위에 형성될 수 있다. 일 실시 예에서, 도전성 재료(116)는 구리이고, 확산 장벽층(114)은 구리가 IMD(110) 내로 확산되는 것을 방지하는 얇은 장벽층이다. 확산 장벽층(114) 및 도전성 재료(116)의 형성 후에, 예를 들어, CMP와 같은 평탄화 프로세스에 의해 웨이퍼(100)의 정면(front side)으로부터 확산 장벽층(114) 및 도전성 재료(116)의 과량이 제거될 수 있다.
본 개시의 일부 실시 예에 따르면, 금속 캡(metal cap)(도시되지 않음)은 도전성 라인(112) 위에 형성될 수 있다. 금속 캡은 또한 설명 전반에 걸쳐 도전성 라인(112)의 일부로 간주될 수 있다. 일부 실시 예에서, 금속 캡은 코발트(Co), CoWP, CoB, 텅스텐(W), 탄탈륨(Ta), 니켈(Ni), 몰리브덴(Mo), 티타늄(Ti), 철(Fe), 또는 이들의 합금으로 형성된다. 금속 캡은 전기 화학 도금(ElectroChemical Plating; ECP) 또는 무전해 도금(electroless plating)을 사용하여 선택적으로 형성될 수 있으며, 그 동안 웨이퍼(100)는 도금 용액에 잠긴다. 대안적인 실시 예에서, 금속 캡은 도전성 라인(112) 및 IMD(110) 상에 형성된 블랭킷이고, 원하지 않는 부분을 제거하기 위한 에칭 프로세스가 뒤따른다.
도전성 라인(112)은, 콘택 플러그(106) 바로 위에 있는 금속층인, 하부 금속층에 형성되는 것으로 도시되어 있지만, 도전성 라인(112)은 하부 금속층 위에 있는 임의의 금속층 내에 금속 라인 또한 나타낼 수 있음이 인식되어야 한다. 이러한 실시 예에서, 유전체층, 비아, 라인 등을 포함할 수 있는 임의의 수의 층들이 존재할 수 있다.
도 4에서, 필름 스택(film stack)은 IMD(110) 및 도전성 라인(112) 위에 형성된다. 일부 실시 예에 따르면, 필름 스택은 도전성 라인(112), 콘택 플러그(106) 및 기판(102)에 전기적으로 연결된 금속 비아 및 라인을 형성하는데 사용된다. 필름 스택은 에치 정지층(118), 중간층(120), IMD(122), 버퍼층(124) 및 마스크층(126)을 포함한다.
에치 정지층(118)은 IMD(110) 및 도전성 라인(112)과 접촉(contact)한다. 에치 정지층(118)은 에치 정지층(108)의 동일한 후보 재료로부터 선택된 재료로 형성될 수 있으며, 에치 정지층(108)을 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택된 방법을 사용하여 형성될 수 있다. 에치 정지층(108 및 118)은 동일한 재료로 형성될 수 있거나 상이한 재료를 포함할 수 있다. 에치 정지층(118)은, 예를 들어, 약 30Å와 같은, 약 10Å 내지 약 50Å의 두께를 갖도록 형성될 수 있다.
중간층(120)은 에치 정지층(118) 위에 있고, 유전체 재료로 형성된다. 일부 실시 예에서, 중간층(120)은 실리콘 산화물, 도핑된 실리콘 산화물 등과 같은, 산화물로 형성된다. 중간층(120)이 도핑된 실리콘 산화물인 실시 예에서, C, H, N 등, 또는 이들의 조합으로 도핑될 수 있다. 이러한 실시 예에서, 중간층(120)은 약 1016cm-3 내지 약 1018cm-3의 도펀트 농도(dopant concentration)를 가지도록 도핑될 수 있다. 중간층(120)은 CVD, PVD, ALD, 스핀-온-유전체 프로세스 등, 또는 이들의 조합에 의해 형성될 수 있다. 중간층(120)이 도핑되는 실시 예에서, 중간층(120)은 형성 도중에 인-시튜(in-situ) (예를 들어, 진공을 파괴함 없이) 도핑될 수 있거나, 중간층(120)은 형성 후에 도핑될 수 있다. 중간층(120)은 약 10Å 내지 약 300Å의 두께를 갖도록 형성될 수 있다. 중간층(120)은 에치 정지층(118)과 상이한 재료일 수 있다. 일 실시 예에서, 에치 정지층(118)은 실리콘 질화물 또는 실리콘 산질화물로 형성되고, 중간층(120)은 실질적으로 질화물이 없는 실리콘 산화물로 형성된다.
IMD(122)는 중간층(120) 위에 있다. IMD(122)는 IMD(110)의 동일한 후보 재료로부터 선택된 재료로 형성될 수 있으며, IMD(110)를 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 사용하여 형성될 수 있다. IMD(110 및 122)는 동일한 재료로 형성될 수 있거나, 상이한 재료를 포함할 수 있다.
다양한 실시 예에 따르면, 에치 정지층(118), 중간층(120) 및 IMD(122)는 각각 상이한 재료로 형성된다. 특히, 에치 정지층(118), 중간층(120) 및 IMD(122)는 각각 상이한 상대 유전율(relative permittivity)을 갖는다. 에치 정지층(118)의 k-값은 IMD(122)의 k-값보다 큰, 중간층(120)의 k-값보다 크다. 일 실시 예에서, 에치 정지층(118)은 약 9 내지 약 10의 k 값을 가지며; 중간층(120)은, 예를 들어, 약 5와 같은, 약 3 내지 약 8과 같은, 에치 정지층(118)의 대략 절반의 k 값을 가지며; IMD(122)는, 약 2 내지 약 4와 같은, 중간층(120)의 대략 절반의 k 값을 갖는다.
또한, IMD(122)를 에칭하기 위한 프로세스에서, 에치 정지층(118)의 재료는 동일한 에칭 프로세스에 관하여 중간층(120)과 높은 에칭 선택도를 가지며, IMD(122)의 재료는 동일한 에칭 프로세스에 관하여 중간층(120)과 높은 에칭 선택도를 갖는다. 일 실시 예에서, IMD(122)의 에칭 속도(etch rate)는 동일한 에칭 프로세스에 관하여 중간층(120)의 에칭 속도보다 약 2 내지 약 3배 더 크다. 에칭 선택도의 상이함은 중간층(120)에 형성된 비아가 보다 수직한 프로파일을 갖게 한다.
일부 실시 예에서, 에치 정지층(118)은 IMD(122) 아래에 놓인 유일한 에치 정지층일 수 있다. 즉, IMD(122)와 도전성 라인(112) 사이에 (에치 정지층(118) 이외의) 다른 사이에 있는(intervening) 에치 정지층이 형성될 수 없다.
버퍼층(124)은 IMD(122) 위에 형성되고, 마스크층(126)은 버퍼층(124) 위에 형성된다. 버퍼층(124)은 실리콘 산화물과 같은 유전체로 형성될 수 있고, CVD, PVD, ALD, 스핀-온-유전체 프로세스 등에 의해 형성될 수 있다. 마스크층(126)은 티타늄 질화물, 티타늄, 탄탈륨 질화물, 탄탈륨 등과 같은, 금속을 포함하는 재료로 형성될 수 있으며, PVD, RFPVD, ALD 등에 의해 형성될 수 있다. 후속 프로세스 단계에서, 패턴이 마스크층(126) 상에 형성된다. 마스크층(126)은 이후 에칭 마스크로서 사용되며, 마스크층(126)의 패턴은 IMD(122)를 에칭하는데 사용된다. 버퍼층(124)은 IMD(122)와 마스크층(126) 사이의 응력 감소(stress reduction)를 제공한다.
도 5에서, 비아 개구(128)는 마스크층(126)에 형성된다. 비아 개구(128)의 형성은 초기 비아 개구를 형성하기 위해 마스크층(126)을 에칭하기 위한 포토리소그래피(photolithography) 프로세스의 수행하는 단계를 포함할 수 있다. 포토리소그래피 프로세스는 마스크층(126) 위에 포토레지스트(photoresist)를 형성하는 단계, 비아 개구(128)에 대응하는 개구로 포토레지스트를 패터닝하는 단계, 마스크층(126)을 통해 비아 개구(128)를 연장하는 단계, 및 포토레지스트를 제거하는 단계를 포함할 수 있다.
도 6에서, 비아 개구(128)는 버퍼층(124) 및 IMD(122)를 통해 연장된다. 비아 개구(128)는 허용 가능한 에칭 기술을 사용함으로써 연장될 수 있다. 일 실시 예에서, 비아 개구(128)는 이방성(anisotropic) 건식 에치 프로세스에 의해 형성된다. 예를 들어, 에칭 프로세스는 마스크층(126)을 크게 에칭하지 않고 IMD(122)를 선택적으로 에칭하는 반응 가스를 사용하는 건식 에치 프로세스를 포함할 수 있다. 예를 들어, 에칭 프로세스는 플라즈마를 사용하는 에천트(etchant) 가스로부터 반응 종(reactive species)의 형성을 포함할 수 있다. 일부 실시 예에서, 플라즈마는 원격 플라즈마일 수 있다. 에천트 가스는, C4F6/CF4/C5F 및 NF3/O2/N2/Ar/H3/H2 등, 또는 이들의 조합과 같은, 플루오르화탄소(fluorocarbon) 화학(chemistry)을 포함할 수 있다. 일 실시 예에서, 에천트는 캐리어 가스(carrier gas)로서 O2 또는 Ar과 플루오르화 탄소 화학을 사용한다. IMD(122) 내의 비아 개구(128)의 측벽은 기판(102)의 주 표면에 평행한 평면과의 각도 θ1을 형성한다. 각도 θ1은 작을 수 있다. 일 실시 예에서, 각도 θ1은 약 45° 내지 약 50°이다.
도 7에서, 비아 개구(128)는 허용 가능한 에칭 기술을 사용하여 중간층(120)을 통해 연장된다. 다양한 실시 예에 따라, 중간층(120)을 통해 비아 개구(128)를 연장시키는데 사용되는 에칭 프로세스는 IMD(122)를 에칭하기 위해 사용되는 에칭 프로세스와 동일한 에칭 프로세스 파라미터(예를 들어, 동일한 에칭제)를 사용한다. 일 실시 예에서, IMD(122)를 에칭하기 위해 사용되는 에칭 프로세스는 중간층(120)을 통해 비아 개구(128)를 연장하도록 계속된다. 에칭 프로세스는 비아 개구(128)가 에치 정지층(118)을 노출할 때까지 수행된다. 중간층(120)과 IMD(122) 사이의 에칭 선택도 때문에, 에칭 프로세스는 IMD(122)보다 느린 속도로 중간층(120)을 에칭한다.
IMD(122)의 재료(예를 들어, ELK 유전체 재료)는 점진적인 기울기(gradual slope)를 갖는 측벽을 생성하는 방식으로 에칭될 수 있다. 중간층(120)의 에칭 속도가 보다 느린 결과로서, 중간층(120)의 재료는 IMD(122)보다 가파른 경사면(steeper slope)을 갖는 측벽을 생성하는 방식으로 에칭될 수 있다. 중간층(120)에서 비아 개구(128)의 측벽은 기판(102)의 주 표면에 평행한 평면과 각도 θ2를 형성한다. 각도 θ2는 각도 θ1보다 크다. 일 실시 예에서, 각도 θ2는, 예를 들어, 약 70° 내지 약 80°와 같이, 약 70°보다 크다. 그 결과, 비아 개구(128)의 폭은 IMD(122)의 상부 표면으로부터 기판(102)을 향해 연장될 때 감소하고, 폭의 변화율은 기판(102)을 향해 연장됨에 따라 감소한다.
중간층(120)은 비아의 다수(majority)가 중간층(120)에 의해 둘러싸이도록 충분한 두께(예를 들어, 약 10Å 내지 약 300Å)로 형성될 수 있다. 이와 같이, 형성된 비아의 측벽의 다수는 각도 θ2로 경사진 측벽을 가질 수 있다. 비아 개구(128)에 형성된 비아는 따라서 보다 수직한 프로파일을 가질 수 있다. 비아의 보다 수직한 프로파일을 개선하면 디바이스 피치가 계속 감소함에 따라 디바이스 신뢰성을 향상시킬 수 있다.
도 8에서, 포토레지스트는 기판(102) 위에 형성된다. 포토레지스트는 비아 개구(128) 내에 및 마스크층(126) 상에 하부층(130); 상기 하부층(130) 위의 중간층(132); 및 상기 중간층(132) 위의 상부층(134)을 포함하는 삼층 포토레지스트일 수 있다. 하부층(130) 및 상부층(134)은 유기 재료를 포함하는 포토레지스트로 형성될 수 있다. 하부층(130)은 하부 반사 방지 코팅(bottom anti-reflective coating; BARC)일 수 있다. 중간층(132)은 질화물(질화규소와 같은), 산질화물(예를 들어, 실리콘 산질화물), 산화물(예를 들어, 실리콘 산화물) 등일 수 있는, 무기 재료로 형성되거나 또는 무기 재료를 포함할 수 있다. 상부층(134)은 감광성(photosensitive) 재료이다. 중간층(132)은 상부층(134) 및 하부층(130)에 관하여 높은 에칭 선택도를 갖는다. 그 결과, 상부층(134)은 중간층(132)의 패터닝을 위한 에칭 마스크로 사용되고, 중간층(132)은 하부층(130)의 패터닝을 위한 에칭 마스크로 사용된다. 일부 실시 예에서, 기판(102) 위에 형성된 포토레지스트는, 단일층 포토레지스트, 이층 포토레지스트 등과 같은, 포토레지스트의 또 다른 유형일 수 있다.
상부층(134)은 내부에 트렌치 개구(136)를 형성하기 위해 임의의 적절한 포토리소그래피 기술을 사용하여 패터닝된다. 상부층(134)을 패터닝하는 예로서, 포토마스크(photomask)(도시되지 않음)가 상부층(134) 위에 배치될 수 있으며, 이후 UV, 또는 크립톤불화물(KrF) 엑시머레이저로부터의 248nm 빔, 아르곤 불화물(ArF) 엑시머 레이저로부터의 193nm 빔 또는 F2 엑시머 레이저로부터의 157nm 빔과 같은 엑시머 레이저를 포함하는 방사선 빔에 노출될 수 있다. 상부 포토레지스트층의 노광은 해상도를 증가시키고 달성가능한 최소 피치를 감소시키기 위해 액침(immersion) 리소그래피 시스템을 사용하여 수행될 수 있다. 베이크(bake) 또는 경화(cure) 작업이 상부층(134)을 경화시키기 위해 수행될 수 있고, 현상액(developer)이 포지티브 또는 네거티브 레지스트가 사용되는지 여부에 따라 상부층(134)의 노광된 부분 또는 노광되지 않은 부분을 제거하는데 사용될 수 있다.
도 9에서, 상부층(134)의 패턴은 허용 가능한 에칭 프로세스를 사용하여 중간층(132)으로 전사된다. 일부 실시 예에서, 중간층(132)은 중간층(132) 내에서 트렌치 개구(136)의 측면(side)을 증가시키기 위해 트리밍(trim)될 수 있다. 트리밍 프로세스 후에, 허용 가능한 에칭 프로세스가 중간층(132)의 패턴을 하부층(130)으로 전사하기 위해 수행됨으로써, 하부층(130)을 통해 트렌치 개구(136)가 연장된다.
또한, 하부층(130)의 패턴은 허용 가능한 에칭 프로세스를 사용하여 마스크층(126)으로 전사된다. 일 실시 예에서, 하부층(130)을 에칭하기 위해 사용된 에칭 프로세스는 마스크층(126)을 에칭하기 위해 계속된다. 에칭 프로세스 동안, 상부층(134), 중간층(132) 및 하부층(130)이 소모(consume)될 수 있다. 일부 실시 예에서, 애싱(ashing) 프로세스는 하부층(130)의 잔여 잔류물을 제거하기 위해 수행될 수 있다.
도 10에서, 트렌치 개구(136)는 버퍼층(124)을 통해 그리고 부분적으로 IMD(122)를 통해 연장된다. 트렌치 개구(136)는, 이방성 에칭 프로세스와 같은 허용 가능한 에칭 기술을 사용함으로써 연장될 수 있다. 일 실시 예에서, 마스크층(126)을 패터닝하는데 사용되는 에칭 프로세스는 버퍼층(124) 및 IMD(122)를 에칭하기 위해 계속될 수 있다. 일 실시 예에서, 에칭 프로세스는 별개의 에칭 프로세스일 수 있다. 일 실시 예에서, 마스크층(126)을 패터닝하는데 사용되는 에칭 프로세스는 중간층(120) 및 IMD(122) 내에 비아 개구(128)를 형성하는데 사용되는 에칭 프로세스와 유사할 수 있다(예를 들어, 동일한 에칭제 및/또는 다른 에칭 프로세스 파라미터가 사용될 수 있음). 트렌치 개구(136)는 IMD(122)의 상부 표면으로부터 IMD(122)의 상부 표면과 하부 표면 사이의 중간 레벨까지 연장하도록 연장된다. 트렌치 개구(136)를 이와 같은 깊이까지 연장하는 것은 시간-모드(time-mode)를 사용하여 수행될 수 있고, 에칭이 미리 설정된 시간 동안 수행된 후에 중단될 수 있다. 다른 에칭 및 정지 지점 검출 기술 또한 고려된다.
도 11에서, 비아 개구(128) 내의 에치 정지층(118)의 부분은 아래에 놓인 타겟 도전성 라인(112) 및 관련된 금속 캡(존재한다면)을 노출시키기 위해 제거된다. 에치 정지층(118)은 에치 정지층(118)의 재료에 선택적인 이방성 습식 또는 건식 에치를 사용하여 제거될 수 있다. 예를 들어, 에치 정지층(118)은 H2O2와 같은 에칭제 반응물(reactant)을 사용하는 이방성 습식 에치를 사용하여 제거될 수 있다. 에치 정지층(118)을 제거하기 위해 사용되는 에칭 프로세스는 비아 개구(128) 및 트렌치 개구(136)를 형성하는데 사용되는 에칭 프로세스와 상이할 수 있다(예를 들어, 상이한 에칭제 및/또는 다른 에칭 프로세스 파라미터가 사용될 수 있음).
도 12에서, 확산 장벽층(140)은 웨이퍼(100)의 노출된 표면 상에 형성된다. 일부 실시 예에 따르면, 확산 장벽층(140)의 형성은 PVD를 포함한다. 일부 예시적인 성막 프로세스에서, 아르곤(Ar)은, PVD에서 사용되는 각각의 타겟(도시되지 않음)으로부터 금속 이온(예를 들어, 티타늄 또는 탄탈륨 (Ta+)) 또는 전하를 갖지 않는 원자(예를 들어, 티타늄 또는 탄탈륨(Ta))를 스퍼터링(sputter)하기 위해, 웨이퍼(100)가 배치된, 성막 챔버(도시되지 않음) 속으로 도입된다. 질소가 프로세스 가스 속에 첨가될 수 있다. 스퍼터링된 금속 이온은 도전성인 확산 장벽층(140)을 형성하는 웨이퍼(100) 상에 성막된다. 확산 장벽층(140)의 성막에서, DC 전력 및/또는 무선 주파수(radio frequency; RF) 전력이 인가될 수 있다. 성막 후에, 확산 장벽층(140)은 IMD(122) 바로 위에 있는 부분, 트렌치 개구(136)의 측벽 상의 부분, 비아 개구(128)의 바닥 부분, 트렌치 개구(136)의 바닥 상의 부분, 비아 개구(128)의 측벽 상의 부분을 포함할 수 있다.
도 13에서, 도전성 재료(142)는 비아 개구(128) 및 트렌치 개구(136) 내로 채워진다. 과량의 도전성 재료(142)는 또한 IMD(122)의 상부 표면을 따라 형성될 수 있다. 도전성 재료(142)는 구리, 은, 금, 텅스텐, 코발트, 알루미늄 또는 이들의 합금과 같은 금속 또는 금속 합금을 포함하는 금속 재료일 수 있다. 일부 실시 예에서, 도전성 재료(142)의 형성은 구리 또는 구리 합금을 포함할 수있는 얇은 시드층(seed layer)(도시되지 않음)을 성막하는 단계를 포함하고, 예를 들어, ECP 또는 무-전해 도금을 사용하여 비아 개구(128) 및 트렌치 개구(136)의 나머지를 채우는 단계를 포함한다. 성막 방법 또한 고려될 수 있다.
도 14에서, 평탄화 프로세스는 과량의 도전성 재료(142) 및 확산 장벽층(140)을 제거하기 위해서 수행될 수 있고, 그 때문에 비아 개구(128) 및 트렌치 개구(136) 내에 각각 비아(144) 및 도전성 라인(146)을 형성할 수 있다. 평탄화 공정은 예를 들어, 연마 또는 CMP일 수 있으며, 도전성 재료(142), 확산 장벽층(140) 및 IMD(122)의 상부 표면이 동일 높이에 있도록 또는 실질적으로 동일 높이에 있도록 수행될 수 있다. 비아(144) 및 도전성 라인(146)은 도전성 재료(142)의 측벽들 및 하부들을 따라 연장하는 도전성 재료(142) 및 확산 장벽층(140)의 나머지 부분들을 포함한다. 비아(144) 및 도전성 라인(146)은 타겟 도전성 라인(112)에 물리적으로 및 전기적으로 연결된다.
앞에서 설명된 바와 같이, 비아(144)는 개선된 수직 프로파일을 갖는 측벽을 갖는다. 비아(144)는 약 20nm의 전체 수직 치수(vertical dimension)(예를 들어, 높이)를 가질 수 있다. 비아(144)의 수직 치수의 다수(예를 들어, 약 50%보다 많음)는 중간층(120)을 따라 연장하고 중간층(120)에 의해 둘러싸일 수 있다. 따라서, 비아(144)의 측벽의 다수는 기판(102)에 대해 보다 큰 각도에서 형성될 수 있다. 비아(144)의 수직 프로파일을 개선하면 비아(144)와 타겟 도전성 라인에 인접한 도전성 라인(112) 사이의 거리(D1)가 증가한다. 비아(144)와 인접한 도전성 라인(112) 사이의 거리(D1)를 증가시킴으로써, 비아(144)와 인접한 도전성 라인(112) 사이에 흐르는 누설 전류가 감소될 수있다. 이는 인접한 도전성 라인(112)으로부터 비아(144)를 절연시키는 재료들(예를 들어, IMD(122) 및 중간층(120))의 항복 전압을 증가시킬 수 있다. 비아(144)의 수직 프로파일을 개선하는 것은 또한 형성된 반도체 디바이스들의 전기적 테스트를 위한 프로세싱 윈도우의 크기를 증가시킬 수 있다.
유전체층(예를 들어, 중간층(120) 및 IMD(122)) 내에 비아(144) 및 도전성 라인(146)의 형성 후에, 웨이퍼(100)의 라인 프로세싱의 말기(back end)를 위한 후속 단계가 수행될 수 있다. 예를 들어, 이중 다마신 프로세스는 상호접속 구조체 내의 후속 유전체층, 비아 및 라인을 형성하기위해 계속될 수 있다. 외부 연결은 상호접속 구조체의 최상층에 연결되도록 형성될 수 있으며, 마이크로 범프, 도전성 패드, 언더범프 금속화 구조체(underbump metallization structure), 솔더 커넥터(solder connector) 및/또는 등을 포함할 수 있다.
도 15 내지 도 27은 일부 실시 예에 따른, 집적 회로의 상호접속 구조체의 형성에서 중간 단계의 단면도를 도시한다. 도 15 내지 도 27은 이중 다마신 공정을 사용하는 상호접속 구조체의 형성을 도시할 수 있다. 도 15 내지 도 27은 "비아 마지막(via last)" 프로세스로 지칭될 수 있는, 비아 개구가 트렌치 개구 후에 형성되는 실시 예를 도시한다. 도 15 내지 도 27은 단일 비아 및 도전성 트렌치의 형성을 도시하지만, 다수의 비아 및 도전성 트렌치가 도시된 단계에서 동시에 형성될 수 있는 것으로 인식되어야 한다.
도 15 내지 도 27에 도시된 실시 예의 일부 피쳐들은 도 1 내지 도 14에 도시된 실시 예의 피쳐들과 유사하다. 도 15 내지 도 27에서 대응하는 숫자 및 기호는, 달리 지시되지 않는 한, 일반적으로 도 1 내지 도 14의 대응하는 부분을 지칭한다. 유사한 피쳐들의 형성에 대한 상세한 설명은 여기서 반복하지 않는다.
도 15에서, 기판(102)을 포함하는 웨이퍼(100)가 제공된다. ILD(104)는 기판(102) 위에 형성되고, 콘택 플러그(106)는 ILD(104) 내에 형성된다.
도 16에서, 에치 정지층(108)은 기판(102)(존재한다면), ILD(104) 및 콘택 플러그(106)의 집적 회로 디바이스 위에 형성된다. IMD(110)는 에치 정지층(108) 위에 형성된다.
도 17에서, 도전성 라인(112)은 IMD(110) 내에 형성된다. 도전성 라인(112)은 IMD(110)의 개구 내에 형성되는 확산 장벽층(114) 및 도전성 재료(116)를 포함한다.
도 18에서, 필름 스택은 IMD(110) 및 도전성 라인(112) 위에 형성된다. 필름 스택은 에치 정지층(118), 중간층(120), IMD(122), 버퍼층(124) 및 마스크층(126)을 포함한다.
도 19에서, 트렌치 개구(202)는 마스크층(126) 내에 형성된다. 트렌치 개구(202)의 형성은 초기 트렌치 개구를 형성하기 위해 마스크층(126)을 에칭하기 위한 허용 가능한 포토리소그래피 및 에칭 프로세스를 수행하는 단계를 포함할 수 있다.
도 20에서, 트렌치 개구(202)는 버퍼층(124) 및 IMD(122)를 통해 연장된다. 트렌치 개구(202)는 비아 개구(128)의 형성과 관련하여 위에서 설명된 이방성 건식 에치 프로세스와 같은, 허용 가능한 에칭 기술을 사용함으로써 연장될 수 있다. 에칭 프로세스는 시간-모드를 이용하여 수행될 수 있으며, 미리 설정된 시간 동안 수행된 후에 중단될 수 있다. 다른 에치 및 정지 지점 검출 기술 또한 고려된다.
도 21에서, 포토레지스트가 기판(102) 위에 형성된다. 포토레지스트는 트렌치 개구(202) 내에 그리고 마스크층(126) 위에 하부층(204); 하부층(204) 위의 중간층(206); 및 중간층(206) 위의 상부층(208)을 포함하는 삼층 포토레지스트일 수 있다. 하부층(204), 중간층(206) 및 상부층(208)은 각각 하부층(130), 중간층(132) 및 상부층(134)과 동일한 후보 물질로부터 선택된 물질로 형성될 수 있으며, 하부층(130), 중간층(132) 및 상부층(134)을 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 이용하여 형성될 수 있다. 상부층(134)은 내부에 비아 개구(210)를 형성하기 위하여 임의의 적절한 포토리소그래피 기술을 사용하여 패터닝된다. 일부 실시 예에서, 기판(102) 위에 형성된 포토레지스트는 단일층 포토레지스트, 이층 포토레지스트 등과 같은, 또 다른 유형의 포토레지스트일 수 있다.
도 22에서, 상부층(208) 내에서 비아 개구(210)의 패턴은 하나 이상의 에칭 프로세스에서 중간층(206), 하부층(204) 및 IMD(122)로 전사된다. 일부 실시 예에서, 중간층(206)은 중간층(206) 내에서 비아 개구(210)의 크기를 증가시키기 위해 트리밍될 수 있다. 하부층(204), 중간층(206) 및 상부층(208)은 IMD(122)의 에칭 동안 또는 에칭 후에 제거될 수 있다. IMD(122) 내에서 비아 개구(210)의 측벽은 기판(102)의 주 표면에 평행한 평면과 각도 θ1을 형성한다.
도 23에서, 비아 개구(210)는 에치 정지층(118)이 노출될 때까지 에칭 프로세스로 중간층 (120)을 통해 연장된다. 비아 개구(210)를 중간층(120)을 통해 연장하기 위해 사용되는 에칭 프로세스는 IMD(122)를 에칭하기 위해 사용된 에칭 프로세스와 동일한 에칭 프로세스 파라미터 (예를 들어, 동일한 에칭제)를 사용한다. 일 실시 예에서, IMD(122)를 에칭하기 위해 사용되는 에칭 프로세스는 중간층(120)을 통해 비아 개구(210)를 연장하도록 계속된다. 중간층(120)의 비아 개구(128)의 측벽은 기판(102)의 주 표면에 평행한 평면과 각도 θ2를 형성한다.
도 24에서, 비아 개구(210) 내에 에치 정지층(118)의 부분은 아래에 놓인 타겟 도전성 라인(112) 및 관련 금속 캡(존재한다면)을 노출시키기 위해 제거된다. 에치 정지층(118)은 에치 정지층(118)의 재료에 선택적인 이방성 습식 또는 건식 에치를 사용하여 제거될 수 있다. 에치 정지층(118)을 제거하기 위해 사용되는 에칭 프로세스는 비아 개구(210) 및 트렌치 개구(202)를 형성하기 위해 사용되는 에칭 프로세스와 상이할 수 있다(예를 들어, 상이한 에칭제 및/또는 상이한 다른 에칭 프로세스 파라미터가 사용될 수 있음).
도 25에서, 확산 장벽층(140)은 웨이퍼(100)의 노출된 표면 상에 형성된다. 성막 후에, 확산 장벽층(140)은 IMD(122)의 바로 위에 있는 부분, 트렌치 개구(202)의 측벽 상의 부분, 비아 개구(210)의 하부 부분, 트렌치 개구(202)의 하부 상의 부분 및 비아 개구(210)의 측벽 상의 부분을 포함한다.
도 26에서, 도전성 재료(142)는 비아 개구(210) 및 트렌치 개구(202) 내로 채워진다. 과량의 도전성 재료(142)는 또한 IMD(122)의 상부 표면을 따라 형성될 수 있다.
도 27에서, 평탄화 프로세스는 과량의 도전성 재료(142) 및 확산 장벽층(140)을 제거하기 위해 수행될 수 있으며, 그 때문에 비아 개구(210) 및 트렌치 개구(202)에 각각 비아(144) 및 도전성 라인(146)을 형성한다. 유전체층(예를 들어, 중간층(120) 및 IMD(122)) 내에 비아(144) 및 도전성 라인(146)의 형성 후에, 웨이퍼(100)의 라인 프로세싱의 말기를 위한 후속 단계가 수행될 수 있다.
IMD(122)와 상이한 에칭 속도를 갖는 중간층(120)을 통해 비아(144)를 형성함으로써, 비아(144)의 측벽들은 개선된 수직 프로파일을 가질 수 있다. 개선된 수직 프로파일은 상호접속 구조체에서 누설 전류를 감소시키고 상호접속 구조체의 항복 전압을 증가시킬 수 있으며, 또한 전기적 테스트를 위한 프로세싱 윈도우 크기를 증가시킬 수 있다.
일 실시 예에서, 방법은: 기판 위에 제1 도전성 라인을 형성하는 단계; 상기 제1 도전성 라인 위에 제1 유전체층을 성막하는 단계; 상기 제1 유전체층 위에 제2 유전체층 - 상기 제2 유전체층은 상기 제1 유전체층과 상이한 유전체 물질을 포함함 - 을 성막하는 단계; 상기 제1 유전체층 및 상기 제2 유전체층 내에 비아 개구를 패터닝하는 단계로서, 상기 제1 유전체층은 제1 에칭 프로세스 파라미터를 사용하여 패터닝되고, 상기 제2 유전체층은 상기 제1 에칭 프로세스 파라미터를 사용하여 패터닝되는, 상기 비아 개구를 패터닝하는 단계; 상기 제2 유전체층 내에 트렌치 개구를 패터닝하는 단계; 상기 비아 개구의 하부 위와 측벽을 따라, 그리고 상기 트렌치 개구의 하부 위와 측벽을 따라 확산 장벽층을 성막하는 단계; 및 상기 비아 개구 및 상기 트렌치 개구를 도전성 재료로 채우는 단계를 포함한다.
일부 실시 예에서, 상기 제1 유전체층 및 상기 제2 유전체층 내에 비아 개구를 패터닝하는 단계는: 상기 제1 에칭 프로세스 파라미터로 상기 제1 유전체층 및 상기 제2 유전체층을 연속적으로 에칭하는 단계를 포함한다. 일부 실시 예에서, 방법은: 상기 제1 도전성 라인 위에 에치 정지층 - 상기 제1 유전체층은 상기 에치 정지층 위에 형성됨 - 을 형성하는 단계를 더 포함한다. 일부 실시 예에서, 방법은: 상기 비아 개구를 패터닝하고 상기 트렌치 개구를 형성한 후, 상기 비아 개구에 의해 노출된 상기 에치 정지층의 일 부분 - 상기 에치 정지층의 일 부분은 상기 제1 에칭 프로세스 파라미터와 상이한 제2 에칭 프로세스 파라미터를 사용하여 제거됨 - 을 제거하는 단계를 더 포함한다. 일부 실시 예에서, 상기 제1 유전체층 및 상기 제2 유전체층은 상기 제1 에칭 프로세스 파라미터에 관하여 상기 에치 정지층과 에칭 선택도를 갖는다. 일부 실시 예에서, 상기 제2 유전체층 내에 트렌치 개구를 형성하는 단계는: 상기 제1 유전체층 및 상기 제2 유전체층 내에 상기 비아 개구를 패터닝한 후, 상기 비아 개구 내 및 위에 포토레지스트를 형성하는 단계; 상기 트렌치 개구에 대한 패턴으로 상기 포토레지스트를 패터닝하는 단계; 및 에칭 마스크로 상기 포토레지스트를 사용하여 상기 제2 유전체층 내에 상기 트렌치 개구를 에칭하는 단계를 포함한다. 일부 실시 예에서, 상기 제1 유전체층 및 상기 제2 유전체층 내에 비아 개구를 패터닝하는 단계는: 상기 제2 유전체층 내에 상기 트렌치 개구를 형성한 후, 상기 트렌치 개구 내 및 위에 포토레지스트를 형성하는 단계; 상기 비아 개구에 대한 패턴으로 상기 포토레지스트를 패터닝하는 단계; 및 에칭 마스크로 상기 포토레지스트를 사용하여 상기 제1 유전체 층 및 상기 제2 유전체 층 내에 상기 비아 개구를 에칭하는 단계를 포함한다. 일부 실시 예에서, 방법은: 상기 도전성 재료, 상기 확산 장벽층 및 상기 제2 유전체층의 상부 표면이 동일 높이에 있도록 상기 도전성 재료를 평탄화하는(planarize) 단계를 더 포함한다. 일부 실시 예에서: 상기 제1 유전체층 내의 상기 비아 개구의 측벽들은 기판의 주 표면에 평행한 평면과 제1 각도를 형성하고; 상기 제2 유전체층 내의 사익 비아 개구의 측벽들은 기판의 주 표면에 평행한 평면과 제2 각도를 형성하고; 상기 제1 각도는 상기 제2 각도보다 크다. 일부 실시 예에서, 상기 제1 각도는 70° 내지 80°이고, 상기 제2 각도는 45° 내지 50°이다.
일 실시 예에서, 방법은: 기판 위에 제1 도전성 라인을 형성하는 단계; 상기 제1 도전성 라인 위에 에치 정지층을 성막하는 단계; 상기 에치 정지층 위에 복수의 유전체층들을 형성하는 단계; 상기 복수의 유전체층들 각각의 적어도 일 부분으로 연장하는 비아 개구 - 상기 비아 개구는 상기 제1 에칭 프로세스 파라미터를 사용하여 상기 유전체층들 각각을 통해 형성됨 - 를 패터닝하고 상기 에치 정지층을 노출시키는 단계; 상기 제1 도전성 라인을 노출시키기 위해 상기 에치 정지층의 부분들을 제거하는 단계; 상기 유전체층들 위에, 상기 비아 개구의 측벽들을 따라, 및 상기 제1 도전성 라인 위에 확산 장벽층을 성막하는 단계; 상기 확산 장벽층 및 상기 비아 개구 위에 도전성 재료를 형성하는 단계; 및 상기 도전성 재료의 상부 표면, 상기 확산 장벽층, 및 상기 유전체층들의 최상부 유전체층이 동일 높이에 있도록 상기 도전성 재료를 평탄화하는 단계를 포함한다.
일부 실시 예에서, 상기 비아 개구를 패터닝하는 단계는: 상기 제1 에칭 프로세스 파라미터로 상기 복수의 유전체층들 각각의 적어도 일 부분을 연속적으로 에칭하는 단계를 더 포함한다. 일부 실시 예에서: 상기 최상부 유전체층의 상기 비아 개구의 측벽들은 상기 기판의 주 표면에 평행한 평면과 제1 각도를 형성하고; 최하부 유전체층의 비아 개구의 측벽들은 상기 기판의 주 표면에 평행한 평면과 제2 각도를 형성하고; 상기 제2 각도는 상기 제1 각도보다 크다. 일부 실시 예에서, 방법은: 상기 비아 개구를 패터닝하기 전에, 상기 복수의 유전체층들의 일 부분을 통해 연장하는 트렌치 개구를 형성하는 단계를 더 포함한다. 일부 실시 예에서, 방법은: 상기 비아 개구를 패터닝한 후, 상기 복수의 유전체층들의 일 부분을 통해 연장하는 트렌치 개구를 형성하는 단계를 더 포함한다.
일 실시 예에서, 구조체는: 능동 디바이스들을 포함하는 기판 위의 제1 도전성 라인; 상기 제1 도전성 라인 위의 에치 정지층; 상기 에치 정지층 위의 제1 유전체층; 상기 제1 유전체층 위의 제2 유전체층; 상기 에치 정지층, 상기 제1 유전체층, 및 상기 제2 유전체층을 통해 연장하는 비아 - 상기 비아는 측벽들을 갖고, 상기 제1 유전체층 내의 상기 측벽들의 부분들은 상기 기판의 주 표면에 평행한 평면과 제1 각도를 형성하고, 상기 제2 유전체층 내의 측벽들의 부분들은 상기 기판의 주 표면에 평행한 평면과 제2 각도를 형성하고, 상기 제1 각도는 상기 제2 각도보다 큼 - ; 및 상기 비아 위의 제2 도전성 라인 - 상기 제2 도전성 라인은 상기 비아 및 상기 제1 도전성 라인을 통해 상기 기판의 능동 디바이스들에 전기적으로 연결됨 - 을 포함한다.
일부 실시 예에서, 상기 제1 유전체층은 3 내지 8의 k 값을 가지고, 상기 제2 유전체층은 2 내지 4의 k 값을 갖는다. 일부 실시 예에서, 상기 제1 유전체층은 실리콘 산화물을 포함하고, 상기 에치 정지층은 실리콘 질화물을 포함한다. 일부 실시 예에서, 상기 제1 유전체층은 탄소, 수소 또는 질소로 도핑된 실리콘 산화물을 포함한다. 일부 실시 예에서, 상기 제1 유전체층 및 상기 제2 유전체층은 동일한 에칭 프로세스에 관하여 2 내지 3의 에칭 속도 비(etching rate ratio)를 갖는다.
당해 기술분야의 통상의 기술자가 본 개시의 양태들을 보다 잘 이해할 수 있도록 전술한 내용은 여러 실시 예들의 피쳐들을 개략적으로 설명한다. 당해 기술분야의 통상의 기술자는 여기서 소개된 실시 예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술분야의 통상의 기술자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 통상의 기술자가 다양한 변화들, 대체들, 및 변경들을 본 개시에서 행할 수 있다는 것을 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 위에 제1 도전성 라인을 형성하는 단계;
    상기 제1 도전성 라인 위에 제1 유전체층을 성막하는 단계;
    상기 제1 유전체층 위에 제2 유전체층 - 상기 제2 유전체층은 상기 제1 유전체층과 상이한 유전체 물질을 포함함 - 을 성막하는 단계;
    상기 제1 유전체층 및 상기 제2 유전체층 내에 비아 개구를 패터닝하는 단계 - 상기 제1 유전체층은 제1 에칭 프로세스 파라미터를 사용하여 패터닝되고, 상기 제2 유전체층은 상기 제1 에칭 프로세스 파라미터를 사용하여 패터닝됨 - ;
    상기 제2 유전체층 내에 트렌치 개구를 패터닝하는 단계;
    상기 비아 개구의 하부 위와 측벽을 따라 그리고 상기 트렌치 개구의 하부 위와 측벽을 따라 확산 장벽층을 성막하는 단계; 및
    상기 비아 개구 및 상기 트렌치 개구를 도전성 재료로 채우는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 유전체층 및 상기 제2 유전체층 내에 비아 개구를 패터닝하는 단계는,
    상기 제1 에칭 프로세스 파라미터로 상기 제1 유전체층 및 상기 제2 유전체층을 연속적으로 에칭하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 제1 도전성 라인 위에 에치 정지층 - 상기 제1 유전체층은 상기 에치 정지층 위에 형성됨 - 을 형성하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 비아 개구를 패터닝하고 상기 트렌치 개구를 패터닝한 후, 상기 비아 개구에 의해 노출된 상기 에치 정지층의 일 부분 - 상기 에치 정지층의 일 부분은 상기 제1 에칭 프로세스 파라미터와 상이한 제2 에칭 프로세스 파라미터를 사용하여 제거됨 - 을 제거하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서, 상기 제2 유전체층 내에 트렌치 개구를 패터닝하는 단계는,
    상기 제1 유전체층 및 상기 제2 유전체층 내에 상기 비아 개구를 패터닝한 후, 상기 비아 개구 내 및 위에 포토레지스트를 형성하는 단계;
    상기 트렌치 개구에 대한 패턴으로 상기 포토레지스트를 패터닝하는 단계; 및
    에칭 마스크로 상기 포토레지스트를 사용하여 상기 제2 유전체층 내에 상기 트렌치 개구를 에칭하는 단계를 포함하는 방법.
  6. 제1항에 있어서, 상기 제1 유전체층 및 상기 제2 유전체층 내에 비아 개구를 패터닝하는 단계는,
    상기 제2 유전체층 내에 상기 트렌치 개구를 패터닝한 후, 상기 트렌치 개구 내 및 위에 포토레지스트를 형성하는 단계;
    상기 비아 개구에 대한 패턴으로 상기 포토레지스트를 패터닝하는 단계; 및
    에칭 마스크로 상기 포토레지스트를 사용하여 상기 제1 유전체층 및 상기 제2 유전체층 내에 상기 비아 개구를 에칭하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    상기 도전성 재료, 상기 확산 장벽층 및 상기 제2 유전체층의 상부 표면이 동일 높이에 있도록 상기 도전성 재료를 평탄화하는(planarize) 단계를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 제1 유전체층 내의 상기 비아 개구의 측벽들은 상기 기판의 주 표면에 평행한 평면과 제1 각도를 형성하고;
    상기 제2 유전체층 내의 상기 비아 개구의 측벽들은 상기 기판의 주 표면에 평행한 평면과 제2 각도를 형성하고;
    상기 제1 각도는 상기 제2 각도보다 큰 것인 방법.
  9. 방법에 있어서,
    기판 위에 제1 도전성 라인을 형성하는 단계;
    상기 제1 도전성 라인 위에 에치 정지층을 성막하는 단계;
    상기 에치 정지층 위에 복수의 유전체층들을 형성하는 단계;
    상기 복수의 유전체층들 각각의 적어도 일 부분으로 연장하는 비아 개구 - 상기 비아 개구는 제1 에칭 프로세스 파라미터를 사용하여 상기 유전체층들 각각을 통해 형성됨 - 를 패터닝하고 상기 에치 정지층을 노출시키는 단계;
    상기 제1 도전성 라인을 노출시키기 위해 상기 에치 정지층의 부분들을 제거하는 단계;
    상기 유전체층들 위에, 상기 비아 개구의 측벽들을 따라 및 상기 제1 도전성 라인 위에 확산 장벽층을 성막하는 단계;
    상기 확산 장벽층 및 상기 비아 개구 위에 도전성 재료를 형성하는 단계; 및
    상기 도전성 재료의 상부 표면, 상기 확산 장벽층, 및 상기 유전체층들의 최상부 유전체층이 동일 높이에 있도록 상기 도전성 재료를 평탄화하는 단계를 포함하는 방법.
  10. 구조체로서,
    능동 디바이스들을 포함하는 기판 위의 제1 도전성 라인;
    상기 제1 도전성 라인 위의 에치 정지층;
    상기 에치 정지층 위의 제1 유전체층;
    상기 제1 유전체층 위의 제2 유전체층;
    상기 에치 정지층, 상기 제1 유전체층 및 상기 제2 유전체층을 통해 연장하는 비아 - 상기 비아는 측벽들을 갖고, 상기 제1 유전체층 내의 상기 측벽들의 부분들은 상기 기판의 주 표면에 평행한 평면과 제1 각도를 형성하고, 상기 제2 유전체층 내의 측벽들의 부분들은 상기 기판의 주 표면에 평행한 평면과 제2 각도를 형성하고, 상기 제1 각도는 상기 제2 각도보다 큼 - ; 및
    상기 비아 위의 제2 도전성 라인 - 상기 제2 도전성 라인은 상기 비아 및 상기 제1 도전성 라인을 통해 상기 기판의 상기 능동 디바이스들에 전기적으로 연결됨 - 을 포함하는 구조체.
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