CN113782486B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成第一介质层以及位于第一介质层中的第一互连线；在第一互连线上形成与第一互连线的顶面相接触的牺牲柱；在牺牲柱的侧壁上形成第一扩散阻挡层；在第一介质层上形成第二介质层，第二介质层覆盖第一扩散阻挡层的侧壁；在形成第二介质层后，去除牺牲柱，形成由第一扩散阻挡层与第一互连线的顶面围成的导电通孔；对导电通孔进行填充，形成位于导电通孔中的通孔互连结构，通孔互连结构与第一互连线直接接触。通孔互连结构能够与第一互连线直接接触，有利于减少通孔互连结构与第一互连线之间的接触电阻，进而有利于提高通孔互连结构与第一互连线之间的接触性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路的制造向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制造所需的互连线。为了配合元件缩小后所增加的互连线需求，利用金属互连线及通孔互连结构实现的两层以上的多层金属互连结构的设计，成为超大规模集成电路技术所必须采用的方法。
在半导体器件的后段制作过程中，通常需要进行金属互连结构形成工艺。所述金属互连结构形成工艺通常在半导体衬底上进行，所述半导体衬底上通常具有有源区(AA)，所述有源区上形成有诸如晶体管和电容器等半导体器件。金属互连结构中，通常可有多层通孔互连结构和金属互连线，多层金属互连线之间可以通过通孔互连结构电连接。在前一层通孔互连结构上形成后一层金属互连线、或在前一层金属互连线上形成后一层通孔互连结构时，通常先在前一层通孔互连结构或金属互连线上形成层间介质层，之后在层间介质层中形成通孔(Via)和互连沟槽(Trench)，最后采用金属填充通孔和互连沟槽，形成后一层通孔互连结构或金属互连线。
其中，在形成通孔或互连沟槽后，采用金属填充通孔和沟槽之前，通常还在通孔或互连沟槽的底面和侧壁形成扩散阻挡层。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一介质层、以及位于所述第一介质层中的第一互连线，所述第一介质层露出所述第一互连线的顶面；在所述第一互连线上形成与所述第一互连线的顶面相接触的牺牲柱；在所述牺牲柱的侧壁上形成第一扩散阻挡层；在所述第一介质层上形成第二介质层，所述第二介质层覆盖第一扩散阻挡层的侧壁；在形成第二介质层后，去除所述牺牲柱，形成由所述第一扩散阻挡层与所述第一互连线的顶面围成的导电通孔；对所述导电通孔进行填充，形成位于所述导电通孔中的通孔互连结构，所述通孔互连结构与所述第一互连线直接接触。
相应的，本发明实施例还提供一种半导体结构，包括：基底；第一介质层，位于所述基底上；第一互连线，位于所述第一介质层中；牺牲柱，位于所述第一互连线上且与所述第一互连线的顶面相接触，所述牺牲柱用于为形成导电通孔占据空间；第一扩散阻挡层，位于所述牺牲柱的侧壁上；第二介质层，位于所述第一介质层上且覆盖所述第一扩散阻挡层的侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在所述第一互连线上形成与所述第一互连线的顶面相接触的牺牲柱，所述牺牲柱用于为形成导电通孔占据空间；之后在牺牲柱的侧壁上形成第一扩散阻挡层；在去除所述牺牲柱的过程中，相应形成由所述第一扩散阻挡层与所述第一互连线的顶面围成的导电通孔；因此，本发明实施例中，通过形成所述牺牲柱、在牺牲柱的侧壁上形成第一扩散阻挡层、再去除牺牲柱以形成导电通孔的做法，从而仅在导电通孔的侧壁形成所述第一扩散阻挡层，导电通孔的底部未形成有扩散阻挡层，相应地，在导电通孔中形成通孔互连结构后，通孔互连结构与所述第一互连线之间未形成有扩散阻挡层，通孔互连结构能够与第一互连线直接接触，有利于减少通孔互连结构与所述第一互连线之间的接触电阻，进而有利于提高所述通孔互连结构与所述第一互连线之间的接触性能，相应优化了半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图19至图26是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1至图4示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1；在所述基底1上形成第一介质层2以及位于所述第一介质层2中的第一互连线3，所述第一介质层2露出所述第一互连线3的顶面；形成覆盖所述第一介质层2和所述第一互连线3的第二介质层4。参考图2，在所述第二介质层4中形成导电通孔5，所述导电通孔5的底部露出所述第一互连线3。参考图3，在所述导电通孔5的底面和侧壁的扩散阻挡层6。参考图4，通过填充工艺，在扩散阻挡层6上形成位于导电通孔5中的通孔互连结构7。
上述形成方法中，在形成导电通孔5后，形成位于所述导电通孔5的底面和侧壁的扩散阻挡层6，所述扩散阻挡层6用于防止所述通孔互连结构7向所述第二介质层4中发生扩散，从而改善电迁移的问题。
但是，扩散阻挡层6形成于导电通孔5的底面和侧壁，导致通孔互连结构8与第一互连线3之间还形成有扩散阻挡层6，与通孔互连结构7或第一互连线3的材料相比，扩散阻挡层6的材料的电导率较低、电阻较高，扩散阻挡层6的材料的导电性能较差，扩散阻挡层6还位于导电通孔5的底面，导致通孔互连结构7与第一互连线3之间不能够直接接触，从而导致通孔互连结构7与第一互连线3之间的接触电阻较高，进而降低了通孔互连结构7与第一互连线3之间的接触性能，导致形成的半导体结构的性能不佳。而且，随着器件特征尺寸的进一步缩小，扩散阻挡层6对半导体结构的互连性能的影响越来越大。
为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，通过形成牺牲柱、在牺牲柱的侧壁上形成第一扩散阻挡层、再去除牺牲柱以形成导电通孔的做法，从而仅在导电通孔的侧壁形成所述第一扩散阻挡层，导电通孔的底部未形成有扩散阻挡层，相应地，在导电通孔中形成通孔互连结构后，通孔互连结构与所述第一互连线之间未形成有扩散阻挡层，通孔互连结构能够与第一互连线直接接触，有利于减少通孔互连结构与所述第一互连线之间的接触电阻，进而有利于提高通孔互连结构与第一互连线之间的接触性能，相应优化了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100。基底100用于为工艺制程提供工艺平台。
本实施例中，基底100中可以形成有晶体管、电容器等半导体器件，基底100中还可以形成有电阻结构、导电结构等功能结构。
继续参考图5，在基底100上形成第一介质层110、以及位于第一介质层110中的第一互连线111，第一介质层110露出第一互连线111的顶面。
本实施例中，第一介质层110为金属层间介质(Inter metal dielectric，IMD)层。第一介质层110用于实现后段(Back End of Line，BEOL)制程中相邻互连线之间的电隔离。具体地，第一介质层110用于电隔离相邻第一互连线111。
为此，第一介质层110的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。本实施例中，第一介质层110的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。本实施例中，以第一介质层110为单层结构作为一种示例。在其他实施例中，第一介质层还可以为多层结构。
第一互连线111与基底100电连接，例如：第一互连线111与基底100中的晶体管电连接，从而使晶体管与外部电路或其他互连结构电连接。
第一介质层110露出第一互连线111的顶面，以便后续形成与第一互连线111电连接的互连结构。本实施例中，第一互连线111为金属线。
作为一种示例，第一互连线111为单层结构，第一互连线111的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟、提高芯片处理速度，还有利于降低第一互连线111的电阻，相应降低了功耗。在其他实施例中，第一互连线的材料还可以为钴、钨、铝等导电材料，第一互连线还可以为多层结构。
本实施例中，第一互连线111的侧壁与第一介质层110之间还形成有第三扩散阻挡层112。第三扩散阻挡层112用于提高第一互连线111与第一介质层110之间的粘附性，第三扩散阻挡层112还用于减小第一互连线111的材料向第一介质层110中扩散的概率，从而改善电迁移的问题。本实施例中，第三扩散阻挡层112的材料为氮化钽。
本实施例中，以在基底100上形成第一介质层110和第一互连线111作为一种示例。在实际工艺中，第一介质层110与基底100之间还能够形成有一层或多层的介质层，且每层一介质层中都能够形成有互连线或导电插塞。
参考图6至图7，在第一互连线111上形成与第一互连线111的顶面相接触的牺牲柱120。牺牲柱120用于为形成导电通孔20占据空间。
后续步骤还包括：在牺牲柱120的侧壁上形成第一扩散阻挡层；相应地，由于牺牲柱120位于第一互连线111上且与第一互连线111的顶面相接触，在形成第一扩散阻挡层的步骤中，第一扩散阻挡层不会形成在第一互连线111的顶面上，在后续去除牺牲柱120的过程中，相应形成由第一扩散阻挡层与第一互连线111的顶面围成的导电通孔；因此，仅在导电通孔的侧壁形成第一扩散阻挡层，导电通孔的底部未形成有扩散阻挡层，相应地，在导电通孔中形成通孔互连结构后，通孔互连结构与第一互连线111之间未形成有扩散阻挡层，通孔互连结构能够与第一互连线111直接接触，有利于减少通孔互连结构与第一互连线111之间的接触电阻，进而有利于提高通孔互连结构与第一互连线111之间的接触性能，相应优化了半导体结构的性能。
此外，通过先形成为导电通孔占位的牺牲柱120，后续再去除牺牲柱120形成导电通孔，与直接刻蚀介质层形成导电通孔的方案相比，本发明实施例形成导电通孔的难度较低，而且能够通过控制牺牲柱120的图形尺寸和图形质量，提高后续导电通孔的图形精度和剖面形貌质量。
本实施例中，牺牲柱120的材料为易于去除的材料，从而有利于降低后续去除牺牲柱120的工艺难度，相应有利于降低后续形成导电通孔的难度，有利于提高导电通孔的图形精度和剖面形貌质量。牺牲柱120的材料包括无定形碳或无定形硅。无形定碳和无定形硅的去除难度低。
作为一种示例，牺牲柱120的材料为无定形碳。通过选用无定形碳作为牺牲柱120的材料，有利于使形成牺牲柱120和去除牺牲柱120的工艺与现有的半导体工艺兼容；而且，后续能够采用氧气去除无定形碳，因此选用无定形碳作为牺牲柱120的材料，还有利于降低后续去除牺牲柱120的难度、以及去除牺牲柱120的工艺成本，且工艺操作简单、副作用小。
此外，后续步骤还包括：在第一介质层110上形成第二介质层；在第二介质层上形成第三介质层；在第三介质层中形成互连沟槽，露出牺牲柱120以及牺牲柱120之间的第二介质层；在互连沟槽的侧壁以及互连沟槽露出的第二介质层上形成第二扩散阻挡层，第二扩散阻挡层包括位于互连沟槽露出的第二介质层上的阻挡层顶部。其中，在形成第二介质层后，在第二介质层上形成第三介质层之前，回刻蚀部分厚度的第二介质层，在剩余的第二介质层上形成非钝化层，非钝化层露出牺牲柱120。
无定形碳表面具有悬挂键，通过选用无定形碳材料，从而后续能够对牺牲柱120表面进行钝化处理，使后续能够采用选择性沉积工艺在非钝化层上形成阻挡层顶部。具体的，后续形成阻挡层顶部的沉积工艺包括采用前驱体，前驱体在牺牲柱120表面的附着能力小于前驱体在非钝化层上的附着能力，例如：无定形碳能够对前驱体产生排斥力，从而通过选用无定型碳作为牺牲柱120的材料，还能够与后续的非钝化层的材料互相配合，使得后续能够采用选择性沉积工艺在互连沟槽露出的非钝化层上形成阻挡层顶部，有利于降低形成阻挡层顶部的难度，且形成阻挡层顶部的过程不需要形成光罩或进行刻蚀的步骤，有利于简化工艺流程、节约工艺成本。
作为一种示例，形成牺牲柱120的步骤包括：
如图6所示，在第一介质层110和第一互连线111上形成牺牲材料层115；在牺牲材料层115上形成掩膜层123。
牺牲材料层115用于经图形化工艺形成牺牲柱。
形成牺牲材料层115的工艺包括化学气相沉积工艺等沉积工艺。
掩膜层123用于作为图形化牺牲材料层115的掩膜。本实施例中，掩膜层123的材料包括光刻胶，掩膜层123能够通过曝光、显影等光刻工艺形成。
本实施例中，形成掩膜层123之前，形成方法还包括：在牺牲材料层115上依次形成图形传递层124、平坦层121、第一抗反射涂层122。
后续先将掩膜层123的图形传递到图形传递层124中，之后再以图形化后的图形传递层124图形化牺牲材料层124，有利于提高图形化工艺的稳定性，而且图形传递层124还能够降低牺牲材料层115的顶面受损的概率，有利于防止出现牺牲材料层115的顶面高度不一致的问题。
图形传递层124的材料包括氧化硅或碳氧化硅。氧化硅或碳氧化硅材料与其他膜层之间的黏附性较好，有利于提高平坦层121、第一抗反射涂层122以及掩膜层123的形成质量，相应有利于提高掩膜层123的图形质量，而且，氧化硅或碳氧化硅与无定形碳具有较高的刻蚀选择性，有利于提高图形化牺牲材料层115的图形传递精度。
平坦层121用于提高牺牲材料层115的表面平坦度，从而为第一抗反射涂层122和掩膜层123提供平坦的表面，有利于提高掩膜层123的图形质量以及图形传递的精度。本实施例中，平坦层121的材料为有机材料。具体地，平坦层121的材料可以为SOC(Spin-oncarbon，旋涂碳)材料。ODL的填充性能和旋涂性能较好，有利于提高平坦层121的顶面平坦度。在其他实施例中，平坦层的材料还可以ODL(Organic Dielectric Layer，有机介电层)材料为或DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)等材料。
第一抗反射涂层122用于减小曝光时的反射效应，以提高图形的转移精度。本实施例中，第一抗反射涂层122为Si-ARC层，Si-ARC层有利于增加光刻工艺过程中的曝光景深(DOF)，有利于提高曝光均匀性，而且，Si-ARC层中富含硅，因此还有利于提高第一抗反射涂层122的硬度，从而有利于进一步提高图形的转移精度。在其他实施例中，第一抗反射涂层还可以为其他合适的抗反射材料，例如：BARC(Bottom Anti-reflective coating，底部抗反射涂层)材料。
如图7所示，以掩膜层123为掩膜，图形化牺牲材料层115。
具体地，以掩膜层123为掩膜，依次刻蚀第一抗反射涂层122、第一平坦层121、图形传递层124以及牺牲材料层115。
本实施例中，采用各向异性的刻蚀工艺，例如：各向异性的干法刻蚀工艺，图形化牺牲材料层115。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高图形传递的精度，从而提高牺牲柱120的图形质量和图形精度。
本实施例中，在图形化牺牲材料层115的过程中，掩膜层123、第一抗反射涂层122、平坦层121以及图形传递层124也逐渐被消耗，从而在形成牺牲柱120后，掩膜层123、第一抗反射涂层122、平坦层121以及图形传递层124已经被去除。
参考图8至图9，在牺牲柱120的侧壁上形成第一扩散阻挡层130。
后续步骤还包括：在第一介质层110上形成第二介质层，覆盖第一扩散阻挡层130的侧壁；去除牺牲柱120形成导电通孔；在导电通孔中形成通孔互连结构。
相应地，在形成通孔互连结构后，第一扩散阻挡层130位于通孔互连结构的侧壁与第二介质层之间，用于降低通孔互连结构的材料向第二介质层中扩散的概率，有利于改善电迁移(Electro migration，EM)的问题；而且，第一扩散阻挡层130还用于降低第二介质层中的碳原子、氧原子等杂质向通孔互连结构中扩散的概率，以上两方面均有利于提高半导体结构的可靠性。
本实施例中，由于牺牲柱120位于第一互连线111上且与第一互连线111的顶面相接触，因此，在形成第一扩散阻挡层130的步骤中，第一扩散阻挡层130不会形成在第一互连线111的顶面上，在后续去除牺牲柱120的过程中，相应形成由第一扩散阻挡层130与第一互连线111的顶面围成的导电通孔，第一扩散阻挡层130仅位于导电通孔的侧壁，导电通孔的底部未形成有扩散阻挡层，在导电通孔中形成通孔互连结构后，通孔互连结构与第一互连线111之间未形成有扩散阻挡层，通孔互连结构能够与第一互连线111直接接触。
第一扩散阻挡层130的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。本实施例中，第一扩散阻挡层130的材料为氮化钛。
作为一种示例，形成第一扩散阻挡层130的步骤包括：
如图8所示，在牺牲柱120的顶面和侧壁、以及第一介质层110的顶面上形成第一阻挡膜125。
第一阻挡膜125用于经后续的刻蚀工艺形成第一扩散阻挡层130,。
形成第一阻挡膜125的工艺包括原子层沉积工艺、物理气相沉积工艺和化学气相沉积工艺中的一种或多种。
作为一种示例，采用原子层沉积工艺，形成第一阻挡膜125。原子层沉积工艺的阶梯覆盖能力较强，有利于提高第一阻挡膜125的保形覆盖能力，相应有利于提高第一阻挡膜125的厚度均一性，而且，原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第一阻挡膜125的致密度，进而有利于提高第一扩散阻挡层的防扩散阻挡能力。
如图9所示，去除位于牺牲柱120的顶面、以及第一介质层110的顶面上的第一阻挡膜125，位于牺牲柱120侧壁上的剩余第一阻挡膜125用于作为第一扩散阻挡层130。
本实施例中，采用各向异性的干法刻蚀工艺，去除位于牺牲柱120的顶面、以及第一介质层110的顶面上的第一阻挡膜125。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于减小对位于牺牲柱120侧壁的第一阻挡膜125的横向刻蚀，从而在去除位于牺牲柱120的顶面、以及第一介质层110顶面上的第一阻挡膜125的同时，使位于牺牲柱120侧壁的第一阻挡膜125能够被保留作为第一扩散阻挡层130，且本实施例在形成第一扩散阻挡层130的过程中，不需额外使用一张光罩(mask)，有利于节约成本、简化工艺流程。
参考图10，在第一介质层110上形成第二介质层140，第二介质层140覆盖第一扩散阻挡层130的侧壁。
后续去除牺牲柱120，形成由第一扩散阻挡层130与第一互连线111的顶面围成的导电通孔；在导电通孔中形成通孔互连结构。第二介质层140用于实现通孔互连结构之间的电隔离。关于第二介质层140材料的相关描述，可参考前述对第一介质层110的相应描述，在此不再赘述。
本实施例中，形成第二介质层140的步骤包括：在牺牲柱120和第一扩散阻挡层130露出的第一介质层110上形成介质材料层(图未示)，介质材料层还位于牺牲柱120和第一扩散阻挡层130上；去除高于牺牲柱120和第一扩散阻挡层130的顶面的介质材料层，形成第二介质层140。
本实施例中，采用沉积工艺，例如：化学气相沉积工艺、等离子体增强沉积工艺等，形成介质材料层。本实施例中，采用平坦化工艺，例如：化学机械研磨工艺，去除高于牺牲柱120和第一扩散阻挡层130的顶面的介质材料层。
本实施例中，后续步骤还包括：在形成第二介质层140后，去除牺牲柱120之前，半导体结构的形成方法还包括：在第二介质层140上形成第三介质层，覆盖牺牲柱120和第一扩散阻挡层130；在第三介质层中形成互连沟槽，互连沟槽露出牺牲柱120以及牺牲柱120之间的第二介质层140；在互连沟槽的侧壁以及互连沟槽露出的第二介质层140上形成第二扩散阻挡层，第二扩散阻挡层露出牺牲柱120。
结合参考图11至图12，本实施例中，半导体结构的形成方法还包括：在形成第二介质层140后，在第二介质层140上形成第三介质层之前，回刻蚀部分厚度的第二介质层140，在剩余的第二介质层140上形成非钝化层150，非钝化层150露出牺牲柱120。
后续形成第二扩散阻挡层的步骤包括在互连沟槽露出的第二介质层140上形成阻挡层顶部，形成阻挡层顶部的过程中包括向反应腔室中通入前驱体，通过形成非钝化层150，从而后续能够通过对互连沟槽下方的牺牲柱120表面进行钝化处理的方式，使前驱体在非钝化层150上的附着能力大于在牺牲柱120表面上的附着能力，相应使前驱体能够选择性的吸附在非钝化层150上，进而能够采用选择性沉积工艺，使阻挡层顶部选择性的形成在非钝化层150上；而且，形成阻挡层顶部的过程不需采用刻蚀工艺去除位于牺牲柱上的阻挡层顶部材料的过程、以及不需进行光刻工艺和额外使用一张光罩，不仅有利于简化工艺流程、节约工艺成本，还有利于防止进行光刻工艺的过程出现对准偏移(Overlay Shift)的问题，从而有利于降低工艺难度、增大工艺窗口。
本实施例中，非钝化层指的是表面未经过钝化处理的膜层。
为此，非钝化层150选用阻挡层顶部的形成工艺能够对非钝化层150和牺牲柱120选择性沉积的材料。非钝化层150的材料包括氮化硅。其中，所述氮化硅中还能够掺杂有离子，例如：掺杂有O、C和B离子中的一种或几种。
本实施例中，非钝化层150的材料为氮化硅。形成非钝化层150的过程包括平坦化工艺，氮化硅材料的致密度和硬度较高，有利于降低进行所述平坦化工艺的过程中非钝化层150的顶面产生凹陷或平坦度降低问题的概率，相应有利于为后续在互连沟槽10下方的非钝化层150上形成阻挡层顶部提供平坦的表面和良好的界面态，从而有利于提高阻挡层顶部的形成质量；而且，氮化硅为介质材料，通过选用氮化硅作为非钝化层150的材料，从而在形成阻挡层顶部后，能够将非钝化层150保留在半导体结构中，不需进行去除非钝化层150的步骤，不仅有利于简化工序，且使非钝化层150对半导体结构的影响小，有利于提高工艺兼容性。
本实施例中，采用各向异性的干法刻蚀工艺，回刻蚀部分厚度的第二介质层140，有利于对第二介质层140的刻蚀厚度进行精确控制，相应有利于对非钝化层150的厚度进行精确控制，且有利于降低对其他膜层结构的损伤。
需要说明的是，非钝化层150的厚度不宜过小，也不宜过大。如果非钝化层150的厚度过小，容易降低在非钝化层150上选择性沉积阻挡层顶部的效果；非钝化层150的材料与第二介质层140的材料不同，非钝化层150的材料的绝缘性能低于第二介质层140的材料的绝缘性能，如果非钝化层150的厚度过大，容易增加对后段互连结构之间的绝缘性能和寄生电容的影响。为此，本实施例中，非钝化层150的厚度为2nm至10nm。
本实施例中，形成非钝化层150的步骤包括：在剩余的第二介质层140上形成非钝化材料层(图未示)，非钝化材料层还位于牺牲柱120和第一扩散阻挡层130的顶面上；去除高于牺牲柱120和第一扩散阻挡层130顶面的非钝化材料层，形成非钝化层150。
本实施例中，采用沉积工艺，形成非钝化材料层。沉积工艺包括化学气相沉积工艺、等离子体增强沉积工艺等沉积工艺。
本实施例中，采用平坦化工艺，去除高于牺牲柱120和第一扩散阻挡层130顶面的非钝化材料层。平坦化工艺包括化学机械研磨工艺。
结合参考图13，在形成第二介质层140后，去除牺牲柱120之前，半导体结构的形成方法还包括：在第二介质层140上形成第三介质层160，覆盖牺牲柱120和第一扩散阻挡层130；在第三介质层160中形成互连沟槽10，互连沟槽10露出牺牲柱120以及牺牲柱120之间的第二介质层140。
互连沟槽10用于为形成第二互连线提供空间位置。
相应地，第三介质层160用于实现相邻第二互连线之间的电隔离。
作为一种示例，第三介质层160为单层结构，第三介质层160的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。
具体地，本实施例中，在形成非钝化层150后，形成第三介质层160。第三介质层160相应位于非钝化层150、牺牲柱120和第一扩散阻挡层130上。
本实施例中，采用沉积工艺形成第三介质层160。沉积工艺包括化学气相沉积工艺等。
互连沟槽10露出牺牲柱120以及牺牲柱120之间的第二介质层140，从而后续去除牺牲柱120以形成导电通孔后，导电通孔与互连沟槽10相连通。相应地，后续对导电通孔进行填充以形成通孔互连结构的过程中，还对互连沟槽10进行填充形成第二互连线，第二互连线与通孔互连结构为一体型结构，有利于提高第二互连线与通孔互连结构之间的接触性能，进而有利于提高半导体结构的互连性能。
互连沟槽10的底部暴露出非钝化层150。具体地，互连沟槽10露出牺牲柱120以及牺牲柱120之间的非钝化层150。
本实施例中，形成互连沟槽10的步骤包括：在第三介质层160上形成第一图形层(图未示)，第一图形层中形成有位于牺牲柱120上以及牺牲柱120之间的第二介质层140上方的图形开口(图未示)；以第一图形层为掩膜，刻蚀图形开口下方的第三介质层160，形成互连沟槽10；去除第一图形层。
第一图形层的材料包括光刻胶。第一图形层能够通过曝光、显影等光刻工艺形成。本实施例中，采用各向异性干法刻蚀工艺，刻蚀图形开口下方的第三介质层160。本实施例中，采用灰化工艺和湿法去胶工艺，去除第一图形层。
结合参考图14至图16，在互连沟槽10的侧壁以及互连沟槽10露出的第二介质层140上形成第二扩散阻挡层165，第二扩散阻挡层165露出牺牲柱120。
后续对互连沟槽10进行填充形成第二互连线。相应地，第二扩散阻挡层165位于第二互连线与第二介质层140之间、以及第二互连线与第三介质层160之间，用于降低第二互连线的材料向第二介质层140和第三介质层160中扩散的概率，从而改善电迁移的问题；而且，第二扩散阻挡层165还用于降低第二介质层140和第三介质层160中的碳原子、氧原子等杂质向第二互连线中扩散的概率，以上两方面均能够提高半导体结构的可靠性。
第二扩散阻挡层165露出牺牲柱120，以便于后续进行去除牺牲柱120的步骤。第二扩散阻挡层165的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。
本实施例中，第二扩散阻挡层165包括位于互连沟槽10侧壁的阻挡层侧部62、以及位于互连沟槽10下方的第二介质层140上的阻挡层顶部61。具体地，第二扩散阻挡层165位于互连沟槽10的侧壁以及互连沟槽10下方的非钝化层150上。相应地，阻挡层顶部61位于互连沟槽10下方的非钝化层150上。
作为一种示例，形成第二扩散阻挡层165的步骤包括：
如图14和图15所示，在互连沟槽10的侧壁形成阻挡层侧部61。
作为一种示例，阻挡层侧部61的材料为氮化钛。
本实施例中，形成阻挡层侧部61的步骤包括：如图14所示，在互连沟槽10的侧壁和底部形成第二阻挡膜161；如图15所示，去除位于互连沟槽10的底部的第二阻挡膜161，形成位于互连沟槽10侧壁的阻挡层侧部61。
形成第二阻挡膜161的工艺包括原子层沉积工艺、物理气相沉积工艺和化学气相沉积工艺中的一种或多种。
作为一种示例，采用原子层沉积工艺，形成第二阻挡膜161。原子层沉积工艺的阶梯覆盖能力较强，有利于提高第二阻挡膜161的保形覆盖能力，相应有利于提高第二阻挡膜161的厚度均一性，而且，原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第二阻挡膜161的致密度，进而有利于提高阻挡层侧部的防扩散阻挡能力。
本实施例中，采用各向异性的干法刻蚀工艺，去除位于互连沟槽10的底部的第二阻挡膜161。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于减小对位于互连沟槽10侧壁的第二阻挡膜161的横向刻蚀，从而在去除位于互连沟槽10底部上的第二阻挡膜161的同时，使位于互连沟槽10侧壁的第二阻挡膜161能够被保留作为阻挡层侧部62，且本实施例在形成阻挡层侧部620的过程中，不需额外使用一张光罩，有利于节约成本、简化工艺流程。
如图16所示，在互连沟槽10露出的非钝化层150上形成阻挡层顶部61。阻挡层顶部61的材料包括氮化钛或钛。
作为一种示例，阻挡层顶部61的材料为氮化钛。相应地，形成阻挡层顶部61的步骤中，采用的前驱体包括钛源和氮源，其中，钛源包括TiCl4，氮源包括NH3或N2。
具体地，本实施例中，形成阻挡层顶部61的步骤包括：对互连沟槽10下方的牺牲柱120表面进行钝化处理；在钝化处理后，采用选择性沉积工艺，在互连沟槽10露出的非钝化层150上形成阻挡层顶部61。
钝化处理用于减小牺牲柱120的表面活性，从而提高后续形成阻挡层顶部的前驱体与牺牲柱120表面反应的难度，使前驱体难以附着在牺牲柱120表面。
本实施例中，钝化处理的步骤包括：采用氢气，对互连沟槽10下方的牺牲柱120表面进行等离子体处理。
具体地，牺牲柱120的表面具有悬挂键，例如：-OH基团，在采用氢气进行等离子体的过程中，-OH基团中的O被H替换，从而减小牺牲柱120表面的-OH基团数量，-OH基团用于为形成阻挡层顶部的前驱体提供反应活性部位(reactive sites)，牺牲柱120表面的-OH基团减少，有利于使得后续形成阻挡层顶部的前驱体难以与牺牲柱120表面发生反应，能够降低形成阻挡层顶部的沉积工艺在牺牲柱120表面的成核(Nucleation)速率、并延迟成核时间。
本实施例中，等离子体处理的工艺参数包括：压强为3mtorr至100mtorr，射频功率(RF power)为50W至500W，氢气的气体流量为10sccm至500sccm，处理时间至少为1min。通过将等离子体处理的工艺参数设置在以上范围，有利于保证钝化处理的效果，进而保证后续能够采用选择性沉积工艺，形成阻挡层顶部。
需要说明的是，本实施例中，钝化处理的步骤还包括：在进行等离子体处理之前，采用氢气和氦气中的一种或两种，以及氩气，对互连沟槽10下方的牺牲柱120表面进行预处理。
氩气解离产生的等离子体能够对牺牲柱120的表面撞击，从而使牺牲柱120表面的悬挂键暴露出来，有利于提高在等离子体处理的过程中，氢气与牺牲柱120顶面反应的效果，进而提高钝化处理的效果。
氢气或氦气为分子量较小的气体，有利于降低氢气和氦气解离的难度，且在施加射频功率下，氢等离子体或氦等离子体能够获得较大的动能，从而在预处理的过程中，使得氢等离子体或氦等离子体易于进入牺牲柱120表面下的部分深度内，进而有利于提高后续钝化处理的效果。
本实施例中，预处理的时间为10S(秒)至60S。
通过采用选择性沉积(Selective Deposition)工艺，形成阻挡层顶部61，从而能够选择性的在非钝化层150上形成阻挡层顶部61，使得形成阻挡层顶部61的过程不需进行光刻和刻蚀的步骤，不仅有利于节约成本、简化工艺流程，还有利于降低工艺难度、增大工艺窗口。
作为一种示例，阻挡层顶部61的材料为氮化钛。相应地，形成阻挡层顶部61的步骤中，采用的前驱体包括钛源和氮源，其中，钛源包括TiCl4，氮源包括NH3或N2。
具体地，在进行选择性沉积的过程中，由于牺牲柱120的表面经过钝化处理，前驱体在牺牲柱120的表面的成核速率低，前驱体难以与牺牲柱120发生反应，前驱体难以附着在牺牲柱120的表面，从而使阻挡层顶部61的材料选择性的沉积在非钝化层150上。
选择性沉积工艺包括选择性原子层沉积和选择性物理气相沉积中的一种或两种工艺。本实施例中，采用选择性原子层沉积工艺，形成阻挡层顶部61。
需要说明的是，以上以先形成阻挡层侧部62、再形成阻挡层顶部61作为一种示例。在其他实施例中，还能够先形成阻挡层顶部，再形成阻挡层侧部。在另一些实施例中，形成第二扩散阻挡层的步骤不仅限于上述步骤。
参考图17，在形成第二介质层140后，去除牺牲柱120，形成由第一扩散阻挡层130与第一互连线111的顶面围成的导电通孔20。
本实施例中，牺牲柱120位于第一互连线111上且与第一互连线111的顶面相接触，相应地，在去除牺牲柱120后，导电通孔20由第一扩散阻挡层130与第一互连线111的顶面围成，导电通孔20底部的第一互连线111上未形成有扩散阻挡层，从而在后续对导电通孔20进行填充以形成通孔互连结构后，通孔互连结构能够与第一互连线111直接接触。
导电通孔20与互连沟槽10相连通，从而使得后续能够在同一步骤中形成通孔互连结构和第二互连线，且通孔互连结构和第二互连线为一体型结构，有利于提高通孔互连结构和第二互连线之间的互连性能。
本实施例中，去除牺牲柱120的工艺包括灰化工艺。灰化工艺操作简单，且灰化工艺通常利用氧气进行，工艺成本低、且副作用小，还易于将牺牲柱120去除干净。
参考图18，对导电通孔20进行填充，形成位于导电通孔20中的通孔互连结构170，通孔互连结构170与第一互连线111直接接触。
通孔互连结构170用于实现第一互连线111与外部电路或其他互连结构之间的电连接。本实施例中，通孔互连结构170与第一互连线111直接接触，通孔互连结构170与第一互连线111之间未形成有扩散阻挡层，有利于减小通孔互连结构170与第一互连线111之间的接触电阻，从而有利于提高通孔互连结构170与第一互连线111之间的接触性能，进而有利于提高半导体结构的性能，例如：提高响应速度。
本实施例中，通孔互连结构170的材料为导电材料，例如：Cu、Co、Ru、RuN、W和Al中的一种或多种。
本实施例中，导电通孔20与互连沟槽10相连通，在对导电通孔20进行填充的步骤中，还对互连沟槽10进行填充，形成位于通孔互连结构170上且填充于互连沟槽10的第二互连线180。
第二互连线180位于通孔互连结构170上，从而通过通孔互连结构170与第一互连线111之间实现电连接，进而使第一互连线111与外部电路或其他互连结构之间实现电连接。
本实施例中，第二互连线180与通孔互连结构170直接接触，有利于减小第二互连线180与通孔互连结构170之间的接触电阻，进而提高第二互连线180与通孔互连结构170之间的接触性能。
第二互连线180与通孔互连结构170为一体型结构，不仅有利于简化工艺，还有利于进一步提高第二互连线180与通孔互连结构170之间的电连接性能。
作为一种示例，形成通孔互连结构170和第二互连线180的步骤包括：在导电通孔20和互连沟槽10中填充导电材料，导电材料还位于第三介质层160上；采用平坦化工艺，去除高于第三介质层160顶面的导电材料，剩余位于导电通孔20中的导电材料用于作为通孔互连结构170，剩余位于互连沟槽10中的导电材料用于作为第二互连线180。
形成导电材料的工艺包括化学气相沉积工艺、物理气相沉积工艺和电化学镀工艺中的一种或几种工艺。平坦化工艺包括化学机械研磨工艺。
图19至图26是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：形成掩膜层的步骤与前述实施例不同。
参考图19至图24，在第一互连线211上形成与第一互连线211的顶面相接触的牺牲柱220。
作为一种示例，形成牺牲柱220的步骤包括：
参考图19，在第一介质层210和第一互连线211上形成牺牲材料层215。
结合参考图19至图23，在牺牲材料层215上形成掩膜层235。
掩膜层235用于作为图形化牺牲材料层215以形成牺牲柱的掩膜。
本实施例中，掩膜层235的材料为硬掩膜材料，例如：无定形硅或氧化硅。与有机掩膜材料相比，硬掩膜材料的硬度和耐刻蚀度更高，有利于提高掩膜层235在图形化牺牲材料层215的过程中的抗刻蚀能力，进而有利于提高图形传递的精度。
作为一种示例，形成掩膜层235的步骤包括：
如图19所示，在牺牲材料层215上形成图形定义层224。
图形定义层224用于后续经离子掺杂后，形成掩膜层。本实施例中，图形定义层224的材料包括无定形硅。无定形硅为易于获得的材料，有利于降低成本，且采用无定形硅材料不会引入其他的污染元素，有利于提高工艺兼容性，此外，采用无定形硅材料，易于通过进行多次离子掺杂的方式，以得到与集成电路设计相吻合的图形。
如图19至图22所示，对图形定义层224进行一次或多次的离子掺杂，适于提高图形定义层224的耐刻蚀度，掺杂有离子的图形定义层224用于作为掩膜层235。通过进行一次或多次的离子掺杂，以实现对图形定义层224的图形化，从而形成掩膜层235，有利于降低图形化图形定义层224的工艺难度，尤其是进行离子掺杂包括形成用于离子掺杂的掩膜，形成掩膜的过程包括进行光刻工艺的步骤，本实施例有利于降低对光刻工艺的要求、增大光刻工艺的工艺窗口(例如：缓解光刻工艺解析度的限制)，进而有利于提高掩膜层235的图形精度，例如：线边缘粗糙度等，相应有利于提高后续以掩膜层235掩膜图形化牺牲材料层215的图形传递精度，使牺牲柱的图形质量和图形精度较高。
作为一种示例，对图形定义层224进行多次的离子掺杂，形成掩膜层235。具体地，进行离子掺杂的步骤包括：在图形定义层224上形成掺杂掩膜材料层221；形成贯穿掺杂掩膜材料层221的开口30，剩余的掺杂掩膜材料层221作为掺杂掩膜层226；以掺杂掩膜层226为掩膜，对开口30下方的图形定义层224进行离子掺杂；去除掺杂掩膜层226。
具体地，本实施例中，先形成与掩膜层的图案互补(Reverse Tone)的掺杂掩膜层226，再以掺杂掩膜层226为掩膜利用离子掺杂的方式形成掩膜层的图案，与直接形成掩膜层的图案相比，本发明实施例对图形化掺杂掩膜材料层221的光刻工艺的要求更低，有利于增大图形化掺杂掩膜材料层221的光刻工艺的工艺窗口(例如：缓解光刻工艺解析度的限制)，相应地，有利于提高掺杂掩膜层226的图形精度和图形质量。
本实施例中，掺杂掩膜材料层221的材料包括旋涂碳(SOC)。
本实施例中，形成开口30的步骤包括：在掺杂掩膜材料层221上依次形成第二抗反射涂层222和第二图形层223；以第二图形层223为掩膜，依次刻蚀第二抗反射涂层222和掺杂掩膜材料层221，形成开口30。
本实施例中，图形定义层224的材料为无定形硅，离子掺杂的掺杂离子包括硼离子。通过在图形定义层224中掺杂硼离子，能够显著提高四甲基氢氧化铵(TMAH)溶液或氨水(Ammonia)对无定形硅与掺杂有硼离子的无定形硅的刻蚀选择比，从而使掩膜层235能够在后续去除未掺杂有离子的图形定义层224的步骤中被保留。在其他实施例中，图形定义层的材料为氧化硅，离子掺杂的掺杂离子包括硅离子。通过在氧化硅材料中掺杂硅离子，能够提高图形定义层中的硅含量，从而有利于提高图形定义层的耐刻蚀度。
关于第二图形层223和第二抗反射涂层222的具体描述，可参考前述对第一图形层和第一抗反射涂层的相关描述，在此不再赘述。
去除掺杂掩膜层226的工艺包括灰化工艺。
本实施例中，对图形定义层224进行多次的离子掺杂。作为一种示例，对图形定义层224进行两次的离子掺杂。
在其他实施例中，还能够对图形定义层进行一次的离子掺杂。相应地，在该实施例中，在掺杂掩膜材料层中形成多个开口；对多个开口露出的图形定义层进行离子掺杂。通过进行一次的离子掺杂，有利于降低分别进行多次离子掺杂处理而产生离子掺杂差异的概率，相应有利于提高掩膜层中离子的掺杂浓度和掺杂深度的均一性，进而有利于提高掩膜层的关键尺寸均一性。
如图23所示，去除未掺杂有离子的图形定义层224。去除未掺杂有离子的图形定义层224，为后续以掩膜层235为掩膜，图形化牺牲材料层215做准备。
本实施例中，去除未掺杂有离子的图形定义层224的工艺，对未掺杂有离子的图形定义层224和掩膜层235具有较大的刻蚀选择比，因此，掩膜层235能够在去除未掺杂有离子的图形定义层224的过程中被保留。
本实施例中，采用湿法刻蚀工艺去除未掺杂有离子的图形定义层224。湿法刻蚀工艺易于实现较大的刻蚀选择比，且工艺成本低，工艺步骤简单。具体地，采用TMAH溶液或氨水去除未掺杂有离子的图形定义层224。
需要说明的是，以上形成掩膜层的步骤仅作为一种示例，本发明形成掩膜层的步骤不仅限于此。例如，在其他实施例中，形成掩膜层的步骤包括：在牺牲材料层上形成填充层，填充层中具有贯穿填充层的通槽；在通槽中填充掩膜层；去除填充层。在该实施例中，填充层的材料包括SOC，掩膜层的材料包括氧化硅等硬掩膜材料。其中，通过先形成与掩膜层的图案互补的填充层，有利于降低形成掩膜层的难度、增大形成掩膜层的工艺窗口，使掩膜层具有较高的图形质量和图形精度，相应有利于提高牺牲柱的图形精度和图形质量。
参考图24，以掩膜层235为掩膜，图形化牺牲材料层215，形成牺牲柱220。
图形化牺牲材料层215的工艺与前述实施例相同，在此不再赘述。
如图25至图26所示，在形成牺牲柱220后，形成第二介质层之前，半导体结构的形成方法还包括：去除掩膜层235。
去除掩膜层235，露出牺牲柱220的顶面，为后续去除牺牲柱220做准备。
参考图25至图26，在牺牲柱220的侧壁上形成第一扩散阻挡层230。
作为一种示例，在形成第一扩散阻挡层230的过程中，去除掩膜层235。
本实施例中，形成第一扩散阻挡层230的步骤包括：
如图25所示，形成位于牺牲柱220和掩膜层235的侧壁、掩膜层235的顶部以及牺牲柱220露出的第一介质层210顶面的阻挡材料层225。形成阻挡材料层225的具体步骤可参考前述形成第一阻挡膜的相关描述，在此不再赘述。
如图26所示，去除位于第一介质层210顶面、掩膜层235的顶面和侧壁的阻挡材料层225，位于牺牲柱220侧壁上的阻挡材料层225用于作为第一扩散阻挡层230。
在去除位于第一介质层210顶面、掩膜层235的顶面和侧壁的阻挡材料层225的步骤中，去除掩膜层235，有利于提高工艺兼容性和工艺整合度。
本实施例中，采用各向异性的干法刻蚀工艺，去除位于第一介质层210顶面、掩膜层235的顶面和侧壁的阻挡材料层225、以及掩膜层235。
本实施例中，各向异性的干法刻蚀工艺的刻蚀气体包括氯气。
对本实施例半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图16，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；第一介质层110，位于所述基底100上；第一互连线111，位于所述第一介质层110中；牺牲柱120，位于所述第一互连线111上且与所述第一互连线111的顶面相接触，所述牺牲柱120用于为形成导电通孔占据空间；第一扩散阻挡层130，位于所述牺牲柱120的侧壁上；第二介质层140，位于第一介质层110上且覆盖所述第一扩散阻挡层130的侧壁。
本实施例在半导体结构中设置牺牲柱120，用于为形成导电通孔占据空间；第一扩散阻挡层130，位于牺牲柱120的侧壁上，在后续去除牺牲柱120的过程中，相应形成由第一扩散阻挡层130与第一互连线111的顶面围成的导电通孔；因此，仅在导电通孔的侧壁形成第一扩散阻挡层130，导电通孔的底部未形成有扩散阻挡层，相应地，在导电通孔中形成通孔互连结构后，通孔互连结构与第一互连线111之间未形成有扩散阻挡层，通孔互连结构能够与第一互连线111直接接触，有利于减少通孔互连结构与第一互连线111之间的接触电阻，进而有利于提高通孔互连结构与第一互连线111之间的接触性能，相应优化了半导体结构的性能。
基底100为工艺制程提供工艺平台。基底100中可以形成有晶体管、电容器等半导体器件，基底100中还可以形成有电阻结构、导电结构等功能结构。
本实施例中，第一介质层110为金属层间介质层。第一介质层110用于电隔离相邻第一互连线111。第一互连线111与基底100电连接，例如：第一互连线111与基底100中的晶体管电连接，从而使晶体管与外部电路或其他互连结构电连接。第一介质层110露出第一互连线111的顶面，以便后续形成与第一互连线111电连接的互连结构。本实施例中，第一互连线111为金属线。
作为一种示例，第一互连线111为单层结构，第一互连线111的材料为铜。
本实施例中，半导体结构还包括：第三扩散阻挡层112，位于第一互连线111的侧壁与第一介质层110之间。第三扩散阻挡层112用于提高第一互连线111与第一介质层110之间的粘附性，第三扩散阻挡层112还用于减小第一互连线111的材料向第一介质层110中扩散的概率，从而改善电迁移的问题。本实施例中，第三扩散阻挡层112的材料为氮化钽。
本实施例中，以第一介质层110和第一互连线111位于基底100上作为一种示例。在实际工艺中，第一介质层110与基底100之间还能够形成有一层或多层的介质层，且每层一介质层中都能够形成有互连线或导电插塞。
牺牲柱120用于为形成导电通孔占据空间，也就是说，后续去除牺牲柱120，形成导电通孔。通过先形成为导电通孔占位的牺牲柱120，后续再去除牺牲柱120形成导电通孔，与直接刻蚀介质层形成导电通孔的方案相比，本发明实施例形成导电通孔的难度较低，而且能够通过控制牺牲柱120的图形尺寸和图形质量，提高后续导电通孔的图形精度和剖面形貌质量。
本实施例中，牺牲柱120的材料为易于去除的材料，有利于降低后续去除牺牲柱120的工艺难度。牺牲柱120的材料包括无定形碳或无定形硅。
作为一种示例，牺牲柱120的材料为无定形碳。通过选用无定形碳作为牺牲柱120的材料，有利于使形成牺牲柱120的工艺和去除牺牲柱120的工艺与现有的半导体工艺兼容；而且，后续能够采用氧气去除无定形碳，因此选用无定形碳作为牺牲柱120的材料，还有利于降低后续去除牺牲柱120的难度、以及去除牺牲柱120的工艺成本，且工艺操作简单、副作用小。
而且，半导体结构还包括：非钝化层150，位于第二介质层140与阻挡层顶部61之间。无定形碳表面具有悬挂键，通过选用无定形碳材料，在半导体结构的形成过程中，能够对牺牲柱120表面进行钝化处理，使得能够采用选择性沉积工艺在非钝化层150上形成阻挡层顶部61。
后续去除牺牲柱120形成导电通孔，并在导电通孔中形成通孔互连结构。相应地，第一扩散阻挡层130位于通孔互连结构侧壁与第二介质层140之间，用于降低通孔互连结构的材料向第二介质层140中扩散的概率，以改善电迁移的问题；而且，第一扩散阻挡层130还用于降低第二介质层140中的碳原子、氧原子等杂质向通孔互连结构中扩散的概率，提高半导体结构的可靠性。本实施例中，第一扩散阻挡层130的材料为氮化钛。
第二介质层140用于实现通孔互连结构之间的电隔离。作为一种示例，第二介质层140为单层结构，第二介质层140的材料为超低k介质材料。
本实施例中，半导体结构还包括：第三介质层160，位于第二介质层140上；互连沟槽10，位于第三介质层160中，互连沟槽10露出牺牲柱120以及牺牲柱120之间的第二介质层140。互连沟槽10为形成第二互连线提供空间位置。相应地，第三介质层160用于实现相邻第二互连线之间的电隔离。
半导体结构还包括：第二扩散阻挡层165，包括位于互连沟槽40侧壁的阻挡层侧部62、以及位于互连沟槽40露出的第二介质层140上的阻挡层顶部61。
后续在互连沟槽10中形成第二互连线，第二扩散阻挡层165位于第二互连线与第二介质层140之间、以及第二互连线与第三介质层160之间，用于降低第二互连线的材料向第二介质层140和第三介质层160中扩散的概率，第二扩散阻挡层165还用于降低第二介质层140和第三介质层160中的碳原子、氧原子等杂质向第二互连线中扩散的概率，有利于提高半导体结构的可靠性。
第二扩散阻挡层165露出牺牲柱120，以便于后续去除牺牲柱120。
第二扩散阻挡层165的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。
本实施例中，半导体结构还包括：非钝化层150，位于第二介质层140与阻挡层顶部61之间。相应地，互连沟槽10的底部暴露出非钝化层150。
非钝化层150露出牺牲柱120，为后续去除牺牲柱120做准备。
本实施例中，非钝化层指的是表面未经过钝化处理的膜层。形成阻挡层顶部61的过程包括向反应腔室中通入前驱体，通过设置非钝化层150，能够先对牺牲柱120顶面进行钝化处理，使形成阻挡层顶部61的前驱体在牺牲柱120顶面的附着能力低于在钝化层150上的附着能力，使前驱体能够选择性的吸附在非钝化层150上，从而使阻挡层顶部61能够选择性地形成在非钝化层150上，相应地，形成阻挡层顶部61的过程不需采用刻蚀工艺去除位于牺牲柱上的阻挡层顶部材料的过程、以及不需进行光刻工艺和额外使用一张光罩，不仅有利于简化工艺流程、节约工艺成本，还有利于防止进行光刻工艺的过程出现对准偏移的问题，从而有利于降低工艺难度、增大工艺窗口。
为此，非钝化层150选用阻挡层顶部61的形成工艺能够对非钝化层150和牺牲柱120选择性沉积的材料。本实施例中，非钝化层150的材料为氮化硅。形成非钝化层150的过程包括平坦化工艺，氮化硅材料的致密度和硬度较高，有利于降低进行所述平坦化工艺的过程中非钝化层150的顶面产生凹陷或平坦度降低的问题，相应有利于为在互连沟槽10下方的非钝化层150上形成阻挡层顶部61提供平坦的表面和良好的界面态，从而有利于提高阻挡层顶部61的形成质量；而且，氮化硅为介质材料，通过选用氮化硅作为非钝化层150的材料，能够将非钝化层150保留在半导体结构中，且非钝化层150对半导体结构的影响小，有利于提高工艺兼容性。
本实施例中，非钝化层150的厚度为2nm至10nm。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成第一介质层、以及位于所述第一介质层中的第一互连线，所述第一介质层露出所述第一互连线的顶面；
在所述第一互连线上形成与所述第一互连线的顶面相接触的牺牲柱；
在所述牺牲柱的侧壁上形成第一扩散阻挡层；
在所述第一介质层上形成第二介质层，所述第二介质层覆盖第一扩散阻挡层的侧壁；
在形成第二介质层后，去除所述牺牲柱，形成由所述第一扩散阻挡层与所述第一互连线的顶面围成的导电通孔；
对所述导电通孔进行填充，形成位于所述导电通孔中的通孔互连结构，所述通孔互连结构与所述第一互连线直接接触。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成第二介质层后，去除所述牺牲柱之前，所述半导体结构的形成方法还包括：在所述第二介质层上形成第三介质层，覆盖所述牺牲柱和第一扩散阻挡层；在所述第三介质层中形成互连沟槽，所述互连沟槽露出所述牺牲柱以及所述牺牲柱之间的第二介质层；在所述互连沟槽的侧壁以及所述互连沟槽露出的第二介质层上形成第二扩散阻挡层，所述第二扩散阻挡层露出所述牺牲柱；
在形成所述导电通孔的步骤中，所述导电通孔与所述互连沟槽相连通；
在对所述导电通孔进行填充的步骤中，还对所述互连沟槽进行填充，形成位于所述通孔互连结构上且填充于所述互连沟槽的第二互连线。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第二介质层后，在所述第二介质层上形成第三介质层之前，回刻蚀部分厚度的所述第二介质层，在剩余的所述第二介质层上形成非钝化层，所述非钝化层露出所述牺牲柱；
形成所述互连沟槽的步骤中，所述互连沟槽的底部暴露出非钝化层；
形成所述第二扩散阻挡层的步骤包括：在所述互连沟槽的侧壁形成阻挡层侧部；在所述互连沟槽露出的非钝化层上形成阻挡层顶部。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述阻挡层顶部的步骤包括：对所述互连沟槽下方的牺牲柱表面进行钝化处理；在所述钝化处理后，采用选择性沉积工艺，在所述互连沟槽露出的非钝化层上形成阻挡层顶部。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述非钝化层的步骤中，所述非钝化层的材料包括氮化硅。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述钝化处理包括：采用氢气，对所述互连沟槽下方的牺牲柱表面进行等离子体处理。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述钝化处理还包括：在进行等离子体处理之前，采用氢气和氦气中的一种或两种，以及氩气，对所述互连沟槽下方的牺牲柱表面进行预处理。
8.如权利要求4所述的半导体结构的形成方法，其特征在于，所述选择性沉积工艺包括：选择性原子层沉积和选择性物理气相沉积中的一种或两种工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲柱的步骤包括：在所述第一介质层和第一互连线上形成牺牲材料层；
在所述牺牲材料层上形成掩膜层；以所述掩膜层为掩膜，图形化所述牺牲材料层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为硬掩膜材料；
形成所述掩膜层的步骤包括：在所述牺牲材料层上形成图形定义层；对所述图形定义层进行一次或多次的离子掺杂，适于提高所述图形定义层的耐刻蚀度，掺杂有离子的图形定义层用于作为掩膜层；去除未掺杂有离子的图形定义层；
或者，形成所述掩膜层的步骤包括：在所述牺牲材料层上形成填充层，填充层中具有贯穿填充层的通槽；在所述通槽中填充所述掩膜层；去除所述填充层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述牺牲柱后，形成第二介质层之前，所述半导体结构的形成方法还包括：去除所述掩膜层；
形成所述第一扩散阻挡层的步骤包括：形成位于所述牺牲柱和掩膜层的侧壁、掩膜层的顶部以及所述牺牲柱露出的第一介质层顶面的阻挡材料层；去除位于所述第一介质层顶面、所述掩膜层的顶面和侧壁的阻挡材料层，位于所述牺牲柱侧壁上的阻挡材料层用于作为所述第一扩散阻挡层；
其中，在去除位于所述第一介质层顶面、所述掩膜层的顶面和侧壁的阻挡材料层的步骤中，去除所述掩膜层。
12.如权利要求10或11所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料包括无定形硅或氧化硅。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述牺牲柱的工艺包括灰化工艺。
14.一种半导体结构，其特征在于，包括：
基底；
第一介质层，位于所述基底上；
第一互连线，位于所述第一介质层中；
牺牲柱，位于所述第一互连线上且与所述第一互连线的顶面相接触，所述牺牲柱用于为形成导电通孔占据空间；
第一扩散阻挡层，位于所述牺牲柱的侧壁上；
第二介质层，位于所述第一介质层上且覆盖所述第一扩散阻挡层的侧壁。
15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：第三介质层，位于所述第二介质层上；互连沟槽，位于所述第三介质层中，所述互连沟槽露出所述牺牲柱以及所述牺牲柱之间的第二介质层；
第二扩散阻挡层，包括位于所述互连沟槽侧壁的阻挡层侧部、以及位于所述互连沟槽露出的第二介质层上的阻挡层顶部。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：非钝化层，位于所述第二介质层与所述阻挡层顶部之间。
17.如权利要求16所述的半导体结构，其特征在于，所述非钝化层的材料包括氮化硅。
18.如权利要求16所述的半导体结构，其特征在于，所述非钝化层的厚度为2nm至10nm。
19.如权利要求15所述的半导体结构，其特征在于，所述阻挡层顶部的材料包括氮化钛或钛。
20.如权利要求14所述的半导体结构，其特征在于，所述牺牲柱的材料包括无定形碳或无定形硅。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117524980B (zh) * 2024-01-04 2024-04-30 合肥晶合集成电路股份有限公司 顶层金属的制备方法及半导体结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273208A (ja) * 2002-03-18 2003-09-26 Seiko Epson Corp 半導体装置およびその製造方法
CN1591818A (zh) * 2003-08-29 2005-03-09 华邦电子股份有限公司 双镶嵌式开口结构的制作方法
JP2007335745A (ja) * 2006-06-16 2007-12-27 Matsushita Electric Ind Co Ltd 誘電体メモリ装置及びその製造方法
KR20090126884A (ko) * 2008-06-05 2009-12-09 주식회사 동부하이텍 반도체 소자의 금속배선 및 그 제조방법
US9431292B1 (en) * 2015-04-29 2016-08-30 Globalfoundries Inc. Alternate dual damascene method for forming interconnects
CN107305881A (zh) * 2016-04-25 2017-10-31 联华电子股份有限公司 半导体结构及其制造方法
CN110943070A (zh) * 2018-09-21 2020-03-31 长鑫存储技术有限公司 半导体结构，半导体结构制备方法及其用途

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629478B2 (en) * 2017-08-22 2020-04-21 International Business Machines Corporation Dual-damascene formation with dielectric spacer and thin liner

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273208A (ja) * 2002-03-18 2003-09-26 Seiko Epson Corp 半導体装置およびその製造方法
CN1591818A (zh) * 2003-08-29 2005-03-09 华邦电子股份有限公司 双镶嵌式开口结构的制作方法
JP2007335745A (ja) * 2006-06-16 2007-12-27 Matsushita Electric Ind Co Ltd 誘電体メモリ装置及びその製造方法
KR20090126884A (ko) * 2008-06-05 2009-12-09 주식회사 동부하이텍 반도체 소자의 금속배선 및 그 제조방법
US9431292B1 (en) * 2015-04-29 2016-08-30 Globalfoundries Inc. Alternate dual damascene method for forming interconnects
CN107305881A (zh) * 2016-04-25 2017-10-31 联华电子股份有限公司 半导体结构及其制造方法
CN110943070A (zh) * 2018-09-21 2020-03-31 长鑫存储技术有限公司 半导体结构，半导体结构制备方法及其用途

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