CN116741727A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，半导体结构包括：基底；底部介电层，位于所述基底上；底部互连层，位于所述底部介电层中；顶部介电层，位于所述底部介电层和所述底部互连层上；导电插塞，位于所述底部互连层顶部上的顶部介电层中，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触；顶部互连层，位于所述导电插塞上方的顶部介电层中且与所述导电插塞相接触；顶部黏附层，位于所述顶部互连层与所述顶部介电层之间。本发明实施例优化了半导体结构的电连接性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体器件的后段制作过程中，通常需要进行金属互连结构形成工艺。所述金属互连结构形成工艺通常在半导体衬底上进行，所述半导体衬底上通常具有有源区，所述有源区上形成有诸如晶体管和电容器等半导体器件。金属互连结构中，通常可有多层导电插塞和金属互连层，多层金属互连层之间可以通过导电插塞电连接。在前一层导电插塞上形成后一层金属互连层、或在前一层金属互连层上形成后一层导电插塞时，通常先在前一层导电插塞或金属互连层上形成层间介电层，之后在层间介电层中形成通孔(Via)和互连沟槽(Trench)，最后采用金属填充通孔和互连沟槽，形成后一层导电插塞或金属互连层。
其中，在形成通孔或互连沟槽后，采用金属填充通孔和沟槽之前，通常还在通孔或互连沟槽的底面和侧壁形成黏附层或黏附层。
但是，目前导电插塞与金属互连层之间的接触电阻较大。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化了半导体结构的电连接性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；底部介电层，位于所述基底上；底部互连层，位于所述底部介电层中；顶部介电层，位于所述底部介电层和所述底部互连层上；导电插塞，位于所述底部互连层顶部上的顶部介电层中，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触；顶部互连层，位于所述导电插塞上方的顶部介电层中且与所述导电插塞相接触；顶部黏附层，位于所述顶部互连层与所述顶部介电层之间。
可选的，所述半导体结构还包括：底部黏附层，位于所述底部互连层和所述底部介电层之间。
可选的，所述底部黏附层的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。
可选的，所述半导体结构还包括：刻蚀停止层，位于所述底部介电层与所述顶部介电层之间、以及所述底部互连层与所述顶部介电层之间；所述导电插塞还贯穿所述刻蚀停止层。
可选的，所述刻蚀停止层的材料包括氮化硅、碳化硅、氧化铝和氮化铝中的一种或多种。
可选的，所述顶部互连层与所述导电插塞为一体型结构。
可选的，所述顶部黏附层的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。
可选的，所述底部互连层的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种；所述顶部互连层的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种；所述底部介电层的材料包括低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种；所述顶部介电层的材料包括低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种；所述导电插塞的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有底部介电层以及位于所述底部介电层中的底部互连层，所述底部介电层暴露出所述底部互连层的顶面；在所述底部介电层和所述底部互连层上形成顶部介电层；形成位于部分厚度的所述顶部介电层中的互连沟槽；在所述互连沟槽的底部和侧壁上形成顶部黏附层；形成贯穿所述互连沟槽部分底部的顶部黏附层和顶部介电层的导电通孔，所述导电通孔的底部暴露出所述底部互连层；对所述导电通孔和互连沟槽进行填充，形成位于所述导电通孔中的导电插塞、以及位于所述互连沟槽中的顶部互连层，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触。
可选的，提供基底的步骤中，所述底部互连层和底部介电层之间还形成有底部黏附层。
可选的，所述半导体结构的形成方法还包括：在提供基底之后，且在形成顶部介电层之前，在所述底部介电层和底部互连层上形成刻蚀停止层；在形成导电通孔的步骤中，所述导电通孔贯穿所述互连沟槽部分底部的顶部黏附层、顶部介电层和所述刻蚀停止层。
可选的，形成所述顶部黏附层的工艺包括原子层沉积工艺、物理气相沉积工艺和化学气相沉积工艺中的一种或多种。
可选的，形成所述互连沟槽的步骤包括：在所述顶部介电层上形成硬掩膜层，所述硬掩膜层中形成有位于所述底部互连层上方的掩膜开口；以所述硬掩膜层为掩膜，刻蚀所述掩膜开口底部的部分厚度所述顶部介电层，形成所述互连沟槽。
可选的，形成所述导电通孔的步骤包括：在所述互连沟槽内填充平坦层；在所述平坦层上形成图形化层，所述图形化层中形成有位于所述互连沟槽上方的图形开口；以所述图形化层为掩膜，去除所述图形开口底部的平坦层、顶部黏附层和顶部介电层，形成所述导电通孔；去除所述图形化层和平坦层。
可选的，形成导电插塞和顶部互连层的步骤包括：在所述导电通孔和互连沟槽内填充导电材料，所述导电材料还形成在所述顶部介电层上；对所述导电材料进行平坦化处理，适于去除位于所述顶部介电层上的所述导电材料，剩余位于所述导电通孔内的导电材料用于作为所述导电插塞，剩余位于所述互连沟槽内的导电材料用于作为所述顶部互连层。
可选的，形成所述导电材料的工艺包括物理气相沉积工艺、电化学镀和化学气相沉积工艺中的一种或多种。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触，从而省去了位于导电插塞与所述底部互连层之间的黏附层，有利于减小导电插塞与底部互连层之间的接触电阻，提升了导电插塞与底部互连层之间的电连接性能，且所述导电插塞的侧壁与所述顶部介电层直接接触，还有利于增大所述导电插塞的体积，从而减小导电插塞的电阻，进而优化了半导体结构的电连接性能。
本发明实施例提供的半导体结构的形成方法中，在所述互连沟槽的底部和侧壁上形成顶部黏附层；形成贯穿所述互连沟槽部分底部的顶部黏附层和顶部介电层的导电通孔，所述导电通孔的底部露出所述底部互连层；对所述导电通孔和互连沟槽进行填充，形成位于所述导电通孔中的导电插塞、以及位于所述互连沟槽中的顶部互连层，所述导电插塞的底部与所述底部互连层直接接触，从而省去了位于导电通孔底部的黏附层，有利于减小导电插塞与底部互连层之间的接触电阻，提升了导电插塞与底部互连层之间的电连接性能，且所述导电插塞的侧壁与所述顶部介电层直接接触，还有利于增大所述导电插塞的体积，从而减小导电插塞的电阻，进而优化了半导体结构的电连接性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是本发明半导体结构一实施例的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，导电插塞与金属互连层之间的接触电阻较大。现结合一种半导体结构分析导电插塞与金属互连层之间的接触电阻较大的原因。
图1是一种半导体结构的结构示意图。
如图1所示，所述半导体结构包括：基底1；底部介电层2，位于所述基底1上；底部互连层3，位于所述底部介电层2中；顶部介电层4，位于所述底部介电层2和所述底部互连层3上；导电插塞8，位于所述底部互连层2顶部上的顶部介电层4中；顶部互连层9，位于所述导电插塞8上方的顶部介电层4中且与所述导电插塞8相接触；黏附层7，位于所述顶部介电层4与所述顶部互连层9之间、以及所述顶部介电层4与所述导电插塞8之间。
所述半导体结构中，所述黏附层7位于所述顶部介电层4与所述顶部互连层9之间、以及所述顶部介电层4与所述导电插塞8之间，与所述导电插塞88、底部互连层3或顶部互连层9的材料相比，黏附层7的材料的电导率较低，黏附层7的材料的导电性能较差，黏附层7位于所述导电插塞8与所述底部互连层3之间，导致导电插塞8与底部互连层3之间不能够直接接触，从而导致导电插塞8与底部互连层3之间的接触电阻较高，进而降低了导电插塞8与底部互连层3之间的接触性能，导致形成的半导体结构的性能不佳。
而且，随着器件特征尺寸的进一步缩小，所述黏附层7对半导体结构的互连性能的影响越来越大。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底；底部介电层，位于所述基底上；底部互连层，位于所述底部介电层中；顶部介电层，位于所述底部介电层和所述底部互连层上；导电插塞，位于所述底部互连层顶部上的顶部介电层中，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触；顶部互连层，位于所述导电插塞上方的顶部介电层中且与所述导电插塞相接触；顶部黏附层，位于所述顶部互连层与所述顶部介电层之间。
本发明实施例提供的半导体结构中，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触，从而省去了位于导电插塞与所述底部互连层之间的黏附层，有利于减小导电插塞与底部互连层之间的接触电阻，提升了导电插塞与底部互连层之间的电连接性能，且所述导电插塞的侧壁与所述顶部介电层直接接触，还有利于增大所述导电插塞的体积，从而减小导电插塞的电阻，进而优化了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图2，示出了本发明半导体结构一实施例的结构示意图。
如图2所示，本实施例中，所述半导体结构包括：基底100；底部介电层110，位于所述基底100上；底部互连层111，位于所述底部介电层110中；顶部介电层120，位于所述底部介电层110和所述底部互连层111上；导电插塞170，位于所述底部互连层111顶部上的顶部介电层120中，所述导电插塞170的底部与所述底部互连层111直接接触，且所述导电插塞170的侧壁与所述顶部介电层120直接接触；顶部互连层180，位于所述导电插塞170上方的顶部介电层120中且与所述导电插塞170相接触；顶部黏附层140，位于所述顶部互连层180与所述顶部介电层120之间。
所述基底100用于为半导体结构的形成提供工艺平台。
本实施例中，所述基底100中可以形成有晶体管、电容器等半导体器件，所述基底100中还可以形成有电阻结构、导电结构等功能结构。
本实施例中，所述底部介电层110为金属层间介质(Inter metal dielectric，IMD)层。所述底部介电层110用于实现后段(Back end of line，BEOL)制程中相邻互连线之间的电隔离。
具体地，本实施例中，所述底部介电层110用于电隔离相邻所述底部互连层111。
所述底部介电层110的材料为绝缘介质材料。本实施例中，所述底部介电层110的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，所述底部介电层110的材料为超低k介质材料，有利于降低后段互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
本实施例中，以所述底部介电层110为单层结构作为一种示例。在其他实施例中，所述底部介电层还可以为多层结构。
所述底部互连层111与所述基底100电连接，例如：所述底部互连层111与基底100中的晶体管电连接，从而使所述晶体管与外部电路或其他互连结构电连接。
所述底部介电层110露出底部互连层111的顶面，以便导电插塞170能够与所述底部互连层111相接触，以实现导电插塞170与底部互连层111之间的电连接。
本实施例中，所述底部互连层111为金属线。所述底部互连层111的材料为导电材料，包括：Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
作为一种示例，所述底部互连层111为单层结构，所述底部互连层111的材料为Co。Co的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低所述底部互连层111的电阻，相应降低了功耗，提升了半导体结构的性能。
在其他实施例中，所述底部互连层还可以为多层结构。
本实施例中，所述半导体结构还包括：底部黏附层112，位于所述底部互连层111和所述底部介电层110之间。
所述底部黏附层112用于提高所述底部互连层111与底部介电层110之间的粘附性。在其他实施例中，所述底部黏附层还能够用于作为扩散阻挡层，用于减小所述底部互连层的材料向底部介电层中扩散的概率，进而改善电迁移的问题。
本实施例中，所述底部黏附层112的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。作为一实施例，所述底部黏附层112的材料为氮化钽。
本实施例中，以底部介电层110和底部互连层111位于所述基底100上作为一种示例。在实际工艺中，所述底部介电层110与基底100之间还能够形成有一层或多层的介电层，且每层介电层中都能够形成有互连层和/或导电插塞。
所述顶部介电层120也为金属层间介电层。所述顶部介电层120用于实现所述导电插塞170之间的电隔离、以及所述顶部互连层180之间的电隔离。
所述顶部介电层120的材料为绝缘介质材料。本实施例中，所述顶部介电层120的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种。
作为一种示例，所述顶部介电层120的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
本实施例中，以所述顶部介电层120为单层结构作为一种示例。在其他实施例中，所述顶部介电层还可以为多层结构。
所述导电插塞170用于实现所述底部互连层111与其他互连结构或外部电路之间的电连接。具体地，本实施例中，所述导电插塞170用于使底部互连层111与顶部互连层180之间实现电连接。
所述导电插塞170的底部与所述底部互连层111直接接触，且所述导电插塞170的侧壁与所述顶部介电层120直接接触，从而省去了位于导电插塞170与所述底部互连层111之间的黏附层，有利于减小导电插塞170与底部互连层111之间的接触电阻，提升了导电插塞170与底部互连层111之间的电连接性能，且所述导电插塞170的侧壁与所述顶部介电层120直接接触，还有利于增大所述导电插塞170的体积，从而减小导电插塞170的电阻，进而优化了半导体结构的性能。
需要说明的是，在半导体领域中，和顶部互连层180与所述顶部介电层120之间的接触面积相比，所述导电插塞170与顶部介电层120之间的接触面积较小，因此，即使所述导电插塞170与所述顶部介电层120之间未设置有黏附层，也能够保证所述顶部互连层180以及导电插塞170所构成的结构的机械强度，以及保证顶部互连层180以及导电插塞170构成的结构与顶部介电层120之间的黏附能力。
本实施例中，所述导电插塞170的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
作为一实施例，所述导电插塞170的材料为Co，Co材料的电阻率低，有利于降低导电插塞170的电阻，进而降低功耗，而且Co材料向介质材料中扩散的概率低，从而在导电插塞170与顶部介电层120之间未设置有扩散阻挡层时，导电插塞170发生电迁移的概率也较低，进而保证半导体结构的可靠性。
所述顶部互连层180用于使导电插塞170与外部电路或其他互连结构实现电连接。
本实施例中，所述顶部互连层180与所述导电插塞170为一体型结构，提高了所述顶部互连层180与导电插塞170的机械强度，此外，不仅有利于降低顶部互连层180和所述导电插塞170的电阻，而且还有利于降低顶部互连层180和导电插塞170之间的接触电阻，从而提高所述顶部互连层180与所述导电插塞170之间的接触性能，进而有利于提高所述顶部互连层180与所述导电插塞170之间的信号响应速度。
所述顶部互连层180的材料为导电材料。本实施例中，所述顶部互连层的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
本实施例中，所述顶部互连层180与所述导电插塞170的材料相同。所述顶部互连层180的材料为Co。
本实施例中，以所述导电插塞170和顶部互连层180为单层结构作为一种示例。在其他实施例中，根据实际的工艺需求，所述导电插塞和顶部互连层也可以为多层结构，所述导电插塞和顶部互连层的材料可以包括多种导电材料。
所述顶部黏附层140用于提高顶部互连层180与所述顶部介电层120之间的黏附性，进而提高所述顶部互连层180的机械强度，降低顶部互连层180脱落的几率，相应提升了半导体结构的可靠性。
在其他实施例中，所述顶部黏附层还能够用于作为扩散阻挡层，以降低顶部互连层的材料向所述顶部介电层中扩散的几率，从而改善电迁移(Electro migration，EM)的问题，而且，所述顶部黏附层还用于防止所述顶部介电层中的碳原子、氧原子等杂质向顶部互连层和中扩散，以上两方面均有利于提高半导体结构的可靠性。
本实施例中，所述顶部黏附层140的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。作为一实施例，所述顶部黏附层140的材料为氮化钛。
本实施例中，所述半导体结构还包括：刻蚀停止层105，位于所述底部介电层110与所述顶部介电层120之间、以及所述底部互连层111与所述顶部介电层120之间。
所述刻蚀停止层105用于在形成所述导电插塞170的过程中，起到定义刻蚀停止位置的作用，以降低形成所述导电插塞170的工艺步骤对所述底部互连层111造成损伤的几率。相应地，本实施例中，所述导电插塞170还贯穿所述刻蚀停止层105。
所述刻蚀停止层105的材料选用与所述顶部介电层110以及顶部介电层120均具有刻蚀选择比的材料。本实施例中，所述刻蚀停止层105的材料包括氮化硅、碳化硅、氧化铝和氮化铝中的一种或多种。
相应的，本发明还提供一种半导体结构的形成方法。图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图3，提供基底100，所述基底100上形成有底部介电层110以及位于所述底部介电层110中的底部互连层111，所述底部介电层110暴露出所述底部互连层111的顶面。
所述基底100用于为后续工艺制程提供工艺平台。
本实施例中，所述基底100中可以形成有晶体管、电容器等半导体器件，所述基底100中还可以形成有电阻结构、导电结构等功能结构。
本实施例中，所述底部介电层110为金属层间介质(Inter metal dielectric，IMD)层。所述底部介电层110用于实现后段(back end of line，BEOL)制程中相邻互连线之间的电隔离。
具体地，所述底部介电层110用于电隔离相邻所述底部互连层111。
所述底部介电层110的材料为绝缘介质材料。本实施例中，所述底部介电层110的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，所述底部介电层110的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
本实施例中，以所述底部介电层110为单层结构作为一种示例。在其他实施例中，所述底部介电层还可以为多层结构。
所述底部互连层111与所述基底100电连接，例如：所述底部互连层111与基底100中的晶体管电连接，从而使所述晶体管与外部电路或其他互连结构电连接。
所述底部介电层110露出底部互连层111的顶面，以便后续形成与底部互连层111电连接的互连结构。
本实施例中，所述底部互连层111为金属线。所述底部互连层111的材料为导电材料，包括：所述底部互连层的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
作为一种示例，所述底部互连层111为单层结构，所述底部互连层111的材料为Co。Co的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低所述底部互连层111的电阻，相应降低了功耗，提升了半导体结构的性能。
在其他实施例中，所述底部互连层还可以为多层结构。
本实施例中，所述底部互连层111和底部介电层110之间还形成有底部黏附层112。
所述底部黏附层112用于提高所述底部互连层111与底部介电层110之间的粘附性。在其他实施例中，所述底部黏附层还能够用于作为扩散阻挡层，用于减小所述底部互连层的材料向底部介电层中扩散的概率，进而改善电迁移的问题。
本实施例中，所述底部黏附层112的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。作为一实施例，所述底部黏附层112的材料为氮化钽。
本实施例中，以所述基底100上形成有底部介电层110和底部互连层111作为一种示例。在实际工艺中，所述底部介电层110与基底100之间还能够形成有一层或多层的介电层，且每层一介电层中都能够形成有互连线或导电插塞。
继续参考图3，所述半导体结构的形成方法还包括：在提供基底100之后，在所述底部介电层110和底部互连层111上形成刻蚀停止层105。
所述刻蚀停止层105用于在后续形成导电通孔的过程中，起到定义刻蚀停止位置的作用，以降低形成导电通孔的工艺步骤对所述底部互连层111造成损伤的几率。
所述刻蚀停止层105的材料选用与所述顶部介电层110以及顶部介电层120均具有刻蚀选择比的材料。本实施例中，所述刻蚀停止层105的材料包括氮化硅、碳化硅、氧化铝和氮化铝中的一种或多种。
参考图4，在所述底部介电层110和所述底部互连层111的顶部介电层120。
后续步骤还包括：在所述顶部介电层120中形成互连沟槽；形成贯穿所述互连沟槽部分底部的顶部介电层120的导电通孔；形成位于所述导电通孔中的导电插塞、以及位于所述互连沟槽中的顶部互连层。
所述顶部介电层120作为金属层间介电层，用于实现所述导电插塞之间的电隔离、以及所述顶部互连层之间的电隔离。
所述顶部介电层120的材料为绝缘介质材料。本实施例中，所述顶部介电层120的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种。
作为一种示例，所述顶部介电层120的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
本实施例中，以所述顶部介电层120为单层结构作为一种示例。在其他实施例中，所述顶部介电层还可以为多层结构。
本实施例中，采用沉积工艺(例如：化学气相沉积工艺)，形成所述顶部介电层120。
参考图5，形成位于部分厚度的所述顶部介电层120中的互连沟槽10。
所述互连沟槽10用于为形成顶部互连层提供空间位置。
本实施例中，形成所述互连沟槽10的步骤包括：在所述顶部介电层120上形成硬掩膜层130，所述硬掩膜层130中形成有位于所述底部互连层111上方的掩膜开口(未标示)；以所述硬掩膜层130为掩膜，刻蚀所述掩膜开口底部的部分厚度所述顶部介电层120，形成所述互连沟槽10。
本实施例中，所述硬掩膜层130为金属硬掩膜层，硬掩膜层130用于作为形成互连沟槽10的刻蚀掩膜。
本实施例中，所述硬掩膜层130的材料为氮化钛。
所述掩膜开口用于定义互连沟槽的形状、位置和尺寸。
本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，刻蚀所述掩膜开口底部的部分厚度所述顶部介电层120，形成所述互连沟槽10。
各向异性的干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高刻蚀的剖面控制性，相应有利于提高所述互连沟槽10的剖面形貌质量，而且，还有利于对所述互连沟槽10的深度进行精确控制。
参考图6，在形成所述互连沟槽10后，所述半导体结构的形成方法还包括：去除所述硬掩膜层130，露出所述顶部介电层120的顶面。
后续步骤还包括：形成位于所述互连沟槽10中的顶部互连层，形成顶部互连层通常包括在顶部介电层120上形成填充互连沟槽10的导电材料、以及去除高于顶部介电层120的导电材料的步骤，本实施例中，通过去除所述硬掩膜层130以露出所述顶部介电层120的顶面，从而导电材料仅需填充于形成在部分厚度顶部介电层120中的互连沟槽10中，而不需填充于硬掩膜层130围成的凹槽中，有利于减小需要填充的导电材料的厚度，从而有利于提升导电材料在互连沟槽10中的填充能力，进而有利于提升顶部互连层的形成质量。
本实施例中，采用干法刻蚀工艺，去除所述硬掩膜层130。在其他实施例中，还可以采用湿法刻蚀工艺，或者，湿法刻蚀和干法刻蚀相结合的工艺，去除所述硬掩膜层。
本实施例中，以在形成所述互连沟槽10后，去除所述硬掩膜层作为一种示例。在其他实施例中，根据实际的需求，在形成互连沟槽后，还可以保留所述硬掩膜层。
参考图7，在所述互连沟槽10的底部和侧壁上形成顶部黏附层140。
所述顶部黏附层140用于提高顶部互连层180与所述顶部介电层120之间的黏附性，进而提高所述顶部互连层180的机械强度，降低顶部互连层180脱落的几率，相应提升了半导体结构的可靠性。
在其他实施例中，所述顶部黏附层还能够用于作为扩散阻挡层，以降低顶部互连层的材料向所述顶部介电层中扩散的几率，从而改善电迁移(Electro migration，EM)的问题，而且，所述顶部黏附层还用于防止所述顶部介电层中的碳原子、氧原子等杂质向顶部互连层和中扩散，以上两方面均有利于提高半导体结构的可靠性。
本实施例中，所述顶部黏附层140的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。作为一实施例，所述顶部黏附层140的材料为氮化钛。
本实施例中，所述顶部黏附层140形成于所述互连沟槽10的底部和侧壁、以及所述顶部介电层120的顶面。
本实施例中，形成所述顶部黏附层140的工艺包括原子层沉积工艺、物理气相沉积工艺和化学气相沉积工艺中的一种或多种。
作为一种示例，采用物理气相沉积(Physical Vapour Deposition，PVD)工艺，形成所述顶部黏附层140。物理气相沉积工艺的成本低、与后段互连工艺的兼容性高。具体地，所述物理气相沉积工艺可以为溅射工艺等。
参考图8图10，形成贯穿所述互连沟槽10部分底部的顶部黏附层140和顶部介电层120的导电通孔20，所述导电通孔20的底部暴露出所述底部互连层111。
所述导电通孔20用于为形成导电插塞提供空间位置。
所述导电通孔20与互连沟槽10相连通，以便后续形成的导电插塞与顶部互连层之间能够电连接。
本实施例中，所述导电通孔20贯穿所述互连沟槽10部分底部的顶部黏附层140、顶部介电层120和所述刻蚀停止层105。
本实施例中，形成所述导电通孔20的步骤包括：
如图8所示，在所述互连沟槽10填充平坦层141。
所述平坦层141用于为形成图形化层提供平坦的表面，从而有利于提高图形化层的图形质量和尺寸精度。
本实施例中，所述平坦层141的材料包括旋涂碳(Spin-On-Carbon，SOC)。旋涂碳的填充性能较好，形成工艺简单。
如图8所示，在所述平坦层141上形成图形化层142，所述图形化层142中形成有位于所述互连沟槽10上方的图形开口30。
所述图形化层142用于作为形成导电通孔的刻蚀掩膜。
本实施例中，所述图形化层142的材料包括光刻胶。所述图形化层142能够通过光刻胶涂布、曝光、显影等光刻工艺形成。
如图9所示，以所述图形层142为掩膜，去除所述图形开口30底部的平坦层141、顶部黏附层140和顶部介电层120，形成所述导电通孔20。
本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，沿所述图形开口30依次刻蚀所述平坦层141、顶部黏附层140和顶部介电层120。
具体地，通过调整刻蚀气体类型以及刻蚀参数，在同一反应腔室中，依次刻蚀所述平坦层141、顶部黏附层140和所述顶部介电层120。
结合参考图10，形成导电通孔20之后，去除所述图形化层142和平坦层141，以便暴露出所述互连沟槽10和导电通孔20。具体地，采用灰化工艺或湿法去胶工艺，去除所述图形化层142和平坦层141。
参考图11和图12，对所述导电通孔20和互连沟槽10进行填充，形成位于所述导电通孔20中的导电插塞170、以及位于所述互连沟槽20中的顶部互连层180，所述导电插塞170的底部与所述底部互连层111直接接触，且所述导电插塞170的侧壁与所述顶部介电层120直接接触。
所述导电插塞170的底部与所述底部互连层111直接接触，从而省去了位于导电通孔20底部的黏附层，有利于减小导电插塞170与底部互连层111之间的接触电阻，提升了导电插塞170与底部互连层111之间的电连接性能，且所述导电插塞170的侧壁与所述顶部介电层120直接接触，还有利于增大所述导电插塞170的体积，从而减小导电插塞170的电阻，进而优化了半导体结构的性能。
需要说明的是，在半导体领域中，和顶部互连层180与所述顶部介电层120之间的接触面积相比，所述导电插塞170与顶部介电层120之间的接触面积较小，因此，即使所述导电插塞170与所述顶部介电层120之间未设置有黏附层，也能够保证所述顶部互连层180以及导电插塞170所构成的结构的机械强度，以及保证顶部互连层180以及导电插塞170构成的结构与顶部介电层120之间的黏附能力。
导电插塞170用于实现所述底部互连层111与其他互连结构或外部电路之间的电连接。具体地，导电插塞170使底部互连层111与顶部互连层180之间实现电连接。
本实施例中，所述导电插塞170的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
作为一实施例，所述导电插塞170的材料为Co，Co材料的电阻率低，有利于降低导电插塞170的电阻，进而降低功耗，而且Co材料向介质材料中扩散的概率低，从而在导电插塞170与顶部介电层120之间未设置有扩散阻挡层时，导电插塞170发生电迁移的概率也较低，进而保证半导体结构的可靠性。
所述顶部互连层180用于使导电插塞170与外部电路或其他互连结构实现电连接。
本实施例中，所述导电通孔20与所述互连沟槽10相连通，因此，所述导电插塞170与所述顶部互连层180为一体型结构，提高了所述顶部互连层180与导电插塞170的机械强度，此外，不仅有利于降低顶部互连层180和所述导电插塞170的电阻，而且还有利于降低顶部互连层180和导电插塞170之间的接触电阻，从而提高所述顶部互连层180与所述导电插塞170之间的接触性能，进而有利于提高所述顶部互连层180与所述导电插塞170之间的信号响应速度。
所述顶部互连层180的材料为导电材料。本实施例中，所述顶部互连层的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
本实施例中，所述顶部互连层180与所述导电插塞170的材料相同。所述顶部互连层180的材料为Co。
本实施例中，以所述导电插塞170和顶部互连层180为单层结构作为一种示例。在其他实施例中，根据实际的工艺需求，所述导电插塞和顶部互连层也可以为多层结构，所述导电插塞和顶部互连层的材料可以包括多种导电材料。
本实施例中，形成所述导电插塞170和顶部互连层180的步骤包括：如图11所示，在所述导电通孔20和互连沟槽10内填充导电材料165，所述导电材料165还形成在顶部介电层120上；如图12所示，对所述导电材料165进行平坦化处理，适于去除位于所述顶部介电层120上的所述导电材料165，剩余位于所述导电通孔20内的导电材料165用于作为所述导电插塞170，剩余位于所述互连沟槽10内的导电材料165用于作为所述顶部互连层180。
本实施例中，形成所述导电材料165的工艺包括物理气相沉积工艺、电化学镀和化学气相沉积工艺中的一种或多种。
本实施例中，采用化学机械研磨工艺，去除高于所述顶部介电层120的导电材料165。
需要说明的是，本实施例中，在形成所述导电材料165的步骤中，所述导电材料165形成在所述顶部介质层120上的所述顶部黏附层140上。
因此，去除高于所述顶部介电层120的导电材料165和顶部黏附层140。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
基底；
底部介电层，位于所述基底上；
底部互连层，位于所述底部介电层中；
顶部介电层，位于所述底部介电层和所述底部互连层上；
导电插塞，位于所述底部互连层顶部上的顶部介电层中，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触；
顶部互连层，位于所述导电插塞上方的顶部介电层中且与所述导电插塞相接触；
顶部黏附层，位于所述顶部互连层与所述顶部介电层之间。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：底部黏附层，位于所述底部互连层和所述底部介电层之间。
3.如权利要求2所述的半导体结构，其特征在于，所述底部黏附层的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：刻蚀停止层，位于所述底部介电层与所述顶部介电层之间、以及所述底部互连层与所述顶部介电层之间；
所述导电插塞还贯穿所述刻蚀停止层。
5.如权利要求4所述的半导体结构，其特征在于，所述刻蚀停止层的材料包括氮化硅、碳化硅、氧化铝和氮化铝中的一种或多种。
6.如权利要求1任一项所述的半导体结构，其特征在于，所述顶部互连层与所述导电插塞为一体型结构。
7.如权利要求1至6任一项所述的半导体结构，其特征在于，所述顶部黏附层的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。
8.如权利要求1至6任一项所述的半导体结构，其特征在于，所述底部互连层的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种；
所述顶部互连层的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种；
所述底部介电层的材料包括低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种；
所述顶部介电层的材料包括低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种；
所述导电插塞的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有底部介电层以及位于所述底部介电层中的底部互连层，所述底部介电层暴露出所述底部互连层的顶面；
在所述底部介电层和所述底部互连层上形成顶部介电层；
形成位于部分厚度的所述顶部介电层中的互连沟槽；
在所述互连沟槽的底部和侧壁上形成顶部黏附层；
形成贯穿所述互连沟槽部分底部的顶部黏附层和顶部介电层的导电通孔，所述导电通孔的底部暴露出所述底部互连层；
对所述导电通孔和互连沟槽进行填充，形成位于所述导电通孔中的导电插塞、以及位于所述互连沟槽中的顶部互连层，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述底部互连层和底部介电层之间还形成有底部黏附层。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在提供基底之后，且在形成顶部介电层之前，在所述底部介电层和底部互连层上形成刻蚀停止层；
在形成导电通孔的步骤中，所述导电通孔贯穿所述互连沟槽部分底部的顶部黏附层、顶部介电层和所述刻蚀停止层。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述顶部黏附层的工艺包括原子层沉积工艺、物理气相沉积工艺和化学气相沉积工艺中的一种或多种。
13.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述互连沟槽的步骤包括：在所述顶部介电层上形成硬掩膜层，所述硬掩膜层中形成有位于所述底部互连层上方的掩膜开口；以所述硬掩膜层为掩膜，刻蚀所述掩膜开口底部的部分厚度所述顶部介电层，形成所述互连沟槽。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述导电通孔的步骤包括：在所述互连沟槽内填充平坦层；在所述平坦层上形成图形化层，所述图形化层中形成有位于所述互连沟槽上方的图形开口；以所述图形化层为掩膜，去除所述图形开口底部的平坦层、顶部黏附层和顶部介电层，形成所述导电通孔；去除所述图形化层和平坦层。
15.如权利要求9所述的半导体结构的形成方法，其特征在于，形成导电插塞和顶部互连层的步骤包括：在所述导电通孔和互连沟槽内填充导电材料，所述导电材料还形成在所述顶部介电层上；对所述导电材料进行平坦化处理，适于去除位于所述顶部介电层上的所述导电材料，剩余位于所述导电通孔内的导电材料用于作为所述导电插塞，剩余位于所述互连沟槽内的导电材料用于作为所述顶部互连层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述导电材料的工艺包括物理气相沉积工艺、电化学镀和化学气相沉积工艺中的一种或多种。
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