CN117012756A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，半导体结构包括：基底；第一互连结构，位于所述基底内；介质叠层，位于所述基底上，所述介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层；第二互连结构，贯穿所述第一互连结构顶部的介质叠层，所述第二互连结构包括通孔互连结构、以及与所述通孔互连结构的顶面相连的互连层，所述互连层至少位于所述第二金属层间介质层和部分厚度的所述第二刻蚀停止层内，所述通孔互连结构贯穿所述互连层底部的剩余厚度的介质叠层，所述通孔互连结构的横向尺寸小于所述互连层的横向尺寸，所述第二互连结构与所述第一互连结构电连接。本发明实施例提高了半导体器件的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十个器件的规模，大规模集成电路的布线更为复杂，两层以上的多层金属互连结构广泛使用。
大马士革结构作为一种互连结构，其可以采用先沟槽再通孔(Trench First ViaLast)、先通孔再沟槽(Via First Trench Last)或沟槽和通孔同步形成(Trench and Viaall in one)的技术制作。
但是，目前半导体器件的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体器件的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；第一互连结构，位于所述基底内；介质叠层，位于所述基底上，所述介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层；第二互连结构，贯穿所述第一互连结构顶部的介质叠层，所述第二互连结构包括通孔互连结构、以及与所述通孔互连结构的顶面相连的互连层，所述互连层至少位于所述第二金属层间介质层和部分厚度的所述第二刻蚀停止层内，所述通孔互连结构贯穿所述互连层底部的剩余厚度的介质叠层，所述通孔互连结构的横向尺寸小于所述互连层的横向尺寸，所述第二互连结构与所述第一互连结构电连接。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有第一互连结构；在所述基底上形成介质叠层，所述介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层；在所述第二金属层间介质层上形成图形化的硬掩膜层，所述硬掩膜层内形成有位于所述第一互连结构上方的第一掩膜开口；在所述第一掩膜开口底部的第二金属层间介质层和第二刻蚀停止层内形成第一初始通孔，所述第一初始通孔贯穿所述第二金属层间介质层和第二刻蚀停止层，且暴露出所述第一金属层间介质层顶面，所述第一初始通孔的横向尺寸小于所述第一掩膜开口的横向尺寸；形成所述第一初始通孔后，以所述硬掩膜层为掩膜，至少去除所述第一掩膜开口底部的第二金属层间介质层、第一金属层间介质层和第一刻蚀停止层，在所述第二金属层间介质层中形成沟槽，在所述第一金属层间介质层和第一刻蚀停止层中形成露出所述第一互连结构的通孔，所述通孔顶部和所述沟槽底部相连通；在所述通孔内形成通孔互连结构，在所述沟槽内形成互连层，所述通孔互连结构和互连层构成第二互连结构，所述第二互连结构与所述第一互连结构电连接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构，介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层，第二互连结构的互连层至少位于所述第二金属层间介质层和部分厚度的所述第二刻蚀停止层，在形成所述第二互连结构的过程中，通常需要图形化介质叠层，以形成用于容纳互连层的沟槽、以及用于容纳通孔互连结构的通孔，其中，在第一金属层间介质层和第一刻蚀停止层中形成露出所述第一互连结构的通孔时，所述第二刻蚀停止层能够在去除第一金属层间介质层的过程中，对第一金属层间介质层的顶面起到保护作用，减小所述第一金属层间介质层的厚度损耗，从而在减小对沟槽深度的影响的同时，有利于使所述通孔贯穿所述第一金属层间介质层，进而增大了形成所述通孔的工艺窗口，相应地，提高了所述第二互连结构与第一互连结构电连接效果，因此提高了所述半导体器件的性能。
本发明实施例提供的半导体结构的形成方法中，介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层，因此，以硬掩膜层为掩膜，至少去除第一掩膜开口底部的第一金属层间介质层和第一刻蚀停止层，在第一金属层间介质层和第一刻蚀停止层中形成露出所述第一互连结构的通孔时，所述第二刻蚀停止层能够在去除第一金属层间介质层的过程中，对第一金属层间介质层的顶面起到保护作用，减小所述第一金属层间介质层的厚度损耗，从而在减小对沟槽深度的影响的同时，使所述通孔能够贯穿所述第一金属层间介质层，进而增大了形成所述通孔的工艺窗口，相应地，提高了所述第二互连结构与第一互连结构电连接效果，因此提高了所述半导体器件的性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6是本发明半导体结构一实施例的结构示意图；
图7是本发明半导体结构另一实施例的结构示意图；
图8至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14至图21是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析半导体结构性能有待提高的原因。图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底(图未示)，所述基底内形成有第一互连结构101；在所述基底上形成刻蚀停止层102和位于所述刻蚀停止层102上的金属层间介质层103；在所述金属层间介质层103上形成图形化的硬掩膜层104，所述硬掩膜层104内形成有第一掩膜开口105。
参考图2，在所述金属层间介质层103和所述硬掩膜层104上形成具有第二掩膜开口106的光刻掩膜层107，所述第二掩膜开口106在所述金属层间介质层103表面的投影位于所述第一掩膜开口105内部。
参考图3，以所述光刻掩膜层107为掩膜，去除所述第二掩膜开口106底部的部分厚度的所述金属层间介质层103，形成所述第一通孔108，所述第一通孔108的横向尺寸小于所述第一掩膜开口105的横向尺寸。
参考图4，去除所述光刻掩膜层107；在去除所述光刻掩膜层107后，以所述硬掩膜层104为掩膜，去除所述第一掩膜开口105底部的所述金属层间介质层103和所述刻蚀停止层102，在所述金属层间介质层103中形成沟槽109，在剩余厚度的所述金属层间介质层103和刻蚀停止层102中形成露出所述互连结构101的通孔110，所述通孔110顶部和所述沟槽109底部相连通。
参考图5，在所述通孔110内形成通孔互连结构111，在所述沟槽109内形成互连层112，所述通孔互连结构111和互连层112构成第二互连结构113，所述第二互连结构113与所述第一互连结构101电连接。
集成电路产品对后段布线的金属阻值有着特殊的要求，例如，对于布线电阻敏感设计的芯片，则希望获得更小的金属电阻，相应的，这要求提高金属层间介质层(IMD)厚度。
但是，当金属层间介质层达到一定厚度时，以所述光刻掩膜层107为掩膜，去除所述第二掩膜开口106底部的部分厚度的所述金属层间介质层103，形成所述第一通孔108时，由于所述金属层间介质层103的厚度较大，受工艺限制(例如，由于光刻掩膜层107的分辨率受到其自身厚度的限制)，导致形成的所述第一通孔108的深度有限，难以增大第一通孔108的深度，从而后续以所述硬掩膜层104为掩膜，去除所述第一掩膜开口105底部的所述金属层间介质层103和所述刻蚀停止层102，以形成所述沟槽109和所述通孔110的过程中，为了确保沟槽109的深度满足工艺需求，容易导致所述通孔110无法贯穿所述刻蚀停止层102，从而导致所述通孔110难以暴露与所述第二互连结构113，进而造成形成的半导体器件良率损失。
为了解决所述技术问题，本发明实施例提供一种半导体结构，介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层，第二互连结构的互连层至少位于所述第二金属层间介质层和部分厚度的所述第二刻蚀停止层，在形成所述第二互连结构的过程中，通常需要图形化介质叠层，以形成用于容纳互连层的沟槽、以及用于容纳通孔互连结构的通孔，其中，在第一金属层间介质层和第一刻蚀停止层中形成露出所述第一互连结构的通孔时，所述第二刻蚀停止层能够在去除第一金属层间介质层的过程中，对第一金属层间介质层的顶面起到保护作用，减小所述第一金属层间介质层的厚度损耗，从而在减小对沟槽深度的影响的同时，有利于使所述通孔能够贯穿所述第一金属层间介质层，进而增大了形成所述通孔的工艺窗口，相应地，提高了所述第二互连结构与第一互连结构电连接效果，因此提高了所述半导体器件的性能。
为了解决所述技术问题，本发明实施例还提供一种半导体结构的形成方法，介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层，因此，以硬掩膜层为掩膜，至少去除第一掩膜开口底部的第一金属层间介质层和第一刻蚀停止层，在第一金属层间介质层和第一刻蚀停止层中形成露出所述第一互连结构的通孔时，所述第二刻蚀停止层能够在去除第一金属层间介质层的过程中，对第一金属层间介质层的顶面起到保护作用，减小所述第一金属层间介质层的厚度损耗，从而在减小对沟槽深度的影响的同时，使所述通孔能够贯穿所述第一金属层间介质层，进而增大了形成所述通孔的工艺窗口，相应地，提高了所述第二互连结构与第一互连结构电连接效果，因此提高了所述半导体器件的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图6，示出了本发明半导体结构一实施例的结构示意图。
如图6所示，本实施例中，所述半导体结构包括：基底(图未示)；第一互连结构401，位于所述基底内；介质叠层414，位于所述基底上，所述介质叠层414包括由下至上依次堆叠的第一刻蚀停止层415、第一金属层间介质层416、第二刻蚀停止层417和第二层间介质418；第二互连结构431，贯穿所述第一互连结构401顶部的介质叠层414，所述第二互连结构431包括通孔互连结构429、以及与所述通孔互连结构429的顶面相连的互连层430，所述互连层430至少位于所述第二金属层间介质层418和部分厚度的所述第二刻蚀停止层417内，所述通孔互连结构429贯穿所述互连层430底部的剩余厚度的介质叠层414，所述通孔互连结构429的横向尺寸E小于所述互连层430的横向尺寸F，所述第二互连结构431与所述第一互连结构401电连接。
所述基底用于为形成半导体结构提供工艺平台。
本实施例中，基底为硅衬底，即所述基底的材料为单晶硅。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述第一互连结构401用于实现所述基底与所述第二互连结构431之间的电连接，从而实现所述基底与外部电路之间的电连接。
本实施例中，所述第一互连结构401的材料为Cu。Cu的电阻率较低，因此有利于减小器件的RC延迟，而且Cu具有优良的抗电迁移能力。在其他实施例中，根据实际工艺需求，所述第一互连结构的材料还可以为Al或W。
所述第一刻蚀停止层415用于在形成通孔的过程中定义停止位置，从而保护所述第一互连结构401。其中，所述通孔互连结构429形成在通孔中。
本实施例中，所述第一刻蚀停止层415的厚度不宜过小，也不宜过大，如果所述第一刻蚀停止层415的厚度过小，则不利于在形成通孔过程中定义停止位置，增大对所述第一互连结构401进行误刻蚀的概率，如果所述第一刻蚀停止层415的厚度过大，则增大形成通孔的工艺时间，进而提高工艺成本，为此，本实施例中，所述第一刻蚀停止层415的厚度为500埃至1000埃。
本实施例中，第一刻蚀停止层415的材料与所述第一互连结构401有较大的刻蚀选择比，从而有利于在形成通孔过程中定义停止位置，防止对所述第一互连结构401进行误刻蚀，保护所述第一互连结构401，本实施例中，第一刻蚀停止层415的材料为氮化硅，在其他实施例中，所述第一刻蚀停止层的材料还可以为氮掺杂的碳化硅。
所述第一金属层间介质层416用于为形成通孔互连结构提供空间位置，且所述第一金属层间介质层416还用于隔离所述第一刻蚀停止层415和所述第二刻蚀停止层417。
本实施例中，所述第一金属层间介质层416的材料与所述第二刻蚀停止层417有较大的刻蚀选择比，从而有利于在形成沟槽(图未示)过程中定义停止位置。
第一金属层间介质层416的材料包括氧化硅、氮化硅、氮氧化硅、低k介质材料(低k介质材料指相对介电常数大于等于2.6、小于等于3.9的介质材料)和超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)中的一种或多种。本实施例中，所述第一金属层间介质层416的材料为氧化硅。
所述第二刻蚀停止层417用于在所述第一金属层间介质层416和第一刻蚀停止层415中形成露出所述第一互连结构的通孔(图未示)时，在去除第一金属层间介质层416的过程中，对第一金属层间介质层416的顶面起到保护作用，减小所述第一金属层间介质层416的厚度损耗，从而在减小对沟槽深度的影响的同时，有利于使所述通孔贯穿所述第一金属层间介质层416，进而增大了形成所述通孔的工艺窗口，相应地，提高了所述第二互连结构431与第一互连结构401电连接效果，因此提高了所述半导体器件的性能。
本实施例中，所述第二刻蚀停止层417的厚度不宜过小，也不宜过大，如果所述第二刻蚀停止层417的厚度过小，则不利于在形成沟槽过程中定义停止位置和保护所述第一金属层间介质层416，如果所述第二刻蚀停止层417的厚度过大，则增大在所述第二刻蚀停止层417中形成所述沟槽的工艺时间，从而提高工艺成本，为此，本实施例中，所述第二刻蚀停止层417的厚度为700埃至1500埃。
本实施例中，第二刻蚀停止层417的材料与所述第二金属层间介质层418和所述第一金属层间介质层416有较大的刻蚀选择比，从而有利于定义形成沟槽的过程中定义停止位置和保护所述第一金属层间介质层416。
本实施例中，第二刻蚀停止层417的材料与所述第一刻蚀停止层415的材料相同，从而有利于提高工艺兼容性，节约工艺成本，本实施例中，第二刻蚀停止层417的材料为氮化硅，在其他实施例中，所述第二刻蚀停止层的材料还可以为氮掺杂的碳化硅。
所述第二金属层间介质层418用于为形成所述互连层430提供空间位置。
第二金属层间介质层418的材料包括氧化硅、氮化硅、氮氧化硅、低k介质材料(低k介质材料指相对介电常数大于等于2.6、小于等于3.9的介质材料)和超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)中的一种或多种。本实施例中，所述第二金属层间介质层418的材料为氧化硅。
本实施例中，第二金属层间介质层418的材料与所述第一金属层间介质层416的材料相同，从而有利于形成沟槽和通孔的过程中可以同步对所述第二金属层间介质层418和所述第一金属层间介质层416进行刻蚀，从而减少工艺步骤，节约工艺成本；且第二金属层间介质层418的材料与所述第一金属层间介质层416的材料相同，有利于提高工艺兼容性，相应地，节约工艺成本。
需要说明的是，在其他实施例中，所述第二金属层间介质层的材料与所述第一金属层间介质层的材料可以不同。
所述第二互连结构431用于与所述第一互连结构401电连接。
本实施例中，所述第二互连结构431的材料为Cu。Cu的电阻率较低，因此有利于减小器件的RC延迟，而且Cu具有优良的抗电迁移能力。在其他实施例中，根据实际工艺需求，所述第二互连结构的材料还可以为Al或W。
所述互连层430用于实现所述通孔互连结构429与外部电路或其他互连结构之间的电连接。
本实施例中，所述互连层430贯穿所述第二金属层间介质层418和第二刻蚀停止层417。也就是说，所述互连层430具有预设厚度，所述第二金属层间介质层418和第二刻蚀停止层417的总厚度等于所述预设厚度。
因此，本实施例中，通过调整所述第二金属层间介质层418和第二刻蚀停止层417的厚度，能够调整互连层430的厚度，从而满足互连层430的性能需求。其中，所述互连层430的厚度越大，越利于减小所述互连层430的电阻。
所述通孔互连结构429用于实现所述第一互连结构401与互连层430之间的电连接。
本实施例中，所述通孔互连结构429和所述互连层430的材料相同，在其他实施例中，所述通孔互连结构和所述互连层的材料可以不同。
本实施例中，所述通孔互连结构429的横向尺寸E小于所述互连层430之的横向尺寸F，从而有利于减小所述通孔互连结构429的横向尺寸E，进而提高所述通孔互连结构429的密度。
本实施例中，所述通孔互连结构429贯穿所述互连层430底部的第一金属层间介质层416和第一刻蚀停止层415，从而在去除第一金属层间介质层416以形成通孔的过程中，所述第二刻蚀停止层417能够对所述第一金属层间介质层416的顶面起到保护作用，减小所述第一金属层间介质层416的厚度损耗，从而在减小对沟槽深度的影响的同时，使所述通孔能够贯穿所述第一金属层间介质层，进而增大了形成所述通孔的工艺窗口，相应地，提高了所述第二互连结430构与第一互连结构401电连接效果，因此提高了所述半导体器件的性能。
需要说明的是，在另一些实施例中，根据实际情况(例如，第二刻蚀停止层的厚度大于第一刻蚀停止层)，所述互连层也可以贯穿第二金属层间介质层和部分厚度的所述第二刻蚀停止层，相应的，所述通孔互连结构贯穿所述互连层底部的剩余厚度的第二刻蚀停止层、第一金属层间介质层和第一刻蚀停止层，也就是说，所述第二金属层间介质层和部分厚度的所述第二刻蚀停止层的厚度之和，等于所述预设厚度。
在其他实施例中，所述互连层还可以贯穿所述第二金属层间介质层、第二刻蚀停止层和部分厚度的所述第一金属层间介质层，相应的，所述通孔互连结构贯穿所述互连层底部的剩余厚度的第一金属层间介质层和第一刻蚀停止层。
图7是本发明半导体结构的另一实施例对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：所述互连层贯穿所述第二金属层间介质层、第二刻蚀停止层和部分厚度的所述第一金属层间介质层，所述通孔互连结构贯穿所述互连层底部的剩余厚度的第一金属层间介质层和第一刻蚀停止层。
以下结合附图，对本发明半导体结构另一实施例进行详细说明。
本实施例中，所述第二刻蚀停止层917厚度小于所述第一刻蚀停止层915厚度。
在形成用于容纳互连层930的沟槽(未标示)以及用于容纳通孔互连结构929的通孔(未标示)的过程中，通常先形成贯穿所述第二金属层间介质层918和第二刻蚀停止层917的第一初始通孔(未标示)，随后在所述第二金属层间介质层918中形成暴露所述第二刻蚀停止层917的顶面的初始沟槽(未标示)，在所述第一金属层间介质层916中形成暴露所述第一刻蚀停止层915的顶面的第二初始通孔(未标示)，接着去除所述初始沟槽暴露出的所述第二刻蚀停止层917，去除所述初始沟槽底部的部分厚度的所述第一金属层间介质层916，在所述第二金属层间介质层918、第二刻蚀停止层917和部分厚度的第一金属层间介质层916中形成沟槽，再去除剩余第二初始通孔底部的所述第一刻蚀停止层915，在剩余厚度的所述第一金属层间介质层916和所述第一刻蚀停止层915中形成通孔，因此，通过使得所述第二刻蚀停止层917厚度小于第一刻蚀停止层915厚度，从而在去除所述初始沟槽底部的部分厚度的所述第一金属层间介质层916的过程中，使得所述第一刻蚀停止层915能够保护所述第一互连结构901，相应的，在满足沟槽的深度要求的同时，降低第一互连结构901受损的概率。
本实施例中，所述互连层930贯穿所述第二金属层间介质层918、第二刻蚀停止层917和部分厚度的所述第一金属层间介质层916，从而形成贯穿第二金属层间介质层918和第二刻蚀停止层917的第一初始通孔的过程中，所需的光刻掩膜层(图未示)的厚度较小，减小光刻掩膜层的厚度有利于提高的分辨率，相应地，有利于减小所述通孔(图未示)的横向尺寸，从而有利于提高了所述通孔互连结构929的密度，对应地，提高了所述半导体器件的性能。
本实施例中，所述互连层930具有预设厚度，所述第二层间介质918层和第二刻蚀停止层的917总厚度占所述互连层930的预设厚度的比例不宜过小，也不宜过大，如果所述总厚度占所述互连层930的预设厚度的比例过小，则形成所述通孔的过程中，容易导致改善所述通孔顶部开口尺寸较大问题的效果不佳；如果总厚度占所述互连层930的预设厚度的比例过大，则形成贯穿第二金属层间介质层918和第二刻蚀停止层917的第一初始通孔所需的光刻掩膜层的厚度较大，从而容易导致减小所述通孔的横向尺寸的效果不佳。为此，所述总厚度占所述互连层930的预设厚度的比例为34.13％至80.96％。
本实施例中，所述通孔互连结构929贯穿所述互连层930底部的剩余厚度的第一金属层间介质层916和第一刻蚀停止层915，从而与所述第一互连结构901电连接。
相应的，本发明还提供一种半导体结构的形成方法。图8至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图8，提供基底(图未示)，所述基底内形成有第一互连结构601。
所述基底用于为形成半导体结构提供工艺平台。
本实施例中，基底为硅衬底，即所述基底的材料为单晶硅。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述第一互连结构601用于实现所述基底与后续形成的第二互连结构之间的电连接，从而实现所述基底与外部电路之间的电连接。
本实施例中，所述第一互连结构601的材料为Cu。Cu的电阻率较低，因此有利于减小器件的RC延迟，而且Cu具有优良的抗电迁移能力。在其他实施例中，根据实际工艺需求，所述第一互连结构的材料还可以为Al或W。所述第一刻蚀停止层615用于在后续形成通孔过程中定义停止位置，从而保护所述第一互连结构601。
继续参考图8，在所述基底上形成介质叠层614，所述介质叠层614包括由下至上依次堆叠的第一刻蚀停止层615、第一金属层间介质层616、第二刻蚀停止层617和第二金属层间介质层618。
所述介质叠层614用于实现后续形成的第二互连结构之间的电隔离。具体地，所述介质叠层614用于形成相连通的沟槽和通孔，以便后续在沟槽中形成互连层，在通孔中形成通孔互连结构。
第一刻蚀停止层615用于在后续形成通孔过程中定义停止位置，防止对所述第一互连结构601进行误刻蚀，保护所述第一互连结构601。
本实施例中，所述第一刻蚀停止层615的厚度不宜过小，也不宜过大，如果所述第一刻蚀停止层615的厚度过小，则不利于在后续形成通孔过程中定义停止位置，增大对所述第一互连结构601进行误刻蚀的概率，如果所述第一刻蚀停止层615的厚度过大，则增大后续在所述第一刻蚀停止层615中形成通孔的工艺时间，进而提高工艺成本，为此，本实施例中，所述第一刻蚀停止层615的厚度为500埃至1000埃。
本实施例中，第一刻蚀停止层615的材料与所述第一互连结构601有较大的刻蚀选择比，从而有利于后续在形成通孔过程中定义停止位置，防止对所述第一互连结构601进行误刻蚀，保护所述第一互连结构601，本实施例中，第一刻蚀停止层615的材料为氮化硅，在其他实施例中，所述第一刻蚀停止层615的材料还可以为氮掺杂的碳化硅。
本实施例中，形成所述第一刻蚀停止层615的工艺为化学气相沉积工艺，在其他实施例中，形成所述第一刻蚀停止层的工艺还可以为炉管工艺。
所述第一金属层间介质层616用于为后续形成通孔提供空间位置，且所述第一金属层间介质层616还用于隔离所述第一刻蚀停止层615和所述第二刻蚀停止层617。
本实施例中，形成所述第一金属层间介质层616的工艺为化学气相沉积工艺，与形成所述第一刻蚀停止层615的工艺相同，从而有利于提高工艺兼容性。在其他实施例中，形成所述第一刻蚀停止层的工艺还可以为炉管工艺。
本实施例中，所述第一金属层间介质层616的材料与所述第二刻蚀停止层617有较大的刻蚀选择比，从而有利于使得第二刻蚀停止层617能够在后续形成沟槽过程中定义停止位置。
第一金属层间介质层616的材料包括氧化硅、氮化硅、氮氧化硅、低k介质材料(低k介质材料指相对介电常数大于等于2.6、小于等于3.9的介质材料)和超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)中的一种或多种。本实施例中，所述第一金属层间介质层616的材料为氧化硅。
所述第二刻蚀停止层617用于在后续去除第一金属层间介质层616以形成通孔的过程中，对第一金属层间介质层616的顶面起到保护作用，减小所述第一金属层间介质层616的厚度损耗，从而在减小对沟槽深度的影响的同时，使所述通孔能够贯穿所述第一金属层间介质层616，进而增大了形成所述通孔的工艺窗口，相应地，提高了所述第二互连结构与第一互连结构601电连接效果，因此提高了所述半导体器件的性能；此外，所述第二刻蚀停止层617还用于后续形成沟槽过程中定义停止位置。
本实施例中，形成所述第二刻蚀停止层617的工艺为化学气相沉积工艺，在其他实施例中，形成所述第二刻蚀停止层的工艺还可以为炉管工艺。
本实施例中，所述第二刻蚀停止层617的厚度不宜过小，也不宜过大，如果所述第二刻蚀停止层617的厚度过小，则不利于后续形成沟槽过程中定义停止位置和保护所述第一金属层间介质层616；如果所述第二刻蚀停止层617的厚度过大，则增大后续在所述第二刻蚀停止层617中形成所述沟槽的工艺时间，进而提高工艺成本，而且，在形成沟槽和通孔的过程中，还容易导致第一互连结构601提早被暴露，从而提高第一互连结构601受损的概率。为此，本实施例中，所述第二刻蚀停止层617的厚度为700埃至1500埃。
需要说明的是，所述第一刻蚀停止层615的厚度与所述第二刻蚀停止层617的厚度相互配合，从而能够根据工艺需求，在确保通孔贯穿第一刻蚀停止层615的同时，控制沟槽的底部位置能够满足工艺要求。例如，在通孔贯穿第一刻蚀停止层615的同时，沟槽能够位于部分厚度的所述第二刻蚀停止层617中，或者，沟槽能够贯穿第二刻蚀停止层617，或者，沟槽能够贯穿第二刻蚀停止层617以及部分厚度的第一金属层间介质层616。
本实施例中，第二刻蚀停止层617的材料与所述第二金属层间介质层618和所述第一金属层间介质层616有较大的刻蚀选择比，从而有利于使得第二刻蚀停止层617能够在后续形成沟槽的过程中定义停止位置、以及在形成通孔的过程中保护所述第一金属层间介质层616。
本实施例中，第二刻蚀停止层617的材料与所述第一刻蚀停止层615的材料相同，从而有利于提高工艺兼容性。本实施例中，第二刻蚀停止层617的材料为氮化硅。在其他实施例中，所述第二刻蚀停止层617的材料还可以为氮掺杂的碳化硅。
所述第二金属层间介质层618用于为后续形成沟槽提供空间位置。
第二金属层间介质层618的材料包括氧化硅、氮化硅、氮氧化硅、低k介质材料(低k介质材料指相对介电常数大于等于2.6、小于等于3.9的介质材料)和超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)中的一种或多种。本实施例中，所述第二金属层间介质层618的材料为氧化硅。
本实施例中，第二金属层间介质层618的材料与所述第一金属层间介质层616的材料相同，从而有利于后续形成沟槽和通孔的过程中可以同步对所述第二金属层间介质层618和所述第一金属层间介质层616进行刻蚀，从而减少工艺步骤，节约工艺成本；且第二金属层间介质层618的材料与所述第一金属层间介质层616的材料相同，有利于提高工艺兼容性。
需要说明的是，在其他实施例中，所述第二金属层间介质层的材料与所述第一金属层间介质层的材料可以不同。
本实施例中，形成所述第二金属层间介质层618的工艺为化学气相沉积工艺，在其他实施例中，形成所述第二金属层间介质层的工艺还可以为炉管工艺。
继续参考图8，在所述第二金属层间介质层618上形成图形化的硬掩膜层619，所述硬掩膜层619内形成有位于所述第一互连结构601上方的第一掩膜开口620。
所述硬掩膜层619用于在后续形成沟槽的过程中起到掩膜作用，所述第一掩膜开口620横向尺寸定义了后续形成的沟槽的横向尺寸。
具体地，形成所述硬掩膜层619和第一掩膜开口620的步骤包括：在所述第二金属层间介质层618上形成硬掩膜层619；在所述硬掩膜层619上形成具有第三掩膜开口(图未示)的第一光刻掩膜层(图未示)；以所述第一光刻掩膜层为掩膜，去除所述第三掩膜开口底部的所述硬掩膜层619，在所述硬掩膜层619中形成第一掩膜开口620。
本实施例中，所述硬掩膜层619的材料与所述第二金属层间介质层618有较高的刻蚀选择比，从而有利于后续形成沟槽的过程中起到掩膜作用，作为一种实施例，所述硬掩膜层619的材料为氮化钛。
本实施例中，采用物理气相沉积(Physical Vapor Deposition，PVD)工艺，形成所述硬掩膜层619。
参考图9和图10，在所述第一掩膜开口620底部的第二金属层间介质层618和第二刻蚀停止层617内形成第一初始通孔621，所述第一初始通孔621贯穿所述第二金属层间介质层618和第二刻蚀停止层617，且暴露出所述第一金属层间介质层616顶面，所述第一初始通孔621的横向尺寸小于所述第一掩膜开口620的横向尺寸。
所述第一初始通孔621用于为后续形成所述通孔提供工艺基础。所述第二刻蚀停止层617暴露出所述第一金属层间介质层616顶面，从而为后续形成通孔提供工艺基础。
所述第一初始通孔621的横向尺寸A小于所述第一掩膜开口620的横向尺寸B，从而有利于减小后续形成的通孔的横向尺寸，进而提高所述通孔的密度，相应地，提高了所述半导体器件的性能。
以下结合附图，对本实施例形成所述第一初始通孔621的具体步骤进行详细说明。
如图9所示，在所述第二金属层间介质层618和硬掩膜层619上形成具有第二掩膜开口625的光刻掩膜层626，所述第二掩膜开口625在所述第二金属层间介质层618顶面上的投影位于所述第一掩膜开口620内部。
需要说明的是，形成第一掩膜开口620时采用了第一光刻掩膜层，因此，形成所述第一初始通孔621时采用的光刻掩膜层626即为第二光刻掩膜层。
所述光刻掩膜层626(也即第二光刻掩膜层)用于作为形成所述第一初始通孔621的掩膜。
具体地，形成所述光刻掩膜层626的步骤包括：在所述第二金属层间介质层618和硬掩膜层619上形成光刻掩膜材料层(图未示)；通过曝光显影的方式图形化所述光刻掩膜材料层，形成具有第二掩膜开口625的光刻掩膜层626。
本实施例中，在所述第二金属层间介质层618和硬掩膜层619上形成具有第二掩膜开口625的光刻掩膜层626的步骤中，所述光刻掩膜层626的厚度不宜过小，也不宜过大，如果所述光刻掩膜层626的厚度过小，则容易导致难以形成所需深度的所述第一初始通孔621，如果所述光刻掩膜层626的厚度过大，则需较大的曝光能量，延长了机台的使用周期、提高了工艺成本。为此，本实施例中，所述光刻掩膜层626的厚度为4000埃至8000埃。
需要说明的是，在后续去除第一初始通孔621底部的第一金属层间介质层616以形成通孔的过程中，所述第二刻蚀停止层617能够对第一金属层间介质层616的顶面起到保护作用，减小所述第一金属层间介质层616的厚度损耗，从而在减小对沟槽深度的影响的同时，使所述通孔能够贯穿第一金属层间介质层616，这增大了形成所述通孔的工艺窗口，因此，即使在所述介质叠层614的厚度较大的情况下，所述第一初始通孔621的深度也无需过大，而所述光刻掩膜层626的厚度与第一初始通孔621的深度相关，相应的，所述光刻掩膜层626的厚度无需过大，从而有利于减小获得具有图案的光刻掩膜层626所需要的曝光能量，对应地，这有利于降低光刻工艺的难度、提高光刻质量。
继续参考图10，以所述光刻掩膜层626为掩膜，去除所述第二掩膜开口625底部的所述第二金属层间介质层618和所述第二刻蚀停止层617，形成所述第一初始通孔621。
具体地，先以所述第二刻蚀停止层617的顶部作为刻蚀停止位置，去除所述第二掩膜开口625底部的所述第二金属层间介质层618，以暴露所述第二刻蚀停止层617的顶面，再继续刻蚀所述第二刻蚀停止层617。通过先以所述第二刻蚀停止层617的顶部作为刻蚀停止位置，再刻蚀第二刻蚀停止层617，从而在确保所述第一初始通孔621能够贯穿第二掩膜开口625底部的第二金属层间介质层618和第二刻蚀停止层617的情况下，降低第一金属层间介质层616受损的概率，相应提高了第一初始通孔621的深度均一性。
本实施例中，通过各向异性的干法刻蚀工艺去除所述第二掩膜开口625底部的所述第二金属层间介质层618和所述第二刻蚀停止层617，所述各向异性的干法刻蚀工艺具有较高的刻蚀剖面控制性，有利于对所述第一初始通孔621的剖面形貌进行精确控制。
继续参考图10，去除所述光刻掩膜层626。
去除所述光刻掩膜层626，从而暴露第一掩膜开口620，进而为后续在第一掩膜开口620底部形成沟槽做准备。
本实施例中，采用灰化工艺形成去除所述光刻掩膜层626。
参考图11和图12，形成所述第一初始通孔621后，以所述硬掩膜层619为掩膜，至少去除所述第一掩膜开口620底部的第二金属层间介质层618、第一金属层间介质层616和第一刻蚀停止层615，在所述第二金属层间介质层618中形成沟槽627，在所述第一金属层间介质层616和第一刻蚀停止层615中形成露出所述第一互连结构601的通孔，所述通孔顶部和所述沟槽627底部相连通。
所述沟槽627用于为后续形成互连层提供空间位置，所述通孔628用于为后续形成通孔互连结构提供空间位置。
以下结合附图，对本实施例形成所述沟槽627和通孔628的具体步骤进行详细说明。
如图11所示，形成所述沟槽和通孔的步骤包括：去除所述第一掩膜开口620底部的第二金属层间介质层618和第一金属层间介质层616，以暴露所述第一刻蚀停止层615和第二刻蚀停止层617的顶面。
通过先暴露所述第一刻蚀停止层615和第二刻蚀停止层617的顶面，从而在确保完全去除所述第一掩膜开口620底部的第二金属层间介质层618和第一金属层间介质层616的同时，降低所述第一互连结构601受损的概率。
而且，暴露所述第二刻蚀停止层617的顶面，所述第二刻蚀停止层617保护了所述第一金属层间介质层616的顶部，从而有利于降低因对所述第一金属层间介质层616的顶部造成误刻蚀的概率，而造成通孔628的顶部开口尺寸较大的概率，进而有利于改善所述通孔628形貌，还有利于改善了RC延迟问题、提升可靠性，相应地，提高了半导体器件的性能。同时，所述第二刻蚀停止层617保护了所述第一金属层间介质层616的顶部，还有利于减小所述第一金属层间介质层616的厚度损耗，从而在减小对沟槽深度的影响的同时，使通孔能够贯穿所述第一金属层间介质层616，进而增大了形成所述通孔的工艺窗口。
如图12所示，去除所述第一掩膜开口620底部的第二金属层间介质层618和第一金属层间介质层616后，去除被暴露的所述第一刻蚀停止层615，露出所述第一互连结构601。
去除被暴露的所述第一刻蚀停止层615，露出所述第一互连结构601，从而有利于后续形成的第二互连结构与所述第一互连结构601电连接。
本实施例中，在去除所述第一掩膜开口620底部的第一刻蚀停止层615的同时，还去除全部厚度的所述第二刻蚀停止层617。
本实施例中，所述第一刻蚀停止层615的材料与所述第二刻蚀停止层617的材料相同，从而在去除所述第一掩膜开口620底部的第一刻蚀停止层615的同时，还去全部厚度的所述第二刻蚀停止层617。
需要说明的是，在另一些实施例中，根据实际情况(例如，第二刻蚀停止层的厚度大于第一刻蚀停止层)，所述沟槽也可以贯穿第二金属层间介质层和部分厚度的所述第二刻蚀停止层，相应的，所述通孔贯穿所述沟槽底部的剩余厚度的第二刻蚀停止层、第一金属层间介质层和第一刻蚀停止层，也就是说，所述第二金属层间介质层和部分厚度的所述第二刻蚀停止层的厚度之和，等于所述预设厚度。
在其他实施例中，所述沟槽还可以贯穿所述第二金属层间介质层、第二刻蚀停止层和部分厚度的所述第一金属层间介质层，相应的，所述通孔贯穿所述沟槽底部的剩余厚度的第一金属层间介质层和第一刻蚀停止层。
需要说明的是，本实施例中，所述沟槽具有预设深度，去除部分厚度或全部厚度的所述第二刻蚀停止层617，所述沟槽627不仅形成于所述第二金属层间介质层618中，还形成于部分厚度或全部厚度的所述第二刻蚀停止层617中，从而能够通过调整所述第二刻蚀停止层617、所述第二金属层间介质层618和所述第一刻蚀停止层615的厚度调整所述沟槽627的深度，使所述沟槽627的深度为预设深度；且所述沟槽627的深度越深，后续形成于所述沟槽627内的互连层的厚度越大，从而有利于降低所述半导体器件的电阻。
参考图13，在所述通孔628内形成通孔互连结构629，在所述沟槽627内形成互连层630，所述通孔互连结构629和互连层630构成第二互连结构631，所述第二互连结构631与所述第一互连结构601电连接。
所述通孔互连结构629用于实现所述第一互连结构601与互连层630之间的电连接。
所述互连层630用于实现所述通孔互连结构629与外部电路或其他互连结构之间的电连接。
本实施中，在同一步骤中形成所述通孔互连结构629和所述互连层630，在其他实施例中，可以分两步形成所述通孔互连结构和所述互连层。
本实施例中，所述第二互连结构631的材料为Cu。Cu的电阻率较低，因此有利于减小器件的RC延迟，而且Cu具有优良的抗电迁移能力。在其他实施例中，根据实际工艺需求，所述第二互连结构的材料还可以为Al或W。
具体地，在所述通孔628内形成通孔互连结构629，在所述沟槽627内形成互连层630的步骤包括：在所述通孔628和沟槽627内形成导电材料层，所述导电材料层还覆盖所述硬掩膜层619顶部；对所述导电材料层进行平坦化处理，去除位于所述第二金属层间介质层618顶部的导电材料层，保留位于所述通孔628内的剩余导电材料层作为通孔互连结构629，保留位于所述沟槽627内的剩余导电材料层作为互连层630。
需要说明的是，对所述导电材料层进行平坦化处理的过程中，还去除所述硬掩膜层619。
还需要说明的是，对所述导电材料层进行平坦化处理的过程中，还可以根据所述互连层630的厚度需求，去除部分厚度的第二金属层间介质层618。
本实施例中，所述平坦化处理采用的工艺为化学机械研磨工艺，从而实现全局的平坦化，进而有利于为后续的工艺提供平坦光滑的表面。
图14至图21是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：所述沟槽贯穿所述第二金属层间介质层、第二刻蚀停止层和部分厚度的所述第一金属层间介质层，所述通孔贯穿所述互连层底部的剩余厚度的第一金属层间介质层和第一刻蚀停止层。
以下结合附图，对本发明半导体结构的形成方法另一实施例中的具体步骤进行详细说明。
如图14所示，提供基底，所述基底内形成有第一互连结构801；在所述基底上形成介质叠层814，所述介质叠层814包括由下至上依次堆叠的第一刻蚀停止层815、第一金属层间介质层816、第二刻蚀停止层817和第二金属层间介质层818；在所述第二金属层间介质层818上形成图形化的硬掩膜层819，所述硬掩膜层819内形成有第一掩膜开口820。
本实施例中，在所述基底上形成介质叠层814的步骤中，所述第二刻蚀停止层817厚度小于所述第一刻蚀停止层815厚度，从而在后续去除所述初始沟槽底部的部分厚度的所述第一金属层间介质层816的过程中，使得所述第一刻蚀停止层815能够保护所述第一互连结构801，相应的，在满足沟槽的深度要求的同时，降低第一互连结构801受损的概率。
本实施例中，沟槽具有预设深度；在所述基底上形成介质叠层的步骤中，所述第二金属层间介质层818和第二刻蚀停止层817的总厚度小于所述预设深度，则后续形成于所述第二金属层间介质层818和第二刻蚀停止层817内的第一初始通孔的深度较小，从而减小了后续形成所述第一初始通孔所需的光刻掩膜层的厚度，相应地，有利于减小所述第二掩膜开口和所述通孔的横向尺寸，从而有利于提高所述通孔的密度，对应地，提高了所述半导体器件的性能。
本实施例中，所述第二金属层间介质层818和第二刻蚀停止层817的总厚度占所述沟槽的预设深度的比例不宜过小，也不宜过大。如果所述总厚度占所述沟槽的预设深度的比例过小，则后续去除所述第二刻蚀停止层817后，形成所述通孔的过程中，容易导致改善所述通孔顶部开口尺寸较大问题的效果不佳；如果所述总厚度占所述沟槽的预设深度的比例过大，则形成贯穿第二金属层间介质层918和第二刻蚀停止层917的第一初始通孔所需的光刻掩膜层的厚度较大，从而导致减小所述第二掩膜开口的横向尺寸的效果不佳。为此，所述总厚度占所述沟槽的预设深度的比例为34.13％至80.96％。
参考图15和图16，在所述第一掩膜开口820底部的第二金属层间介质层818和第二刻蚀停止层817内形成第一初始通孔821，所述第一初始通孔821贯穿所述第二金属层间介质层818和第二刻蚀停止层817，且暴露出所述第一金属层间介质层816顶面，所述第一初始通孔821的横向尺寸C小于所述第一掩膜开口820的横向尺寸D。
以下结合附图，对本实施例形成所述第一初始通孔821的具体步骤进行详细说明。
如图15所示，在所述第二金属层间介质层818和硬掩膜层819上形成具有第二掩膜开口825的光刻掩膜层826，所述第二掩膜开口825在所述第二金属层间介质层818顶面上的投影位于所述第一掩膜开口820内部。
继续参考图15，以所述光刻掩膜层826为掩膜，去除所述第二掩膜开口825底部的所述第二金属层间介质层818，以暴露所述第二刻蚀停止层817的顶面。
如图16所示，以所述光刻掩膜层826为掩膜，去除所述第二掩膜开口825底部的所述第二金属层间介质层818和所述第二刻蚀停止层817，形成所述第一初始通孔821。
继续参考图16，去除所述光刻掩膜层826。
对所述第一初始通孔821的描述，可参考前述实施例中的相关描述，在此不再赘述。
参考图17至图20，形成所述第一初始通孔821后，以所述硬掩膜层819为掩膜，至少去除所述第一掩膜开口820底部的第二金属层间介质层818、第一金属层间介质层816和第一刻蚀停止层815，在所述第二金属层间介质层818中形成沟槽827，在所述第一金属层间介质层816和第一刻蚀停止层815中形成露出所述第一互连结构801的通孔828，所述通孔828顶部和所述沟槽827底部相连通。
以下结合附图，对本实施例形成所述沟槽827和通孔828的具体步骤进行详细说明。
如图17所示，去除所述第一掩膜开口820底部的第二金属层间介质层818和第一金属层间介质层816，在所述第二金属层间介质层818中形成暴露所述第二刻蚀停止层817的顶面的初始沟槽833，在所述第一金属层间介质层816中形成暴露所述第一刻蚀停止层815的顶面的第二初始通孔834。
所述初始沟槽833用于为后续形成所述沟槽提供工艺基础。
所述第二初始通孔834用于为后续形成所述通孔提供工艺基础。
如图18所示，去除所述初始沟槽833暴露出的所述第二刻蚀停止层817。
去除所述初始沟槽833暴露出的所述第二刻蚀停止层817，以便暴露第一掩膜开口820底部的第二金属层间介质层818，从而为后续形成达到预设深度的沟槽827提供工艺基础。
本实施例中，由于所述第二刻蚀停止层817的材料与所述第一刻蚀停止层815的材料相同，从而在去除所述第二刻蚀停止层817的同时，会去除部分深度的所述第一刻蚀停止层815，但仍有部分厚度的第一刻蚀停止层815被保留，从而保护了所述第一互连结构801。
如图19所示，去除所述初始沟槽833暴露出的所述第二刻蚀停止层817后，去除所述初始沟槽833底部的部分厚度的所述第一金属层间介质层816，在所述第二金属层间介质层818、所述第二刻蚀停止层817和部分厚度的所述第一金属层间介质层816中形成沟槽827。
去除所述初始沟槽833底部的部分厚度的所述第一金属层间介质层816，从而有利于所述沟槽827的深度达到所述预设深度。
本实施例中，去除所述初始沟槽833暴露出的所述第二刻蚀停止层817后，去除所述初始沟槽833底部的部分厚度的所述第一金属层间介质层816，使去除所述第一金属层间介质层816的厚度与所述第二金属层间介质层818和第二刻蚀停止层817的总厚度之和等于所述预设深度，从而能够提供调整去除所述第一金属层间介质层816的厚度与所述第二金属层间介质层818和第二刻蚀停止层817的总厚度调整所述沟槽827的深度，所述沟槽827的深度越深，后续形成于所述沟槽827内的互连层的厚度越大，从而有利于降低所述半导体器件的电阻。
如图20所示，形成沟槽827后，去除剩余第二初始通孔834底部的所述第一刻蚀停止层815，在剩余厚度的所述第一金属层间介质层816和所述第一刻蚀停止层815中形成通孔828，从而暴露第一互连结构801。
参考图21，在所述通孔828内形成通孔互连结构829，在所述沟槽827内形成互连层830，所述通孔互连结构829和互连层830构成第二互连结构831，所述第二互连结构831与所述第一互连结构801电连接。
具体地，形成所述通孔互连结构829和互连层830的步骤包括：在所述通孔828和沟槽827内形成导电材料层，所述导电材料层还覆盖所述硬掩膜层819顶部；对所述导电材料层进行平坦化处理，去除位于所述第二金属层间介质层818顶部的导电材料层，保留位于所述通孔828内的剩余导电材料层作为通孔互连结构829，保留位于所述沟槽827内的剩余导电材料层作为互连层830。
需要说明的是，对所述导电材料层进行平坦化处理的过程中，还去除所述硬掩膜层819。
对本实施例所述形成方法的具体描述，可参考前述实施例中的相关描述，在此不再赘述。
然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底；
第一互连结构，位于所述基底内；
介质叠层，位于所述基底上，所述介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层；
第二互连结构，贯穿所述第一互连结构顶部的介质叠层，所述第二互连结构包括通孔互连结构、以及与所述通孔互连结构的顶面相连的互连层，所述互连层至少位于所述第二金属层间介质层和部分厚度的所述第二刻蚀停止层内，所述通孔互连结构贯穿所述互连层底部的剩余厚度的介质叠层，所述通孔互连结构的横向尺寸小于所述互连层的横向尺寸，所述第二互连结构与所述第一互连结构电连接。
2.如权利要求1所述的半导体结构，其特征在于，所述互连层贯穿所述第二金属层间介质层和部分厚度的所述第二刻蚀停止层，所述通孔互连结构贯穿所述互连层底部的剩余厚度的第二刻蚀停止层、第一金属层间介质层和第一刻蚀停止层；
或者，所述互连层贯穿所述第二金属层间介质层和第二刻蚀停止层，所述通孔互连结构贯穿所述互连层底部的第一金属层间介质层和第一刻蚀停止层内；
或者，所述互连层贯穿所述第二金属层间介质层、第二刻蚀停止层和部分厚度的所述第一金属层间介质层，所述通孔互连结构贯穿所述互连层底部的剩余厚度的第一金属层间介质层和第一刻蚀停止层。
3.如权利要求1所述的半导体结构，其特征在于，所述互连层贯穿所述第二金属层间介质层、第二刻蚀停止层和部分厚度的所述第一金属层间介质层，所述互连层具有预设厚度，所述第二金属层间介质层和第二刻蚀停止层的总厚度占所述互连层的预设厚度的比例为34.13％至80.96％。
4.如权利要求1所述的半导体结构，其特征在于，所述互连层贯穿所述第二金属层间介质层、第二刻蚀停止层和部分厚度的所述第一金属层间介质层；所述第二刻蚀停止层厚度小于所述第一刻蚀停止层厚度。
5.如权利要求1所述的半导体结构，其特征在于，所述第二刻蚀停止层的材料与所述第一刻蚀停止层的材料相同。
6.如权利要求1所述的半导体结构，其特征在于，所述第二金属层间介质层与所述第一金属层间介质层的材料相同。
7.如权利要求1所述的半导体结构，其特征在于，所述第二刻蚀停止层的厚度为700埃至1500埃。
8.如权利要求1所述的半导体结构，其特征在于，所述第一刻蚀停止层的厚度为500埃至1000埃。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有第一互连结构；
在所述基底上形成介质叠层，所述介质叠层包括由下至上依次堆叠的第一刻蚀停止层、第一金属层间介质层、第二刻蚀停止层和第二金属层间介质层；在所述第二金属层间介质层上形成图形化的硬掩膜层，所述硬掩膜层内形成有位于所述第一互连结构上方的第一掩膜开口；
在所述第一掩膜开口底部的第二金属层间介质层和第二刻蚀停止层内形成第一初始通孔，所述第一初始通孔贯穿所述第二金属层间介质层和第二刻蚀停止层，且暴露出所述第一金属层间介质层顶面，所述第一初始通孔的横向尺寸小于所述第一掩膜开口的横向尺寸；
形成所述第一初始通孔后，以所述硬掩膜层为掩膜，至少去除所述第一掩膜开口底部的第二金属层间介质层、第一金属层间介质层和第一刻蚀停止层，在所述第二金属层间介质层中形成沟槽，在所述第一金属层间介质层和第一刻蚀停止层中形成露出所述第一互连结构的通孔，所述通孔顶部和所述沟槽底部相连通；
在所述通孔内形成通孔互连结构，在所述沟槽内形成互连层，所述通孔互连结构和互连层构成第二互连结构，所述第二互连结构与所述第一互连结构电连接。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述沟槽和通孔的步骤包括：去除所述第一掩膜开口底部的第二金属层间介质层和第一金属层间介质层，以暴露所述第一刻蚀停止层和第二刻蚀停止层的顶面；
去除所述第一掩膜开口底部的第二金属层间介质层和第一金属层间介质层后，去除被暴露的所述第一刻蚀停止层，露出所述第一互连结构。
11.如权利要求9或10所述的半导体结构的形成方法，其特征在于，在去除所述第一掩膜开口底部的第一刻蚀停止层的同时，还去除部分厚度或全部厚度的所述第二刻蚀停止层。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述沟槽和通孔的步骤包括：
去除所述第一掩膜开口底部的第二金属层间介质层和第一金属层间介质层，在所述第二金属层间介质层中形成暴露所述第二刻蚀停止层的顶面的初始沟槽，在所述第一金属层间介质层中形成暴露所述第一刻蚀停止层的顶面的第二初始通孔；
去除所述初始沟槽暴露出的所述第二刻蚀停止层；
去除所述初始沟槽暴露出的所述第二刻蚀停止层后，去除所述初始沟槽底部的部分厚度的所述第一金属层间介质层，在所述第二金属层间介质层、所述第二刻蚀停止层和部分厚度的所述第一金属层间介质层中形成沟槽；
形成沟槽后，去除剩余第二初始通孔底部的所述第一刻蚀停止层，在剩余厚度的所述第一金属层间介质层和所述第一刻蚀停止层中形成通孔。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述沟槽具有预设深度；
在所述基底上形成介质叠层的步骤中，所述第二金属层间介质层和第二刻蚀停止层的总厚度小于所述预设深度；
去除所述初始沟槽暴露出的所述第二刻蚀停止层后，去除所述初始沟槽底部的部分厚度的所述第一金属层间介质层，使去除所述第一金属层间介质层的厚度与所述第二金属层间介质层和第二刻蚀停止层的总厚度之和等于所述预设深度。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述基底上形成介质叠层的步骤中，所述第二刻蚀停止层厚度小于所述第一刻蚀停止层厚度。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二金属层间介质层和第二刻蚀停止层的总厚度占所述沟槽的预设深度的比例为34.13％至80.96％。
16.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一掩膜开口底部的第二金属层间介质层和第二刻蚀停止层内形成第一初始通孔的步骤包括：在所述第二金属层间介质层和硬掩膜层上形成具有第二掩膜开口的光刻掩膜层，所述第二掩膜开口在所述第二金属层间介质层顶面上的投影位于所述第一掩膜开口内部；
以所述光刻掩膜层为掩膜，去除所述第二掩膜开口底部的所述第二金属层间介质层和所述第二刻蚀停止层，形成所述第一初始通孔；
去除所述光刻掩膜层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，在所述第二金属层间介质层和硬掩膜层上形成具有第二掩膜开口的光刻掩膜层的步骤中，所述光刻掩膜层的厚度为4000埃至8000埃。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第二刻蚀停止层的工艺包括化学气相沉积工艺。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二刻蚀停止层的厚度为700埃至1500埃。
20.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一刻蚀停止层的厚度为500埃至1000埃。
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