KR102292360B1 - 반도체 디바이스의 상호접속 구조체 내의 기능 콤포넌트 및 그 형성 방법 - Google Patents

반도체 디바이스의 상호접속 구조체 내의 기능 콤포넌트 및 그 형성 방법 Download PDF

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Abstract

반도체 디바이스는 기판을 포함한다. 기판 위에 제1 유전체 층이 있다. 제1 유전체 층 내에 제1 상호접속부가 있다. 제1 유전체 층 및 제1 상호접속부 위에 제2 유전체 층이 있다. 제1 유전체 층, 제2 유전체 층, 및 기판을 통해 도전성 비아가 연장된다. 도전성 비아의 최상부 표면은 제2 유전체 층의 최상부 표면과 수평을 이룬다. 제2 유전체 층 및 도전성 비아 위에 제3 유전체 층이 있다. 제3 유전체 층 위에 제4 유전체 층이 있다. 제4 유전체 층 내에 제2 상호접속부가 있다. 제2 상호접속부는 제3 유전체 층 및 제2 유전체 층을 통해 연장되고 제1 상호접속부와 물리적으로 접촉한다.

Description

반도체 디바이스의 상호접속 구조체 내의 기능 콤포넌트 및 그 형성 방법{FUNCTIONAL COMPONENT WITHIN INTERCONNECT STRUCTURE OF SEMICONDUCTOR DEVICE AND METHOD OF FORMING SAME}
[우선권 주장 및 상호 참조]
본 출원은 참조에 의해 여기에 포함된 미국 가출원 No.62/773,329(2018년 11월 30일 출원)에 대한 이익을 주장한다.
반도체 디바이스는 예컨대 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비 등의 다양한 전자 애플리케이션에서 사용된다. 통상적으로, 반도체 기판 상에 절연 또는 유전체층, 도전층, 및 반도체층의 물질을 순차적으로 성막함으로써, 그리고 회로 콤포넌트 및 엘리먼트를 그 위에 형성하기 위해 리소그래피 및 에칭 프로세스를 사용하여 다양한 물질층을 패턴화함으로써 반도체 디바이스가 제조된다.
반도체 산업은 더 많은 콤포넌트들이 소정 면적에 집적될 수 있도록 하는 최소 피쳐 사이즈(feature size)에 있어서의 연속적인 감소에 의해 다양한 전자 콤포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도를 계속해서 향상시키고 있다. 그러나, 최소 피쳐 사이즈가 감소됨에 따라, 사용되는 각 프로세스에서 추가적인 문제점이 발생하고, 이 추가적인 문제점이 해결되어야 한다
반도체 디바이스는 기판을 포함한다. 기판 위에 제1 유전체 층이 있다. 제1 유전체 층 내에 제1 상호접속부가 있다. 제1 유전체 층 및 제1 상호접속부 위에 제2 유전체 층이 있다. 제1 유전체 층, 제2 유전체 층, 및 기판을 통해 도전성 비아가 연장된다. 도전성 비아의 최상부 표면은 제2 유전체 층의 최상부 표면과 수평을 이룬다. 제2 유전체 층 및 도전성 비아 위에 제3 유전체 층이 있다. 제3 유전체 층 위에 제4 유전체 층이 있다. 제4 유전체 층 내에 제2 상호접속부가 있다. 제2 상호접속부는 제3 유전체 층 및 제2 유전체 층을 통해 연장되고 제1 상호접속부와 물리적으로 접촉한다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 8은, 일부 실시형태들에 따른 반도체 디바이스의 제조의 다수의 중간 스테이지의 단면도를 도시한다.
도 9a 및 도 9b는 일부 실시형태에 따른 반도체 디바이스의 단면도를 도시한다.
도 10 내지 도 16은, 일부 실시형태들에 따른 반도체 디바이스의 제조의 다수의 중간 스테이지의 단면도를 도시한다.
도 17은 일부 실시형태에 따른 반도체 디바이스의 단면도를 도시한다.
도 18은 일부 실시형태들에 따른 반도체 디바이스의 형성 방법을 도시하는 플로우 다이어그램이다.
도 19는 일부 실시형태들에 따른 반도체 디바이스의 형성 방법을 도시하는 플로우 다이어그램이다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
특정 콘텍스트, 즉 반도체 디바이스의 상호접속 구조체 내의 기능 콤포넌트 및 이를 형성하는 방법과 관련하여 실시형태들이 설명될 것이다. 기능 콤포넌트는 TSV(through substrate via) 구조체 또는 커패시터가 될 수 있다. 여기에서 논의되는 다수의 실시형태는 반도체 디바이스의 기능 콤포넌트를 형성하기 위한 프로세스 단계를 상호접속 구조체를 형성하기 위한 프로세스 단계와 통합하는 것을 가능하게 한다. 여기에서 논의되는 다수의 실시형태는 또한, 기능 콤포넌트에 대하여 평탄화 프로세스를 수행하는 동안, 상호접속 구조체의 도전성 피쳐의 디싱(dishing) 또는 부식(erosion)을 회피할 수 있게 한다.
도 1 내지 도 8은, 일부 실시형태들에 따른 반도체 디바이스(100)의 제조의 다수의 중간 스테이지의 단면도를 도시한다. 도 1을 참조하면, 반도체 디바이스(100)의 일부가 도시되어 있다. 반도체 디바이스(100)는 집적 회로 제조 프로세스의 중간 구조체일 수 있다. 일부 실시형태에서, 반도체 디바이스(100)는 기판(101)을 포함할 수 있다. 기판(101)은 벌크 실리콘, 예를 들어, 도핑된 또는 도핑되지 않은, 또는 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성층(active layer)을 포함할 수 있다. 일반적으로 SOI 기판은 절연 층 상에 형성되는 실리콘 등의 반도체 물질의 층을 포함한다. 절연 층은 예컨대 BOX(buried oxide) 층 또는 실리콘 산화물 층이 될 수 있다. 절연 층은 실리콘 기판 또는 유리 기판 등의 기판 상에 제공된다. 대안으로서, 기판(101)은, 게르마늄 등의 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, and/or GaInAsP를 포함하는 합금 반도체; 또는 그것들의 조합을 포함할 수 있다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다.
일부 실시형태에서, 하나 이상의 능동 및/또는 수동 디바이스(103)(도 1에서 단일 트랜지스터로서 도시됨)가 기판(101) 상에 형성된다. 하나 이상의 능동 및/또는 수동 디바이스(103)는 트랜지스터, 커패시터, 저항기, 다이오드, 포토-다이오드, 퓨즈 등을 포함할 수 있다. 하나 이상의 능동 및 수동 디바이스(103)는 임의의 허용 가능한 방법을 사용하여 형성될 수 있다. 상기 실시예들은 예시만을 목적으로 제공되며 임의의 방식으로 본 개시를 한정하는 것을 의미하지 않는다는 것을 당해 기술분야의 통상의 기술자들은 인식할 것이다. 소정 애플리케이션을 위해 적절한 것으로 다른 회로가 사용될 수도 있다.
일부 실시형태에서, 상호접속 구조체(105)는 하나 이상의 능동 및/또는 수동 디바이스(103) 및 기판(101) 위에 형성된다. 반도체 디바이스(100) 내에 기능 전기 회로를 형성하기 위해 상호접속 구조체(105)는 하나 이상의 능동 및/또는 수동 디바이스(103)를 전기적으로 상호접속한다. 상호접속 구조체(105)는 하나 이상의 금속화 층(1090 내지 109M)을 포함할 수 있고, M+1은 하나 이상의 금속화 층들(1090 내지 109M)의 수이다. 일부 실시형태에서, M의 값은 반도체 디바이스(100)의 설계 사양에 따라 변동될 수 있다. 일부 실시형태에서, 금속화 층(109M)은 상호접속 구조체(105)의 중간 금속화 층이 될 수 있다. 이러한 실시형태에서, 추가 금속화 층이 금속화 층(109M) 위에 형성된다. 다른 실시형태에서, 금속화 층(109M)은 상호접속 구조체(105)의 최종 금속화 층이 될 수 있다. 일부 실시형태에서, M은 1과 동일하다. 다른 실시형태에서, M은 1보다 크다.
일부 실시형태에서, 하나 이상의 금속화 층(1090 내지 109M)은 각각 하나 이상의 유전체 층(1110 내지 111M)을 포함한다. 유전체 층(1110)은 층간 유전체(inter-layer dielectric; ILD) 층이고, 유전체 층(1111 내지 111M)은 금속간 유전체(inter-metal dielectric; IMD) 층이다. ILD 층 및 IMD 층은 k 값, 예를 들어 이러한 도전성 피쳐들 사이에 배치된 약 4.0 미만 또는 심지어 2.0을 갖는 로우 k 유전체 물질을 포함할 수 있다. 일부 실시형태에서, ILD 층 및 IMD 층은, 예를 들어 스핀 온 코팅, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자 층 증착(ALD), 이들의 조합 등의 임의의 적합한 방법에 의해 형성되는, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(FSG), SiOxCy, 스핀-온-글라스, 스핀-온-폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 복합물, 이들의 조합 등으로 만들어질 수 있다.
일부 실시형태에서, 에치 스탑 층(etch stop layers; ESL)(1171 내지 117M)은 유전체 층(1110 내지 111M) 중 인접한 층들 사이에 형성된다. ESL(1171 내지 117M)을 위한 물질은, ESL(1171 내지 117M)의 에칭률이 유전체 층(1110 내지 111M) 중 하나에 대응하는 에칭률보다 작게 되도록 선택된다. 일부 실시형태에서, ESL(1171 내지 117M)보다 빠르게 유전체 층(1110 내지 111M)을 에칭하는 에칭 프로세스는 CxFy 기반 가스 등을 포함하는 에천트(etchant)를 사용하여 수행되는 건식 에칭 프로세스이다. 일부 실시형태에서, ESL(117K)의 에칭률은 유전체 층(111K)의 에칭률보다 작다(K=1, ..., M). 일부 실시형태에서, ESL(1171 내지 117M) 각각은 유전체 물질의 하나 이상의 층을 포함할 수 있다. 적합한 유전체 물질은, 산화물(실리콘 산화물, 알루미늄 산화물 등), 질화물(SiN 등), 산질화물(SiON 등), 산탄화물(SiOC 등), 탄질화물(SiCN 등), 탄화물(SiC 등), 이들의 조합 등을 포함할 수 있고, 스핀 온 코팅, CVD, PECVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다.
일부 실시형태에서, 금속화 층(1090)은 유전체 층(1110) 내의 도전성 플러그(1150)을 더 포함하고, 금속화 층(1091 내지 109M)은 각각 유전체 층(1111 내지 111M) 내에 도전성 라인(1131 내지 113M) 및 도전성 비아(1151 내지 115M) 등의 하나 이상의 도전성 상호접속부를 더 포함한다. 도전성 플러그(1150)는 하나 이상의 능동 및/또는 수동 디바이스(103)를 도전성 라인(1131 내지 113M) 및 도전성 비아(1151 내지 115M)에 전기적으로 커플링한다. 일부 실시형태에서, 도전성 라인(1131 내지 113M)은 약 0.05 μm 내지 약 12 μm의 폭을 가질 수 있다.
일부 실시형태에서, 도전성 플러그(1150), 도전성 라인(1131 내지 113M), 및 도전성 비아(1151 내지 115M)는 다마신 방법, 듀얼 다마신 방법 등의 임의의 적합한 방법을 사용하여 형성될 수 있다. 일부 실시형태에서, 도전성 플러그(1150), 도전성 라인(1131 내지 113M), 및 도전성 비아(1151 내지 115M)를 형성하는 단계는, 각각의 유전체 층(1110 내지 111M) 내에 개구부를 형성하는 단계, 개구부 내에 하나 이상의 장벽/접착 층(119)(도전성 플러그(1150) 내에 명확히 도시되지 않음)을 성막하는 단계, 하나 이상의 장벽/접착 층(119) 위에 시드 층(121)(도전성 플러그(1150) 내에 명확히 도시되지 않음)을 성막하는 단계, 및 도전성 물질(123)(도전성 플러그(1150) 내에 명확히 도시되지 않음)로 개구부를 충전하는 단계를 포함한다. 이어서, 하나 이상의 장벽/접착 층(119), 시드 층(121), 및 개구부 위에 충전된 도전성 물질(123)의 초과 물질을 제거하기 위해 CMP(chemical mechanical polishing)가 수행된다. 일부 실시형태에서, 도전성 플러그(1150)의 최상부 표면은 유전체 층(1110)의 최상부 표면과 수평을 이룬다. 일부 실시형태에서, 도전성 라인(1131 내지 113M)의 최상부 표면은 유전체 층(1111 내지 111M)의 최상부 표면과 수평을 이룬다.
일부 실시형태에서, 하나 이상의 장벽/접착 층(119)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시형태에서, 하나 이상의 장벽/접착 층(119)은 약 100 Å 내지 약 300 Å의 두께를 가질 수 있다. 하나 이상의 장벽/접착 층(119)은 각각의 유전체 층(1110 내지 111M)을 확산 및 금속성 중독으로부터 보호한다. 시드 층(121)은 구리, 티타늄, 니켈, 금, 망간, 이들의 조합 등을 포함할 수 있고, ALD, CVD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다. 일부 실시형태에서, 시드 층(121)은 약 1000 Å 내지 약 3000 Å의 두께를 가질 수 있다. 도전성 물질(123)은 구리, 알루미늄, 텅스텐, 이들의 조합, 이들의 합금 등을 포함할 수 있고, 예를 들어, 도금 또는 다른 적합한 방법을 사용하여 형성될 수 있다.
도 1을 더 참조하면, 유전체 층(125)은 유전체 층(111M) 및 도전성 라인(113M) 위에 형성된다. 상세히 후술하는 바와 같이, 상호접속 구조체(105) 및 기판(101) 내에 TSV(through substrate via) 구조체(501)(예를 들어, 도 5 참조)를 형성하는 동안, 유전체 층(125)은 CMP 스탑 층(stop layer)으로서 기능한다. 또한, 상세히 후술하는 바와 같이, 유전체 층(125)은 또한, 도전성 라인(113M) 위에 도전성 비아(115M+1)(예를 들어, 도 6 참조)를 형상하는 동안, ESL로서 기능한다. 따라서, 유전체 층(125)은 CMP 스탑 층 또는 ESL로 지칭될 수도 있다. 일부 실시형태에서, 유전체 층(125)은 ESL(1171 내지 117M)과 유사한 물질 및 방법을 사용하여 형성될 수 있고, 설명은 여기에서 반복되지 않는다. 일부 실시형태에서, 형성되는 유전체 층(125)은 약 200Å내지 약 500 Å, 예를 들어 300 Å의 두께를 갖는다. 유전체 층(125)에 대한 이러한 두께 범위는 유전체 층(125)을 ESL 및 CMP 스탑 층으로서 사용하는 것을 가능하게 하고 향상된 CMP 균일성 및 ESL 제어를 가능하게 한다.
유전체 층(125)을 형성한 후에, 마스크 층(127)은 유전체 층(125) 위에 형성되고, 마스크 층(127) 내에 개구부(129)를 형성하기 위해 패터닝된다. 일부 실시형태에서, 마스크 층(127)은 광-패턴 가능(photo-patternable) 및 비-광-패턴 가능(non-photo-patternable) 물질의 하나 이상의 층을 포함할 수 있다. 일부 실시형태에서, 마스크 층(127)은, 개구부(129)를 형성하기 위해 적합한 포토리소그래피 방법을 사용하여 패터닝될 수 있는 포토레지스트를 포함할 수 있다. 상세히 후술하는 바와 같이, 마스크 층(127)은 후속적으로 형성되는 TSV 구조체를 위해 상호접속 구조체(105) 및 기판(101) 내에 개구부를 형성하기 위한 에칭 마스크로서 사용된다.
도 2를 참조하면, 개구부(201)를 형성하기 위해 상호접속 구조체(105) 및 기판(101)이 패터닝된다. 일부 실시형태에서, 개구부(201)는 유전체 층(125), 유전체 층(1110 내지 111M), 및 ESL(1170 내지 117M)을 통해 기판(101)으로 연장된다. 일부 실시형태에서, 상호접속 구조체(105) 및 기판(101)은 마스크 층(127)을 에칭 마스크로서 사용하면서 적절한 에칭 프로세스를 사용하여 패터닝될 수 있다. 일부 실시형태에서, 적합한 에칭 프로세스는, RIE(reactive ion etching) 프로세스, NBE(neutral beam etching) 프로세스 등의 하나 이상의 건식 에칭 프로세스를 포함할 수 있다. 일부 실시형태에서, 적합한 에칭 프로세스는 이방성 에칭 프로세스가 될 수 있다. 일부 실시형태에서, 개구부(201)는 약 2 μm 내지 약 3 μm의 폭(W1)을 갖는다. 일부 실시형태에서, 개구부(201)는 약 20 μm 내지 약 50 μm의 높이(H1)를 갖는다.
도 3을 참조하면, 개구부(201)를 형성한 후에, 마스크 층(127)(도 2 참조)이 제거된다. 일부 실시형태에서, 포토레지스트로 형성된 마스크 층(127)은 습식 세정 프로세스가 후속되는 애싱 프로세스를 사용하여 제거될 수 있다. 후속적으로, 라이너 층(301)이 개구부(201)의 하부 표면과 측벽을 따라 그리고 유전체 층(125)의 상부 표면 위에 형성된다. 일부 실시형태에서, 라이너 층(301)은, 유전체 층(125), 유전체 층(1110 내지 111M), ESL(1170 내지 117M), 및 기판(101) 등의 둘러싸는 층들로부터 후속하여 형성된 TSV 구조체의 도전성 부분을 전기적으로 절연시키기 위해 적합한 절연 물질을 포함할 수 있다. 일부 실시형태에서, 라이너 층(301)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등을 포함할 수 있고, ALD, CVD, PECVD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시형태에서, 라이너 층(301)은 약 1000 Å 내지 약 2000 Å의 두께를 갖는다.
라이너 층(301)을 형성한 후에, 장벽 층(303)이 라이너 층(301) 위에 형성된다. 일부 실시형태에서, 장벽 층(303)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시형태에서, 장벽 층(303)은 약 500 Å 내지 약 2000 Å의 두께를 갖는다.
장벽 층(303)을 형성한 후에, 시드 층(305)이 장벽 층(303) 위에 형성된다. 일부 실시형태에서, 시드 층(305)은 구리, 티타늄, 니켈, 금, 망간, 이들의 조합 등을 포함할 수 있고 ALD, CVD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다. 일부 실시형태에서, 시드 층(305)은 약 3000 Å 내지 약 7000 Å의 두께를 갖는다.
도 4를 참조하면, 시드 층(305)을 형성한 후에, 개구부(201)의 나머지 부분(도 3 참조)은 도전성 물질(401)로 충전된다. 일부 실시형태에서, 도전성 물질(401)은, 도전성 물질(401)의 부분이 유전체 층(125)의 상부 표면을 따라 연장되도록, 개구부(201)를 오버필(overfill)한다. 도전성 물질(401)은 구리, 알루미늄, 텅스텐, 이들의 조합, 이들의 합금 등을 포함할 수 있고, 예를 들어, 도금 또는 다른 적합한 방법을 사용하여 형성될 수 있다.
도 5를 참조하면, 개구부(201)를 오버필하는 라이너 층(301), 장벽 층(303), 시드 층(305), 및 도전성 물질(401)의 부분이 제거된다. 라이너 층(301), 장벽 층(303), 시드 층(305), 및 도전성 물질(401)의 나머지 부분들은 TSV 구조체(501)를 형성한다. 일부 실시형태에서, 제거 프로세스는 CMP 프로세스, 연마 프로세스, 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 제거 프로세스가 CMP 프로세스를 포함하는 일부 실시형태에서, 유전체 층(125)은 CMP 스탑 층으로서 기능하고, 유전체 층(125)의 적어도 일부가 도전성 라인(113M)의 도전성 물질(123)을 커버하도록, 유전체 층(125)을 노출시킨 후 및 도전성 라인(113M)의 도전성 물질(123)을 노출시키기 전에, CMP 프로세스가 중단된다. 제거 프로세스가 CMP 프로세스를 포함하는 일부 실시형태에서, 유전체 층(125)의 제거율에 대한 도전성 물질(401)의 제거율의 비는 약 10보다 크다. 일부 실시형태에서, CMP 프로세스는 또한 유전체 층(125)을 얇게 하여, 얇은 유전체 층(125')을 형성하고, 이에 따라 얇은 유전체 층(125')은 도전성 라인(113M)의 도전성 물질(123)을 커버할 수 있다. 일부 실시형태에서, 도전성 라인(113M) 위에 얇은 유전체 층(125')을 유지함으로써, CMP 프로세스를 수행하면서, 도전성 라인(113M)의 디싱(dishing) 또는 부식(erosion)이 회피될 수 있다. 일부 실시형태에서, TSV 구조체(501)의 최상부 표면은 얇은 유전체 층(125')의 최상부 표면과 수평을 이룬다. 일부 실시형태에서, 얇은 유전체 층(125')은 약 50 Å 내지 약 200 Å, 예를 들어 100 Å의 두께를 갖는다.
도 6을 참조하면, TSV 구조체(501)를 형성한 후에, 금속화 층(109M+1)이 금속화 층(109M) 및 TSV 구조체(501) 위에 형성된다. 일부 실시형태에서, 금속화 층(109M+1)은 ESL(117M+1), 유전체 층(111M+1), 및 도전성 라인(113M+1) 및 도전성 비아(115M+1)를 포함하는 도전성 상호접속부를 포함한다. 일부 실시형태에서, ESL(117M+1)은 도 1을 참조하여 위에서 설명한 ESL(1171 내지 117M)과 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, 유전체 층(111M+1)은 도 1을 참조하여 위에서 설명한 유전체 층(1110 내지 111M)과 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, 도전성 라인(113M+1) 및 도전성 비아(115M+1)는 도 1을 참조하여 위에서 설명한 도전성 라인(1131 내지 113M) 및 도전성 비아(1151 내지 115M)과 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, ESL(117M+1)은 약 100 Å 내지 약 350 Å의 두께를 갖는다.
일부 실시형태에서, 유전체 층(125') 및 ESL(117M+1)은 도전성 비아(115M+1)를 위한 개구부를 형성하는 것을 돕기 위해 사용되는 결합된 ESL로서 기능한다. 일부 실시형태에서, 결합된 ESL은 약 300 Å 내지 약 400 Å의 두께를 갖는다. 일부 실시형태에서, ESL(117M+1)의 두께는 유전체 층(125')의 두께보다 크다. 다른 실시형태에서, ESL(117M+1)의 두께는 유전체 층(125')의 두께 이하이다. 일부 실시형태에서, 유전체 층(125')은, 도 5를 참조하여 전술한 CMP 프로세스 동안, 도전성 라인(113M) 위의 도전성 비아(115M+1) 및 TSV 구조체(501) 위의 도전성 비아(115M+1)가 유사한 프로파일을 갖는 작은 두께로 얇아진다. 도 6에 도시된 실시형태에서, ESL(117M+1) 및 유전체 층(125')은 동일 물질을 포함한다. 이러한 실시형태에서, ESL(117M+1)과 유전체 층(125') 사이의 계면은 검출되지 않을 수 있다. 또한, ESL(117M+1)과 유전체 층(125')을 통해 도전성 비아(115M+1)가 연장됨에 따라, 도전성 비아(115M+1)의 폭은 변경되지 않는다. 다른 실시형태에서, ESL(117M+1)과 유전체 층(125')은 상이한 물질을 포함할 수 있다. 이러한 실시형태가 도 9a 및 도 9b에 도시되어 있다.
도 7을 참조하면, 일부 실시형태에서, N개 금속화 층(금속화 층(109M+1 내지 109M+N))이 금속화 층(109M) 및 TSV 구조체(501) 위에 형성될 때까지 추가 금속화 층이 금속화 층(109M+1) 위에 형성되고, 금속화 층(109M+N)은 상호접속 구조체(105)의 마지막 금속화 층이다. 일부 실시형태에서, 금속화 층(109M+X)은 ESL(117M+X), 유전체 층(111M+X), 및 도전성 라인(113M+X) 및 도전성 비아(115M+X)(X=2, ..., N)를 포함하는 도전성 상호접속부를 포함한다. 일부 실시형태에서, ESL(117M+X)(X=2, ..., N)은 도 1을 참조하여 위에서 설명한 ESL(1171 내지 117M)과 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, 유전체 층(111M+X)(X=2, ..., N)은 도 1을 참조하여 위에서 설명한 유전체 층(1110 내지 111M)과 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, 도전성 라인(113M+X) 및 도전성 비아(115M+X)(X=2, ..., N)는 도 1을 참조하여 위에서 설명한 도전성 라인(1131 내지 113M) 및 도전성 비아(1151 내지 115M)와 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, N은 1과 동일하다. 다른 실시형태에서, N은 1보다 크다.
도 8을 참조하면, 상호접속 구조체(105)의 마지막 금속화 층(109M+N)을 형성한 후에, 반도체 디바이스(100)에 다수의 프로세스 단계가 수행될 수 있다. 일부 실시형태에서, TSV 구조체(501)를 노출시키기 위해 기판(101)의 후면 상에 시닝 프로세스(thinning process)가 수행될 수 있다. 일부 실시형태에서, 시닝 프로세스는 CMP 프로세스, 연마 프로세스, 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 일부 실시형태에서, TSV 구조체(501)의 도전성 물질(401)이 노출된 후에 시닝 프로세스가 중단된다. 다른 실시형태에서, TSV 구조체(501)의 장벽 층(303)이 노출된 후에 시닝 프로세스가 중단된다. 또 다른 실시형태에서, TSV 구조체(501)의 시드 층(305)이 노출된 후에 시닝 프로세스가 중단된다.
도 9a는 일부 실시형태에 따른 반도체 디바이스(900)의 단면도를 도시한다. 도 9b는 일부 실시형태에 따른 도 9a에 도시된 반도체 디바이스(900)의 부분(901)의 확대 단면도를 도시한다. 일부 실시형태에서, 반도체 디바이스(900)는 도 8에 도시된 반도체 디바이스(100)와 유사하고, 유사한 피쳐들은 유사한 도면부호로 라벨링되고, 유사한 피쳐들의 설명은 여기에서 반복되지 않는다. 일부 실시형태에서, 반도체 디바이스(900)는 도 1 내지 도 8을 참조하여 설명한 반도체 디바이스(100)와 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다.
도 9a 및 도 9b에 도시된 실시형태에서, ESL(117M+1) 및 유전체 층(125')은 상이한 물질을 포함한다. 일부 실시형태에서, 도전성 비아(115M+1)를 위한 개구부를 형성하는 에칭 프로세스에 관하여, ESL(117M+1)의 에칭률은 유전체 층(125')의 에칭률보다 크다. 일부 실시형태에서, 에칭 프로세스는 탄소(C) 함량보다 더 큰 불소(F) 함량을 갖는 CxFy 기반 가스를 포함하는 에천트를 사용하여 수행되는 건식 에칭 프로세스이다. 이러한 실시형태에서, 도전성 비아(115M+1)가 ESL(117M+1) 및 유전체 층(125')을 통해 연장됨에 따라, 도전성 비아(115M+1)의 폭은 감소된다. 일부 실시형태에서, 도전성 비아(115M+1)는 ESL(117M+1) 내의 균일한 폭(W2)을 갖는다. 일부 실시형태에서, 폭(W2)은 약 0.2 μm 내지 약 0.4 μm이다. 일부 실시형태에서, 도전성 비아(115M+1)는 유전체 층(125') 내의 균일하지 않은 폭을 갖는다. 일부 실시형태에서, 도전성 비아(115M+1)는 도전성 라인(113M)의 최상부 표면에서 유전체 층(125') 내의 폭(W3)을 갖는다. 일부 실시형태에서, 폭(W3)은 약 0.12 μm 내지 약 0.35 μm이다. 일부 실시형태에서, 비(W3/W2)는 약 0.6 내지 약 0.9이다.
도 10 내지 도 16은, 일부 실시형태들에 따른 반도체 디바이스(1000)의 제조의 다수의 중간 스테이지의 단면도를 도시한다. 도 10을 참조하면, 반도체 디바이스(1000)를 형성하는 방법은, 도 1에 도시된 반도체 구조체의 유전체 층(125) 위에 마스크 층(1001)을 형성하는 것으로 시작한다. 일부 실시형태에서, 마스크 층(1001) 내에 개구부를 형성하기 위해 마스크 층(1001)이 패터닝된다. 일부 실시형태에서, 마스크 층(1001)은 광-패턴 가능(photo-patternable) 및 비-광-패턴 가능(non-photo-patternable) 물질의 하나 이상의 층을 포함할 수 있다. 일부 실시형태에서, 마스크 층(1001)은, 마스크 층(1001) 내의 개구부(1003)를 형성하기 위해 적합한 포토리소그래피 방법을 사용하여 패터닝될 수 있는 포토레지스트를 포함할 수 있다. 상세히 후술하는 바와 같이, 마스크 층(1001)은 후속적으로 형성되는 커패시터를 위해 상호접속 구조체(105) 내에 개구부를 형성하기 위한 에칭 마스크로서 사용된다.
도 11을 참조하면, 상호접속 구조체(105) 내에 개구부(1101)를 형성하기 위해 상호접속 구조체(105)가 패터닝된다. 일부 실시형태에서, 개구부(1101)는 유전체 층(125), 유전체 층(111M), 및 ESL(117M)을 통해 연장된다. 다른 실시형태에서, 개구부(1101)는 기판(101)으로 연장되지 않고, 하나 이상의 유전체 층(1110 내지 111M-1) 및 하나 이상의 ESL(1171 내지 117M-1)을 통해 연장될 수도 있다. 일부 실시형태에서, 상호접속 구조체(105)는 마스크 층(1001)을 에칭 마스크로서 사용하면서 적절한 에칭 프로세스를 사용하여 패터닝될 수 있다. 일부 실시형태에서, 적합한 에칭 프로세스는, RIE(reactive ion etching) 프로세스, NBE(neutral beam etching) 프로세스 등의 하나 이상의 건식 에칭 프로세스를 포함할 수 있다. 일부 실시형태에서, 적합한 에칭 프로세스는 이방성 에칭 프로세스가 될 수 있다. 일부 실시형태에서, 개구부(1101)는 약 2.1 μm 내지 약 5.2 μm의 폭(W4)을 갖는다. 일부 실시형태에서, 개구부(1101)는 약 1.0 μm 내지 약 2.0 μm의 높이(H4)를 갖는다.
도 12을 참조하면, 개구부(1101)를 형성한 후에, 마스크 층(1001)(도 11 참조)이 제거된다. 일부 실시형태에서, 포토레지스트로 형성된 마스크 층(1001)은 습식 세정 프로세스가 후속되는 애싱 프로세스를 사용하여 제거될 수 있다. 후속적으로, 제1 도전 층(1201)이 개구부(1101)의 하부 표면과 측벽을 따라 그리고 유전체 층(125)의 상부 표면 위에 형성된다. 일부 실시형태에서, 제1 도전 층(1201)은 TaN, TiN, 이들의 조합 중 하나 이상의 층들을 포함할 수 있고, ALD, CVD, PECVD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시형태에서, 제1 도전 층(1201)은 또한, 하부 전극 층으로 지칭될 수 있다. 일부 실시형태에서, 제1 도전 층(1201)은 약 400 Å 내지 약 800 Å의 두께를 갖는다.
제1 도전 층(1201)을 형성한 후에, 유전체 층(1203)이 제1 도전 층(1201) 위에 형성된다. 일부 실시형태에서, 유전체 층(1203)은 ZrO2, HfO2, Si3N4, BST(barium strontium titanate), 이들의 조합 등의 고 유전상수(k) 물질을 포함할 수 있고, ALD, CVD, PECVD, 이들의 조합 등을 사용하여 형성될 수 있다. 다른 실시형태에서, 유전체 층(1203)은 다른 적합한 유전체 물질을 포함할 수 있다. 일부 실시형태에서, 유전체 층(1203)은 약 50 Å 내지 약 100 Å의 두께를 갖는다.
도 13을 참조하면, 제2 도전 층(1301)은 유전체 층(1203) 위에 형성된다. 일부 실시형태에서, 제2 도전 층(1301)의 부분이 유전체 층(125)의 상부 표면을 따라 연장되도록, 제2 도전 층(1301)은 개구부(1101)(도 12 참조)의 나머지 부분을 오버필한다. 일부 실시형태에서, 제2 도전 층(1301)은 TiN, TaN, 구리, 이들의 조합 중 하나 이상의 층들을 포함할 수 있다. 일부 실시형태에서, 제2 도전 층(1301)은, ALD, CVD, PECVD, 이들의 조합 등을 사용하여 유전체 층(1203) 위에 형성된 TiN 또는 TaN의 층, 및 도금 또는 다른 적합한 방법을 사용하여 TiN 또는 Tan의 층 위에 형성되는 구리의 층을 포함할 수 있다. 일부 실시형태에서, 제2 도전 층(1301)은 또한, 상부 전극 층으로 지칭될 수 있다.
도 14를 참조하면, 개구부(1101)(도 11 참조)를 오버필하는 제1 도전 층(1201), 유전체 층(1203), 및 제2 도전 층(1301)의 부분이 제거된다. 제1 도전 층(1201), 유전체 층(1203), 및 제2 도전 층(1301)의 나머지 부분들은 커패시터(1401)를 형성한다. 일부 실시형태에서, 커패시터(1401)는 디커플링 커패시터(decoupling capacitor)(160)가 될 수 있다. 제1 도전 층(1201)의 나머지 부분은 또한 하부 전극으로 지칭될 수 있고, 제2 도전 층(1301)의 나머지 부분은 또한 상부 전극으로 지칭될 수 있다. 일부 실시형태에서, 하부 전극은 상호접속 구조체(105)의 도전성 피쳐에 전기적으로 커플링된다. 일부 실시형태에서, 제거 프로세스는 CMP 프로세스, 연마 프로세스, 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 제거 프로세스가 CMP 프로세스를 포함하는 일부 실시형태에서, 유전체 층(125)은 CMP 스탑 층으로서 기능하고, 유전체 층(125)의 적어도 일부가 도전성 라인(113M)의 도전성 물질(123)을 커버하도록, 유전체 층(125)을 노출시킨 후 및 도전성 라인(113M)의 도전성 물질(123)을 노출시키기 전에, CMP 프로세스가 중단된다. 일부 실시형태에서, CMP 프로세스는 또한 유전체 층(125)을 얇게 하여, 얇은 유전체 층(125')을 형성하고, 이에 따라 얇은 유전체 층(125')은 도전성 라인(113M)의 도전성 물질(123)을 커버할 수 있다. 일부 실시형태에서, 도전성 라인(113M) 위에 얇은 유전체 층(125')을 유지함으로써, CMP 프로세스를 수행하면서, 도전성 라인(113M)의 디싱(dishing) 또는 부식(erosion)이 회피될 수 있다. 일부 실시형태에서, 커패시터(1401)의 최상부 표면은 얇은 유전체 층(125')의 최상부 표면과 수평을 이룬다. 일부 실시형태에서, 얇은 ESL(125')은 약 50 Å 내지 약 200 Å, 예를 들어 100 Å의 두께를 갖는다.
도 15를 참조하면, 커패시터(1401)를 형성한 후에, 금속화 층(109M+1)이 금속화 층(109M) 및 커패시터(1401) 위에 형성된다. 일부 실시형태에서, 금속화 층(109M+1)은 ESL(117M+1), 유전체 층(111M+1), 및 도전성 라인(113M+1) 및 도전성 비아(115M+1)를 포함하는 도전성 상호접속부를 포함한다. 일부 실시형태에서, 도 6을 참조하여 위에서 설명한 바와 같이 금속화 층(109M+1)이 형성되고, 여기에서 설명은 반복되지 않는다. 일부 실시형태에서, 유전체 층(125') 및 ESL(117M+1)은 도전성 비아(115M+1)를 위한 개구부를 형성하는 것을 돕기 위해 사용되는 결합된 ESL로서 기능한다. 도 15에 도시된 실시형태에서, ESL(117M+1) 및 유전체 층(125')은 동일 물질을 포함한다. 이러한 실시형태에서, ESL(117M+1)과 유전체 층(125') 사이의 계면은 검출되지 않을 수 있다. 또한, ESL(117M+1)과 유전체 층(125')을 통해 도전성 비아(115M+1)가 연장됨에 따라, 도전성 비아(115M+1)의 폭은 변경되지 않는다. 다른 실시형태에서, ESL(117M+1)과 유전체 층(125')은 상이한 물질을 포함할 수 있다. 이러한 실시형태가 도 17에 도시되어 있다.
도 16을 참조하면, 일부 실시형태에서, N개 금속화 층(금속화 층(109M+1 내지 109M+N))이 금속화 층(109M) 및 커패시터(1401) 위에 형성될 때까지 추가 금속화 층이 금속화 층(109M+1) 위에 형성되고, 금속화 층(109M+N)은 상호접속 구조체(105)의 마지막 금속화 층이다. 일부 실시형태에서, N은 1과 동일하다. 다른 실시형태에서, N은 1보다 크다. 일부 실시형태에서, 도 7을 참조하여 위에서 설명한 바와 같이 추가 금속화 층이 형성되고, 여기에서 설명은 반복되지 않는다.
도 17은 반도체 디바이스(1700)의 단면도를 도시하고, 도 9b는 일부 실시형태에 따른 반도체 디바이스(1700)의 부분(1701)의 확대 단면도를 도시한다. 일부 실시형태에서, 반도체 디바이스(1700)는 도 16에 도시된 반도체 디바이스(1000)와 유사하고, 유사한 피쳐들은 유사한 도면부호로 라벨링되고, 유사한 피쳐들의 설명은 여기에서 반복되지 않는다. 일부 실시형태에서, 반도체 디바이스(1700)는 도 10 내지 도 16을 참조하여 설명한 반도체 디바이스(1000)와 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 도 17에 도시된 실시형태에서, ESL(117M+1) 및 유전체 층(125')은 상이한 물질을 포함한다. 일부 실시형태에서, 도전성 비아(115M+1)를 위한 개구부를 형성하는 에칭 프로세스에 관하여, ESL(117M+1)의 에칭률은 유전체 층(125')의 에칭률보다 크다. 이러한 실시형태에서, 도전성 비아(115M+1)가 ESL(117M+1) 및 유전체 층(125')을 통해 연장됨에 따라, 도전성 비아(115M+1)의 폭은 감소된다.
도 9b를 참조하면, 일부 실시형태에서, 도전성 비아(115M+1)는 ESL(117M+1) 내의 균일한 폭(W2)을 갖는다. 일부 실시형태에서, 폭(W2)은 약 0.2 μm 내지 약 0.4 μm이다. 일부 실시형태에서, 도전성 비아(115M+1)는 유전체 층(125') 내의 균일하지 않은 폭을 갖는다. 일부 실시형태에서, 도전성 비아(115M+1)는 도전성 라인(113M)의 최상부 표면에서 유전체 층(125') 내의 폭(W3)을 갖는다. 일부 실시형태에서, 폭(W3)은 약 0.12 μm 내지 약 0.35 μm이다. 일부 실시형태에서, 비(W3/W2)는 약 0.6 내지 약 0.9이다.
도 18은 일부 실시형태들에 따른 반도체 디바이스의 형성 방법(1800)을 도시하는 플로우 다이어그램이다. 방법(1800)은 단계(1801)로 시작하고, 도 1를 참조하여 위에서 설명한 바와 같이, 기판(예를 들어, 도 1에 도시된 기판(101) 등) 위에 하나 이상의 제1 금속화 층(예를 들어, 도 1에 도시된 하나 이상의 금속화 층(1090 내지 109M))이 형성된다. 단계(1803)에서, TSV(도 5에 도시된 TSV 구조체(501) 등)가, 도 2 내지 도 5를 참조하여 위에서 설명한 바와 같이, 하나 이상의 제1 금속화 층 및 기판 내에 형성된다. 단계(1805)에서, 하나 이상의 제2 금속화 층(도 7에 도시된 하나 이상의 금속화 층(109M+1 내지 109M+N) 등)이, 도 6 및 도 7을 참조하여 위에서 설명한 바와 같이, TSV 위에 형성된다. 단계(1807)에서, 도 8을 참조하여 위에서 설명한 바와 같이, TSV를 노출시키기 위해 기판의 후면이 얇아진다.
도 19은 일부 실시형태들에 따른 반도체 디바이스의 형성 방법(1900)을 도시하는 플로우 다이어그램이다. 방법(1900)은 단계(1901)로 시작하고, 도 10를 참조하여 위에서 설명한 바와 같이, 기판(예를 들어, 도 10에 도시된 기판(101) 등) 위에 하나 이상의 제10 금속화 층(예를 들어, 도 1에 도시된 하나 이상의 금속화 층(1090 내지 109M))이 형성된다. 단계(1903)에서, 커패시터(도 14에 도시된 커패시터(1401) 등)가, 도 10 내지 도 14를 참조하여 위에서 설명한 바와 같이, 하나 이상의 제1 금속화 층 내에 형성된다. 단계(1905)에서, 하나 이상의 제2 금속화 층(도 16에 도시된 하나 이상의 금속화 층(109M+1 내지 109M+N) 등)이, 도 15 및 도 16을 참조하여 위에서 설명한 바와 같이, 커패시터 위에 형성된다.
실시형태에 따르면, 방법은, 기판 위에 제1 유전체 층을 형성하는 단계; 상기 제1 유전체 층 내에 제1 상호접속부를 형성하는 단계; 상기 제1 유전체 층 및 상기 제1 상호접속부 위에 제2 유전체 층을 형성하는 단계; 상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판 내에 관통 비아(through via)를 형성하는 단계 - 상기 관통 비아를 형성하는 단계는, 상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판 내에 개구부 - 상기 개구부는 상기 제1 상호접속부에 인접하여 배치됨 - 를 형성하는 단계; 상기 개구부 내에 그리고 상기 제2 유전체 층 위에 도전성 물질을 성막하는 단계; 및 상기 제2 유전체 층을 노출시키기 위해 상기 도전성 물질에 대하여 평탄화 프로세스를 수행하는 단계를 포함함 - ; 상기 제2 유전체 층 및 상기 관통 비아 위에 제3 유전체 층을 형성하는 단계; 상기 제3 유전체 층 위에 제4 유전체 층을 형성하는 단계; 및 상기 제4 유전체 층 내에 제2 상호접속부를 형성하는 단계 - 상기 제2 상호접속부는 상기 제3 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 - 를 포함한다. 실시형태에서, 상기 제2 유전체 층 및 상기 제3 유전체 층은 동일한 물질을 포함한다. 실시형태에서, 상기 제2 유전체 층 및 상기 제3 유전체 층은 상이한 물질을 포함한다. 실시형태에서, 상기 제2 상호접속부는 상기 제2 유전체 층을 통해 상기 제1 상호접속부를 향해 연장됨에 따라 좁아진다. 실시형태에서, 상기 평탄화 프로세스는 상기 제2 유전체 층의 두께를 감소시킨다. 실시형태에서, 상기 방법은 상기 제4 유전체 층 내에 제3 상호접속부를 형성하는 단계를 더 포함하고, 상기 제3 상호접속부는 상기 제3 유전체 층을 통해 연장되고 상기 관통 비아와 물리적으로 접촉한다. 실시형태에서, 상기 관통 비아를 형성하는 단계는, 상기 개구부의 측벽 및 바닥을 따라 절연 층을 형성하는 단계를 더 포함한다.
다른 실시형태에 따르면, 방법은, 기판 위에 제1 유전체 층을 형성하는 단계; 상기 제1 유전체 층 내에 제1 상호접속부를 형성하는 단계; 상기 제1 유전체 층 및 상기 제1 상호접속부 위에 제2 유전체 층을 형성하는 단계; 상기 제1 유전체 층 및 상기 제2 유전체 층 내에 커패시터를 형성하는 단계 - 상기 커패시터를 형성하는 단계는, 상기 제1 유전체 층 및 상기 제2 유전체 층 내에 개구부를 형성하는 단계 - 상기 개구부는 상기 제1 상호접속부에 인접하여 배치됨 - ; 상기 개구부의 측벽 및 바닥을 따라 그리고 상기 제2 유전체 층 위에 제1 도전 층을 형성하는 단계; 상기 제1 도전 층 위에 제3 유전체 층을 형성하는 단계; 상기 제3 유전체 층 위에 제2 도전 층을 형성하는 단계; 및 상기 제2 유전체 층을 노출시키기 위해 상기 제1 도전 층, 상기 제3 유전체 층, 및 상기 제2 도전 층에 평탄화 프로세스를 수행하는 단계를 포함함 - ; 상기 제2 유전체 층 및 상기 커패시터 위에 제4 유전체 층을 형성하는 단계; 상기 제4 유전체 층 위에 제5 유전체 층을 형성하는 단계; 및 상기 제5 유전체 층 내에 제2 상호접속부를 형성하는 단계 - 상기 제2 상호접속부는 상기 제4 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 - 를 포함한다. 실시형태에서, 상기 제2 유전체 층 및 상기 제4 유전체 층은 동일한 물질을 포함한다. 실시형태에서, 상기 제2 유전체 층 및 상기 제4 유전체 층은 상이한 물질을 포함한다. 실시형태에서, 상기 제2 상호접속부의 폭은 상기 제2 상호접속부가 상기 제2 유전체 층을 통해 상기 제1 상호접속부를 향해 연장됨에 따라 감소된다. 실시형태에서, 상기 평탄화 프로세스는 상기 제2 유전체 층의 부분을 제거한다. 실시형태에서, 상기 방법은 상기 제5 유전체 층 내에 제3 상호접속부를 형성하는 단계를 더 포함하고, 상기 제3 상호접속부는 상기 제4 유전체 층을 통해 연장되고 상기 제2 도전 층과 물리적으로 접촉한다. 실시형태에서, 상기 제4 유전체 층의 에칭률은 상기 제2 유전체 층의 에칭률보다 크다.
또 다른 실시형태에 따르면, 디바이스는, 기판; 상기 기판 위의 제1 유전체 층; 상기 제1 유전체 층 내의 제1 상호접속부; 상기 제1 유전체 층 및 상기 제1 상호접속부 위의 제2 유전체 층; 상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판을 통해 연장되는 도전성 비아 - 상기 도전성 비아의 최상부 표면은 상기 제2 유전체 층의 최상부 표면과 수평을 이룸 - ; 상기 제2 유전체 층 및 상기 도전성 비아 위의 제3 유전체 층; 상기 제3 유전체 층 위의 제4 유전체 층; 및 상기 제4 유전체 층 내의 제2 상호접속부 - 상기 제2 상호접속부는 상기 제3 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 - 를 포함한다. 실시형태에서, 상기 제2 유전체 층 및 상기 제3 유전체 층은 동일한 물질을 포함한다. 실시형태에서, 상기 제2 유전체 층 및 상기 제3 유전체 층은 상이한 물질을 포함한다. 실시형태에서, 상기 제2 상호접속부는 상기 제2 유전체 층을 통해 상기 제1 상호접속부를 향해 연장됨에 따라 좁아진다. 실시형태에서, 상기 디바이스는, 상기 제4 유전체 층 내의 제3 상호접속부를 더 포함하고, 상기 제3 상호접속부는 상기 제3 유전체 층을 통해 연장되고 상기 도전성 비아와 물리적으로 접촉한다. 실시형태에서, 상기 도전성 비아의 최하부 표면은 상기 기판의 표면과 수평을 이룬다.
1) 실시형태에 따르면, 방법은, 기판 위에 제1 유전체 층을 형성하는 단계; 상기 제1 유전체 층 내에 제1 상호접속부를 형성하는 단계; 상기 제1 유전체 층 및 상기 제1 상호접속부 위에 제2 유전체 층을 형성하는 단계; 상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판 내에 관통 비아(through via)를 형성하는 단계 - 상기 관통 비아를 형성하는 단계는, 상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판 내에 개구부 - 상기 개구부는 상기 제1 상호접속부에 인접하여 배치됨 - 를 형성하는 단계; 상기 개구부 내에 그리고 상기 제2 유전체 층 위에 도전성 물질을 성막하는 단계; 및 상기 제2 유전체 층을 노출시키기 위해 상기 도전성 물질에 대하여 평탄화 프로세스를 수행하는 단계를 포함함 - ; 상기 제2 유전체 층 및 상기 관통 비아 위에 제3 유전체 층을 형성하는 단계; 상기 제3 유전체 층 위에 제4 유전체 층을 형성하는 단계; 및 상기 제4 유전체 층 내에 제2 상호접속부를 형성하는 단계 - 상기 제2 상호접속부는 상기 제3 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 - 를 포함한다.
2) 실시형태에서, 상기 제2 유전체 층 및 상기 제3 유전체 층은 동일한 물질을 포함한다.
3) 실시형태에서, 상기 제2 유전체 층 및 상기 제3 유전체 층은 상이한 물질을 포함한다.
4) 실시형태에서, 상기 제2 상호접속부는 상기 제2 유전체 층을 통해 상기 제1 상호접속부를 향해 연장됨에 따라 좁아진다.
5) 실시형태에서, 상기 평탄화 프로세스는 상기 제2 유전체 층의 두께를 감소시킨다.
6) 실시형태에서, 상기 방법은 상기 제4 유전체 층 내에 제3 상호접속부를 형성하는 단계를 더 포함하고, 상기 제3 상호접속부는 상기 제3 유전체 층을 통해 연장되고 상기 관통 비아와 물리적으로 접촉한다.
7) 실시형태에서, 상기 관통 비아를 형성하는 단계는, 상기 개구부의 측벽 및 바닥을 따라 절연 라이너를 형성하는 단계를 더 포함한다.
8) 다른 실시형태에 따르면, 방법은, 기판 위에 제1 유전체 층을 형성하는 단계; 상기 제1 유전체 층 내에 제1 상호접속부를 형성하는 단계; 상기 제1 유전체 층 및 상기 제1 상호접속부 위에 제2 유전체 층을 형성하는 단계; 상기 제1 유전체 층 및 상기 제2 유전체 층 내에 커패시터를 형성하는 단계 - 상기 커패시터를 형성하는 단계는, 상기 제1 유전체 층 및 상기 제2 유전체 층 내에 개구부를 형성하는 단계 - 상기 개구부는 상기 제1 상호접속부에 인접하여 배치됨 - ; 상기 개구부의 측벽 및 바닥을 따라 그리고 상기 제2 유전체 층 위에 제1 도전 층을 형성하는 단계; 상기 제1 도전 층 위에 제3 유전체 층을 형성하는 단계; 상기 제3 유전체 층 위에 제2 도전 층을 형성하는 단계; 및 상기 제2 유전체 층을 노출시키기 위해 상기 제1 도전 층, 상기 제3 유전체 층, 및 상기 제2 도전 층에 평탄화 프로세스를 수행하는 단계를 포함함 - ; 상기 제2 유전체 층 및 상기 커패시터 위에 제4 유전체 층을 형성하는 단계; 상기 제4 유전체 층 위에 제5 유전체 층을 형성하는 단계; 및 상기 제5 유전체 층 내에 제2 상호접속부를 형성하는 단계 - 상기 제2 상호접속부는 상기 제4 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 - 를 포함한다.
9) 실시형태에서, 상기 제2 유전체 층 및 상기 제4 유전체 층은 동일한 물질을 포함한다.
10) 실시형태에서, 상기 제2 유전체 층 및 상기 제4 유전체 층은 상이한 물질을 포함한다.
11) 실시형태에서, 상기 제2 상호접속부의 폭은 상기 제2 상호접속부가 상기 제2 유전체 층을 통해 상기 제1 상호접속부를 향해 연장됨에 따라 감소된다.
12) 실시형태에서, 상기 평탄화 프로세스는 상기 제2 유전체 층의 부분을 제거한다.
13) 실시형태에서, 상기 방법은 상기 제5 유전체 층 내에 제3 상호접속부를 형성하는 단계를 더 포함하고, 상기 제3 상호접속부는 상기 제4 유전체 층을 통해 연장되고 상기 제2 도전 층과 물리적으로 접촉한다.
14) 실시형태에서, 상기 제4 유전체 층의 에칭률은 상기 제2 유전체 층의 에칭률보다 크다.
15) 또 다른 실시형태에 따르면, 디바이스는, 기판; 상기 기판 위의 제1 유전체 층; 상기 제1 유전체 층 내의 제1 상호접속부; 상기 제1 유전체 층 및 상기 제1 상호접속부 위의 제2 유전체 층; 상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판을 통해 연장되는 도전성 비아 - 상기 도전성 비아의 최상부 표면은 상기 제2 유전체 층의 최상부 표면과 수평을 이룸 - ; 상기 제2 유전체 층 및 상기 도전성 비아 위의 제3 유전체 층; 상기 제3 유전체 층 위의 제4 유전체 층; 및 상기 제4 유전체 층 내의 제2 상호접속부 - 상기 제2 상호접속부는 상기 제3 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 - 를 포함한다.
16) 실시형태에서, 상기 제2 유전체 층 및 상기 제3 유전체 층은 동일한 물질을 포함한다.
17) 실시형태에서, 상기 제2 유전체 층 및 상기 제3 유전체 층은 상이한 물질을 포함한다.
18) 실시형태에서, 상기 제2 상호접속부는 상기 제2 유전체 층을 통해 상기 제1 상호접속부를 향해 연장됨에 따라 좁아진다.
19) 실시형태에서, 상기 디바이스는, 상기 제4 유전체 층 내의 제3 상호접속부를 더 포함하고, 상기 제3 상호접속부는 상기 제3 유전체 층을 통해 연장되고 상기 도전성 비아와 물리적으로 접촉한다.
20) 실시형태에서, 상기 도전성 비아의 최하부 표면은 상기 기판의 표면과 수평을 이룬다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 방법으로서,
    기판 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 내에 제1 상호접속부를 형성하는 단계;
    상기 제1 유전체 층 및 상기 제1 상호접속부 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판 내에 관통 비아(through via)를 형성하는 단계 - 상기 관통 비아를 형성하는 단계는,
    상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판 내에 개구부 - 상기 개구부는 상기 제1 상호접속부에 인접하여 배치됨 - 를 형성하는 단계;
    상기 개구부 내에 그리고 상기 제2 유전체 층 위에 도전성 물질을 성막하는 단계; 및
    상기 제2 유전체 층을 노출시키기 위해 상기 도전성 물질에 대하여 평탄화 프로세스를 수행하는 단계
    를 포함함 - ;
    상기 제2 유전체 층 및 상기 관통 비아 위에 제3 유전체 층을 형성하는 단계;
    상기 제3 유전체 층 위에 제4 유전체 층을 형성하는 단계; 및
    상기 제4 유전체 층 내에 제2 상호접속부를 형성하는 단계 - 상기 제2 상호접속부는 상기 제3 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 -
    를 포함하고,
    상기 제3 유전체 층의 에칭률은 상기 제2 유전체 층의 에칭률보다 큰 것인, 방법.
  2. 제1항에 있어서,
    상기 제2 상호접속부는 상기 제2 유전체 층을 통해 상기 제1 상호접속부를 향해 연장됨에 따라 좁아지는 것인, 방법.
  3. 제1항에 있어서,
    상기 평탄화 프로세스는 상기 제2 유전체 층의 두께를 감소시키는 것인, 방법.
  4. 제1항에 있어서,
    상기 제4 유전체 층 내에 제3 상호접속부를 형성하는 단계를 더 포함하고,
    상기 제3 상호접속부는 상기 제3 유전체 층을 통해 연장되고 상기 관통 비아와 물리적으로 접촉하는 것인, 방법.
  5. 제1항에 있어서,
    상기 관통 비아를 형성하는 단계는, 상기 개구부의 측벽 및 바닥을 따라 절연 라이너를 형성하는 단계를 더 포함하는 것인, 방법.
  6. 방법으로서,
    기판 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 내에 제1 상호접속부를 형성하는 단계;
    상기 제1 유전체 층 및 상기 제1 상호접속부 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 및 상기 제2 유전체 층 내에 커패시터를 형성하는 단계 - 상기 커패시터를 형성하는 단계는,
    상기 제1 유전체 층 및 상기 제2 유전체 층 내에 개구부를 형성하는 단계 - 상기 개구부는 상기 제1 상호접속부에 인접하여 배치됨 - ;
    상기 개구부의 측벽 및 바닥을 따라 그리고 상기 제2 유전체 층 위에 제1 도전 층을 형성하는 단계;
    상기 제1 도전 층 위에 제3 유전체 층을 형성하는 단계;
    상기 제3 유전체 층 위에 제2 도전 층을 형성하는 단계; 및
    상기 제2 유전체 층을 노출시키기 위해 상기 제1 도전 층, 상기 제3 유전체 층, 및 상기 제2 도전 층에 평탄화 프로세스를 수행하는 단계
    를 포함함 - ;
    상기 제2 유전체 층 및 상기 커패시터 위에 제4 유전체 층을 형성하는 단계;
    상기 제4 유전체 층 위에 제5 유전체 층을 형성하는 단계; 및
    상기 제5 유전체 층 내에 제2 상호접속부를 형성하는 단계 - 상기 제2 상호접속부는 상기 제4 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 -
    를 포함하고,
    상기 제4 유전체 층의 에칭률은 상기 제2 유전체 층의 에칭률보다 큰 것인, 방법.
  7. 제6항에 있어서,
    상기 제2 상호접속부의 폭은 상기 제2 상호접속부가 상기 제2 유전체 층을 통해 상기 제1 상호접속부를 향해 연장됨에 따라 감소되는 것인, 방법.
  8. 제6항에 있어서,
    상기 평탄화 프로세스는 상기 제2 유전체 층의 부분을 제거하는 것인, 방법.
  9. 제6항에 있어서,
    상기 제5 유전체 층 내에 제3 상호접속부를 형성하는 단계를 더 포함하고,
    상기 제3 상호접속부는 상기 제4 유전체 층을 통해 연장되고 상기 제2 도전 층과 물리적으로 접촉하는 것인, 방법.
  10. 디바이스로서,
    기판;
    상기 기판 위의 제1 유전체 층;
    상기 제1 유전체 층 내의 제1 상호접속부;
    상기 제1 유전체 층 및 상기 제1 상호접속부 위의 제2 유전체 층;
    상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 기판을 통해 연장되는 도전성 비아 - 상기 도전성 비아의 최상부 표면은 상기 제2 유전체 층의 최상부 표면과 수평을 이룸 - ;
    상기 제2 유전체 층 및 상기 도전성 비아 위의 제3 유전체 층;
    상기 제3 유전체 층 위의 제4 유전체 층; 및
    상기 제4 유전체 층 내의 제2 상호접속부 - 상기 제2 상호접속부는 상기 제3 유전체 층 및 상기 제2 유전체 층을 통해 연장되고 상기 제1 상호접속부와 물리적으로 접촉함 -
    를 포함하고,
    상기 제3 유전체 층의 에칭률은 상기 제2 유전체 층의 에칭률보다 큰 것인, 디바이스.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102497205B1 (ko) 2016-03-03 2023-02-09 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US11495559B2 (en) * 2020-04-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
US11616013B2 (en) * 2020-06-12 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Extended via semiconductor structure and device
US11469182B2 (en) * 2020-11-10 2022-10-11 Nanya Technology Corporation Semiconductor device structure with manganese-containing lining layer and method for preparing the same
US11515204B2 (en) 2020-12-29 2022-11-29 Micron Technology, Inc. Methods for forming conductive vias, and associated devices and systems
US20220223498A1 (en) * 2021-01-08 2022-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Backside or frontside through substrate via (tsv) landing on metal
US11574842B2 (en) 2021-04-14 2023-02-07 Micron Technology, Inc. Methods for forming conductive vias, and associated devices and systems

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5601380B2 (ja) * 2010-12-28 2014-10-08 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0881678A3 (en) 1997-05-28 2000-12-13 Texas Instruments Incorporated Improvements in or relating to porous dielectric structures
US7968460B2 (en) * 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
KR20120000748A (ko) 2010-06-28 2012-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20130053338A (ko) 2011-11-15 2013-05-23 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
TWI534876B (zh) 2012-06-18 2016-05-21 聯華電子股份有限公司 半導體結構製造方法
US20140209984A1 (en) * 2013-01-31 2014-07-31 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor Device With Multi Level Interconnects And Method Of Forming The Same
KR102114340B1 (ko) 2013-07-25 2020-05-22 삼성전자주식회사 Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5601380B2 (ja) * 2010-12-28 2014-10-08 富士通セミコンダクター株式会社 半導体装置の製造方法

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