CN111261584B - 形成半导体器件的方法及半导体器件 - Google Patents

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Abstract

半导体器件包括衬底。第一介电层位于衬底上方。第一互连件位于第一介电层中。第二介电层位于第一介电层和第一互连件上方。导电通孔延伸穿过第一介电层、第二介电层和衬底。导电通孔的最上表面与第二介电层的最上表面齐平。第三介电层位于第二介电层和导电通孔的上方。第四介电层位于第三介电层的上方。第二互连件位于第四介电层中。第二互连件延伸穿过第三介电层和第二介电层并且与第一互连件物理接触。根据本申请的其他实施例，还提供了形成半导体器件的方法。

Description

形成半导体器件的方法及半导体器件
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及形成半导体器件的方法及半导体器件。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、手机、数码相机和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底上沉积绝缘材料层或介电材料层、导电材料层和半导体材料层，并使用光刻和蚀刻工艺图案化各种材料层以在其上形成电路组件和元件。
半导体产业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管，二极管，电阻器，电容器等)的集成密度，减小最小特征尺寸允许将更多的组件集成到给定区域中。但是，随着最小特征尺寸的减小，在所使用的每个过程中都会出现额外的问题，并且这些额外的问题应得到解决。
发明内容
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成第一介电层；在第一介电层中形成第一互连件；在第一介电层和第一互连件上方形成第二介电层；在第一介电层、第二介电层和衬底内形成贯通孔，其中，形成所述贯通孔包括：在第一介电层、所述第二介电层和所述衬底中形成开口，所述开口设置为邻近所述第一互连件；在开口中并且在第二介电层上方沉积导电材料；以及在导电材料上执行平坦化工艺以暴露第二介电层；在第二介电层和贯通孔上方形成第三介电层；在第三介电层上方形成第四介电层；以及在第四介电层中形成第二互连件，第二互连件延伸穿过第三介电层和第二介电层并且与第一互连件物理接触。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成第一介电层；在第一介电层中形成第一互连件；在第一介电层和第一互连件上方形成第二介电层；在第一介电层和第二介电层内形成电容器，其中，形成电容器包括：在第一介电层和第二介电层中形成开口，开口设置为邻近第一互连件；沿开口的侧壁和底部并且在第二介电层上方形成第一导电层；在第一导电层上方形成第三介电层；在第三介电层上方形成第二导电层；以及在第一导电层、第三介电层和第二导电层上执行平坦化工艺以暴露第二介电层；在第二介电层和电容器上方形成第四介电层；在第四介电层上方形成第五介电层；以及在第五介电层中形成第二互连件，第二互连件延伸穿过第四介电层和第二介电层并且与第一互连件物理接触。
根据本申请的实施例，提供了一种半导体器件，包括：衬底；第一介电层，位于所述衬底上方；
第一互连件，位于第一介电层中；第二介电层，位于第一介电层和第一互连件上方；导电通孔，延伸穿过第一介电层、第二介电层和衬底，导电通孔的最上表面与第二介电层的最上表面齐平；第三介电层，位于第二介电层和导电通孔上方；第四介电层，位于第三介电层上方；以及第二互连件，位于第四介电层中，第二互连件延伸穿过第三介电层和第二介电层并且与第一互连件物理接触。
本申请涉及半导体器件的互连结构内的功能组件及其形成方法。
附图说明
当结合附图进行阅读时，从以下详细描述可以更好地理解本公开的各个方面。应该指出的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图8示出了根据一些实施例的半导体器件的制造的各个中间阶段的截面图。
图9A和图9B示出了根据一些实施例的半导体器件的截面图。
图10至图16示出了根据一些实施例的半导体器件的制造的各个中间阶段的截面图。
图17示出了根据一些实施例的半导体器件的截面图。
图18是示出根据一些实施例的形成半导体器件的方法的流程图。
图19是示出根据一些实施例的形成半导体器件的方法的流程图。
具体实施方式
为了实施本公开的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和设置的特定示例以简化本公开。当然，这些仅仅是示例而不打算限定。例如，以下本公开中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中额外的部件形成插入到第一部件和第二部件中的实施例，使得第一部件和第二部件不直接接触。此外，本公开可以在各个实施例中重复引用数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
将根据特定的上下文描述实施例，即半导体器件的互连结构内的功能组件及其形成方法。该功能组件可以是衬底贯通孔(TSV)结构或电容器。本文讨论的各种实施例允许将用于形成功能组件的工艺步骤与用于形成半导体器件的互连结构的工艺步骤集成在一起。本文讨论的各种实施例还允许在对功能组件执行平坦化工艺时避免互连结构的导电部件的凹陷或腐蚀。
图1至图8示出了根据一些实施例的半导体器件100的制造的各个中间阶段的截面图。参阅图1，示出了半导体器件100的一部分。半导体器件100可以是集成电路制造工艺的中间结构。在一些实施例中，半导体器件100可以包括衬底101。衬底101可以包括例如掺杂或未掺杂的体硅、或者绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘体层上的诸如硅的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层或氧化硅层。绝缘体层设置在诸如硅或玻璃衬底的衬底上。替代地，衬底101可以包括诸如锗的另一种基本半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。也可以使用诸如多层或梯度衬底的其他衬底。
在一些实施例中，在衬底101上形成一个或多个有源和/或无源器件103(在图1中图示为单个晶体管)。一个或多个有源和/或无源器件103可包括晶体管、电容器、电阻器、二极管、光电二极管、保险丝等。可以使用任何可接受的方法来形成一个或多个有源和/或无源器件103。本领域普通技术人员将理解，提供以上示例仅出于说明的目的，并不意味着以任何方式限制本公开。对于给定的应用，还可以适当地使用其他电路。
在一些实施例中，在一个或多个有源和/或无源器件103和衬底101上方形成互连结构105。互连结构105将一个或多个有源和/或无源器件103电互连以形成半导体器件100内的功能电气电路。互连结构105可以包括一个或多个金属化层1090至109M，其中M+1是一个或多个金属化层1090至109M的数量。在一些实施例中，M的值可以根据半导体器件100的设计规格而变化。在一些实施例中，金属化层109M可以是互连结构105的中间金属化层。在这样的实施例中，在金属化层109M上形成另外的金属化层。在其他实施例中，金属化层109M可以是互连结构105的最终金属化层。在一些实施例中，M等于1。在其他实施例中，M大于1。
在一些实施例中，一个或多个金属化层1090至109M分别包括一个或多个介电层1110至111M。介电层1110是层间介电(ILD)层，介电层1111至111M是金属间介电(IMD)层。ILD层和IMD层可以包括具有设置在这种导电部件之间的例如小于约4.0或甚至小于2.0的k值的低k介电材料。在一些实施例中，ILD层和IMD层可以是由通过任何合适的方法(例如旋涂、化学气相沉积(CVD)、等离子增强CVD(PECVD)、原子层沉积(ALD)、其组合等)制成的诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物，其复合物，其组合等。
在一些实施例中，蚀刻停止层(ESL)1171至117M形成在介电层1110至111M中的相邻介电层之间。选择用于ESL1171至117M的材料，使得ESL1171至117M的蚀刻速率小于介电层1110至111M中相应的介电层的蚀刻速率。在一些实施例中，比蚀刻ESL1171至117M更快地蚀刻介电层1110至111M的蚀刻工艺是使用包括基于CxFy的气体等的蚀刻剂执行的干蚀刻工艺。在一些实施例中，ESL117K的蚀刻速率小于介电层111K的蚀刻速率(K＝1，...，M)。在一些实施例中，ESL1171至117M中的每个可以包括一层或多层介电材料。合适的介电材料可包括氧化物(例如，氧化硅、氧化铝等)、氮化物(例如，SiN等)、氮氧化物(例如，SiON等)、碳氧化物(例如，SiOC等)、碳氮化物(例如，SiCN等)、碳化物(例如，SiC等)或其组合等，并且可以使用旋涂、CVD、PECVD、ALD或其组合等形成介电材料。
在一些实施例中，金属化层1090还包括在介电层1110内的导电插塞1150，并且金属化层1091至109M还包括诸如分别在介电层1111至111M内的导线1131至113M和导电通孔1151至115M的一个或多个导电互连件，。导电插塞1150将一个或多个有源和/或无源器件103电耦合到导线1131至113M和导电通孔1151至115M。在一些实施例中，导线1131至113M可具有约0.05μm至约12μm之间的宽度。
在一些实施例中，可以使用任何合适的方法来形成导电插塞1150，导线1131至113M和导电通孔1151至115M，例如镶嵌法、双镶嵌法等。在一些实施例中，用于形成导电插塞1150、导电线1131至113M和导电通孔1151至115M的步骤包括在分别的介电层1110至111M中形成开口，在开口中沉积一个或多个阻挡/粘附层119(在导电插塞1150中未明确地示出)，在一个或多个阻挡/粘附层119上方沉积种子层121(在导电插塞1150中未明确示出)，以及用导电材料123(在导电插塞1150中未明确示出)填充开口。然后执行化学机械抛光(CMP)以去除一个或多个阻挡/粘附层119、种子层121和导电材料123的溢出于开口的过量的材料。在一些实施例中，导电插头1150的最上表面与介电层1110的最上表面齐平。在一些实施例中，导线1131至113M的最上表面与介电层1111至111M的最上表面齐平。
在一些实施例中，一个或多个阻挡/粘附层119可以包括钛、氮化钛、钽、氮化钽、其组合等，并且可以使用PVD、CVD、ALD、其组合等来形成一个或多个阻挡/粘附层119。在一些实施例中，一个或多个阻挡/粘附层119可以具有在约
Figure BDA0002297031540000061
至约
Figure BDA0002297031540000062
之间的厚度。一个或多个阻挡/粘附层119保护各自的介电层1110至111M免受扩散和金属污染。种子层121可以包括铜、钛、镍、金、锰、其组合等，并且可以通过ALD、CVD、PVD、溅射、其组合等形成种子层121。在一些实施例中，种子层121可以具有在约
Figure BDA0002297031540000063
至约
Figure BDA0002297031540000064
之间的厚度。导电材料123可以包括铜、铝、钨、其组合、其合金等，并且可以使用例如通过电镀或其他合适的方法来形成导电材料123。
进一步参考图1，在介电层111M和导线113M上形成介电层125。如下面更详细地描述的，介电层125用作在互连结构105和衬底101内形成衬底贯通孔(TSV)结构501(例如，参见图5)的CMP停止层。如下面更详细的描述，介电层125还充当在导线113M上形成导电通孔115M+1(例如，参见图6)的ESL。因此，介电层125也可以称为CMP停止层或ESL。在一些实施例中，可以使用与ESL1171至117M类似的材料和方法来形成介电层125，并且在此不再重复描述。在一些实施例中，所形成的介电层125具有在约
Figure BDA0002297031540000065
至约
Figure BDA0002297031540000066
之间的厚度，例如约
Figure BDA0002297031540000067
介电层125的这种厚度范围允许将介电层125既用作ESL又用作CMP停止层，并且允许改善的CMP均匀性和ESL控制。
在形成介电层125之后，在介电层125上方形成掩模层127，并图案化掩模层127以在掩模层127中形成开口129。在一些实施例中，掩模层127可以包括一层或多层可光图案化和不可光图案化的材料。在一些实施例中，掩模层127可以包括可以使用合适的光刻方法对其进行图案化以形成开口129的光致抗蚀剂。如下文更详细地描述的，掩模层127用作蚀刻掩模以在互连结构105和衬底101中形成用于随后形成的TSV结构的开口。
参照图2，图案化互连结构105和衬底101以形成开口201。在一些实施例中，开口201延伸穿过介电层125、介电层1110至111M以及ESL1170至117M以进入衬底101。在一些实施例中，使用掩模层127作为蚀刻掩模时，可以使用适当的蚀刻工艺图案化互连结构105和衬底101。在一些实施例中，合适的蚀刻工艺可以包括一种或多种干蚀刻工艺，例如反应离子蚀刻(RIE)工艺、中性束蚀刻(NBE)工艺等。在一些实施例中，合适的蚀刻工艺可以是各向异性蚀刻工艺。在一些实施例中，开口201具有在约2μm至约3μm之间的宽度W1。在一些实施例中，开口201具有在约20μm至约50μm之间的高度H1。
参照图3，在形成开口201之后，去除掩模层127(参见图2)。在一些实施例中，可以使用灰化工艺随后使用湿法清洁工艺来去除由光致抗蚀剂形成的掩模层127。随后，沿着开口201的侧壁和底面并在介电层125的顶面上方形成衬垫层301。在一些实施例中，衬垫层301可以包括合适的绝缘材料以电隔离随后形成的TSV结构的导电部分与周围的层，诸如，介电层125、介电层1110至111M，ESL1170至117M以及衬底101。在一些实施例中，衬垫层301可以包括氧化硅、氮化硅、其组合的等，可以使用ALD、CVD、PECVD、其组合等形成衬垫层301。在一些实施例中，衬垫层301具有在约
Figure BDA0002297031540000071
至约
Figure BDA0002297031540000072
之间的厚度。
在形成衬垫层301之后，在衬垫层301上方形成阻挡层303。在一些实施例中，阻挡层303可以包括钛、氮化钛、钽、氮化钽、其组合等，并且可以使用PVD、CVD、ALD、其组合等形成阻挡层303。在一些实施例中，阻挡层303具有在约
Figure BDA0002297031540000073
至约
Figure BDA0002297031540000074
之间的厚度。
在形成阻挡层303之后，在阻挡层303上方形成种子层305。在一些实施例中，种子层305可以包括铜、钛、镍、金、锰、其组合等，并且可以通过ALD、CVD、PVD、溅射、其组合等形成种子层305。在一些实施例中，种子层305具有在约
Figure BDA0002297031540000075
至约
Figure BDA0002297031540000076
之间的厚度。
参照图4，在形成种子层305之后，在开口201的剩余部分(参见图3)填充导电材料401。在一些实施例中，导电材料401从开口201溢出，使得一部分导电材料401沿着介电层125的顶面延伸。导电材料401可以包括铜、铝、钨、其组合，其合金等，并且可以例如通过电镀或其他合适的方法来形成导电材料401。
参考图5，去除了衬垫层301、阻挡层303、种子层305以及导电材料401的从开口201(参见图3)溢出的部分。衬垫层301、阻挡层303、种子层305和导电材料401的剩余部分形成TSV结构501。在一些实施例中，去除工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、其组合等。在去除工艺包括CMP工艺的一些实施例中，介电层125用作CMP停止层，并且在暴露介电层125之后并且在暴露导线113M的导电材料123之前停止CMP工艺，使得介电层125的至少一部分覆盖导线113M的导电材料123。在其中去除工艺包括CMP工艺的一些实施例中，导电材料401的去除速率与介电层125的去除速率之比大于约10。在一些实施例中，CMP工艺还可以使介电层125变薄形成变薄的介电层125'，使得变薄的介电层125'覆盖导线113M的导电材料123。在一些实施例中，通过将变薄的介电层125′保持在导线113M上方，可以在执行CMP工艺时避免导线113M的凹陷或腐蚀。在一些实施例中，TSV结构501的最上表面与变薄的介电层125’的最上表面齐平。在一些实施例中，变薄的介电层125’具有在约
Figure BDA0002297031540000081
至约
Figure BDA0002297031540000082
之间的厚度，例如约
Figure BDA0002297031540000083
参考图6，在形成TSV结构501之后，在金属化层109M和TSV结构501上方形成金属化层109M+1。在一些实施例中，金属化层109M+1包括ESL117M+1、介电层111M+1和包括导线113M+1和导电通孔115M+1的导电互连件。在一些实施例中，可以使用与以上参考图1描述的ESL1171至117M类似的材料和方法来形成ESL117M+1，并且在此不再重复描述。在一些实施例中，可以使用与以上参考图1描述的介电层1110至111M类似的材料和方法来形成介电层111M+1，并且在此不再重复描述。在一些实施例中，可以使用与以上参照图1描述的导线1131至113M和导电通孔1151至115M类似的材料和方法来形成导线113M+1和导电通孔115M+1。在此不再重复赘述。在一些实施例中，ESL117M+1具有约
Figure BDA0002297031540000084
至约
Figure BDA0002297031540000085
之间的厚度。
在一些实施例中，介电层125'和ESL117M+1用作用于帮助形成用于导电通孔115M+1的开口的组合的ESL。在一些实施例中，组合的ESL具有在约
Figure BDA0002297031540000086
至约
Figure BDA0002297031540000087
之间的厚度。在一些实施例中，ESL117M+1的厚度大于介电层125’的厚度。在其他实施例中，ESL117M+1的厚度小于或等于介电层125’的厚度。在一些实施例中，在以上参照图5描述的CMP工艺期间，介电层125'被变薄至使得导电线113M上方的导电通孔115M+1和TSV结构501上方的115M+1具有相似的轮廓的厚度。在图6所示的实施例中，ESL117M+1和介电层125’包括相同的材料。在这样的实施例中，ESL117M+1至介电层125’之间的界面可能是不可检测的。此外，当导电通孔115M+1延伸通过ESL117M+1和介电层125’时，导电通孔115M+1的宽度不变。在其他实施例中，ESL117M+1和介电层125’可以包括不同的材料。这样的实施例在图9A和图9B中示出。
参照图7，在一些实施例中，在金属化层109M+1上形成附加的金属化层，直到在金属化层109M和TSV结构501上形成N个金属化层(金属化层109M+1至109M+N)为止，其中金属化层109M+N是互连结构105的最后一个金属化层。在一些实施例中，金属化层109M+X包括ESL117M+X、介电层111M+X和包括导电线113M+X和导电通孔115M+X(其中X＝2，...，N)的导电互连件。在一些实施例中，可以使用与以上参考图1描述的ESL1171至117M类似的材料和方法来形成ESL117M+X(X＝2，...，N)，在此不再重复赘述。在一些实施例中，介电层111M+X(X＝2，...，N)可以使用与以上参照图1描述的介电层1110至111M类似的材料和方法形成，并且在此不进行重复描述。在一些实施例中，可以使用以上参照图1描述的与导线1131至113M和导电通孔1151至110M相似的材料和方法来形成导线113M+X和导电通孔115M+X(X＝2，...，N)，并且这里不重复描述。在一些实施例中，N等于1。在其他实施例中，N大于1。
参照图8，在形成互连结构105的最后的金属化层109M+N之后，可以在半导体器件100上执行各种工艺步骤。在一些实施例中，可以在衬底101的背面上形成变薄工艺以暴露TSV结构501。在一些实施例中，变薄工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、其组合等。在一些实施例中，当已经暴露出TSV结构501的导电材料401之后，停止变薄工艺。在其他实施例中，当已经暴露出TSV结构501的阻挡层303之后，停止变薄工艺。在其他实施例中，当已经暴露出TSV结构501的种子层305之后，停止变薄工艺。
图9A示出了根据一些实施例的半导体器件900的截面图。图9B示出了根据一些实施例的图9A所示的半导体器件900的部分901的放大截面图。在一些实施例中，半导体器件900类似于图8所示的半导体器件100，其中相似的部件由相似的附图标记标注，并且在此不再对相似部件重复描述。在一些实施例中，可以使用与以上参考图1至图8描述的半导体器件100类似的材料和方法来形成半导体器件900，并且在此不再重复描述。
在图9A和9B所示的实施例中，ESL117M+1和介电层125'包含不同的材料。在一些实施例中，相对于形成用于导电通孔115M+1的开口的蚀刻工艺，ESL117M+1的蚀刻速率大于介电层125'的蚀刻速率。在一些实施例中，蚀刻工艺是使用包括具有大于碳(C)含量的氟(F)含量的CxFy基气体的蚀刻剂执行的干法蚀刻工艺等。在这样的实施例中，随着导电通孔115M+1延伸穿过ESL117M+1和介电层125'，导电通孔115M+1的宽度减小。在一些实施例中，导电通孔115M+1在ESL117M+1内具有均匀的宽度W2。在一些实施例中，宽度W2在约0.2μm至约0.4μm之间。在一些实施例中，导电通孔115M+1在介电层125’内具有不均匀的宽度。在一些实施例中，导电通孔115M+1在导电线113M的最上表面处的介电层125'内具有宽度W3。在一些实施例中，宽度W3在约0.12μm至约0.35μm之间。在一些实施例中，比率W3/W2在约0.6至约0.9之间。
图10至图16示出了根据一些实施例的半导体器件1000的制造的各个中间阶段的截面图。参照图10，用于形成半导体器件1000的方法开始于如图1所示的在半导体结构的介电层125上形成掩模层1001。在一些实施例中，对图案化掩模层1001以形成开口1003。在一些实施例中，掩模层1001可以包括一层或多层可光图案化和不可光图案化的材料。在一些实施例中，掩模层1001可以包括可以使用适当的光刻方法对其进行图案化以在掩模层1001中形成开口1003的光致抗蚀剂。如以下更详细地描述的，掩模层1001用作在互连结构105中形成用于随后形成的电容器的开口的蚀刻掩模。
参考图11，图案化互连结构105以在互连结构105中形成开口1101。在一些实施例中，开口1101延伸穿过介电层125、介电层111M和ESL117M。在其他实施例中，开口1101也可以延伸穿过介电层1110至111M-1中的一个或多个以及ESL1171至117M-1中的一个或多个，而不延伸到衬底101中。在一些实施例中，可以使用适当的蚀刻工艺来图案化互连结构105，同时使用掩模层1001作为蚀刻掩模。在一些实施例中，合适的蚀刻工艺可以包括一种或多种干蚀刻工艺，例如反应离子蚀刻(RIE)工艺、中性束蚀刻(NBE)工艺等。在一些实施例中，合适的蚀刻工艺可以是各向异性蚀刻工艺。在一些实施例中，开口1101具有在约2.1μm至约5.2μm之间的宽度W4。在一些实施例中，开口1101具有在约1.0μm至约2.0μm之间的高度H4。
参照图12，在形成开口1101之后，去除掩模层1001(见图11)。在一些实施例中，可以使用灰化工艺然后进行湿法清洁工艺来去除由光致抗蚀剂形成的掩模层1001。随后，沿着开口1101的侧壁和底面并且在介电层125的顶面上方形成第一导电层1201。在一些实施例中，第一导电层1201可以包括TaN、TiN、其组合等，并且可以使用ALD、CVD、PECVD、其组合等形成第一导电层1201。在一些实施例中，第一导电层1201也可以被称为底部电极层。在一些实施例中，第一导电层1201具有在约
Figure BDA0002297031540000111
至约
Figure BDA0002297031540000112
之间的厚度。
在形成第一导电层1201之后，在第一导电层1201上方形成介电层1203。在一些实施例中，介电层1203可包括例如ZrO2、HfO2、Si3N4、钛酸锶锶(BST)、其组合等的高介电常数(k)材料，并且可以使用ALD、CVD、PECVD、其组合等形成介电层1203。在其他实施例中，介电层1203可以包括其他合适的介电材料。在一些实施例中，介电层1203具有在约
Figure BDA0002297031540000113
至约
Figure BDA0002297031540000114
之间的厚度。
参照图13，在介电层1203上方形成第二导电层1301。在一些实施例中，第二导电层1301从开口1101的剩余部分(参见图12)溢出，从而第二导电层1301的部分沿着介电层125的顶面延伸。在一些实施例中，第二导电层1301可以包括TiN、TaN、铜、其组合等的一层或多层。在一些实施例中，第二导电层1301可包括使用ALD、CVD、PECVD、其组合等在介电层1203上方形成的TiN或TaN层，以及使用电镀或其他合适方法在TiN或TiN层上方形成的铜层。在一些实施例中，第二导电层1301也可以被称为顶部电极层。
参照图14，去除了第一导电层1201、介电层1203和第二导电层1301的溢出于开口1101(参见图11)的部分。第一导电层1201、介电层1203和第二导电层1301的剩余部分形成电容器1401。在一些实施例中，电容器1401可以是解耦电容器。第一导电层1201的剩余部分也可以被称为底部电极，第二导电层1301的剩余部分也可以被称为顶部电极。在一些实施例中，底部电极电耦合至互连结构105的导电部件。在一些实施例中，去除工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、其组合等。在去除工艺包括CMP工艺的一些实施例中，介电层125用作CMP停止层，并且在暴露介电层125之后并且在暴露导线113M的导电材料123之前停止CMP工艺，使得在介电层125的至少部分覆盖导线113M的导电材料123。在一些实施例中，CMP工艺还可以使介电层125变薄以形成变薄的介电层125'，使得变薄的介电层125'覆盖导线113M的导电材料123。在一些实施例中，通过将变薄的介电层125′保持在导线113M上方，可以在执行CMP工艺时避免导线113M的凹陷或腐蚀。在一些实施例中，电容器1401的最上表面与变薄的介电层125’的最上表面齐平。在一些实施例中，变薄的ESL125’具有在约
Figure BDA0002297031540000121
至约
Figure BDA0002297031540000122
之间的厚度，例如约
Figure BDA0002297031540000123
参照图15，在形成电容器1401之后，在金属化层109M和电容器1401上方形成金属化层109M+1。在一些实施例中，金属化层109M+1包括ESL117M+1、介电层111M+1和包括导线113M+1和导电通孔115M+1的导电互连件。在一些实施例中，如以上参考图6的描述形成金属化层109M+1，并且在此不再重复描述。在一些实施例中，介电层125’和ESL117M+1用作用于帮助形成用于导电通孔115M+1的开口的组合的ESL。在图15所示的实施例中，ESL117M+1和介电层125’包括相同的材料。在这样的实施例中，ESL117M+1和介电层125’之间的界面可能是不可检测的。此外，当导电通孔115M+1延伸通过ESL117M+1和介电层125’时，导电通孔115M+1的宽度不变。在其他实施例中，ESL117M+1和介电层125’可以包括不同的材料。这样的实施例在图17中示出。
参照图16，在一些实施例中，在金属化层109M+1上形成附加的金属化层，直到在金属化层109M和电容器1401上方形成N个金属化层(金属化层109M+1至109M+N)，其中金属化层109M+N是互连结构105的最后一个金属化层。在一些实施例中，N等于1。在其他实施例中，N大于1。在一些实施例中，如上面参考图7所描述的形成附加的金属化层，在此不再重复描述。
图17示出了根据一些实施例的半导体器件1700的截面图，图9B示出了半导体器件1700的部分1701的放大截面图。在一些实施例中，半导体器件1700类似于图16所示的半导体器件1000，其中相似的部件由相似的附图标记标注，并且在此不重复相似部件的描述。在一些实施例中，可以使用与以上参考图10至图16描述的半导体器件1000类似的材料和方法来形成半导体器件1700，并且在此不再重复描述。在图17所示的实施例中，ESL117M+1和介电层125’包括不同的材料。在一些实施例中，相对于形成用于导电通孔115M+1的开口的蚀刻工艺，ESL117M+1的蚀刻速率大于介电层125'的蚀刻速率。在这样的实施例中，随着导电通孔115M+1延伸穿过ESL117M+1和介电层125'，导电通孔115M+1的宽度减小。
参照图9B，在一些实施例中，导电通孔115M+1在ESL117M+1内具有均匀的宽度W2。在一些实施例中，宽度W2在约0.2μm至约0.4μm之间。在一些实施例中，导电通孔115M+1在介电层125’内具有不均匀的宽度。在一些实施例中，导电通孔115M+1在导电线113M的最上表面处的介电层125'内具有宽度W3。在一些实施例中，宽度W3在约0.12μm和约0.35μm之间。在一些实施例中，比率W3/W2在约0.6至约0.9之间。
图18是示出根据一些实施例的形成半导体器件的方法1800的流程图。方法1800从步骤1801开始，在该步骤中，如以上参考图1所描述的，在衬底(例如，图1所示的衬底101)上方形成一个或多个第一金属化层(例如，图1所示的一个或多个金属化层1090至109M)。在步骤1803中，如以上参考图2至图5所描述的，在一个或多个第一金属化层和衬底内形成衬底贯通孔(TSV)(例如，图5所示的TSV结构501)。在步骤1805中，如以上参考图6和图7所描述的，在TSV上方形成一个或多个第二金属化层(例如，图7所示的一个或多个金属化层109M+1至109M+N)。在步骤1807中，如上文参考图8所描述的，使衬底的背面变薄以暴露TSV。
图19示出了根据一些实施例的形成半导体器件的方法1900的流程图。方法1900从步骤1901开始，在步骤1901中，如以上参考图10所描述的，在衬底(例如图10所示的衬底101)上方形成一个或多个第一金属化层(例如图10所示的一个或多个金属化层1090至109M)。在步骤1903中，如以上参考图10至图14所描述的，在一个或多个第一金属化层内形成电容器(例如，图14所示的电容器1401)。在步骤1905中，如以上参考图15和图16所描述的，在电容器上方形成一个或多个第二金属化层(例如图16所示的一个或多个金属化层109M+1至109M+N)。
根据一个实施例，一种方法包括：在衬底上方形成第一介电层；在第一介电层中形成第一互连件；在第一介电层和第一互连件上方形成第二介电层；在第一介电层、第二介电层和衬底内形成贯通孔，其中形成贯通孔包括：在第一介电层、第二介电层和衬底内形成邻近第一互连件设置的开口；在开口和第二介电层上方沉积导电材料；对所述导电材料进行平坦化工艺以暴露出第二介电层；在第二介电层和贯通孔上方形成第三介电层；在第三介电层上方形成第四介电层；在第四介电层中形成第二互连件，第二互连件延伸穿过第三介电层和第二介电层并与所述第一互连件物理接触。在一个实施例中，第二介电层和第三介电层包括相同的材料。在一个实施例中，第二介电层和第三介电层包括不同的材料。在一个实施例中，当第二互连件穿过第二介电层朝向第一互连件延伸时，第二互连件变窄。在一个实施例中，平坦化工艺减小了第二介电层的厚度。在一个实施例中，该方法还包括在第四介电层中形成第三互连件，第三互连件延伸穿过第三介电层并与贯通孔物理接触。在一个实施例中，形成贯通孔还包括沿着开口的侧壁和底部形成绝缘衬垫。
根据另一个实施例，一种方法包括：在衬底上方形成第一介电层；在第一介电层中形成第一互连件；在第一介电层和第一互连件上方形成第二介电层；在第一介电层和第二介电层内形成电容器，其中形成电容器包括：在第一介电层和第二介电层中形成邻近于第一互连件设置的开口；沿开口的侧壁和底部以及在第二介电层的上方形成第一导电层；在第一导电层上方形成第三介电层；在第三介电层上方形成第二导电层；对第一导电层、第三介电层和第二导电层执行平坦化工艺，以暴露出第二介电层；在第二介电层和电容器上方形成第四介电层；在第四介电层上方形成第五介电层；在第五介电层中形成第二互连件，第二互连件延伸穿过第四介电层和第二介电层并与第一互连件物理接触。在一个实施例中，第二介电层和第四介电层包括相同的材料。在一个实施例中，第二介电层和第四介电层包括不同的材料。在一个实施例中，第二互连件的宽度随着第二互连件穿过第二介电层朝向第一互连件延伸而减小。在一个实施例中，平坦化工艺去除第二介电层的部分。在一个实施例中，该方法还包括在第五介电层中形成第三互连件，第三互连件延伸穿过第四介电层并物理接触第二导电层。在一个实施例中，第四介电层的蚀刻速率大于第二介电层的蚀刻速率。
根据又一个实施例，一种器件包括：衬底；衬底上方的第一介电层；第一介电层中的第一互连件；在第一介电层和第一互连件上方的第二介电层；延伸穿过第一介电层、第二介电层和衬底的导电通孔，导电通孔的最上表面与第二介电层的最上表面齐平；在第二介电层和导电通孔上方的第三介电层；在第三介电层上方的第四介电层；在第四介电层中的第二互连件，第二互连件延伸穿过第三介电层和第二介电层并物理接触第一互连件。在一个实施例中，第二介电层和第三介电层包括相同的材料。在一个实施例中，第二介电层和第三介电层包括不同的材料。在一个实施例中，当第二互连件穿过第二介电层朝向第一互连件延伸时，第二互连件变窄。在一个实施例中，器件还包括在第四介电层中的第三互连件，第三互连延伸穿过第三介电层并物理接触导电通孔。在一个实施例中，导电通孔的最下表面与衬底的表面齐平。
前述内容概述了若干实施例的部件，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域技术人员还应意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变/替换和变更而不背离本公开的精神和范围。

Claims (20)

1.一种形成半导体器件的方法，包括：
在衬底上形成一个或多个有源和/或无源器件；
在所述一个或多个有源和/或无源器件和所述衬底上方形成互连结构；形成所述互连结构包括：
在所述一个或多个有源和/或无源器件和所述衬底上方形成第一介电层；
在所述第一介电层中形成第一互连件，所述第一互连件电连接至所述一个或多个有源和/或无源器件；
在所述第一介电层和所述第一互连件上方形成第二介电层；
在所述互连结构的所述第一介电层、所述第二介电层和所述衬底内形成贯通孔，其中，形成所述贯通孔包括：
在所述第一介电层、所述第二介电层和所述衬底中形成开口，所述开口设置为邻近所述第一互连件；
在所述开口中并且在所述第二介电层上方沉积导电材料；以及
在所述导电材料上执行平坦化工艺以暴露所述第二介电层，其中，所述第二介电层保持覆盖所述第一互连件并且与所述第一互连件直接接触，所述贯通孔和所述第二介电层的顶面齐平；
在所述第二介电层和所述贯通孔上方形成第三介电层；
在所述第三介电层上方形成第四介电层；以及
在所述第四介电层中形成第二互连件，所述第二互连件延伸穿过所述第三介电层和所述第二介电层并且与所述第一互连件物理接触。
2.根据权利要求1所述的方法，其中，所述第二介电层和所述第三介电层包括相同材料。
3.根据权利要求1所述的方法，其中，所述第二介电层和所述第三介电层包括不同材料。
4.根据权利要求1所述的方法，其中，随着所述第二互连件穿过所述第二介电层朝向所述第一互连件延伸，所述第二互连件变窄。
5.根据权利要求1所述的方法，其中，所述平坦化工艺减少所述第二介电层的厚度。
6.根据权利要求1所述的方法，还包括在所述第四介电层中形成第三互连件，所述第三互连件延伸穿过所述第三介电层并且与所述贯通孔物理接触。
7.根据权利要求1所述的方法，其中，形成所述贯通孔还包括沿所述开口的侧壁和底部形成绝缘衬垫。
8.一种形成半导体器件的方法，包括：
在衬底上形成一个或多个有源和/或无源器件；
在所述一个或多个有源和/或无源器件和所述衬底上方形成互连结构；形成所述互连结构包括：
在所述一个或多个有源和/或无源器件和所述衬底上方形成第一介电层；
在所述第一介电层中形成第一互连件，所述第一互连件电连接至所述一个或多个有源和/或无源器件；
在所述第一介电层和所述第一互连件上方形成第二介电层；
在所述互连结构的所述第一介电层和所述第二介电层内形成电容器，其中，形成所述电容器包括：
在所述第一介电层和所述第二介电层中形成开口，所述开口设置为邻近所述第一互连件；
沿所述开口的侧壁和底部并且在所述第二介电层上方形成第一导电层；
在所述第一导电层上方形成第三介电层；
在所述第三介电层上方形成第二导电层；以及
在所述第一导电层、所述第三介电层和所述第二导电层上执行平坦化工艺以暴露所述第二介电层，其中，所述第二介电层保持覆盖所述第一互连件并且与所述第一互连件直接接触，所述电容器和所述第二介电层的顶面齐平；
在所述第二介电层和所述电容器上方形成第四介电层；
在所述第四介电层上方形成第五介电层；以及
在所述第五介电层中形成第二互连件，所述第二互连件延伸穿过所述第四介电层和所述第二介电层并且与所述第一互连件物理接触。
9.根据权利要求8所述的方法，其中，所述第二介电层和所述第四介电层包括相同材料。
10.根据权利要求8所述的方法，其中，所述第二介电层和所述第四介电层包括不同材料。
11.根据权利要求8所述的方法，其中，随着所述第二互连件穿过所述第二介电层朝向所述第一互连件延伸，所述第二互连件的宽度减小。
12.根据权利要求8所述的方法，其中，所述平坦化工艺去除所述第二介电层的部分。
13.根据权利要求8所述的方法，还包括在所述第五介电层中形成第三互连件，所述第三互连件延伸穿过所述第四介电层并且与所述第二导电层物理接触。
14.根据权利要求8所述的方法，其中，所述第四介电层的蚀刻率大于所述第二介电层的蚀刻率。
15.一种半导体器件，包括：
衬底；
一个或多个有源和/或无源器件，位于所述衬底上方；
互连结构，位于所述一个或多个有源和/或无源器件和所述衬底上方，所述互连结构包括：
第一介电层，位于所述一个或多个有源和/或无源器件和所述衬底上方；
第一互连件，位于所述第一介电层中；
第二介电层，位于所述第一介电层和所述第一互连件上方；
导电通孔，延伸穿过所述第一介电层、所述第二介电层和所述衬底，其中，所述第二介电层保持覆盖所述第一互连件并且与所述第一互连件直接接触，所述导电通孔的最上表面与所述第二介电层的最上表面齐平；
第三介电层，位于所述第二介电层和所述导电通孔上方；
第四介电层，位于所述第三介电层上方；以及
第二互连件，位于所述第四介电层中，所述第二互连件延伸穿过所述第三介电层和所述第二介电层并且与所述第一互连件物理接触。
16.根据权利要求15所述的半导体器件，其中，所述第二介电层和所述第三介电层包括相同材料。
17.根据权利要求15所述的半导体器件，其中，所述第二介电层和所述第三介电层包括不同材料。
18.根据权利要求15所述的半导体器件，其中，随着所述第二互连件穿过所述第二介电层朝向所述第一互连件延伸，所述第二互连件变窄。
19.根据权利要求15所述的半导体器件，还包括第三互连件，位于所述第四介电层中，所述第三互连件延伸穿过所述第三介电层并且与所述导电通孔物理接触。
20.根据权利要求15所述的半导体器件，其中，所述导电通孔的最下表面与所述衬底的表面齐平。
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