KR102114340B1

KR102114340B1 - Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법

Info

Publication number: KR102114340B1
Application number: KR1020130088248A
Authority: KR
Inventors: 박재화; 강성희; 문광진; 박병률; 방석철
Original assignee: 삼성전자주식회사
Priority date: 2013-07-25
Filing date: 2013-07-25
Publication date: 2020-05-22
Also published as: US20150028450A1; US9691684B2; KR20150012574A

Abstract

TSV 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법을 제공한다. 집적회로 소자는 반도체 기판을 포함하는 반도체 구조물과, 반도체 기판을 관통하는 TSV 구조와, 반도체 기판 내에 형성되고 TSV 구조에 연결되어 있는 디커플링 커패시터를 포함한다. TSV 구조는 도전성 플러그, 제1 도전성 배리어막, 및 이들 사이에 개재된 제1 절연 박막을 포함한다. 디커플링 커패시터는 제1 도전성 배리어막과 동일한 물질로 이루어지는 제1 전극, 도전성 플러그의 적어도 일부와 동일한 물질로 이루어지는 제2 전극, 및 제1 전극과 제2 전극과의 사이에 개재되고 제1 절연 박막과 동일한 물질로 이루어지는 제2 절연 박막을 포함한다.

Description

ＴＳＶ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법 {Integrated circuit device having through-silicon via structure and decoupling capacitor and method of manufacturing the same}

본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 TSV (through-silicon-via) 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법에 관한 것이다.

하나의 반도체 패키지 내에 복수의 반도체 칩을 수직으로 탑재하는 3D (3-dimensional) 패키지와, TSV를 능동 칩에 적용하지 않고 수동 실리콘 인터포저 (interposer)에 적용하고 이 인터포저 상면에 칩을 플립칩 본딩하는 2.5D 패키지의 개발이 활발해짐에 따라, 기판, 다이(die), 또는 인터포저를 관통하여 수직으로 전기적 접속을 형성하는 TSV (through-silicon-via) 기술이 매우 중요하게 인식되고 있다. 3D 패키지 및 2.5D 패키지의 성능 및 신뢰도를 향상시키기 위하여는, Cu 콘택 플러그를 포함하는 TSV 구조에서 Cu 확산 현상에 따른 문제점을 해결하고 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있는 소자의 형성 기술이 필요하다. 또한, TSV를 이용하는 3D 패키지 또는 2.5D 패키지의 집적 기술에서 보다 높은 집적도를 확보할 수 있고 TSV의 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자 개발이 필요하다.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, TSV 구조의 금속 플러그로부터 금속 이온이 TSV 주위의 반도체 기판 내부로 확산되는 현상을 방지하는 동시에, 반도체 칩의 동시다발적인 고속 스위칭으로 인하여 접지면과 전원단에서 스위칭 잡음 발생을 방지하거나 회로 신호의 불규칙한 변화에 대한 필터로서 기능하기 위한 디커플링 커패시터가 고집적화에 유리한 구조를 가짐으로써, 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있고, 보다 높은 집적도를 확보할 수 있는 집적회로 소자를 제공하는 것이다.

본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 TSV 구조의 금속 플러그로부터 금속 이온이 TSV 주위의 반도체 기판 내부로 확산되는 현상을 방지하는 동시에, 보다 높은 집적도 및 향상된 TSV 신뢰성을 확보하기에 유리한 구조를 가지는 디커플링 커패시터 구조를 제공할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.

본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 반도체 기판을 포함하는 반도체 구조물과, 상기 반도체 기판을 관통하는 TSV (through-silicon-via) 구조와, 상기 반도체 기판 내에 형성되고 상기 TSV 구조에 연결되어 있는 디커플링 커패시터를 포함한다. 상기 TSV 구조는 도전성 플러그; 상기 도전성 플러그와 이격되고 상기 도전성 플러그를 포위하는 제1 도전성 배리어막; 및 상기 도전성 플러그와 상기 제1 도전성 배리어막과의 사이에 개재되어 있는 제1 절연 박막을 포함한다. 상기 디커플링 커패시터는 상기 제1 도전성 배리어막을 구성하는 제1 물질과 동일한 물질로 이루어지는 제1 전극; 상기 제1 전극과 이격되고 상기 도전성 플러그의 적어도 일부를 구성하는 제2 물질과 동일한 물질로 이루어지는 제2 전극; 및 상기 제1 전극과 상기 제2 전극과의 사이에 개재되고 상기 제1 절연 박막을 구성하는 제3 물질과 동일한 물질로 이루어지는 제2 절연 박막을 포함한다.

일부 실시예들에서, 상기 제1 전극 및 상기 제2 전극은 각각 금속을 포함할 수 있다.

일부 실시예들에서, 상기 TSV 구조의 상기 도전성 플러그는 상기 반도체 구조물을 관통하고 상기 제1 절연 박막에 의해 포위되는 금속 플러그와, 상기 금속 플러그와 상기 제1 절연 박막과의 사이에서 상기 금속 플러그의 외부 측벽을 포위하는 제2 도전성 배리어막을 포함할 수 있다.

일부 실시예들에서, 상기 디커플링 커패시터의 상기 제2 전극은 상기 제2 도전성 배리어막을 구성하는 물질과 동일한 물질로 이루어질 수 있다.

상기 디커플링 커패시터의 상기 제2 전극은 상기 금속 플러그를 구성하는 물질과 동일한 물질로 이루어지는 제1 도전층과, 상기 제2 도전성 배리어막을 구성하는 물질과 동일한 물질로 이루어지는 제2 도전층을 포함하는 적층 구조를 가질 수 있다.

일부 실시예들에서, 상기 제1 도전성 배리어막 및 상기 제1 전극은 제1 금속을 포함하고, 상기 도전성 플러그 및 상기 제2 전극은 상기 제1 금속과는 다른 제2 금속을 포함할 수 있다.

일부 실시예들에서, 상기 TSV 구조의 상기 제1 도전성 배리어막이 상기 반도체 기판으로부터 이격되도록 상기 반도체 기판과 상기 제1 도전성 배리어막과의 사이에 개재되어 있는 비아 절연막을 더 포함하고, 상기 디커플링 커패시터의 상기 제1 전극은 상기 반도체 기판에 접할 수 있다.

일부 실시예들에서, 상기 도전성 플러그 및 상기 제1 도전성 배리어막이 상호 등전위를 갖도록 상기 도전성 플러그 및 상기 제1 도전성 배리어막을 상호 전기적으로 연결시키기 위한 등전위 도전층을 더 포함할 수 있다.

상기 등전위 도전층은 상기 반도체 구조물의 제1 표면 위에서 상기 도전성 플러그의 일단 및 상기 제1 도전성 배리어막의 일단에 접해 있는 제1 도전층과, 상기 반도체 구조물의 제1 표면의 반대측인 제2 표면 위에서 상기 도전성 플러그의 타단 및 상기 제1 도전성 배리어막의 타단에 접해 있는 제2 도전층을 포함할 수 있다.

상기 TSV 구조 및 상기 디커플링 커패시터는 상기 등전위 도전층을 경유하여 서로 연결될 수 있다.

일부 실시예들에서, 상기 반도체 구조물은 로직 칩, 메모리 칩, 또는 인터포저 (interposer)의 일부일 수 있다.

본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 접속 단자를 가지는 패키지 기판과, 상기 패키지 기판 위에 적층된 반도체 기판을 포함하는 반도체 구조물과, 상기 반도체 구조물에서 상기 반도체 기판을 관통하는 TSV (through-silicon-via) 구조와, 상기 반도체 구조물에서 상기 반도체 기판 내에 형성되고 상기 TSV 구조에 연결되어 있는 적어도 하나의 디커플링 커패시터를 포함한다. 상기 TSV 구조는 상기 접속 단자에 연결되어 있는 도전성 플러그; 상기 도전성 플러그와 이격되고 상기 도전성 플러그를 포위하는 제1 도전성 배리어막; 및 상기 도전성 플러그와 상기 제1 도전성 배리어막과의 사이에 개재되어 있는 제1 절연 박막을 포함한다. 상기 적어도 하나의 디커플링 커패시터는 상기 제1 도전성 배리어막을 구성하는 제1 물질과 동일한 물질로 이루어지는 제1 전극; 상기 제1 전극과 이격되고 상기 도전성 플러그의 적어도 일부를 구성하는 제2 물질과 동일한 물질로 이루어지는 제2 전극; 및 상기 제1 전극과 상기 제2 전극과의 사이에 개재되고 상기 제1 절연 박막을 구성하는 제3 물질과 동일한 물질로 이루어지는 제2 절연 박막을 포함한다.

상기 적어도 하나의 디커플링 커패시터는 상호 병렬 연결된 복수의 디커플링 커패시터로 이루어질 수 있다.

상기 복수의 디커플링 커패시터는 상기 반도체 기판에 형성된 복수의 트렌치 내에 형성되고, 상기 복수의 트렌치는 서로 이격될 수 있다.

상기 복수의 디커플링 커패시터는 상기 반도체 기판에 형성된 복수의 트렌치 내에 형성되고, 상기 복수의 트렌치는 서로 다른 깊이를 가지는 적어도 2 개의 트렌치를 포함할 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 반도체 기판을 포함하는 반도체 구조물의 제1 영역에서 상기 반도체 기판을 식각하여 제1 저면을 가지는 TSV 트렌치를 형성한다. 상기 TSV 트렌치의 내벽을 덮는 비아 절연막을 형성한다. 상기 반도체 구조물의 제2 영역에서 상기 반도체 기판을 식각하여 제2 저면을 가지는 커패시터 트렌치를 형성한다. 상기 TSV 트렌치 내에서 상기 비아 절연막을 차례로 덮는 제1 도전막, 제1 절연 박막, 및 상기 제1 도전막과 이격된 제2 도전막을 포함하는 다중층 구조과, 상기 커패시터 트렌치 내에 각각 위치되는 제1 전극, 제2 절연 박막 및 제2 전극을 포함하는 디커플링 커패시터를 동시에 형성한다. 상기 TSV 트렌치의 입구에서 상기 제1 도전막과 상기 제2 도전막을 상호 연결시키는 등전위 도전층을 형성한다.

일부 실시예들에서, 상기 제1 도전막 및 상기 제1 전극은 제1 금속을 포함하고, 상기 제2 도전막 및 상기 제2 전극은 제2 금속을 포함할 수 있다.

일부 실시예들에서, 상기 제1 전극은 상기 제1 도전막을 구성하는 물질과 동일한 물질을 포함하고, 상기 제2 절연 박막은 상기 제1 절연 박막을 구성하는 물질과 동일한 물질을 포함하고, 상기 제2 전극은 상기 제2 도전막을 구성하는 물질과 동일한 물질을 포함할 수 있다.

일부 실시예들에서, 상기 반도체 기판의 상면으로부터 상기 제1 저면까지의 거리는 상기 반도체 기판의 상면으로부터 상기 제2 저면까지의 거리보다 클 수 있다.

일부 실시예들에서, 상기 제2 영역은 상기 TSV 트렌치로부터 20 μm의 반경 거리 이내의 범위에 위치될 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법은 상기 등전위 도전층을 형성한 후, 상기 등전위 도전층과 상기 디커플링 커패시터를 상호 연결하기 위한 배선층을 형성하는 단계를 더 포함할 수 있다.

본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 반도체 기판을 포함하는 반도체 구조물에서 상기 반도체 기판을 식각하여 TSV 트렌치를 형성한다. 상기 TSV 트렌치의 내벽을 덮는 비아 절연막을 형성한다. 상기 TSV 트렌치와 이격된 위치에서 상기 반도체 기판을 식각하여 커패시터 트렌치를 형성한다. 상기 TSV 트렌치 내에서 상기 비아 절연막을 덮는 제1 도전성 배리어막과, 상기 커패시터 트렌치 내에서 상기 반도체 기판의 노출 영역을 덮는 제1 전극을 동시에 형성한다. 상기 TSV 트렌치 내에서 상기 제1 도전성 배리어막을 덮는 제1 절연 박막과, 상기 커패시터 트렌치 내에서 상기 제1 전극을 덮는 제2 절연 박막을 동시에 형성한다. 상기 TSV 트렌치 내에서 상기 제1 절연 박막에 의해 포위되는 도전성 플러그의 적어도 일부와, 상기 커패시터 트렌치 내에서 상기 제2 절연 박막을 덮는 제2 전극의 적어도 일부를 동시에 형성한다.

일부 실시예들에서, 상기 도전성 플러그의 적어도 일부와 상기 제2 전극의 적어도 일부를 동시에 형성하는 단계는 상기 TSV 트렌치 내에서 상기 제1 절연 박막 위에 상기 도전성 플러그의 일부를 구성하는 제2 도전성 배리어막과 상기 제2 전극을 동시에 형성하는 단계를 포함할 수 있다.

상기 제2 전극이 형성된 후, 상기 TSV 트렌치 내에 상기 도전성 플러그의 다른 일부인 금속 플러그를 형성하는 단계와, 상기 도전성 플러그 및 상기 제1 도전성 배리어막을 상호 연결시키는 등전위 도전층을 형성하는 단계와, 상기 제2 전극과 상기 등전위 도전층을 상호 연결시키는 배선층을 형성하는 단계를 더 포함할 수 있다.

일부 실시예들에서, 상기 도전성 플러그의 적어도 일부와 상기 제2 전극의 적어도 일부를 동시에 형성하는 단계는 상기 TSV 트렌치 내에서 상기 도전성 플러그의 일부를 구성하는 제2 도전성 배리어막과, 상기 커패시터 트렌치 내에서 상기 제2 전극의 일부를 구성하는 외부 제2 전극층을 동시에 형성하는 단계와, 상기 TSV 트렌치 내에서 상기 도전성 플러그의 다른 일부를 구성하는 금속 플러그와, 상기 커패시터 트렌치 내에서 상기 제2 전극의 다른 일부를 구성하는 내부 제2 전극층을 동시에 형성하는 단계를 포함할 수 있다.

본 발명의 기술적 사상에 의한 집적회로 소자는 TSV 구조에서 절연 박막을 사이에 두고 이격되어 있는 금속 플러그 및 도전성 배리어막에 연결되어 있는 배선을 통해 상기 TSV 구조에 전압이 인가될 때 상기 금속 플러그 및 도전성 배리어막이 상호 등전위로 될 수 있다. 따라서, TSV 구조의 금속 플러그와 반도체 기판과의 사이에 전위차가 발생하는 경우에도 상기 금속 플러그 주위에는 상기 금속 플러그와 등전위를 갖는 도전성 배리어가 존재하므로, 상기 TSV 구조로부터 반도체 기판 내부로의 금속 이온의 확산을 전기적으로 차폐할 수 있다. 또한, 상기 TSV 구조의 형성과 동시에 상기 TSV 구조가 관통하는 기판에 MIM (metal-insulator-metal) 구조의 딥 트렌치 (deep trench) 디커플링 커패시터를 형성하고, 상기 디커플링 커패시터를 상기 TSV 구조에 연결시킴으로써, 상기 TSV 구조를 통해 전달되는 짧은 전류 임펄스 (current impulse)를 필터링할 수 있다. 이와 같이, 디커플링 커패시터 형성을 위한 추가 공정이 단순화됨으로써, 비교적 간단한 공정에 의해 TSV 구조의 신뢰성을 향상시킬 수 있으며, 반도체 칩의 동시다발적인 고속 스위칭으로 인하여 접지면과 전원단에서 발생하는 스위칭 잡음으로 인한 문제와, 집적 회로 소자의 내부 회로에서 신호가 불규칙하게 변화하는 등의 문제를 방지할 수 있다.

도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 3차원 (3D) 집적회로 소자의 일부 분해 사시도이다.
도 6a는 본 발명의 기술적 사상에 의한 실시예들에 따른 3D 집적회로 소자의 일부 분해 사시도이다.
도 6b는 도 6a의 메모리 칩의 평면도이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 10a 내지 도 10o는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 요부 구성을 도시한 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 요부 구성을 도시한 단면도이다.
도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 및 도 15b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 요부 구성을 보여주는 평면도이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 요부 구성을 보여주는 다이어그램이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.

첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.

도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10A)를 설명하기 위한 단면도이다.

도 1a를 참조하면, 집적회로 소자(10A)는 반도체 기판을 포함하는 반도체 구조물(20)과, 상기 반도체 구조물(20)을 관통하는 비아홀(22) 내에 형성된 TSV (through-silicon-via) 구조(30)와, 상기 반도체 구조물(20) 내에 형성되고 상기 TSV 구조(30)에 연결되어 있는 적어도 하나의 디커플링 커패시터(70)를 포함한다.

상기 디커플링 커패시터(70)는 상호 병렬 연결된 복수의 디커플링 커패시터(70A, 70B, 70C)로 이루어질 수 있다. 도 1에는 3 개의 디커플링 커패시터(70A, 70B, 70C)가 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 소자에서 요구되는 커패시턴스에 따라 다양하게 설계될 수 있다.

상기 집적회로 소자(10A)에서, 상기 TSV 구조(30)를 구성하는 금속과 상기 반도체 구조물(20)을 구성하는 반도체 기판, 예를 들면 실리콘 기판은 서로 다른 열팽창 계수를 가질 수 있다. 이 경우, 집적회로 소자(10A)에서 온도 변화가 유발될 때, 열팽창 계수의 차이로 인해 TSV 구조(30)가 그에 인접해 있는 반도체 기판에 열적 스트레스 또는 물리적인 스트레스를 인가할 수 있다. 이와 같이 반도체 기판에 인가되는 스트레스로 인해 상기 반도체 기판에 크랙(crack)이 발생하거나 상기 반도체 기판이 손상될 수 있다. 또한, 상기와 같이 반도체 기판에 인가되는 스트레스로 인해 집적회로 소자(10A) 내에서 홀 및 전자 이동도(mobility)의 변화를 야기하고 소자의 성능 열화를 초래할 수 있다. 따라서, 상기 TSV 구조(30)를 중심으로 하여 그 주위에는 로직 셀 또는 트랜지스터 등과 같은 소자들을 형성하는 것이 금지되는 킵아웃존 (keep-out zone)(KOZ)이 존재한다. 상기 킵아웃존(KOZ)은 상기 TSV 구조(30)로부터 약 20 μm의 반경 거리 이내의 범위에 해당할 수 있다. 예를 들면, 상기 집적회로 소자(10A)가 디지탈 회로인 경우, 상기 킵아웃존(KOZ)은 상기 TSV 구조(30)로부터 약 10 μm의 반경 거리 이내의 범위에 해당할 수 있다. 상기 집적회로 소자(10A)가 아날로그 회로인 경우, 상기 킵아웃존(KOZ)은 상기 TSV 구조(30)로부터 약 20 μm의 반경 거리 이내의 범위에 해당할 수 있다.

상기 복수의 디커플링 커패시터(70A, 70B, 70C)는 상기 킵아웃존(KOZ) 내에 형성될 수 있다.

상기 TSV 구조(30)는 도전성 플러그(32)와, 상기 도전성 플러그(32)와 이격된 위치에서 상기 도전성 플러그(32)를 포위하는 제1 도전성 배리어막(34)을 포함한다. 상기 도전성 플러그(32)와 상기 제1 도전성 배리어막(34)과의 사이에는 제1 절연 박막(36)이 개재되어 있다.

상기 도전성 플러그(32)는 상기 반도체 구조물(20)을 관통하는 금속 플러그(32A)와, 상기 금속 플러그(32A)의 외부 측벽을 포위하면서 상기 반도체 구조물(20)을 관통하는 제2 도전성 배리어막(32B)을 포함한다. 상기 제2 도전성 배리어막(32B)은 상기 금속 플러그(32A)와 제1 절연 박막(36)과의 사이에 개재되어 있다. 일부 실시예들에서, 상기 제2 도전성 배리어막(32B)은 생략될 수 있으며, 상기 금속 플러그(32A)와 상기 제1 절연 박막(36)이 직접 접촉할 수 있다.

집적회로 소자(10A)는 반도체 구조물(20)과 제1 도전성 배리어막(34)과의 사이에 개재되어 있는 비아 절연막(40)을 더 포함한다. 상기 비아 절연막(40)에 의해 TSV 구조(30)가 반도체 구조물(20)로부터 이격될 수 있다.

상기 제1 도전성 배리어막(34), 금속 플러그(32A), 및 제2 도전성 배리어막(32B)은 각각 금속을 포함할 수 있다. 일부 실시예들에서, 상기 금속 플러그(32A)는 제1 금속을 포함하고, 상기 제1 도전성 배리어막(34) 및 제2 도전성 배리어막(32B)은 각각 상기 제1 금속과는 다른 금속을 포함할 수 있다.

상기 복수의 디커플링 커패시터(70A, 70B, 70C)는 각각 제1 전극(72)과, 제2 전극(74)과, 상기 제1 전극(72)과 제2 전극(74)과의 사이에 개재된 제2 절연 박막(76)을 포함한다. 상기 복수의 디커플링 커패시터(70A, 70B, 70C) 각각의 제1 전극(72)은 상기 반도체 구조물을 구성하는 반도체 기판에 직접 접하도록 형성될 수 있다.

상기 제1 전극(72)은 상기 제1 도전성 배리어막(34)을 구성하는 물질과 동일한 물질로 이루어질 수 있다. 상기 제2 전극(74)은 상기 제1 전극(72)과 이격되어 있으며, 상기 도전성 플러그(32)의 일부인 제2 도전성 배리어막(32B)을 구성하는 물질과 동일한 물질로 이루어질 수 있다. 상기 제2 절연 박막(76)은 상기 제1 절연 박막(36)을 구성하는 물질과 동일한 물질로 이루어질 수 있다.

상기 제1 도전성 배리어막(34) 및 제2 도전성 배리어막(32B)과 유사하게, 상기 제1 전극(72) 및 상기 제2 전극(74)은 각각 금속을 포함할 수 있다.

일부 실시예들에서, 상기 TSV 구조(30)의 금속 플러그(32A)는 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 금속 플러그(32A)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

상기 TSV 구조(30)에서 금속 플러그(32A)의 측벽을 포위하는 제2 도전성 배리어막(32B)과, 상기 복수의 디커플링 커패시터(70A, 70B, 70C) 각각의 제2 전극(74)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함하는 단일막 또는 다중막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 도전성 배리어막(32B) 및 제2 전극(74)은 PVD (physical vapor deposition) 공정 또는 CVD (chemical vapor deposition) 공정에 의해 형성될 수 있다. 다른 일부 실시예들에서, 상기 제2 도전성 배리어막(32B) 및 제2 전극(74)은 ALD (atomic layer deposition) 공정에 의해 형성될 수도 있다.

일부 실시예들에서, TSV 구조(30)의 제2 도전성 배리어막(32B)은 상기 TSV 구조(30)의 길이 방향을 따라 대략 균일한 두께를 가질 수 있다. 여기서, TSV 구조(30)의 길이 방향은 반도체 구조물(20)의 전면(frontside)인 제1 표면(20T)으로부터 배면(backside)인 제2 표면(20B) 까지의 최단 길이 방향을 의미한다. 본 명세서에서, 비아홀(22)의 길이 방향과 TSV 구조(30)의 길이 방향은 동일한 의미로 사용된다.

다른 일부 실시예들에서, TSV 구조(30)의 제2 도전성 배리어막(32B)은 상기 반도체 구조물(20)의 제1 표면(20T) 측으로부터 제2 표면(20B) 측에 가까워질수록 점차 얇아지는 두께를 가질 수 있다. 예를 들면, 상기 제2 도전성 배리어막(32B)은 상기 비아홀(22) 내에서 상기 반도체 구조물(20)의 제1 표면(20T) 측 입구 부근에서는 약 100 ∼ 1000 Å의 제1 두께를 가지고, 상기 비아홀(22) 내에서 상기 반도체 구조물(20)의 제2 표면(20B) 측 입구 부근에서는 약 0 ∼ 50 Å의 제2 두께를 가질 수 있다. 이와 같이 비아홀(22)의 길이 방향을 따라 가변적인 두께를 가지는 상기 제2 도전성 배리어막(32B)을 형성하기 위하여 PVD 공정을 이용할 수 있다.

상기 TSV 구조(30)의 제1 도전성 배리어막(34)과, 상기 복수의 디커플링 커패시터(70A, 70B, 70C) 각각의 제1 전극(72)은 비교적 낮은 배선 저항을 가지는 도전층으로 이루어질 수 있다. 예를 들면, 상기 제1 도전성 배리어막(34) 및 제1 전극(72)은 W, WN, Ti, TiN, Ta, TaN, 및 Ru 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막으로 이루어질 수 있다. 예를 들면, 상기 제1 도전성 배리어막(34) 및 제1 전극(72)은 TaN/W, TiN/W, 또는 WN/W로 이루어지는 다중막으로 이루어질 수 있다. 상기 제1 도전성 배리어막(34) 및 제1 전극(72)은 약 50 ∼ 1000 Å의 두께를 가질 수 있다. 일부 실시예들에서, 상기 제1 도전성 배리어막(34)은 상기 TSV 구조(30)의 길이 방향을 따라 대략 균일한 두께를 가질 수 있다. 상기 제1 도전성 배리어막(34) 및 제1 전극(72)은 ALD (atomic layer deposition) 공정 또는 CVD 공정에 의해 형성될 수 있다.

상기 TSV 구조(30)에서, 제1 절연 박막(36)은 도전성 플러그(32)를 포위하는 실린더형 구조를 가진다. 상기 TSV 구조(30)의 제1 절연 박막(36)과 상기 복수의 디커플링 커패시터(70A, 70B, 70C)의 제2 절연 박막(76)은 각각 산화막, 질화막, 절연성 금속 산화막, 고유전막, 폴리머막, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 절연 박막(36)은 TSV 구조(30)의 길이 방향을 따라 대략 균일한 두께를 가지는 고밀도 박막으로 형성될 수 있다. 예를 들면, 상기 제1 절연 박막(36) 및 제2 절연 박막(76)은 ALD 공정에 의해 얻어지는 박막으로 이루어질 수 있다.

일부 실시예들에서, 상기 제1 절연 박막(36) 및 제2 절연 박막(76)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 예를 들면, 상기 제1 절연 박막(36) 및 제2 절연 박막(76)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 제1 절연 박막(36) 및 제2 절연 박막(76)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.

상기 TSV 구조(30)에서, 비아 절연막(40)은 산화막, 질화막, 탄화막, 폴리머막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 비아 절연막(40)을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 비아 절연막(40)은 약 500 ∼ 2500 Å의 두께를 가지도록 형성될 수 있다.

상기 TSV 구조(30)에서, 제1 절연 박막(36)은 제1 도전성 배리어막(34)을 사이에 두고 상기 비아 절연막(40)과 이격되어 있다. 상기 TSV 구조(30) 내에서의 저항을 최소화하기 위하여, 상기 제1 절연 박막(36)의 두께를 가능한 한 얇게 형성할 수 있다. 일부 실시예들에서, 상기 제1 절연 박막(36) 및 제2 절연 박막(76)의 두께는 상기 비아 절연막(40)의 두께보다 더 얇다. 일부 실시예들에서, 상기 제1 절연 박막(36) 및 제2 절연 박막(76)은 약 50 ∼ 1000 Å의 두께를 가질 수 있다.

상기 반도체 구조물(20)의 제1 표면(20T) 위에는 상기 도전성 플러그(32)의 일단(32U) 및 상기 제1 도전성 배리어막(34)의 일단(34U)에 각각 접해 있는 제1 도전층(52)이 형성되어 있다. 상기 반도체 구조물(20)의 제2 표면(20B) 위에는 상기 도전성 플러그(32)의 타단(32L) 및 상기 제1 도전성 배리어막(34)의 타단(34L)에 각각 접해 있는 제2 도전층(54)이 형성되어 있다. 상기 제1 도전층(52) 및 제2 도전층(54)은 등전위 도전층으로 사용될 수 있다. 즉, 상기 제1 도전층(52) 및 제2 도전층(54)으로 구성되는 등전위 도전층은 상기 TSV 구조(30)에 전압이 인가될 때 상기 도전성 플러그(32) 및 제1 도전성 배리어막(34)이 상호 등전위를 갖도록 상기 도전성 플러그(32) 및 상기 제1 도전성 배리어막(34)을 상호 전기적으로 연결시키는 역할을 할 수 있다.

상기 제1 도전층(52) 및 제2 도전층(54)은 각각 금속으로 이루어질 수 있다. 상기 도전성 플러그(32) 및 제1 도전성 배리어막(34)이 각각 상기 제1 도전층(52) 및 제2 도전층(54)에 연결되어 있으므로, 상기 제1 도전층(52) 및 제2 도전층(54) 중 어느 하나의 도전층으로부터 상기 도전성 플러그(32)에 공급되는 전압은 상기 도전성 플러그(32) 및 제1 도전성 배리어막(34)으로 동시에 공급되어 상기 도전성 플러그(32) 및 제1 도전성 배리어막(34)은 등전위 상태로 될 수 있다. 예를 들면, 상기 도전성 플러그(32)가 Cu 이온과 같이 전위차에 의해 쉽게 확산되는 금속 이온을 포함하는 경우, 제1 절연 박막(36)을 사이에 두고 상기 도전성 플러그(32)와 등전위를 갖는 제1 도전성 배리어막(34)이 상기 도전성 플러그(32)를 포위하고 있으므로, 상기 도전성 플러그(32)로부터 금속 이온이 전위차에 의해 반도체 구조물(20) 내부로 확산되는 것을 전기적으로 차폐할 수 있다. 따라서, 금속 이온이 전위차에 의해 상기 반도체 구조물(20) 내부로 확산됨으로써 발생될 수 있는 문제들, 예를 들면 트랜지스터 등과 같은 단위 소자들의 동작 특성의 열화, 비아 절연막(40) 내부까지 확산된 금속 이온들이 비아 절연막(40) 내에서 트랩 사이트로 작용함으로써 야기되는 TSV 구조(30)의 신뢰성 저하 등과 같은 문제점들을 방지할 수 있다.

상기 TSV 구조(30) 및 상기 디커플링 커패시터(70)는 등전위 도전층을 구성하는 제1 도전층(52)을 경유하여 서로 연결되어 있다. 상기 TSV 구조(30)와 상기 디커플링 커패시터(70)와의 연결을 위하여, 상기 제1 도전층(52)과 디커플링 커패시터(70)와의 사이에 배선 구조(90)가 연결된다. 상기 배선 구조(90)는 상기 복수의 디커플링 커패시터(70A, 70B, 70C)를 병렬로 연결하기 위한 제1 배선 구조(92)와, 상기 병렬 연결된 디커플링 커패시터(70A, 70B, 70C)를 TSV 구조(30)와 연결하기 위한 제2 배선 구조(94)를 포함할 수 있다. 상기 제1 배선 구조(92)는 복수의 디커플링 커패시터(70A, 70B, 70C)의 제2 전극(74)에 각각 연결될 수 있다. 도 1에 도시한 배선 구조(90)는 예시에 불과하며, 상기 배선 구조(90)는 집적회로 소자의 설계에 따라 다양한 형상 및 구조를 가질 수 있다.

일부 실시예들에서, 상기 반도체 구조물(20)은 반도체 기판, 예를 들면 실리콘 기판을 포함할 수 있다. 그리고, 상기 TSV 구조(30)는 상기 반도체 기판에 의해 포위되는 측벽을 가질 수 있다. 또한, 상기 복수의 디커플링 커패시터(70A, 70B, 70C)는 상기 반도체 기판에 형성된 복수의 트렌치(80) 내에 형성될 수 있다. 일 예에서, 상기 복수의 트렌치(80)는 반도체 기판 내에서 서로 이격된 위치에 배치될 수 있다. 다른 예에서, 상기 복수의 트렌치(80)는 상호 연통된 구조를 가질 수 있다.

일부 실시예들에서, 상기 복수의 트렌치(80)는 각각 서로 평행한 복수의 라인 형상의 평면 구조, 동심원 형상의 평면 구조, 또는 나선 형상의 평면 구조를 가질 수 있다. 이에 대응하여, 상기 복수의 트렌치(80) 내에 형성되는 복수의 디커플링 커패시터(70A, 70B, 70C)도 서로 평행한 복수의 라인 형상의 평면 구조, 동심원 형상의 평면 구조, 또는 나선 형상의 평면 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상은 위에서 예시된 형상에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 형상 및 구조를 가질 수 있다.

다른 일부 실시예들에서, 상기 반도체 구조물(20)은 반도체 기판과, 상기 반도체 기판을 덮는 층간절연막을 포함할 수 있다. 상기 TSV 구조(30)를 구성하는 도전성 플러그(32), 제1 절연 박막(36), 및 제1 도전성 배리어막(34)은 각각 상기 반도체 기판 및 층간절연막을 관통할 수 있다. 상기 TSV 구조(30)는 상기 반도체 기판에 의해 포위되는 측벽 부분과, 상기 층간절연막에 의해 포위되는 측벽 부분을 가질 수 있다. 또한, 상기 디커플링 커패시터(70A, 70B, 70C)가 형성되는 복수의 트렌치(80)는 상기 층간절연막을 관통하여 상기 반도체 기판 내부까지 연장될 수 있다. 그리고, 상기 제1 전극(72)은 상기 층간절연막에 접하는 부분과, 상기 반도체 기판에 접하는 부분을 포함할 수 있다. 이 경우, 상기 배선 구조(90)는 상기 층간절연막 위에 형성될 수 있다.

또 다른 일부 실시예들에서, 상기 반도체 구조물(20)은 반도체 기판과, 상기 반도체 기판을 덮는 층간절연막과, 상기 층간절연막을 덮는 금속층간절연막을 포함할 수 있다. 상기 TSV 구조(30)를 구성하는 도전성 플러그(32), 제1 절연 박막(36), 및 제1 도전성 배리어막(34)은 각각 상기 반도체 기판, 층간절연막, 및 금속층간절연막을 관통할 수 있다. 그리고, TSV 구조(30)의 도전성 플러그(32), 제1 절연 박막(36), 및 제1 도전성 배리어막(34)은 상기 반도체 기판에 의해 포위되는 측벽 부분과, 상기 층간절연막에 의해 포위되는 측벽 부분과, 상기 금속층간절연막에 의해 포위되는 측벽 부분을 가질 수 있다. 또한, 상기 디커플링 커패시터(70A, 70B, 70C)가 형성되는 복수의 트렌치(80)는 상기 금속층간절연막 및 층간절연막을 관통하여 상기 반도체 기판 내부까지 연장될 수 있다. 그리고, 상기 제1 전극(72)은 상기 금속층간절연막에 접하는 부분과, 상기 층간절연막에 접하는 부분과, 상기 반도체 기판에 접하는 부분을 포함할 수 있다. 이 경우, 상기 배선 구조(90)는 상기 금속층간절연막 위에 형성될 수 있다.

일부 실시예들에서, 상기 반도체 구조물(20)은 로직 칩, 메모리 칩, 또는 인터포저 (interposer)를 구성할 수 있다.

도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(10B)를 설명하기 위한 단면도이다. 도 2에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.

도 2를 참조하면, 집적회로 소자(10B)는 반도체 구조물(20)과, 상기 반도체 구조물(20)을 관통하는 비아홀(22) 내에 형성된 TSV 구조(30)와, 상기 반도체 구조물(20) 내에 형성되고 상기 TSV 구조(30)에 연결되어 있는 적어도 하나의 디커플링 커패시터(70P)를 포함한다.

상기 디커플링 커패시터(70P)는 상호 병렬 연결된 복수의 디커플링 커패시터(70PA, 70PB, 70PC)로 이루어질 수 있다. 상기 복수의 디커플링 커패시터(70PA, 70PB, 70PC)는 각각 제1 전극(72P)과, 제2 전극(74P)과, 상기 제1 전극(72P)과 상기 제2 전극(74P)과의 사이에 개재된 제2 절연 박막(76P)을 포함한다. 상기 복수의 디커플링 커패시터(70PA, 70PB, 70PC) 각각의 제1 전극(72P)은 상기 반도체 구조물을 구성하는 반도체 기판에 직접 접하도록 형성될 수 있다.

상기 제1 전극(72P)은 상기 제1 도전성 배리어막(34)을 구성하는 물질과 동일한 물질로 이루어질 수 있다. 상기 제2 전극(74P)은 상기 제1 전극(72P)과 이격되어 있다. 상기 제2 전극(74P)은 TSV 구조(30)의 금속 플러그(32A)를 구성하는 물질과 동일한 물질로 이루어지는 내부 제2 전극층(74PA)과, TSV 구조(30)의 제2 도전성 배리어막(32B)을 구성하는 물질과 동일한 물질로 이루어지는 외부 제2 전극층(74PB)을 포함하는 적층 구조로 이루어진다.

일부 실시예들에서, 상기 제2 전극(74P)의 내부 제2 전극층(74PA)은 TSV 구조(30)의 금속 플러그(32A)와 동일하게, Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 내부 제2 전극층(74PA)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

일부 실시예들에서, 상기 제2 전극(74P)의 외부 제2 전극층(74PB)은 TSV 구조(30)에서 금속 플러그(32A)의 측벽을 포위하는 제2 도전성 배리어막(32B)과 동일하게, W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함하는 단일막 또는 다중막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 전극(74P)은 PVD, CVD, 또는 ALD 공정에 의해 형성될 수 있다.

상기 디커플링 커패시터(70P)의 제1 전극(72P) 및 제2 절연 박막(76P)에 대한 보다 구체적인 구성은 도 1을 참조하여 디커플링 커패시터(70)의 제1 전극(72) 및 제2 절연 박막(76)에 대하여 설명한 바와 같다.

상기 TSV 구조(30) 및 상기 디커플링 커패시터(70P)는 등전위 도전층을 구성하는 제1 도전층(52)을 경유하여 서로 연결되어 있다. 상기 TSV 구조(30)와 상기 디커플링 커패시터(70P)와의 연결을 위하여, 상기 제1 도전층(52)과 디커플링 커패시터(70)와의 사이에 배선 구조(90)가 연결된다. 상기 배선 구조(90)는 상기 복수의 디커플링 커패시터(70PA, 70PB, 70PC)를 병렬로 연결시키기 위한 제1 배선 구조(92)와, 상기 병렬 연결된 디커플링 커패시터(70PA, 70PB, 70PC)를 TSV 구조(30)와 연결시키기 위한 제2 배선 구조(94)를 포함할 수 있다. 상기 제1 배선 구조(92)는 복수의 디커플링 커패시터(70PA, 70PB, 70PC)의 제2 전극(74P)에 각각 연결될 수 있다.

도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(10C)를 설명하기 위한 단면도이다. 도 3에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.

도 3을 참조하면, 집적회로 소자(10C)는 반도체 구조물(20)과, 상기 반도체 구조물(20)을 관통하는 비아홀(22) 내에 형성된 TSV 구조(30)와, 상기 반도체 구조물(20) 내에 형성되고 상기 TSV 구조(30)에 연결되어 있는 적어도 하나의 디커플링 커패시터(70Q)를 포함한다.

상기 디커플링 커패시터(70Q)는 상호 병렬 연결된 복수의 디커플링 커패시터(70QA, 70QB, 70QC)로 이루어질 수 있다. 상기 복수의 디커플링 커패시터(70QA, 70QB, 70QC)는 각각 제1 전극(72Q)과, 제2 전극(74Q)과, 상기 제1 전극(72Q)과 상기 제2 전극(74Q)과의 사이에 개재된 제2 절연 박막(76Q)을 포함한다. 상기 복수의 디커플링 커패시터(70QA, 70QB, 70QC) 각각의 제1 전극(72Q)은 상기 반도체 구조물을 구성하는 반도체 기판에 직접 접하도록 형성될 수 있다.

상기 복수의 디커플링 커패시터(70QA, 70QB, 70QC)는 반도체 구조물(20)의 반도체 기판에 형성된 복수의 트렌치(80Q1, 80Q2, 80Q3) 내에 형성된다. 상기 복수의 트렌치(80Q1, 80Q2, 80Q3) 중 적어도 일부는 서로 다른 깊이(D1, D2, D3)를 가진다. 상기 복수의 트렌치(80Q1, 80Q2, 80Q3) 각각의 깊이(D1, D2, D3)는 소자에서 요구되는 커패시턴스에 따라 결정될 수 있다.

상기 디커플링 커패시터(70Q)의 제1 전극(72Q), 제2 전극(74Q) 및 제2 절연 박막(76Q)에 대한 보다 구체적인 구성은 도 1을 참조하여 디커플링 커패시터(70)의 제1 전극(72), 제2 전극(74) 및 제2 절연 박막(76)에 대하여 설명한 바와 같다.

도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(10D)를 설명하기 위한 단면도이다. 도 4에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.

도 4를 참조하면, 집적회로 소자(10D)는 반도체 구조물(20)과, 상기 반도체 구조물(20)을 관통하는 비아홀(22) 내에 형성된 TSV 구조(30)와, 상기 반도체 구조물(20) 내에 형성되고 상기 TSV 구조(30)에 연결되어 있는 적어도 하나의 디커플링 커패시터(70R)를 포함한다.

상기 디커플링 커패시터(70R)는 상호 병렬 연결된 복수의 디커플링 커패시터(70RA, 70RB, 70RC)로 이루어질 수 있다. 상기 복수의 디커플링 커패시터(70RA, 70RB, 70RC)는 각각 제1 전극(72R)과, 제2 전극(74R)과, 상기 제1 전극(72R)과 상기 제2 전극(74R)과의 사이에 개재된 제2 절연 박막(76R)을 포함한다.

상기 제1 전극(72R)은 상기 제1 도전성 배리어막(34)을 구성하는 물질과 동일한 물질로 이루어질 수 있다. 상기 제2 전극(74R)은 상기 제1 전극(72R)과 이격되어 있다. 상기 제2 전극(74R)은 TSV 구조(30)의 금속 플러그(32A)를 구성하는 물질과 동일한 물질로 이루어지는 제1 도전층(74RA)과, TSV 구조(30)의 제2 도전성 배리어막(32B)을 구성하는 물질과 동일한 물질로 이루어지는 제2 도전층(74RB)을 포함하는 적층 구조로 이루어진다.

상기 복수의 디커플링 커패시터(70RA, 70RB, 70RC)는 반도체 구조물(20)의 반도체 기판에 형성된 복수의 트렌치(80R1, 80R2, 80R3) 내에 형성된다. 상기 복수의 트렌치(80R1, 80R2, 80R3) 중 적어도 일부는 서로 다른 깊이(D4, D5, D6)를 가진다. 상기 복수의 트렌치(80R1, 80R2, 80R3) 각각의 깊이(D4, D5, D6)는 소자에서 요구되는 커패시턴스에 따라 결정될 수 있다.

상기 디커플링 커패시터(70R)의 제1 전극(72R)과, 제2 전극(74R)의 제1 도전층(74RA) 및 제2 도전층(74RB)과, 절연 박막(76R)에 대한 보다 상세한 구성은 도 2를 참조하여 디커플링 커패시터(70P)의 제1 전극(72P)과, 제2 전극(74P)의 내부 제2 전극층(74PA) 및 외부 제2 전극층(74PB)과, 절연 박막(76P)에 대하여 설명한 바와 같다.

도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 3차원 (3D) 집적회로 소자(100)의 일부 분해 사시도이다. 도 5에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.

도 5를 참조하면, 집적회로 소자(100)는 복수의 TSV 구조(30)를 통해 상호 연결된 적층 구조의 복수의 반도체 소자(110_1, 110_2, ..., 110_N)를 포함한다.

상기 복수의 반도체 소자(110_1, 110_2, ..., 110_N)는 각각 복수의 회로 블록(112)과 주변 회로 영역(114)를 포함한다. 상기 집적회로 소자(100)는 메모리 셀을 포함하는 반도체 메모리 소자일 수 있다. 이 경우, 상기 복수의 반도체 소자(110_1, 110_2, ..., 110_N)는 셀 레이어를 구성하고, 복수의 회로 블록(112)은 메모리 블록을 구성할 수 있다.

상기 주변 회로 영역(114) 중 중앙부에 상기 복수의 TSV 구조(30)가 배치되는 TSV 영역(114C)이 위치될 수 있다. 상기 TSV 영역(114C)에는 복수의 TSV 구조(30)와, 상기 TSV 구조(30)에 연결되는 복수의 디커플링 커패시터(70)가 배치될 수 있다. 상기 복수의 디커플링 커패시터(70)는 상기 TSV 구조(30) 주위의 킵아웃존(KOZ) (도 1 참조) 내에 배치되어 상기 TSV 구조(30)를 통해 전달되는 짧은 전류 임펄스 (current impulse)를 필터링할 수 있다. 따라서, TSV 구조(30)의 신뢰성을 향상시키고, 집적회로 소자(100)에서 고속 스위칭으로 인하여 접지면과 전원단에서 발생하는 스위칭 잡음으로 인한 문제, 집적 회로 소자(100)의 내부 회로에서 신호가 불규칙하게 변화하는 등의 문제를 방지할 수 있다.

도 6a는 본 발명의 기술적 사상에 의한 실시예들에 따른 3D 집적회로 소자(200)의 일부 분해 사시도이다. 도 6a에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.

도 6a를 참조하면, 집적회로 소자(200)는 상부 및 하부에 각각 수직 적층되고 복수의 TSV 구조(30)를 통해 상호 연결되어 있는 메모리 칩(210) 및 인터페이스 칩(220)을 구비한다. 일부 실시예들에서, 상기 메모리 칩(210)은 DRAM 칩일 수 있다.

상기 인터페이스 칩(220)은, 외부로부터 어드레스를 입력받아 버퍼링하기 위한 어드레스 버퍼(222)와, 외부로부터 커맨드(Command)를 입력받아 버퍼링 및 디코딩하는 커맨드 버퍼(224)와, 데이터를 입력 또는 출력하기 위한 데이터 입출력 버퍼(226)와, 필요한 전원 전압을 생성하기 위한 전압 생성부(228)와, 전반적인 동작을 제어하기 위한 로직을 포함하는 주변회로(229)를 구비할 수 있다.

도 6b는 도 6a의 메모리 칩(210)의 평면도이다.

상기 메모리 칩(210)은 복수의 메모리 블록(212)을 포함한다. 상기 복수의 메모리 블록(212)에는 복수의 메모리 셀이 배치된다. 상기 복수의 메모리 블록(212)에는 복수의 워드 라인, 복수의 비트 라인, 센스 앰프 등이 다양한 방식으로 배치될 수 있다. 상기 복수의 메모리 블록(212) 주변에는 복수의 컬럼 디코더(214)와, 복수의 로우 디코더(216)와, TSV 영역(218)이 배치된다. 복수의 컬럼 디코더(214)는 어드레스를 입력받고 이를 디코딩하여 메모리 블록(212)의 컬럼 라인을 선택할 수 있다. 복수의 로우 디코더(216)는 어드레스를 입력받고 이를 디코딩하여 메모리 블록(212)의 로우 라인을 선택하기 위한 로우 어드레스를 출력할 수 있다. 상기 메모리 칩(210)은 라이트 드라이버, 입출력 센스 앰프, 및 입출력 버퍼를 더 구비할 수 있다. 메모리 칩(210)의 입출력 버퍼는 TSV 구조(30)를 통하여 인터페이스 칩(220)으로 신호를 수신하거나, TSV 구조(30)를 통하여 인터페이스 칩(220)으로 신호를 전송할 수 있다.

상기 인터페이스 칩(220)도 입출력 버퍼를 포함할 수 있다.

상기 메모리 칩(210) 및 인터페이스 칩(220) 각각의 중앙부에는 복수의 TSV 구조(30)가 배치되는 TSV 영역(230, 240)이 위치될 수 있다. 상기 TSV 영역(230, 240)에는 복수의 TSV 구조(30)와, 상기 TSV 구조(30)에 연결되는 복수의 디커플링 커패시터(70)가 배치될 수 있다. 상기 복수의 디커플링 커패시터(70)는 상기 TSV 구조(30) 주위의 킵아웃존(KOZ) (도 1 참조) 내에 배치되어 상기 TSV 구조(30)를 통해 전달되는 짧은 전류 임펄스를 필터링할 수 있다. 따라서, TSV 구조(30)의 신뢰성을 향상시키고, 집적회로 소자(200)에서 고속 스위칭으로 인한 스위칭 잡음, 집적 회로 소자(200)의 내부 회로에서 신호의 불규칙한 변화 등의 문제를 방지할 수 있다.

집적회로 소자(200)에서, 인터페이스 칩(220) 위에 1 개의 메모리 칩(210)이 적층된 구조를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 복수의 메모리 칩(210)이 수직으로 적층되고 이들 각각은 TSV 구조(30)를 통해 서로 연결될 수 있다.

도 6a에서, 인터페이스 칩(220)은 집적회로 소자(200)의 적층 구조를 이루는 복수의 레이어들(layers) 중 최하단부에 배치된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 인터페이스 칩(220)은 집적회로 소자(200)의 적층 구조를 이루는 레이어들 중 최상단에 배치될 수도 있고, 중간 레이어에서 메모리 칩들 사이에 배치될 수 있다. 도 6a에는 인터페이스 칩(220)이 집적회로 소자(200)의 일부를 구성하는 것으로 예시되었으나, 상기 인터페이스 칩(220)은 집적회로 소자(200)와 별개의 패키지로 구현될 수도 있다.

도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300)의 단면도이다. 도 7에는 상부 반도체 패키지와 하부 반도체 패키지가 각각 TSV 구조를 채용한 인터포저(interposer)(320)에 플립 칩 본딩된 패키지 온 패키지 (POP: package on package)로 이루어지는 집적회로 소자(300)를 예시한다. 도 7에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.

도 7을 참조하면, 집적회로 소자(300)는 하부 반도체 패키지(310), 내부에 복수의 TSV 구조(30)를 포함하는 인터포저(320), 및 상부 반도체 패키지(330)를 포함한다.

상기 하부 반도체 패키지(310)의 기판(312) 하부에는 복수의 제1 접속 단자(314)가 부착되어 있다. 상기 복수의 제1 접속 단자(314)는 집적회로 소자(300)를 전자 장치의 메인 PCB (main print circuit board)에 연결하는 데 사용될 수 있다. 일부 실시예들에서, 상기 복수의 제1 접속 단자(314)는 솔더볼 (solder ball) 또는 솔더 랜드(solder land)로 이루어진다.

상기 인터포저(320)는 POP의 하부 반도체 패키지(310)와 상부 반도체 패키지(330)를 상호 연결하기 위한 수직형 연결 단자를 미세 피치 (fine pitch)형으로 구현하기 위하여 사용된 것으로서, 상기 인터포저(210)를 채용함으로써 POP 집적회로 소자의 평면적 크기를 줄일 수 있다. 상기 인터포저(320)는 복수의 TSV 구조(30)가 관통하는 실리콘층(322)과, 상기 실리콘층(322)의 저면 및 상면에 각각 형성되어 상기 복수의 TSV 구조(30)를 재배선하기 위한 재배선층(324, 326)을 포함한다. 일부 실시예들에서, 상기 재배선층(322, 324) 중 적어도 하나는 생략될 수 있다.

상기 인터포저(320)는 상기 TSV 구조(30)에 연결되는 복수의 디커플링 커패시터(70)를 포함한다. 상기 복수의 디커플링 커패시터(70)는 상기 TSV 구조(30) 주위의 킵아웃존(KOZ) (도 1 참조) 내에 배치되어 상기 TSV 구조(30)를 통해 전달되는 짧은 전류 임펄스를 필터링할 수 있다. 따라서, TSV 구조(30)의 신뢰성을 향상시키고, 집적회로 소자(300)에서 고속 스위칭으로 인한 스위칭 잡음, 집적 회로 소자(300)의 내부 회로에서 신호의 불규칙한 변화 등의 문제를 방지할 수 있다.

상기 인터포저(320)의 저면에는 복수의 TSV 구조(30)와 하부 반도체 패키지(310)의 기판(312)과의 연결을 위한 복수의 제2 접속 단자(328)가 형성되어 있다. 상기 인터포저(320)의 상면에는 복수의 TSV 구조(30)와 상부 반도체 패키지(330)를 연결하는 복수의 제3 접속 단자(329)가 형성되어 있다. 일부 실시예들에서, 상기 제2 접속 단자(328) 및 제3 접속 단자(329)는 각각 솔더 범프(solder bump) 또는 솔더 랜드로 이루어질 수 있다.

상기 집적회로 소자(300)가 모바일 폰에 사용되는 반도체 소자인 경우, 하부 반도체 패키지(310)는 프로세서(processor)와 같은 로직 소자일 수 있고, 상부 반도체 패키지(330)는 메모리 소자일 수 있다.

일부 실시예들에서, 상부 반도체 패키지(330)는 복수의 반도체 칩들 (도시 생략)들이 적층된 멀티칩 (multi-chip) 패키지일 수 있으며, 반도체 칩들의 보호를 위해 상부 반도체 패키지(330)의 상부는 봉지재(도시 생략)로 밀봉될 수 있다.

도 8은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다. 이하의 설명에서, 도 1을 참조하여 설명한 구성 요소들에 대하여는 중복 설명을 생략한다.

도 1 및 도 8을 참조하면, 공정 P132에서, 반도체 기판을 포함하는 반도체 구조물(20)의 제1 영역에서 상기 반도체 기판을 식각하여 제1 레벨의 저면을 가지는 TSV 트렌치를 형성한다. 상기 TSV 트렌치는 도 1의 비아홀(22)을 얻기 위한 예비 구조로서, 상기 TSV 트렌치로부터 상기 비아홀(22)이 얻어질 수 있다.

공정 P134에서, 상기 TSV 트렌치의 내벽을 덮는 비아 절연막(40)을 형성한다. 상기 비아 절연막(40)을 형성하기 위하여 저온 CVD 공정 또는 PECVD (plasma enhanced CVD) 공정을 행할 수 있다.

공정 P136에서, 상기 반도체 구조물(20)의 제2 영역에서 상기 반도체 기판을 식각하여 제2 저면을 가지는 적어도 하나의 커패시터 트렌치(80)를 형성한다.

상기 제2 영역은 상기 TSV 트렌치를 중심으로 소정의 반경 거리 이내의 범위의 킵아웃존(KOZ) 내에 위치될 수 있다. 일부 실시예들에서, 복수의 커패시터 트렌치(80)를 포함할 수 있으며, 상기 복수의 커패시터 트렌치(80)는 도 3에 예시한 복수의 커패시터 트렌치(80Q1, 80Q2, 80Q3) 또는 도 4에 예시한 복수의 커패시터 트렌치(80R1, 80R2, 80R3)와 유사하게 서로 다른 레벨의 저면을 가질 수 있다.

공정 P138에서, 상기 TSV 트렌치 내에서 상기 비아 절연막(40)을 차례로 덮는 제1 도전막, 제1 절연 박막, 및 상기 제1 도전막과 이격된 제2 도전막을 포함하는 다중층 구조과, 상기 커패시터 트렌치(80) 내에 각각 위치되는 제1 전극(72), 제2 절연 박막(76) 및 제2 전극(74)을 포함하는 디커플링 커패시터(70A, 70B, 70C)를 동시에 형성한다.

상기 다중층 구조에서, 상기 제1 도전막은 도 1에 예시한 제1 도전성 배리어막(34), 상기 제1 절연 박막은 도 1에 예시한 제1 절연 박막(36), 그리고 상기 제2 도전막은 도 1에 예시한 제2 도전성 배리어막(32B)에 대응할 수 있다. 또는, 상기 제2 도전막은 도 1에 예시한 금속 플러그(32A) 및 제2 도전성 배리어막(32B)으로 이루어지는 도전성 플러그(32)에 대응할 수 있다.

공정 P140에서, 상기 TSV 트렌치의 입구에서 상기 제1 도전막과 상기 제2 도전막을 상호 연결시키는 등전위 도전층을 형성한다. 상기 등전위 도전층은 도 1에 예시한 제1 도전층(52) 및 제2 도전층(54)을 포함할 수 있다.

도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다. 이하의 설명에서, 도 1을 참조하여 설명한 구성 요소들에 대하여는 중복 설명을 생략한다.

공정 P152에서, 반도체 기판을 포함하는 반도체 구조물(20)에서 상기 반도체 기판을 식각하여 TSV 트렌치를 형성한다. 상기 TSV 트렌치는 도 1의 비아홀(22)을 얻기 위한 예비 구조로서, 상기 TSV 트렌치로부터 상기 비아홀(22)이 얻어질 수 있다.

공정 P154에서, 상기 TSV 트렌치의 내벽을 덮는 비아 절연막(40)을 형성한다.

공정 P156에서, 상기 TSV 트렌치와 이격된 위치에서 상기 반도체 기판을 식각하여 적어도 하나의 커패시터 트렌치(80)를 형성한다.

상기 적어도 하나의 커패시터 트렌치(80)는 상기 TSV 트렌치를 중심으로 소정의 반경 거리 이내의 범위의 킵아웃존(KOZ) 내에 위치될 수 있다. 상기 적어도 하나의 커패시터 트렌치(80)는 서로 다른 레벨의 저면을 가지는 복수의 커패시터 트렌치를 포함할 수 있다.

공정 P158에서, 상기 TSV 트렌치 내에서 상기 비아 절연막(40)을 덮는 제1 도전성 배리어막(34)과, 상기 커패시터 트렌치(80) 내에서 상기 반도체 기판의 노출 영역을 덮는 제1 전극(72)을 동시에 형성한다.

공정 P160에서, 상기 TSV 트렌치 내에서 상기 제1 도전성 배리어막(34)을 덮는 제1 절연 박막(36)과, 상기 커패시터 트렌치(80) 내에서 상기 제1 전극(72P)을 덮는 제2 절연 박막(76)을 동시에 형성한다.

공정 P162에서, 상기 TSV 트렌치 내에서 상기 제1 절연 박막(36)에 의해 포위되는 도전성 플러그(32)의 적어도 일부와, 상기 커패시터 트렌치(80) 내에서 상기 제2 절연 박막(76)을 덮는 제2 전극(74)의 적어도 일부를 동시에 형성한다.

일부 실시예들에서, 도 1에 예시한 바와 같이, 상기 커패시터 트렌치(80)의 제2 전극(74)은 도전성 플러그(32)의 제2 도전성 배리어막(32B)과 동일한 물질로 이루어질 수 있다. 이 경우, 상기 제2 도전성 배리어막(32B)과 상기 제2 전극(74)을 동시에 형성할 수 있다.

다른 일부 실시예들에서, 도 2에 예시한 바와 같이, 상기 커패시터 트렌치(80)의 제2 전극(74P)은 도전성 플러그(32)의 금속 플러그(32A)와 동일한 물질로 이루어지는 내부 제2 전극층(74PA)과, 제2 도전성 배리어막(32B)과 동일한 물질로 이루어지는 외부 제2 전극층(74PB)을 포함할 수 있다. 이 경우, 상기 제2 도전성 배리어막(32B)과 외부 제2 전극층(74PB)을 동시에 형성한 후, 상기 금속 플러그(32A)와 제2 전극층(74PA)을 동시에 형성할 수 있다.

이하, 보다 구체적인 예를 들어 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 대하여 상세히 설명한다.

도 10a 내지 도 10o는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(400) (도 10o 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

도 10a를 참조하면, 기판(402)상에 FEOL (front-end-of-line) 구조(410)를 형성하고, 상기 FEOL 구조(410) 위에 제1 연마 정지층(420)을 형성한 후, 상기 제1 연마 정지층(420) 위에 제1 마스크 패턴(422)을 형성한다. 상기 제1 마스크 패턴(422)에는 상기 제1 연마 정지층(420)의 상면을 일부 노출시키는 홀(422H)이 형성되어 있다.

일부 실시예들에서, 상기 기판(402)은 반도체 웨이퍼이다. 적어도 일 실시예에서, 상기 기판(402)은 Si (silicon)을 포함한다. 다른 일부 실시예에서, 상기 기판(402)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(402)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(402)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(402)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(402)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.

상기 FEOL 구조(410)는 다양한 종류의 복수의 개별 소자 (individual devices)(412)와 층간절연막(414)을 포함한다. 상기 복수의 개별 소자(412)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자(412)는 상기 기판(402)의 도전 영역에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자(412)는 각각 상기 층간절연막(414)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.

일부 실시예에서, 상기 제1 연마 정지층(420)은 실리콘 질화막으로 이루어질 수 있다. 상기 제1 연마 정지층(420)은 약 200 ∼ 1000 Å의 두께를 가지도록 형성될 수 있다. 상기 제1 연마 정지층(420)을 형성하기 위하여 CVD 공정을 이용할 수 있다.

상기 제1 마스크 패턴(422)은 포토레지스트 재료로 이루어질 수 있다.

도 10b를 참조하면, 상기 제1 마스크 패턴(422) (도 10a 참조)을 식각 마스크로 이용하여 상기 제1 연마 정지층(420) 및 층간절연막(414)을 식각하고, 이어서 상기 기판(402)을 식각하여 TSV 트렌치(430)을 형성한다. 상기 TSV 트렌치(430)은 상기 기판(402)에 소정 깊이로 형성된 형성된 제1 홀(432)과, 상기 제1 홀(432)에 연통되도록 상기 층간절연막(414)을 관통하여 형성된 제2 홀(434)을 포함한다.

상기 TSV 트렌치(430)을 형성하기 위하여 이방성 식각 공정 또는 레이저 드릴링 (laser drilling) 기술을 이용할 수 있다. 일부 실시예들에서, 상기 TSV 트렌치(430)은 기판(402)에서 약 10 ㎛ 또는 그 이하의 폭(430W)을 가지도록 형성될 수 있다. 일부 실시예에서, 상기 TSV 트렌치(430)은 상기 층간절연막(414)의 상면으로부터 약 50 ∼ 100 ㎛의 깊이(430D)를 가지도록 형성될 수 있다. 그러나, 상기 TSV 트렌치(430)의 폭 및 깊이는 상기 예시된 바에 제한되는 것은 아니며, 필요에 따라 다양한 치수로 형성될 수 있다. 상기 TSV 트렌치(430)의 제1 홀 (432) 부분에서 상기 기판(402)이 노출되고, 상기 TSV 트렌치(430)의 제2 홀(434) 부분에서 상기 층간절연막(414)이 노출된다.

상기 TSV 트렌치(430)가 형성된 후, 상기 제1 마스크 패턴(422)을 제거하여 상기 제1 연마 정지층(420)의 상면을 노출시킨다.

도 10c를 참조하면, 상기 TSV 트렌치(430)의 내부 측벽 및 저면을 덮는 비아 절연막(440)을 형성한다.

상기 비아 절연막(440)을 형성하기 위하여, 상기 TSV 트렌치(430) 내부에서 노출되는 기판(402)의 표면 및 층간절연막(414)의 표면과, 상기 제1 연마 정지층(420)의 표면을 대략 균일한 두께로 덮는 예비 비아 절연막(도시 생략)을 형성한 후, 상기 예비 비아 절연막 중 제1 연마 정지층(420) 상부에 있는 부분을 제거하여 상기 TSV 트렌치(430) 내부에만 상기 비아 절연막(440)이 남도록 할 수 있다.

일부 실시예들에서, 상기 비아 절연막(440)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 비아 절연막(440)을 형성하기 위하여 저온 CVD 공정 또는 PECVD 공정을 이용할 수 있다. 상기 비아 절연막(440)은 약 1500 ∼ 2500 Å의 두께를 가지도록 형성될 수 있다.

도 10d를 참조하면, 상기 TSV 트렌치(430) 내부 및 제1 연마 정지층(420)의 상면을 덮는 제2 마스크 패턴(442)을 형성한 후, 상기 제2 마스크 패턴(442)을 식각 마스크로 이용하여 제1 연마 정지층(420), 층간절연막(414) 및 기판(402)을 식각하여 복수의 커패시터 트렌치(450)를 형성한다.

상기 제2 마스크 패턴(442)에는 상기 제1 연마 정지층(420)의 일부가 노출되는 복수의 홀(H)이 형성되어 있다. 상기 복수의 홀(H)은 평면에서 볼 때 서로 평행한 복수의 라인 형상의 평면 구조, 동심원 형상의 평면 구조, 또는 나선 형상의 평면 구조를 가질 수 있다. 일부 실시예들에서, 상기 복수의 홀(H)은 상호 연통되지 않도록 서로 이격되어 배치될 수 있다. 다른 일부 실시예들에서, 상기 복수의 홀(H) 중 적어도 일부는 상호 연통된 구조를 가질 수 있다. 상기 복수의 커패시터 트렌치(450)는 상기 복수의 홀(H)의 평면 형상에 대응하여, 서로 평행한 복수의 라인 형상의 평면 구조, 동심원 형상의 평면 구조, 또는 나선 형상의 평면 구조를 가질 수 있다.

상기 복수의 커패시터 트렌치(450)는 상기 TSV 트렌치(430) 주위의 킵아웃존(KOZ) 내에 위치될 수 있다.

복수의 커패시터 트렌치(450)의 깊이(450D)는 TSV 트렌치(430)의 깊이(430D)보다 더 작다. 따라서, 기판(402)의 배면(402B)으로부터 TSV 트렌치(430)의 저면까지의 거리(L1)보다 기판(402)의 배면(402B)으로부터 커패시터 트렌치(450) 각각의 저면까지의 거리(L2)가 더 크다. 복수의 커패시터 트렌치(450)의 폭(450W)은 TSV 트렌치(430)의 폭(430W)보다 더 작을 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 복수의 커패시터 트렌치(450)의 폭(450W)은 소자에서 요구되는 커패시턴스에 따라 다양하게 설계될 수 있으며, 경우에 따라 TSV 트렌치(430)의 폭(430W)보다 더 크게 형성될 수도 있다.

일부 실시예들에서, 상기 제2 마스크 패턴(442)에 형성되는 복수의 홀(H)은 다양한 폭(HW)을 가질 수 있다. 예를 들면, 복수의 홀(H) 중 서로 다른 폭을 가지는 홀(H)을 포함할 수 있으며, 비교적 큰 폭의 홀(H)을 통해 비교적 깊은 커패시터 트렌치(450)가 형성되고, 비교적 작은 폭의 홀(H)을 통해 비교적 얕은 커패시터 트렌치(450)가 형성될 수 있다.

상기 복수의 커패시터 트렌치(450)를 형성하기 위하여, RIE (reactive ion etching) 공정을 이용할 수 있다. 일부 실시예들에서, 서로 다른 폭의 복수의 홀(H)이 형성된 제2 마스크 패턴(442)을 식각 마스크로 이용하여 상기 기판(402)을 식각하는 동안 RIE 래그(lag)의 영향을 받아 서로 다른 깊이를 가지는 커패시터 트렌치(450)가 얻어질 수 있으며, 비교적 작은 폭을 가지는 홀(H)을 통해 형성되는 커패시터 트렌치(450)는 RIE 래그의 영향을 받아 비교적 작은 깊이를 가지도록 형성될 수 있다.

도 10e를 참조하면, 제2 마스크 패턴(442) (도 10d 참조)를 제거하여 비아 절연막(440) 및 제1 연마 정지층(420)을 노출시킨 후, 상기 TSV 트렌치(430)의 내부, 복수의 커패시터 트렌치(450)의 내부, 및 제1 연마 정지층(420) 위에 제1 도전막(444)을 형성한다.

상기 제1 도전막(444)은 상기 TSV 트렌치(430) 내에서 실린더형 구조를 가질 수 있다. 일부 실시예들에서, 상기 제1 도전막(444)은 비교적 낮은 배선 저항을 가지는 도전층으로 이루어질 수 있다. 예를 들면, 상기 제1 도전막(444)은 W, WN, Ti, TiN, Ta, TaN, 및 Ru 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막으로 이루어질 수 있다. 예를 들면, 상기 제1 도전막(444)은 TaN/W, TiN/W, 또는 WN/W로 이루어지는 다중막으로 이루어질 수 있다. 상기 제1 도전막(444)은 약 50 ∼ 1000 Å의 두께를 가지도록 형성될 수 있다.

도 10e에 예시된 바와 같이, 상기 제1 도전막(444)은 TSV 트렌치(430) 및 복수의 커패시터 트렌치(450) 각각의 내부 측벽을 대략 균일한 두께로 덮도록 형성될 수 있다. 이를 위하여, 상기 제1 도전막(444)을 ALD 공정 또는 CVD 공정을 이용하여 형성할 수 있다.

도 10f를 참조하면, 상기 TSV 트렌치(430)의 내부 및 외부에서 상기 제1 도전막(444) 위에 절연 박막(446)을 형성한다.

상기 절연 박막(446)은 상기 TSV 트렌치(430) 및 복수의 커패시터 트렌치(450) 각각의 내부 측벽을 대략 균일한 두께로 덮는 고밀도 박막으로 이루어질 수 있다. 상기 절연 박막(446)은 ALD 공정 또는 CVD 공정을 이용하여 형성할 수 있다. 상기 절연 박막(446)은 약 50 ∼ 1000 Å의 두께를 가지도록 형성될 수 있다.

상기 절연 박막(446)은 상기 TSV 트렌치(430) 내에서 실린더형 구조를 가질 수 있다. 상기 절연 박막(446)은 산화막, 질화막, 금속 산화막, 고유전막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 상기 절연 박막(446)을 구성하는 재료에 대한 보다 상세한 사항은 도 1을 참조하여 제1 절연 박막(36) 및 제2 절연 박막(76)에 대하여 설명한 바를 참조한다.

도 10g를 참조하면, 상기 TSV 트렌치(430) 및 복수의 커패시터 트렌치(450) 각각의 내부 및 외부에서 상기 절연 박막(446) 위에 제2 도전막(452)을 형성한다.

상기 제2 도전막(452)을 형성하기 위하여 PVD 공정 또는 CVD 공정을 이용할 수 있다.

상기 TSV 트렌치(430) 내에서, 상기 제2 도전막(452)은 도 1에 예시된 제2 도전성 배리어막(32B)과 유사하게 상기 TSV 트렌치(430)의 길이 방향을 따라 대략 균일한 두께를 가지도록 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제2 도전막(452)은 그 길이 방향을 따라 가변적인 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 TSV 트렌치(430)의 입구측으로부터 TSV 트렌치(430)의 저면에 가까워질수록 점차 얇아지는 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 제2 도전막(452)은 상기 TSV 트렌치(430) 내부에서 상기 TSV 트렌치(430)의 입구측에서는 약 100 ∼ 1000 Å의 두께를 가지고, 상기 TSV 트렌치(430)의 저면 부근에서는 약 0 ∼ 50 Å의 두께를 가지도록 형성될 수도 있다. 이와 같이 TSV 트렌치(430)의 길이 방향을 따라 가변적인 두께를 가지는 상기 제2 도전막(452)을 형성하기 위하여 PVD 공정을 이용할 수 있다.

상기 복수의 커패시터 트렌치(450) 내에서, 상기 제2 도전막(452)은 상기 절연 박막(446) 위에 남아 있는 공간을 복수의 커패시터 트렌치(450) 각각의 입구까지 매립하도록 형성될 수 있다.

상기 제2 도전막(452)은 1 종의 물질로 이루어지는 단일막 또는 적어도 2 종의 물질을 포함하는 다중막으로 이루어질 수 있다. 일부 실시예에서, 상기 제2 도전막(452)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.

도 10h를 참조하면, 상기 제2 도전막(452) 위에 상기 TSV 트렌치(430)의 남은 공간을 채우는 금속막(454)을 형성한다.

상기 TSV 트렌치(430) 내부는 상기 금속막(454)으로 매립된다. 반면, 복수의 커패시터 트렌치(450) 각각의 내부에서는 제2 도전막(452)이 입구까지 매립되어 있으므로, 상기 복수의 커패시터 트렌치(450) 내부에는 상기 금속막(454)이 형성되지 않는다.

일부 실시예들에서, 상기 금속막(454)을 형성하기 위하여 전기 도금 공정을 이용할 수 있다. 보다 구체적으로 설명하면, 먼저 상기 제2 도전막(452)의 표면에 금속 시드층(도시 생략)을 형성한 후, 전기도금 공정에 의해 상기 금속 시드층으로부터 금속막을 성장시켜, 상기 제2 도전막(452) 위에 상기 TSV 트렌치(430)을 채우는 금속막(454)을 형성한다. 상기 금속 시드층은 Cu, Cu 합금, Co, Ni, Ru, Co/Cu, 또는 Ru/Cu로 이루어질 수 있다. 상기 금속 시드층을 형성하기 위하여 PVD 공정을 이용할 수 있다. 상기 금속막(454)의 주 재료는 Cu 또는 W로 이루어질 수 있다. 일부 실시예들에서, 상기 금속막(454)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 상기 전기도금 공정은 각각 약 10 ∼ 65 ℃의 온도하에서 행해질 수 있다. 예를 들면, 상기 전기도금 공정은 각각 상온에서 행해질 수도 있다. 상기 금속막(454)이 형성된 후, 필요에 따라, 상기 금속막(454)이 형성된 결과물을 약 150 ∼ 450 ℃의 온도하에서 어닐링할 수 있다.

도 10i를 참조하면, 상기 제1 연마 정지층(420)을 스토퍼 (stopper)로 이용하여 상기 금속막(454)을 포함하는 도 10h의 결과물을 CMP (chemical mechanical polishing) 공정에 의해 연마하여, 상기 제1 연마 정지층(420)을 노출시킨다.

그 결과, 상기 비아 절연막(440), 제1 도전막(444), 절연 박막(446), 제2 도전막(452), 및 금속막(454) 중 TSV 트렌치(430) 및 복수의 커패시터 트렌치(450)의 외부에 있던 부분들은 제거된다. 그리고, 상기 TSV 트렌치(430) 내에는 TSV 구조(460)가 형성되고, 상기 복수의 커패시터 트렌치(450) 내에는 각각 디커플링 커패시터(460DC)가 형성된다.

상기 TSV 구조(460)는 상기 금속막(454) 중 일부인 금속 플러그(454A)와 상기 제2 도전막(452) 중 일부인 제2 도전성 배리어막(452A)으로 이루어지는 도전성 플러그(456), 상기 절연 박막(446)의 일부인 제1 절연 박막(446A), 그리고 상기 제1 도전막(444)의 일부인 제1 도전성 배리어막(444A)을 포함한다. 상기 제1 도전성 배리어막(444A)은 도전성 플러그(456)와 이격된 위치에서 상기 도전성 플러그(456)를 포위하는 형상을 가진다. 상기 제1 절연 박막(446A)은 도전성 플러그(456)와 상기 제1 도전성 배리어막(444A)과의 사이에 개재된다.

상기 디커플링 커패시터(460DC)는 상기 제1 도전막(444) 중 다른 일부인 제1 전극(444B), 상기 절연 박막(446)의 다른 일부인 제2 절연 박막(446B), 그리고 상기 제2 도전막(452)의 다른 일부인 제2 전극(452B)을 포함한다.

도 10j를 참조하면, 도 10i에 예시한 TSV 구조(460) 및 복수의 디커플링 커패시터(460DC)가 형성된 결과물을 열처리한다. 그 결과, 상기 금속 플러그(454A)를 구성하는 금속 입자들이 상기 열처리로 인하여 성장하여 금속 플러그(454A)의 노출 표면에서 러프니스 (roughness)가 열화될 수 있다. 상기 열처리에 의해 성장된 금속 입자들 중 TSV 트렌치(430)의 외부로 돌출된 부분들을 CMP 공정에 의해 제거한다. 이 때, 상기 제1 연마 정지층(420) (도 10i 참조)도 제거되어 상기 FEOL 구조(410)의 층간절연막(414)의 상면이 노출된다. 상기 열처리는 약 400 ∼ 500 ℃의 온도하에서 행해질 수 있다.

도 10k를 참조하면, 상기 TSV 구조(460)를 포함하는 도 10h의 결과물을 세정한 후, 상기 층간절연막(414) 위에 제2 연마 정지층(462), 금속층간절연막(464), 및 제3 연마 정지층(466)을 차례로 형성하고, 이들을 패터닝하여 상기 TSV 트렌치(430)의 입구측에서 상기 TSV 구조(460)의 상면 및 그 주변을 노출시키는 배선용 홀(464H)을 형성한다.

상기 제2 연마 정지층(462)은 상기 배선용 홀(464H)을 형성할 때, 식각 스토퍼로 이용될 수 있다.

상기 배선용 홀(464H)을 통해 상기 TSV 구조(460), 상기 TSV 구조(460)의 외부 측벽을 감싸는 비아 절연막(440), 및 상기 층간절연막(414)의 일부가 노출된다. 일부 실시예들에서, 상기 배선용 홀(464H)을 통해 상기 TSV 구조(460)의 상면만 노출되도록 상기 배선용 홀(464H)을 형성할 수도 있다.

일부 실시예들에서, 상기 금속층간절연막(464)은 TEOS (tetra-ethyl-ortho-silicate)로 이루어질 수 있다. 상기 제2 연마 정지층(462) 및 제3 연마 정지층(466)은 실리콘 산화질화막으로 이루어질 수 있다. 상기 제2 연마 정지층(462), 금속층간절연막(464), 및 제3 연마 정지층(466) 각각의 재료는 예시한 바에 한정되는 것은 아니다. 상기 제2 연마 정지층(462), 금속층간절연막(464), 및 제3 연마 정지층(466) 각각의 두께는 필요에 따라 임의로 결정될 수 있다.

도 10l을 참조하면, 상기 배선용 홀(464H) 내부에 등전위 도전층(472)을 형성한다.

상기 등전위 도전층(472)은 배리어막(472A) 및 배선층(472B)이 차례로 적층된 구조를 가진다.

일부 실시예들에서, 상기 등전위 도전층(472)을 형성하기 위하여, 먼저 상기 배선용 홀(464H) 내부 및 상기 제3 연마 정지층(466) (도 10k 참조) 위에 상기 배리어막(472A) 형성을 위한 제1 막과, 상기 배선층(472B) 형성을 위한 제2 막을 차례로 형성한 후, 상기 제3 연마 정지층(466)을 스토퍼로 이용하여 상기 제1 막 및 제2 막이 형성된 결과물을 CMP 공정에 의해 연마하고, 상기 제3 연마 정지층(466)을 제거하여 상기 금속층간절연막(464)의 상면을 노출시킨다. 그 결과, 상기 배선용 홀(464H) 내부에 상기 배리어막(472A) 및 배선층(472B)으로 이루어지는 등전위 도전층(472)이 남게 된다.

일부 실시예들에서, 상기 배리어막(472A)은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에서, 상기 배리어막(472A)을 형성하기 위하여 PVD 공정을 이용할 수 있다. 상기 배리어막(472A)은 약 1000 ∼ 1500 Å의 두께를 가지도록 형성될 수 있다.

일부 실시예들에서, 상기 배선층(472B)은 Cu를 포함한다. 상기 배선층(472B)을 형성하기 위하여, 상기 배리어막(472A)의 표면에 Cu 시드층을 형성한 후, 전기도금 공정에 의해 상기 Cu 시드층으로부터 Cu 층을 성장시키고, 상기 Cu 층이 형성된 결과물을 어닐링하는 공정을 수행할 수 있다.

도 10m을 참조하면, 도 10k 및 도 10l를 참조하여 설명한 상기 등전위 도전층(472) 형성 공정과 유사한 방법으로 상기 등전위 도전층(472)에 연결되는 콘택 플러그(474A)와, 상기 복수의 디커플링 커패시터(460DC)의 제2 전극(452B)에 연결되는 콘택 플러그(474B)를 형성한다. 상기 콘택 플러그(474A, 474B)는 동일한 적층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.

상기 등전위 도전층(472)에 연결되는 콘택 플러그(474A)와 커플링 커패시터(460DC)의 제2 전극(452B)에 연결되는 콘택 플러그(474B)는 동시에 형성될 수도 있고, 별개의 공정으로 따로 형성될 수도 있다.

그 후, 도 10k 및 도 10l을 참조하여 설명한 상기 등전위 도전층(472) 및 콘택 플러그(474A) 형성 공정과 유사한 공정을 복수 회 행하여, 복수의 금속 배선층 및 복수의 콘택 플러그로 이루어지는 다층 배선 구조(478)를 형성한다. 상기 다층 배선 구조(478)는 상기 TSV 구조(460)에 연결되는 제1 배선 구조(476A)와, 상기 디커플링 커패시터(460DC)에 연결되는 제2 배선 구조(476B)를 포함한다.

일부 실시예들에서, 상기 다층 배선 구조(478)가 형성되는 동안 상기 기판(402)상의 다른 영역에서도 복수의 금속 배선층 및 복수의 콘택 플러그를 포함하는 다른 다층 배선 구조들이 형성될 수 있다. 그 결과, 상기 FEOL 구조(410) 위에는 도 10l에 예시된 제2 연마 정지층(462) 및 금속층간절연막(464)의 적층 구조와 유사한 적층 구조가 반복적으로 형성된 금속층간절연막 구조(468)와, 상기 금속층간절연막 구조(468)에 의해 절연되는 부분을 포함하는 복수의 다층 배선 구조들을 포함하는 BEOL (back-end-of-line) 구조(470)가 얻어진다. 상기 BEOL 구조(470)는 상기 FEOL 구조(410)에 포함되는 개별 소자들을 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 일부 실시예들에서, 상기 BEOL 구조(470)는 상기 복수의 배선 구조들과 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 시일 링(seal ring)을 더 포함하도록 형성될 수 있다.

상기 TSV 구조(460) 및 상기 디커플링 커패시터(460DC)는 등전위 도전층(472) 및 다층 배선 구조(478)를 경유하여 서로 연결되어 있다. TSV 구조(460)와 디커플링 커패시터(460DC)와의 연결을 위하여, 상기 등전위 도전층(472)에 연결되는 제1 배선 구조(476A)와 상기 디커플링 커패시터(460DC)에 연결되는 제2 배선 구조(476B)가 연결되어 있다. 상기 제2 배선 구조(476B)는 복수의 디커플링 커패시터(460DC)를 병렬로 연결시키는 역할을 할 수 있다. 또한, 상기 제2 배선 구조(476B)는 병렬 연결된 디커플링 커패시터(460DC)를 등전위 도전층(472)을 통해 TSV 구조(460)에 연결시키는 역할을 할 수 있다.

상기 다층 배선 구조(478)는 예시에 불과하며, 집적회로 소자의 설계에 따라 다양한 형상 및 구조를 가질 수 있다.

그 후, 상기 다층 배선 패턴(476)에 전기적으로 연결되는 콘택 패드(480)를 상기 금속층간절연막 구조(468) 위에 형성한다.

일부 실시예들에서, 상기 등전위 도전층(472) 및 다층 배선 구조(478)는 각각 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 상기 복수의 등전위 도전층(472) 및 다층 배선 구조(478)는 서로 동일한 재료로 구성될 수 있다. 다른 일부 실시예들에서, 상기 복수의 등전위 도전층(472) 및 다층 배선 구조(478)는 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다.

일부 실시예들에서, 상기 금속층간절연막 구조(468) 내에는 상기 제1 배선 구조(476A) 또는 제2 배선 구조(476B)와 동일 레벨에 형성되는 다른 복수의 다층 배선 패턴들(도시 생략)이 형성될 수 있다. 또한, 상기 금속층간절연막(468) 위에는 상기 콘택 패드(480)와 동일 레벨에 형성되는 다른 복수의 콘택 패드들(도시 생략)이 형성된다.

도 10n을 참조하면, 상기 기판(402)을 그 배면(402B)으로부터 일부 두께 만큼 제거하여 상기 TSV 구조(460)의 저면(460B)을 노출시킨다.

그 결과, 상기 TSV 구조(460)의 저면(460B)에는 상기 제1 도전성 배리어막(444A)의 일부와 상기 도전성 플러그(456)의 일부가 함께 노출된다. 그리고, 기판(402)의 배면(402B)으로부터 상기 TSV 구조(460)의 저면(160B)이 상대적으로 돌출된다.

일부 실시예들에서, 상기 기판(402)을 그 배면(402B)으로부터 일부 제거하기 위하여 CMP 공정, 에치백 공정, 또는 이들의 조합을 이용할 수 있다.

상기 기판(402)이 그 배면(402B)으로부터 일부 제거된 후, 상기 TSV 트렌치(430)는 기판(402) 및 층간절연막(414)을 관통하는 관통 비아홀이 된다. 상기 기판(402)의 배면(402B)으로부터 상기 비아 절연막(440)의 일부와 상기 TSV 구조(460)의 일부가 함께 돌출될 수 있다. 상기 TSV 구조(460)의 저면(460B)이 노출된 후, 상기 TSV 구조(460) 중 기판(402)의 배면(402B)으로부터 돌출된 부분 주위에서 상기 TSV 구조(460)를 포위하고 있는 비아 절연막(440)의 노출 부분을 제거하여 상기 제1 도전성 배리어막(444A)의 단부(444E) 측벽을 일부 노출시킨다. 상기 비아 절연막(440)의 노출 부분을 제거하기 위하여 등방성 또는 이방성 식각 공정을 이용할 수 있다.

도 10o를 참조하면, 상기 TSV 구조(460)의 저면(460B) 주위에서 기판(402)의 배면(402B)을 덮는 백사이드 절연막(490)을 형성하여 집적회로 소자(400)를 형성한다.

일부 실시예들에서, 상기 백사이드 절연막(490)은 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 상기 백사이드 절연막(490)은 폴리머로 이루어질 수 있다. 일부 실시예들에서, 상기 백사이드 절연막(490)을 형성하기 위하여, 상기 기판(402)의 배면(402B)과 상기 TSV 구조(460)의 저면(460B)을 덮는 폴리머막을 형성한 후, 상기 폴리머막을 일부 에치백하여 상기 TSV 구조(460)의 저면(460B)을 노출시킬 수 있다.

도 10o에 예시한 반도체 소자(400)에서, 상기 TSV 구조(460)는 기판(402)에 의해 포위되는 측벽 부분과, 상기 FEOL 구조(410)의 층간절연막(414)에 의해 포위되는 측벽 부분을 가진다. 상기 기판(402) 및 FEOL 구조(410)는 도 1에 예시한 반도체 구조물(20)에 대응되고, 상기 TSV 구조(460)는 도 1에 예시한 TSV 구조(30)에 대응될 수 있다. 상기 층간절연막(414) 위에서 상기 TSV 구조(460)에 연결되어 있는 등전위 도전층(472)은 도 1에 예시한 제1 도전층(52)에 대응될 수 있다. 상기 TSV 구조(460)의 저면(460B)에는 상기 TSV 구조(460)의 제1 도전성 배리어막(440A) 및 도전성 플러그(456)에 연결되는 등전위 도전층(도시 생략)이 형성될 수 있다. 일부 실시예들에서, 상기 TSV 구조(460)의 저면(460B)에 연결되는 등전위 도전층은 도 1에 예시한 제2 도전층(54)에 대응될 수 있다.

도 10o에 예시한 반도체 소자(400)에서, 상기 제2 도전성 배리어막(452A)이 상기 TSV 구조(30)의 길이 방향을 따라 대략 균일한 두께를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 제2 도전성 배리어막(452A)은 상기 TSV 구조(30)의 길이 방향을 따라 가변적인 두께를 가질 수도 있다.

도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(500)의 요부 구성을 도시한 단면도이다. 도 11에 있어서, 도 10a 내지 도 10o에서와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.

도 11을 참조하면, 집적회로 소자(500)는 TSV 구조(560)와, TSV 구조(560)에 연결되어 있는 복수의 디커플링 커패시터(560DC)를 포함한다.

상기 TSV 구조(560)는 그 측벽이 비아 절연막(540)에 의해 포위된 상태로 상기 기판(402), FEOL 구조(410)의 층간절연막(414), 및 BEOL 구조(470)의 금속층간절연막 구조(468)를 관통하도록 형성된다.

상기 TSV 구조(560)는 도전성 플러그(556), 상기 도전성 플러그(556)와 이격된 위치에서 상기 도전성 플러그(556)를 포위하는 제1 도전성 배리어막(544A), 및 상기 도전성 플러그(556)와 상기 제1 도전성 배리어막(544A)과의 사이에 개재되어 있는 제1 절연 박막(546A)을 포함한다. 상기 도전성 플러그(556)는 상기 기판(402), FEOL 구조(410)의 층간절연막(414), 및 BEOL 구조(470)의 금속층간절연막 구조(468)를 관통하는 제2 도전성 배리어막(552A)과, 상기 제2 도전성 배리어막(552A)에 의해 포위되는 금속 플러그(554A)를 포함한다. 상기 도전성 플러그(556)는 제1 절연 박막(546A)을 사이에 두고 상기 제1 도전성 배리어막(544A)과 이격되어 있다.

집적회로 소자(500)는 상기 TSV 구조(560)의 일단에서 상기 도전성 플러그(556) 및 제1 도전성 배리어막(544A)에 각각 연결되어 있는 등전위 도전층(580)을 포함한다. 상기 등전위 도전층(580)은 상기 도전성 플러그(556) 및 상기 제1 도전성 배리어막(544A)이 상호 등전위를 갖도록 이들을 상호 전기적으로 연결시키는 역할을 한다.

상기 복수의 디커플링 커패시터(560DC)는 BEOL 구조(470)의 금속층간절연막 구조(468)와 FEOL 구조(410)의 층간절연막(414)을 관통하여 기판(402)의 내부까지 연장되어 있다.

상기 복수의 디커플링 커패시터(560DC)는 상기 제1 도전성 배리어막(544A)과 동일한 물질로 이루어지는 제1 전극(544B), 상기 제1 전극(544B)과 이격되고 상기 도전성 플러그(556)의 제2 도전성 배리어막(552A)과 동일한 물질로 이루어지는 제2 전극(552B), 및 상기 제1 전극(544B)과 제2 전극(552B)과의 사이에 개재되고 상기 제1 절연 박막(546A)과 동일한 물질로 이루어지는 제2 절연 박막(546B)을 포함한다.

상기 TSV 구조(560) 및 복수의 디커플링 커패시터(560DC)는 기판(402)에 의해 포위되는 부분과, FEOL 구조(410)의 층간절연막(414)에 의해 포위되는 부분과, BEOL 구조(470)의 금속층간절연막 구조(468)에 의해 포위되는 부분을 포함한다.

상기 복수의 디커플링 커패시터(560DC)는 배선 구조(578) 및 상기 등전위 도전층(580)을 통하여 상기 TSV 구조(560)와 연결되어 있다.

상기 TSV 구조(560) 및 복수의 디커플링 커패시터(560DC)를 포함하는 집적회로 소자(500)를 제조하기 위하여 다음과 같은 일련의 공정들을 행할 수 있다.

먼저, 도 10a를 참조하여 설명한 바와 같은 방법으로 FEOL 구조(410)를 형성한 후, 도 10k 내지 도 10m을 참조하여 설명한 바와 유사한 방법으로 제1 배선 구조(476A) 및 금속층간절연막 구조(468)를 포함하는 BEOL 구조(470)를 형성한다.

그 후, 상기 금속층간절연막 구조(468), 층간절연막(414), 및 기판(402)을 차례로 식각하여 비아홀(530)의 형성을 위한 TSV 트렌치를 형성하고, 상기 TSV 트렌치 내에 비아 절연막(540)을 형성한 후, 복수의 디커플링 커패시터(560DC)의 형성을 위한 복수의 커패시터 트렌치(550)를 형성한다.

이어서, 도 10a 내지 도 10j를 참조하여 설명한 바와 유사한 방법으로 TSV 트렌치 내에는 비아 절연막(540)에 의해 포위되는 TSV 구조(560)를 형성하고, 복수의 커패시터 트렌치(550) 내에는 복수의 디커플링 커패시터(560DC)를 형성한다.

그 후, 제1 배선 구조(476A)에 전기적으로 연결 가능한 콘택 패드(582)와, 상기 TSV 구조(560)에 연결되는 등전위 도전층(580)과, 상기 복수의 디커플링 커패시터(560DC)를 등전위 도전층(580)을 경유하여 TSV 구조(560)에 연결하기 위한 배선 구조(578)를 형성한다.

그 후, 도 10n 및 도 10o을 참조하여 설명한 바와 같은 방법으로 상기 TSV 구조(560)의 저면(560B)을 노출시킨 후, 기판(402)의 배면(402B)을 덮는 백사이드 절연막(490)을 형성한다.

상기 TSV 구조(560) 및 복수의 디커플링 커패시터(560DC)에 대한 보다 상세한 사항은 도 10a 내지 도 10o를 참조하여 TSV 구조(460) 및 복수의 디커플링 커패시터(460DC)에 대하여 설명한 바와 대체로 동일하다.

도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(600)의 요부 구성을 도시한 단면도이다. 도 12에 있어서, 도 10a 내지 도 10o에서와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.

도 12를 참조하면, 집적회로 소자(600)는 TSV 구조(660)와, TSV 구조(660)에 연결되어 있는 복수의 디커플링 커패시터(660DC)를 포함한다.

상기 TSV 구조(660)는 상기 FEOL 구조(410)보다 더 낮은 레벨에 형성된다. 상기 TSV 구조(660)는 비아 절연막(640)에 의해 포위된 상태로 기판(402)을 관통하도록 형성된다. 상기 복수의 디커플링 커패시터(660DC)는 기판(402)의 내부에 형성되어 있다. 상기 TSV 구조(660) 및 복수의 디커플링 커패시터(660DC)는 각각 기판(402)에 의해 포위되는 부분을 가진다. 상기 TSV 구조(660)는 도전성 플러그(656), 상기 도전성 플러그(656)와 이격된 위치에서 상기 도전성 플러그(656)를 포위하는 제1 도전성 배리어막(644A), 및 상기 도전성 플러그(656)와 상기 제1 도전성 배리어막(644A)과의 사이에 개재되어 있는 제1 절연 박막(646A)을 포함한다. 상기 도전성 플러그(656)는 상기 기판(402)을 관통하며, 제2 도전성 배리어막(652A)과, 상기 제2 도전성 배리어막(652A)에 의해 포위되는 금속 플러그(654A)를 포함한다. 상기 도전성 플러그(656)는 제1 절연 박막(646A)을 사이에 두고 상기 제1 도전성 배리어막(644A)과 이격되어 있다.

상기 집적회로 소자(600)는 상기 TSV 구조(660)의 일단에서 상기 도전성 플러그(656) 및 제1 도전성 배리어막(644A)에 각각 연결되어 있는 등전위 도전층(680)을 포함한다. 상기 등전위 도전층(680)은 상기 도전성 플러그(656) 및 상기 제1 도전성 배리어막(644A)이 상호 등전위를 갖도록 이들을 상호 전기적으로 연결시키는 역할을 한다.

상기 복수의 디커플링 커패시터(660DC)는 상기 제1 도전성 배리어막(644A)과 동일한 물질로 이루어지는 제1 전극(644B), 상기 제1 전극(644B)과 이격되고 상기 도전성 플러그(656)의 제2 도전성 배리어막(652A)과 동일한 물질로 이루어지는 제2 전극(652B), 및 상기 제1 전극(644B)과 제2 전극(652B)과의 사이에 개재되고 상기 제1 절연 박막(646A)과 동일한 물질로 이루어지는 제2 절연 박막(646B)을 포함한다.

상기 복수의 디커플링 커패시터(660DC)는 배선 구조(678) 및 상기 등전위 도전층(680)을 통하여 상기 TSV 구조(660)와 연결되어 있다. 상기 배선 구조(678)는 다층 배선 구조로 이루어질 수 있다.

상기 TSV 구조(660) 및 복수의 디커플링 커패시터(660DC)를 포함하는 집적회로 소자(600)를 제조하기 위하여 다음과 같은 일련의 공정들을 행할 수 있다.

먼저, 기판(402) 위에 FEOL 구조(410)를 형성하기 전에, 도 10a 내지 도 10j를 참조하여 설명한 바와 유사한 방법으로, 상기 기판(402) 내에 비아홀(630)의 형성을 위한 TSV 트렌치와, 상기 TSV 트렌치 내벽을 덮는 비아 절연막(640)을 형성한 후, 복수의 디커플링 커패시터(660DC)의 형성을 위한 복수의 커패시터 트렌치(650)를 형성한다. 그 후, TSV 트렌치 내에는 비아 절연막(640)에 의해 포위되는 TSV 구조(660)를 형성하고, 복수의 커패시터 트렌치(650) 내에는 복수의 디커플링 커패시터(660DC)를 형성한다.

상기 TSV 구조(660) 및 복수의 디커플링 커패시터(660DC)가 형성된 기판(402)상에 도 10a를 참조하여 설명한 바와 같은 FEOL 구조(410)를 형성한다. 상기 FEOL 구조(410)는 상기 등전위 도전층(680)과 상기 배선 구조(678)의 일부를 포함한다.

그 후, 도 10k 내지 도 10m을 참조하여 설명한 바와 같은 방법으로 제1 배선 구조(476A) 및 금속층간절연막 구조(468)를 포함하는 BEOL 구조(470)를 형성한다. 본 예에서, 상기 BEOL 구조(470)는 상기 배선 구조(678)의 일부를 포함할 수 있다.

상기 금속층간절연막 구조(468) 위에 제1 배선 구조(476A)에 전기적으로 연결 가능한 콘택 패드(682)를 형성한다.

그 후, 도 10n 및 도 10o를 참조하여 설명한 바와 같은 방법으로 상기 TSV 구조(660)의 저면(660B)을 노출시킨 후, 기판(402)의 배면(402B)을 덮는 백사이드 절연막(490)을 형성하여 집적회로 소자(600)를 형성한다.

상기 TSV 구조(660) 및 복수의 디커플링 커패시터(660DC)에 대한 보다 상세한 사항은 도 10a 내지 도 10o를 참조하여 TSV 구조(460) 및 복수의 디커플링 커패시터(460DC)에 대하여 설명한 바와 대체로 동일하다.

도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(700) (도 13e 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13e에 있어서, 도 10a 내지 도 10o에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.

도 13a를 참조하면, 도 10a 내지 도 10d를 참조하여 설명한 바와 유사한 방법으로 TSV 트렌치(430), 비아 절연막(440)을 형성한 후, 상기 TSV 트렌치(430) 주위의 킵아웃존(KOZ) 내에 복수의 커패시터 트렌치(750)를 형성한 후, 제2 마스크 패턴(442)을 제거하여, 비아 절연막(440) 및 제1 연마 정지층(420)을 노출시킨다.

상기 복수의 커패시터 트렌치(750)는 도 10d에 예시한 복수의 커패시터 트렌치(550)의 폭(450W)보다 더 큰 폭(750W)을 가지도록 형성된 것으로 제외하고 복수의 커패시터 트렌치(550)와 대략 동일한 구성을 가진다.

도 13b를 참조하면, 도 10e 내지 도 10g를 참조하여 설명한 바와 유사한 방법으로, 상기 TSV 트렌치(430)의 내부, 복수의 커패시터 트렌치(750)의 내부, 및 제1 연마 정지층(420) 위에 제1 도전막(444), 절연 박막(446) 및 제2 도전막(452)을 차례로 형성한다.

단, 상기 복수의 커패시터 트렌치(750) 내에서, 상기 제2 도전막(452) 위에 공간(750S)이 남게 된다.

도 13c를 참조하면, 도 10h를 참조하여 금속막(454) 형성 공정에 대하여 설명한 바와 유사한 방법으로, 상기 제2 도전막(452) 위에 상기 TSV 트렌치(430)의 남은 공간과, 상기 복수의 커패시터 트렌치(750)의 남은 공간(750S)을 채우는 금속막(754)을 형성한다.

도 13d를 참조하면, 도 10i 및 도 10j를 참조하여 설명한 일련의 공정들을 수행하여, 상기 비아 절연막(440), 제1 도전막(444), 절연 박막(446), 제2 도전막(452), 및 금속막(754) 중 TSV 트렌치(430) 및 복수의 커패시터 트렌치(750)의 외부에 있던 부분들을 제거하고, 상기 TSV 트렌치(430) 내에는 TSV 구조(460)를 형성하고, 상기 복수의 커패시터 트렌치(750) 내에는 복수의 디커플링 커패시터(760DC)를 형성한다.

상기 복수의 디커플링 커패시터(760DC)는 각각 도 10a 내지 도 10o를 참조하여 설명한 디커플링 커패시터(460DC)와 대체로 동일한 구성을 가진다. 단, 상기 디커플링 커패시터(760DC)는 외부 제2 전극층(452B) 및 내부 제2 전극층(454B)을 포함하는 제2 전극(756)을 구비한다. 여기서, 상기 외부 제2 전극층(452B)은 제2 도전막(452) 중 TSV 구조(460)의 제2 도전성 배리어막(452A)을 구성하는 부분과는 다른 부분으로부터 얻어지고, 상기 내부 제2 전극층(454B)은 상기 금속막(454) 중 TSV 구조(460)의 금속 플러그(454A)를 구성하는 부분과는 다른 부분으로부터 얻어진다. 상기 디커플링 커패시터(760DC)에서 상기 제2 전극(756)은 제2 절연 박막(446B)에 의해 포위된다.

도 13e를 참조하면, 도 10k 내지 도 10o를 참조하여 설명한 바와 같은 일련의 공정들을 행하여 집적회로 소자(700)를 형성한다.

상기 집적회로 소자(700)에서, 다층 배선 구조(478)의 제2 배선 구조(476B)는 디커플링 커패시터(760DC)의 제2 전극(756)과 등전위 도전층(472)과의 사이에 연결되어 있다.

도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(800) (도 14b 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 및 도 14b에 있어서, 도 10a 내지 도 10o에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.

도 14a를 참조하면, 도 10a 내지 도 10d를 참조하여 설명한 바와 유사한 방법으로 TSV 트렌치(430) 및 비아 절연막(440)을 형성한 후, 상기 TSV 트렌치(430) 주위의 킵아웃존(KOZ) 내에 복수의 커패시터 트렌치(850A, 850B, 850C)를 형성한다.

단, 상기 복수의 커패시터 트렌치(850A, 850B, 850C)는 도 3에 예시한 복수의 트렌치(80Q1, 80Q2, 80Q3)와 유사하게 서로 다른 깊이(D11, D12, D13)를 가진다. 상기 복수의 커패시터 트렌치(850A, 850B, 850C) 각각의 깊이(D11, D12, D13)는 TSV 트렌치(430)의 깊이(430D)보다 작으며, 이들 각각의 깊이(D11, D12, D13)는 소자에서 요구되는 커패시턴스에 따라 결정될 수 있다.

상기 복수의 커패시터 트렌치(850A, 850B, 850C)를 형성하기 위하여 서로 다른 식각 마스크를 이용하는 복수의 트렌치 식각 공정, 예를 들면 복수의 RIE 공정을 행할 수 있다.

도 14b를 참조하면, 도 10e 내지 도 10o를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, TSV 구조(460)와 동시에 형성되는 복수의 디커플링 커패시터(860DC1, 860DC2, 860DC3)를 형성한다.

상기 복수의 디커플링 커패시터(860DC1, 860DC2, 860DC3)는 기판(402) 내부로 연장되는 길이가 서로 다른 것을 제외하고, 도 10o에 예시한 복수의 디커플링 커패시터(460DC)와 대체로 동일한 구성을 가진다.

상기 복수의 디커플링 커패시터(860DC1, 860DC2, 860DC3)는 도 3에 예시한 복수의 디커플링 커패시터(70QA, 70QB, 70QC)에 대응하는 구성을 가질 수 있다.

도 15a 및 도 15b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(900) (도 15b 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 15a 및 도 15b에 있어서, 도 10a 내지 도 10o에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.

도 15a를 참조하면, 도 10a 내지 도 10d를 참조하여 설명한 바와 유사한 방법으로 TSV 트렌치(430) 및 비아 절연막(440)을 형성한 후, 상기 TSV 트렌치(430) 주위의 킵아웃존(KOZ) 내에 복수의 커패시터 트렌치(950A, 950B)를 형성한다.

단, 상기 복수의 커패시터 트렌치(950A, 950B)는 서로 다른 깊이(D21, D22) 및 서로 다른 폭(W21, W22)을 가진다. 상기 복수의 커패시터 트렌치(950A, 950B) 각각의 깊이(D21, D22)는 TSV 트렌치(430)의 깊이(430D)보다 작다, 상기 깊이(D21, D22) 및 폭(W21, W22)은 각각 소자에서 요구되는 커패시턴스에 따라 결정될 수 있다.

상기 복수의 커패시터 트렌치(950A, 950B)를 형성하기 위하여, 서로 다른 폭(H21W, H22W)을 가지는 복수의 홀(H21, H22)이 형성된 마스크 패턴(942)을 연마 정지층(420)을 개재하여 FEOL 구조(410) 위에 형성한 후, 상기 마스크 패턴(942)을 식각 마스크로 이용하여 제1 연마 정지층(420), 층간절연막(414) 및 기판(402)을 1 회의 RIE 공정에 의해 식각하여 복수의 커패시터 트렌치(950A, 950B)을 형성할 수 있다. 이 때, RIE 래그(lag)의 영향을 받아 서로 다른 깊이를 가지는 커패시터 트렌치(950A, 950B)가 얻어질 수 있다. 특히, 비교적 작은 폭을 가지는 홀(H21)을 통한 식각 공정에 의해 형성되는 커패시터 트렌치(950A)는 RIE 래그의 영향을 받아 비교적 작은 깊이(D21)를 가지도록 형성될 수 있다.

상기와 같이 RIE 래그를 이용한 식각 공정을 이용하여 서로 다른 깊이(D21, D22) 및 서로 다른 폭(W21, W22)을 가지는 복수의 커패시터 트렌치(950A, 950B)를 단일의 식각 마스크를 이용하여 1 회의 식각 공정을 통해 형성할 수 있다.

도 15b를 참조하면, 상기 마스크 패턴(942)을 제거하여 비아 절연막(440) 및 제1 연마 정지층(420)을 노출시킨 후, 도 10e 내지 도 10o를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, TSV 구조(460)와 동시에 형성되는 복수의 디커플링 커패시터(960DC1, 960DC2)를 형성한다.

상기 복수의 디커플링 커패시터(960DC1, 960DC2)는 기판(402) 내부로 연장되는 길이와 폭이 서로 다른 것을 제외하고, 도 10o에 예시한 복수의 디커플링 커패시터(460DC)와 대체로 동일한 구성을 가진다.

도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(1000)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16에 있어서, 도 10a 내지 도 10o 및 도 13a 내지 도 13e에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.

도 16을 참조하면, 도 10a 내지 도 10d를 참조하여 설명한 바와 유사한 방법으로 TSV 트렌치(430) 및 비아 절연막(440)을 형성한 후, 상기 TSV 트렌치(430) 주위의 킵아웃존(KOZ) 내에 복수의 커패시터 트렌치(1050A, 1050B, 1050C)를 형성한다.

단, 상기 복수의 커패시터 트렌치(1050A, 1050B, 1050C)는 도 4에 예시한 복수의 트렌치(80R1, 80R2, 80R3)와 유사하게 서로 다른 깊이를 가진다. 상기 복수의 커패시터 트렌치(1050A, 1050B, 1050C) 각각의 깊이는 TSV 트렌치(430)의 깊이(430D) (도 10d 참조)보다 작으며, 이들 각각의 깊이는 소자에서 요구되는 커패시턴스에 따라 결정될 수 있다.

상기 복수의 커패시터 트렌치(1050A, 1050B, 1050C)를 형성하기 위하여 서로 다른 식각 마스크를 이용하는 복수의 트렌치 식각 공정, 예를 들면 복수의 RIE 공정을 행할 수 있다.

그 후, 도 13b 내지 도 13e를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, TSV 구조(460)와 동시에 형성되는 복수의 디커플링 커패시터(1060DC1, 1060DC2, 1060DC3)를 형성한다.

상기 복수의 디커플링 커패시터(1060DC1, 1060DC2, 1060DC3)는 기판(402) 내부로 연장되는 길이가 서로 다른 것을 제외하고, 도 13e에 예시한 복수의 디커플링 커패시터(760DC)와 대체로 동일한 구성을 가진다.

상기 복수의 디커플링 커패시터(1060DC1, 1060DC2, 1060DC3)는 도 4에 예시한 복수의 디커플링 커패시터(70RA, 70RB, 70RC)에 대응하는 구성을 가질 수 있다.

도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(1100)의 요부 구성을 보여주는 평면도이다.

집적회로 소자(1100)는 모듈 기판(1110)과, 상기 모듈 기판(1110)에 장착된 제어 칩(1120) 및 복수의 반도체 패키지(1130)를 포함한다. 상기 모듈 기판(1110)에는 복수의 입출력 단자(1150)가 형성되어 있다.

상기 복수의 반도체 패키지(1130)는 도 1a 내지 도 16를 참조하여 설명한 바와 같은 집적회로 소자(10A, 10B, 10C, 10D, 100, 200, 300, 400, 500, 600, 700, 800, 900, 1000) 중 적어도 하나를 포함한다.

도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(1200)의 요부 구성을 보여주는 다이어그램이다.

상기 집적회로 소자(1200)는 제어기(1210), 입/출력 장치(1220), 메모리(1230), 및 인터페이스(1240)를 포함한다. 상기 집적회로 소자(1200)는 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA (personal digital assistant), 휴대용 컴퓨터, 웹 타블렛, 무선 폰, 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드 중 적어도 하나이다.

일부 실시예들에서, 상기 제어기(1210)는 마이크로프로세서, 디지털 신호 프로세서, 또는 마이크로콘트롤러(micro-controller)이다.

상기 입/출력 장치(1220)는 집적회로 소자(1200)의 데이터 입출력에 이용된다. 상기 집적회로 소자(1200)는 상기 입/출력 장치(1220)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결될 수 있고, 상기 외부 장치와 상호 데이터를 교환할 수 있다. 일부 실시예에서, 상기 입/출력 장치(1220)는 키패드 (keypad), 키보드 (keyboard), 또는 표시 장치 (display)이다.

일부 실시예들에서, 상기 메모리(1230)는 상기 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장한다. 다른 일부 실시예들에서, 상기 메모리(1230)는 상기 제어기(1210)에서 처리된 데이터를 저장한다. 상기 제어기(1210) 및 메모리(1230) 중 적어도 하나는 도 1a 내지 도 16를 참조하여 설명한 바와 같은 집적회로 소자(10A, 10B, 10C, 10D, 100, 200, 300, 400, 500, 600, 700, 800, 900, 1000) 중 적어도 하나를 포함한다.

상기 인터페이스(1240)는 상기 집적회로 소자(1200)와, 다른 외부 장치와의 사이에서 데이터 전송 통로 역할을 한다. 상기 제어기(1210), 입/출력 장치(1220), 메모리(1230), 및 인터페이스(1240)는 버스(1250)를 통하여 서로 통신할 수 있다.

상기 집적회로 소자(1200)는 모바일 폰, MP3 플레이어, 네비게이션 (navigation) 시스템, 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 포함될 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

30: TSV 구조, 32: 도전성 플러그, 34: 제1 도전성 배리어막, 36: 제1 절연 박막, 40: 비아 절연막, 52: 제1 도전층, 54: 제2 도전층, 70A, 70B, 70C: 디커플링 커패시터, 72: 제1 전극, 74: 제2 전극, 76: 제2 절연 박막, 90: 배선 구조.

Claims

반도체 기판을 포함하는 반도체 구조물과,
상기 반도체 기판을 관통하는 TSV (through-silicon-via) 구조와,
상기 반도체 기판 내에 형성되고 상기 TSV 구조에 연결되어 있는 디커플링 커패시터와,
상기 반도체 구조물 위에 형성된 등전위 도전층을 포함하고,
상기 TSV 구조는 도전성 플러그; 상기 도전성 플러그와 이격되고 상기 도전성 플러그를 포위하는 제1 도전성 배리어막; 및 상기 도전성 플러그와 상기 제1 도전성 배리어막과의 사이에 개재되어 있는 제1 절연 박막을 포함하고,
상기 디커플링 커패시터는 상기 제1 도전성 배리어막을 구성하는 제1 물질과 동일한 물질로 이루어지는 제1 전극; 상기 제1 전극과 이격되고 상기 도전성 플러그의 적어도 일부를 구성하는 제2 물질과 동일한 물질로 이루어지는 제2 전극; 및 상기 제1 전극과 상기 제2 전극과의 사이에 개재되고 상기 제1 절연 박막을 구성하는 제3 물질과 동일한 물질로 이루어지는 제2 절연 박막을 포함하고,
상기 도전성 플러그 및 상기 제1 도전성 배리어막은 상기 등전위 도전층에 의해 상호 전기적으로 연결되고, 상기 TSV 구조 및 상기 디커플링 커패시터는 상기 등전위 도전층을 경유하여 서로 연결되어 있는 것을 특징으로 하는 집적회로 소자.
제1항에 있어서,
상기 제1 전극 및 상기 제2 전극은 각각 금속을 포함하는 것을 특징으로 하는 집적회로 소자.
제1항에 있어서,
상기 TSV 구조의 상기 도전성 플러그는 상기 반도체 구조물을 관통하고 상기 제1 절연 박막에 의해 포위되는 금속 플러그와, 상기 금속 플러그와 상기 제1 절연 박막과의 사이에서 상기 금속 플러그의 외부 측벽을 포위하는 제2 도전성 배리어막을 포함하는 것을 특징으로 하는 집적회로 소자.
제3항에 있어서,
상기 디커플링 커패시터의 상기 제2 전극은 상기 제2 도전성 배리어막을 구성하는 물질과 동일한 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
제3항에 있어서,
상기 디커플링 커패시터의 상기 제2 전극은
상기 금속 플러그를 구성하는 물질과 동일한 물질로 이루어지는 제1 도전층과, 상기 제2 도전성 배리어막을 구성하는 물질과 동일한 물질로 이루어지는 제2 도전층을 포함하는 적층 구조를 가지는 것을 특징으로 하는 집적회로 소자.
제1항에 있어서,
상기 제1 도전성 배리어막 및 상기 제1 전극은 제1 금속을 포함하고,
상기 도전성 플러그 및 상기 제2 전극은 상기 제1 금속과는 다른 제2 금속을 포함하는 것을 특징으로 하는 집적회로 소자.
제1항에 있어서,
상기 TSV 구조의 상기 제1 도전성 배리어막이 상기 반도체 기판으로부터 이격되도록 상기 반도체 기판과 상기 제1 도전성 배리어막과의 사이에 개재되어 있는 비아 절연막을 더 포함하고,
상기 디커플링 커패시터의 상기 제1 전극은 상기 반도체 기판에 접해 있는 것을 특징으로 하는 집적회로 소자.
제1항에 있어서,
상기 등전위 도전층은 상기 도전성 플러그 및 상기 제1 도전성 배리어막이 상호 등전위를 갖도록 상기 도전성 플러그 및 상기 제1 도전성 배리어막을 상호 전기적으로 연결하는 것을 특징으로 하는 집적회로 소자.
제1항에 있어서,
상기 등전위 도전층은
상기 반도체 구조물의 제1 표면 위에서 상기 도전성 플러그의 일단 및 상기 제1 도전성 배리어막의 일단에 접해 있는 제1 도전층과,
상기 반도체 구조물의 제1 표면의 반대측인 제2 표면 위에서 상기 도전성 플러그의 타단 및 상기 제1 도전성 배리어막의 타단에 접해 있는 제2 도전층을 포함하는 것을 특징으로 하는 집적회로 소자.
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제1항에 있어서,
상기 반도체 구조물은 로직 칩, 메모리 칩, 또는 인터포저 (interposer)의 일부인 것을 특징으로 하는 집적회로 소자.
접속 단자를 가지는 패키지 기판과,
상기 패키지 기판 위에 적층된 반도체 기판을 포함하는 반도체 구조물과,
상기 반도체 구조물에서 상기 반도체 기판을 관통하는 TSV (through-silicon-via) 구조와,
상기 반도체 구조물에서 상기 반도체 기판 내에 형성되고 상기 TSV 구조에 연결되어 있는 적어도 하나의 디커플링 커패시터와,
상기 반도체 구조물 위에 형성된 등전위 도전층을 포함하고,
상기 TSV 구조는 상기 접속 단자에 연결되어 있는 도전성 플러그; 상기 도전성 플러그와 이격되고 상기 도전성 플러그를 포위하는 제1 도전성 배리어막; 및 상기 도전성 플러그와 상기 제1 도전성 배리어막과의 사이에 개재되어 있는 제1 절연 박막을 포함하고,
상기 적어도 하나의 디커플링 커패시터는 상기 제1 도전성 배리어막을 구성하는 제1 물질과 동일한 물질로 이루어지는 제1 전극; 상기 제1 전극과 이격되고 상기 도전성 플러그의 적어도 일부를 구성하는 제2 물질과 동일한 물질로 이루어지는 제2 전극; 및 상기 제1 전극과 상기 제2 전극과의 사이에 개재되고 상기 제1 절연 박막을 구성하는 제3 물질과 동일한 물질로 이루어지는 제2 절연 박막을 포함하고,
상기 도전성 플러그 및 상기 제1 도전성 배리어막은 상기 등전위 도전층에 의해 상호 전기적으로 연결되고, 상기 TSV 구조 및 상기 적어도 하나의 디커플링 커패시터는 상기 등전위 도전층을 경유하여 서로 연결되어 있는 것을 특징으로 하는 집적회로 소자.
제12항에 있어서,
상기 적어도 하나의 디커플링 커패시터는 상호 병렬 연결된 복수의 디커플링 커패시터로 이루어지는 것을 특징으로 하는 집적회로 소자.
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