TW202038266A - 具有離散的能量儲存構件之半導體組件 - Google Patents

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Ｍ 沙斐克 卡拜耳
文森 德斯馬瑞斯
理查 安德森
薩黎曼 穆罕默德 阿米恩
瑪麗亞 比隆德
安德斯 傑漢森
弗雷德里克 里爾傑柏格
奧拉 帝伏曼
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瑞典商斯莫勒科技公司
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Abstract

一種半導體組件，其包括：第一半導體晶粒，其包括處理電路系統和銲墊，所述第一半導體晶粒具有第一表面和與所述第一表面相對的第二表面；第二半導體晶粒，其包括記憶體電路系統和銲墊，所述第二半導體晶粒佈置在所述第一半導體晶粒的第一表面和第二表面之一者上，並且所述第二半導體晶粒的銲墊耦合到所述第一半導體晶粒的銲墊；以及具有端子的至少一個第一電容器，所述第一電容器佈置在所述第一半導體晶粒的第一表面和第二表面中的一者上，並且所述電容器的端子耦合至所述第一半導體晶粒的銲墊。

Description

具有離散的能量儲存構件之半導體組件
本發明與半導體組件有關，並且與包含此半導體組件的電子構件有關。
電子產品的小型化已成為數十年來的趨勢，如此使吾人能夠見證到具有多種功能性之各種類型的電器設備。在很大程度上，如此進步藉由將用於邏輯應用的電晶體、電阻器和電容器小型化並且予以整合到矽上而實現。相比之下，處於電路板層級的被動構件（電阻器、電容器和電感器）僅在尺寸和密度上有所增長的進步。結果，被動構件佔據電子系統之越來越大的面積和質量分數，並且對於以較低系統成本使許多電子系統進一步小型化來說是主要障礙。當前的智慧型手機通常使用1000多個離散的電容器構件。電動汽車的電路板大約使用10000個如此離散的電容器構件，並且趨勢是向上升。對於如此大量電容器的需求主要是由應對以下問題的需求所驅動：電源管理系統從能量來源（電池/市電）驅動直接通過封裝方案（PCB/SLP/SoC/SiP）到功能性矽晶片/晶粒，以及到晶片上積體電路。在如此電器設備的整合的不同階段存有要應對之不同的電源管理問題。
矽電路的小型化使吾人能夠在單位面積上達成更多功能。如此達成所付出的代價是成本，並且已使晶片的電源管理系統受到極致的壓力。當今的矽晶片嚴重受到以下所引起的電源雜訊所影響：來自電晶體的洩漏電流、互連網格中的高頻反射、沿著電源網格的寄生切換雜訊等。如此電源雜訊能導致電路的電壓擾動和阻抗失配，並且可造成閘極延遲和邏輯錯誤、抖動等，而且可能是災難性的。如何應對如此晶片上電源管理解決方案是一廣大範圍的研究。應對如此問題的方式之一是使用與電路整合的金屬絕緣體金屬（MIM）去耦電容器。然而，應對晶粒的內部問題的如此整合方案受到將去耦電容器整合在晶粒表面上的閒置空間（晶粒上可取用的昂貴的實際佔位空間）所限制。據研究，閒置空間逐漸減少並且在當今技術下的每個晶片中只分配有大約10％給去耦電容器。
因此，存有在規定的2D區域內增加如此去耦電容器的電容密度的需求。一些解決方案被提出並展示在A. M. Saleem等人於固態電子第139期第75頁（2018年1月）的「基於使用CMOS溫度相容製程所生長之垂直對齊的碳奈米纖維的整合晶片上固態電容器」中。和EP2074641中。現有技術已經顯示出相對於傳統MIM電容器的電容值的改善。但是，所展示元件容易受到來自接觸點上存在的場氧化物的寄生電容的影響、或者容易受到元件區域外側所隨機生長的奈米結構而使非所欲且不受控制的寄生效應（電容性/電阻性/電感性）存在於元件中的影響，其將對電路實施方式造成不利影響。預期需要許多設計和製程改善步驟（例如CMP平面化製程、場氧化層去除等），以使如此元件免除寄生現象，該寄生現象基本上減損如此技術概念對於實際實施方式之利益。
從另一個角度來看－印刷電路板（PCB）或類載板（SLP）的板層級－在大多數案例中提供電源的電源供應軌（例如，±2.5V、±12V或3.3V等）藉由線性電源供應或開關模式電源供應技術來產生。儘管它們在饋入電子電路的電源網格之前都具有整流和濾波或調節級，但它們仍可擁有波紋雜訊。因此，通常在板上發現到很多電容器，並且電容器的數量和數值隨著IC的切換頻率升高而變地更高。再者，隨著IC的電源供應要求朝著更低的工作電壓發展，電源供應需求和雜訊容限變得越來越嚴格。此外，隨著在系統層級封裝（如同SoC/SiP，不同IC/異質整合的FOWLP/FIWLP/Chiplet晶圓層級封裝）上的前進，電源管理成為一個主要議題。由於電源供應調節不良、PCB電源互連的長度/形狀、導線寄生現象、IC的切換頻率和EMI效應等，雜訊可產生在電壓位準中。對於如此複雜的整合封裝，為了較佳效能而需要使電容器更接近不同IC。
用以製造如此離散元件的當今產業標準的MLCC/TSC/LICC電容器技術受到挑戰以符合不斷增長的較低高度（Z高度）要求，其為次100 µm並且最好低於20 µm。如此要求的事實在於因為凸塊互連高度和間距/間距的減少，所以被整合在SoC/SiP封裝中的IC需要電容器的高度為次70 µm以在SoC/SiP封裝解決方案之間得到適應。
為迴避此議題，US20170012029顯示在晶粒的背面處容納MIM電容器配置的實施例。但是，此方案必須與CMOS相容，並且必須在待組裝的每個晶粒上進行。由於如此MIM結構在不同技術節點中的適應複雜性以及如此實施方式相關聯的成本，這可使如此技術概念蒙受局限性。這基本上可實質地增加每個晶粒的成本，並且可犧牲在封裝層級別所需的每個功能的成本優勢。
MLCC是世界上所使用中最主要類型之離散的電容器構件。每年在任一給定系統/小工具/電器設備中使用到數兆個此種離散構件。在如此構件的最小化已存有一定進展，並且和在商業上所發現到最薄的是Taiyo Yuden所聲稱的110 µm。三星機電系統已引入LICC的概念，以減少厚度並且甚至進一步達到更低的ESL（等效串聯電感）。Ipdia（現為村田的一部分）已引入TSC離散的電容器構件，其厚度可薄至80 µm並帶有驚人的電容值超過900 nF/mm2。然而，由於所涉及的材料（原始金屬/介電粒子））、製程方案（燒結/矽蝕刻）以及原料和製程的成本，MLCC、LICC和TSC在進一步降低Z維度（高度）上有所掙扎。MLCC製程需要徹底了解在電容器製造上所使用的原料的局限性，包括銅、鎳、銀、金、鉭、鈦酸鋇、氧化鋁等。眾所周知的是陶瓷2類MLCC在溫度變化，施加電壓和隨時間（老化）的情況下受到負面影響，而導致原始由供應商所規定的電容值有顯著地降級。如此降級可嚴重影響與系統安全性相關的任何子系統（例如，電動汽車）。
基於此些成熟技術以進一步使此些構件小型化因而沒有如以前地有成本競爭力。在2D和3D空間兩者中符合足夠小的要求特別具挑戰性，使得離散的電容器構件可在不妥協成本的情況下安置在覆晶凸塊互連之間。
離散的電容器構件的生產需要數兆個以滿足產業需求，並且CMOS相容技術坦白說是在成本上被禁止用於生產針對MLCC或LICC或TSC的離散構件。
對越來越具計算能力的電子裝置的持續努力，要求更緊湊的電子電路整合，包括將半導體晶粒垂直堆疊在封裝電子構件中。在不久的將來，對於處理電路系統之充足且均勻的電源供應被認為是對電子構件的整體能力的重要限制。
因此，希望能夠對於半導體組件中的處理電路系統實現改善的電源供應。特別地，希望能夠實現更穩定的電源供應。
鑑於所述，本發明的目的在於能夠使改善對於半導體組件中的處理電路系統的電源供應，特別是更穩定的電源供應。
根據本發明的一觀點，因此提供一種半導體組件，其包括：第一半導體晶粒，其包括處理電路系統和銲墊，所述第一半導體晶粒具有第一表面和與所述第一表面相對的第二表面；第二半導體晶粒，其包括記憶體電路系統和銲墊，所述第二半導體晶粒佈置在所述第一半導體晶粒的第一表面和第二表面之一者上，並且所述第二半導體晶粒的銲墊耦合到所述第一半導體晶粒的銲墊；以及至少一第一能量儲存構件，其具有端子，所述第一能量儲存構件佈置在所述第一半導體晶粒的第一表面和第二表面之一者上，並且所述能量儲存構件的端子耦合到所述第一半導體晶粒的銲墊。
根據本發明的一觀點，因此提供一種半導體組件，其包括：第一半導體晶粒，其包括處理電路系統和銲墊，所述第一半導體晶粒具有第一表面和與所述第一表面相對的第二表面；第二半導體晶粒電路系統和銲墊，所述第二半導體晶粒佈置在所述第一半導體晶粒的第一表面和第二表面之一者上，並且所述第二半導體晶粒的銲墊耦合到所述第一半導體晶粒的銲墊；以及至少一第一能量儲存構件，其具有端子，所述第一能量儲存構件佈置在所述第一半導體晶粒的第一表面和第二表面之一者上，並且所述能量儲存構件的端子耦合到所述第一半導體晶粒的銲墊。
第二半導體晶粒可以是數位電路、RF電路、感測器或提供特定功能的任一其它功能晶粒。
根據本發明，半導體組件可具有如所需的許多晶粒以形成功能組件，例如以SoC或SiP的形式。
本發明基於以下而實現：藉由將至少一個能量儲存構件、有利地是電容器、直接連接至包括處理電路系統的半導體晶粒的表面，可達成向垂直堆疊的半導體組件中的處理電路系統遞送所欲充足且更均勻的電力。
此在處理電路系統與能量儲存構件的端子之間提供較短的導體長度，其接著減少電感性負載和寄生現象，並且改善電力供電到處理電路系統的時間均勻性。
根據本發明的另一觀點，提供一種半導體組件，其包括：第一半導體晶粒，其包括處理電路系統和銲墊，所述第一半導體晶粒具有第一表面和與所述第一表面相對的第二表面；第二半導體晶粒，其包括記憶體電路系統和銲墊，所述第二半導體晶粒耦合於所述第一半導體晶粒的第一表面和第二表面之一者，並且所述第二半導體晶粒的銲墊耦合到所述第一半導體晶粒的銲墊；以及至少一第一能量儲存構件，其具有端子，所述第一能量儲存構件佈置在所述第一半導體晶粒的第一表面和第二表面之一者上，並且所述能量儲存構件的端子耦合到所述第一半導體晶粒的銲墊。
在實施例中，處理電路系統可以所謂的核心而分開地提供。在如此實施例中，每個核心可設置有其擁有的能量儲存構件，諸如電容器。具有數個可分開定址的能量儲存構件的一個能量儲存構件可服務數個核心。
根據實施例，至少第一能量儲存構件可以是基於奈米結構的能量儲存構件，其可以高度低於100 μm的輪廓高度來製造。
有利地，至少第一能量儲存構件可以是至少第一電容器。
有利地，至少一個能量儲存構件可用於去耦合目的。
有利地，至少一個能量儲存構件可用於濾波目的。
有利地，至少一個能量儲存構件可以是電池。
有利地，奈米結構可以“非水平”地生長，諸如通常為垂直地生長。奈米結構通常可以是筆直的、螺旋的、分支的、波狀的或傾斜的。
再者，根據本發明實施例的半導體組件可有利地被包括在電子構件中，其進一步包括在第一載體表面上具有至少第一組載體銲墊的載體。所述第一半導體晶粒的銲墊可耦合到所述第一組載體銲墊。
在實施例中，載體可包含一個或數個能量儲存構件，其可佈置在載體上或內嵌在載體中。
載體中所包含的一個或數個能量儲存構件亦可基於奈米結構的。
根據本發明的另一觀點，提供一種電路板，其包括：第一電路板層；以及第二電路板層，第二電路板層與第一電路板層層疊在一起，第二電路板層包括導體圖案，至少一個離散的能量儲存構件，以及內嵌導體圖案和離散的能量儲存構件的介電材料。
本發明實施例可滿足下述需求：（a）每單位面積/體積具有很高的靜電或電化學電容值，（b）在2D和Z方向上的低輪廓，（c）表面安裝相容並且適用於2D、2.5D和3D封裝/組裝/內嵌技術，（d）易於設計的形狀因素，（e）相對溫度和所施加電壓的穩定和強健效能（f）每平方具有低等效串聯電感（ESL），（g）更長的使用壽命或強化的生命週期而不造成電容性劣化，並且（h）具有成本效益。
在本詳細描述中，根據本發明的半導體組件的範例性實施例主要被描述為包括以覆晶方式連接彼此的半導體晶粒，以及經連接到半導體組件的銲墊的離散的電容器構件。應注意到在由申請專利範圍所定義的範疇內包括許多其它配置。例如，預見到互連半導體晶粒的許多其它方式，其包括引線接合、直接晶粒接合等。此外，可在半導體晶粒中的一個或多個上直接形成一個或多個電容器。根據本發明，還期望將超過一個的電容器堆疊在彼此上以形成電容器堆疊。
根據實施例，可以奈米結構電化學儲存器或電池的形式來提供能量儲存裝置。在此些實施例中，傳導控制材料主要涉及離子作為存在於傳導控制材料中的能量儲存機制的一部分，諸如藉由允許離子傳輸通過傳導控制材料來提供能量儲存。合適的電解質可以是固態或半固態電解質，並且可選自以下形式：固態晶體、陶瓷、石榴石、或聚合物或凝膠充當電解質，例如鈦酸鍶、氧化釔穩定的氧化鋯、PMMA、KOH、鋰磷氮氧化物、Li基複合物等。電解質層可包括聚合物電解質。聚合物電解質可包括聚合物基質，添加劑和鹽。
可經由CVD、熱處理、旋塗或噴塗或產業上所使用的任何其它合適方法來沉積傳導控制的電解質材料。
根據本發明的實施例，傳導控制材料可包括層疊配置的固態介電質和電解質。在此實施例中，能量儲存構件可看作是在電容器型（靜電）能量儲存裝置和電池型（電化學）能量儲存裝置之間的混合體。此配置可提供比純電容器構件還高的能量密度和功率密度，並且提供比純電池構件更快的充電。
儘管在下為主要討論以電容器構件之形式的能量儲存裝置構件，但應注意到本文中的教示同樣適用於以奈米結構電化學儲存裝置或上述混合構組件之形式的能量儲存裝置構件。同樣預期到使用超過一個的能量儲存離散構件，以用於實現例如濾波、解耦合、儲存等之不同功能。
圖1示意性顯示根據本發明的實施例的電子裝置，在本文中為行動電話1之形式。在圖1的簡化和示意圖中，指出行動電話如同大多數的電子裝置包括電路板3，其裝填有電子構件5。儘管在本文以行動電話之形式來顯示，但應理解到根據本發明的實施例的電子裝置同樣可以是任何其它電子裝置，諸如筆記型計電腦/電腦、平板電腦、智慧型手錶、行動遊戲箱、娛樂單元、導航裝置、通信裝置、個人數位助理（PDA）、定位資料單元等。
圖1中的電子構件5的至少一些可以是複雜構件，其包括具有垂直堆疊的半導體晶粒的至少一個半導體組件。
在圖2中示意性顯示根據本發明的第一範例性實施例的一個如此的半導體組件7。
參照圖2，半導體組件7包括第一半導體晶粒9、第二半導體晶粒11和電容器13。第一半導體晶粒9具有第一表面15和與第一表面15相對的第二表面17。在第一半導體晶粒9的第一表面15上形成處理電路系統19和銲墊21。第二半導體晶粒11包括記憶體電路系統23和銲墊25。如圖2所示意性顯示，第二半導體晶粒11在此處佈置在第一半導體晶粒9的第一表面15上，並且第二半導體晶粒11的銲墊25連接到第一半導體晶粒9的銲墊21。應注意到第一半導體晶粒9和第二半導體晶粒11中任何一者的銲墊可提供在在重新分佈層（RDL）中，其可使用所謂的晶圓級扇出（WLFO）技術來形成。電容器13附接到第一半導體晶粒9的第二表面17，並且具有連接到第一半導體晶粒9的銲墊21的端子27。在圖2的範例性配置中，電容器13的端子27使用貫矽通孔（TSV）29以連接到第一半導體晶粒9的銲墊21。儘管在圖2中僅顯示電容器的兩個端子27，但應理解到電容器13可具有其它端子，其可連接到第一半導體晶粒9的其它銲墊。例如，可藉由電容器13的端子來提供第一半導體晶粒9的輸入和/或輸出的去耦合。此外，處理電路系統19的不同核心可藉由不同功能的電容器來緩衝，其可被包括在電容器13中。對於本領域技術人員為立即顯明的是，圖2中電容器13的佈置在處理電路和電容器之間提供非常短的連接器，以提供非常小的電感性負載和寄生電容，其接著提供均勻的電源供應到處理電路系統以進行高處理速度。
圖3示意性顯示根據本發明的半導體組件7的第二實施例。為避免使附圖混亂，圖3所顯示的細節比圖2少一些。
參照圖3，在此第二範例性實施例中的半導體組件7包括被佈置在第一半導體晶粒9上的第三半導體晶粒31。儘管在圖3中未顯示，應理解到第三半導體晶粒31的銲墊連接至第一半導體晶粒9的銲墊。例如，第三半導體晶粒31可有利地包括功率管理電路系統和/或收發器電路系統和/或位置感測器電路系統和/或其它類型的感測電路系統和/或MEMS感測器裝置。
如上文針對圖2所示的半導體組件7的第一範例性實施例所述，根據第二範例性實施例的半導體組件7包括被佈置在第一半導體晶粒9的第二17表面上的相對較大的第一電容器13a。此外，圖3中的半導體組件7包括被佈置在第一半導體晶粒9的第一表面15上的第二電容器13b和第三電容器13c。
再者，圖3中的半導體組件7包括第二半導體晶粒的堆疊11a到11d，通常是記憶體晶粒，諸如NRAM或DRAM。
為促進半導體組件7整合在電子構件5，垂直連接器33佈置在第一半導體晶粒9的第一表面15上。如本領域技術人士眾所周知的，存有數種方式來達成如此垂直連接器33，其包括例如導柱（銅柱）或柱形凸塊等。
圖4是包括圖3中的半導體組件7的電子構件5的立體圖。如圖4示意性所示，半導體組件7佈置在載體37的第一載體表面35上，以此方式而使得第一載體表面35上的第一組載體銲墊39經由導柱33被連接到半導體組件7中的第一半導體晶粒9的銲墊21。在與第一載體表面35相對的第二載體表面41上，提供有第二組載體銲墊43。在圖4中的範例性配置中，銲料球45接合到第二組載體銲墊43中的至少一些載體墊。如圖4所示，載體37還包括被內嵌於載體中的第一載體電容器47a、在載體37的第一表面35上的第二載體電容器47b以及在載體37的第二表面41上的第三載體電容器47c和第四載體電容器47d。載體電容器中的一些或全部可有利地是離散的電容器構件。
在圖4的範例性配置中，半導體組件7以及多個附加的導柱49被內嵌於介電材料51中，並且在此處為球53之形式的連接器被設置在導柱49上。如圖4中所示意性顯示，可在相鄰球53之間將另外的電容器55提供介電材料51上。
第二半導體組件57連接到球53，以向電子構件5提供額外功能。如圖4中所示意性顯示，第二半導體組件57包括載體59、被佈置在載體59上的第一半導體晶粒61以及被堆疊在第一半導體晶粒61上的第二半導體晶粒63。載體具有在其第一表面67上第一組載體銲墊65，以及在其第二表面71上的第二組載體銲墊69。使用接合線73將第一半導體晶粒61連接到第一組載體銲墊65中的銲墊，並且使用接合線75將第二半導體晶粒63連接到第一組載體銲墊65中的銲墊。第二組載體銲墊69連接到連接器53。載體59包括電容器77a和77b，其可有利地是離散的電容器。第一半導體晶粒61和第二半導體晶粒63以及接合線73和75被內嵌在介電材料79中。
如圖4中所示意性顯示，電子構件5可安裝在根據本發明的範例性實施例的電路板3上。範例性電路板3可以是印刷電路板（PCB）或類載板（SLP）的層狀結構，其包括第一電路板層113、第二電路板層115、第三電路板層117、第四電路板層119和第五電路板層121。
如圖4中所示意性顯示，第一電路板層113包括被內嵌在介電材料125中的導體圖案123。第二電路板層115包括導體圖案127，以及離散且低輪廓的第一電容器構件131、第二電容器構件133和第三電容器構件135，前述所有都被內嵌在第二載體層的介電材料129中。如本領域技術人員將理解到，離散的電容器構件（131、133、135）本身可使用任何合適的已知安裝技術而被表面安裝在第一電路板層113上，並且接著被內嵌在第二電路板層115上的介電材料中。第二電路板層115上的第三電路板層117包括導體圖案137和內嵌導體圖案137的介電質139。第四電路板層119包括被內嵌在介電材料143中的導體圖案141以及離散的第一電容器構件145、第二電容器構件147、第三電容器構件149和第四電容器構件151。第五電路板層121包括被內嵌在介電材料155中的導體圖案153和電容器構件157。最後，在第五電路板層121的頂部上安裝有離散的第一電容器構件159、第二電容器構件161和第三電容器構件163。
如上文所進一步解釋，本發明的觀點和實施例可受益於非常低輪廓的電容器的提供。此適用於根據本發明的實施例的半導體組件，根據本發明的實施例的電子構件和根據本發明的實施例的電路板。如此電容器可有利地是基於奈米結構的。
圖5是處於MIM電容器構件之形式的範例性能量儲存構件的示意圖，此MIM電容器構件可被稱作為碳質奈米纖維的金屬-絕緣體-金屬（CNF-MIM）電容器構件，被包括在根據本發明的實施例的半導體組件中。
圖5中的能量儲存構件81以離散雙端子的MIM電容器構件之形式來顯示，其包括MIM佈置83、第一連接結構（在此處為第一凸塊85之形式），第二連接結構（在此處為第二凸塊87之形式）以及介電封裝材料89（其至少部分地內嵌MIM-佈置83）。如圖5中所看見，電絕緣的介電封裝材料89至少部分地形成能量儲存構件的外邊界表面。第一連接結構85和第二連接結構87也至少部分地形成能量儲存構件的外邊界表面。再者，根據本發明的記載內容，可合宜地存在圖式中未顯示的額外端子。
現在將參照圖6來敘述MIM佈置83的第一範例性配置。如圖6中所示意性顯示，MIM佈置83包括第一電極層91、從第一電極層91垂直地生長之多個傳導性奈米結構93、保形地塗覆多個傳導性奈米結構中的每一傳導性奈米結構93和未被傳導性奈米結構93所覆蓋的第一電極層91的固態介電材料層95，以及覆蓋固態介電材料層95的第二電極層97。如圖6中所看見，第二電極層97完全填充在相鄰傳導性奈米結構之間的空間超過在傳導性奈米結構93的底座99和頂部101之間的一半。在圖6中的範例性MIM佈置83中，第二電極層97完全填充在相鄰傳導性奈米結構93之間的空間，其從底座99直到頂部101甚至到更高位置。
從圖6中的在傳導性奈米結構93和第二電極層97之間的邊界的放大圖可看見，第二電極層97包括保形地塗覆固態介電材料層95的第一子層103、第二子層105以及在第一子層103和第二子層105之間的第三子層107。
再者，根據本發明的記載內容，可合宜地存在圖式中未顯示之例如作為金屬擴散阻擋層的額外子層。
介電材料層95可以是多層結構，其可包括具有不同材料組成物的子層。
現在將參考圖7來敘述MIM佈置83的第二範例性配置。包括圖7中的MIM佈置83的能量儲存構件是MIM電化學能量儲存/電池構件。如圖7中所示意性顯示，MIM佈置83包括第一電極層91、從第一電極層91垂直地生長之多個傳導性奈米結構93、覆蓋多個傳導性奈米結構的每一傳導性奈米結構93和未被傳導性奈米結構93所覆蓋的第一電極層91的可選陽極/陰極材料層104、覆蓋傳導性奈米結構93的電解質106以及覆蓋電解質106的第二電極層97。在圖7的範例性實施例中，電解質106完全填充在相鄰傳導性奈米結構之間的空間超過在傳導性奈米結構93的底座99和頂部101之間的一半。在圖7中的範例性MIM佈置83中，電解質106完全填充在相鄰傳導性奈米結構93之間的空間，其從底座99直到頂部101、甚至到更高位置。然而，提供電解質106作為傳導性奈米結構93上的保形塗層是有益的。
此外，根據本發明的的記載內容，可合宜地存在在圖中未顯示之例如作為金屬擴散阻擋層的額外子層。
混合構件可包括MIM佈置83，其是圖6和圖7中的MIM佈置的組合。例如，圖6中的介電層95可被提供在圖7中的傳導性奈米結構93和電解質106之間。如此的混合構件可進一步包括在圖7中的電解質106和頂部電極107之間的額外介電層。
根據本發明的記載內容，在任一本發明實施例中，電絕緣封裝材料至少部分地形成能量儲存構件的外邊界表面。還可設想到第一連接結構和第二連接結構中的每一個至少部分地形成能量儲存構件的任一實施例的外邊界表面。第一連接結構和第二連接結構也可存在於相同表面處或彼此相對的表面處。第一連接結構和第二連接結構可部分地形成構件的側壁。如果設計需要，本發明設想到容納有更多數量的連接結構。
本領域技術人士理解到本發明並沒有受限於上述的優選實施例。反之，在後附申請專利範圍的範疇內有許多修改和變化是可行的。
在申請專利範圍中，詞語“包括”不排除其它元件或步驟，並且不定冠詞“一”或“一個”不排除多個。單一處理器或其它單元可實現申請專利範圍中所記載的數個項目的功能。在互不相同的附屬項中所記載的某些對策的純粹事實並不意謂無法有利地使用此些對策的組合。電腦程式可被儲存/分佈在合適介質上，諸如與其它硬體一起提供或作為其一部分所提供的光學儲存介質或固態介質，但是亦可以其它形式加以分佈，諸如經由網際網路或其它有線或無線電信系統。申請專利範圍中的任何元件符號不應被解釋為限制其圍疇。
1:行動電話 3:電路板 5:電子構件 7:半導體組件 9:第一半導體晶粒 11:第二半導體晶粒 11a到11d:第二半導體晶粒的堆疊 13:電容器 13a:第一電容器 13b:第二電容器 13c:第三電容器 15:第一表面 17:第二表面 19:處理電路系統 21、25:銲墊 23:記憶體電路系統 27:端子 29:貫矽通孔（TSV） 31:第三半導體晶粒 33:垂直連接器 35:第一載體表面 37:載體 39:第一組載體銲墊 41:第二載體表面 43:第二組載體銲墊 45:銲料球 47a:第一載體電容器 47b:第二載體電容器 47c:第三載體電容器 47d:第四載體電容器 49:導柱 51:介電材料 53:球 55:電容器 57:第二半導體組件 59:載體 61:第一半導體晶粒 63:第二半導體晶粒 65:第一組載體銲墊 67:第一表面 69:第二組載體銲墊 71:第二表面 73、75:接合線 77a、77b:電容器 79:介電材料 81:能量儲存構件 83:MIM佈置 85:第一連接結構/第一凸塊 87:第二連接結構/第二凸塊 89:介電封裝材料 91:第一電極層 93:傳導性奈米結構 95:固態介電材料層 97:第二電極層 99:底座 101:頂部 103:第一子層 104:陽極/陰極材料層 105:第二子層 106:電解質 107:第三子層 113:第一電路板層 115:第二電路板層 117:第三電路板層 119:第四電路板層 121:第五電路板層 123、127:導體圖案 125、129:介電材料 131:第一電容器構件 133:第二電容器構件 135:第三電容器構件 137:導體圖案 139:介電質 141:導體圖案 143:介電材料 145:第一電容器構件 147:第二電容器構件 149:第三電容器構件 151:第四電容器構件 153:導體圖案 155:介電材料 157:電容器構件 159:第一電容器構件 161:第二電容器構件 163:第三電容器構件
現在將參考顯示本發明的範例性實施例的附圖，以更詳細地描述本發明的這些和其它觀點，其中： 圖1示意性顯示包括根據本發明的範例性實施例的電子構件之在本文處於行動電話的形式的範例性電子裝置； 圖2是根據本發明的半導體組件的第一實施例的示意圖； 圖3是根據本發明的半導體組件的第二實施例的示意圖； 圖4是包括圖3是半導體組件的電子構件的立體圖； 圖5是根據本發明的範例性實施例的能量儲存構件的示意圖； 圖6是用於MIM電容器構件之第一實範例性MIM佈置的放大圖；以及 圖7是用於MIM電池構件之第二範例性MIM佈置的放大圖。
5:電子構件
7:半導體組件
9:第一半導體晶粒
13a:第一電容器
13b:第二電容器
13c:第三電容器
21:銲墊
31:第三半導體晶粒
33:垂直連接器
35:第一載體表面
37:載體
39:第一組載體銲墊
41:第二載體表面
43:第二組載體銲墊
45:銲料球
47a:第一載體電容器
47b:第二載體電容器
47c:第三載體電容器
47d:第四載體電容器
49:導柱
51:介電材料
53:球
55:電容器
57:第二半導體組件
59:載體
61:第一半導體晶粒
63:第二半導體晶粒
65:第一組載體銲墊
67:第一表面
69:第二組載體銲墊
71:第二表面
73、75:接合線
77a、77b:電容器
79:介電材料
113:第一電路板層
115:第二電路板層
117:第三電路板層
119:第四電路板層
121:第五電路板層
123、127:導體圖案
125、129:介電材料
131:第一電容器構件
133:第二電容器構件
135:第三電容器構件
137:導體圖案
139:介電質
141:導體圖案
143:介電材料
145:第一電容器構件
147:第二電容器構件
149:第三電容器構件
151:第四電容器構件
153:導體圖案
155:介電材料
157:電容器構件
159:第一電容器構件
161:第二電容器構件
163:第三電容器構件

Claims (35)

  1. 一種半導體組件，其包括： 第一半導體晶粒，其包括處理電路系統和銲墊，所述第一半導體晶粒具有第一表面和與所述第一表面相對的第二表面； 第二半導體晶粒的電路系統和銲墊，所述第二半導體晶粒佈置在所述第一半導體晶粒的所述第一表面和所述第二表面之一者上，並且所述第二半導體晶粒的銲墊耦合到所述第一半導體晶粒的銲墊；以及 至少一第一能量儲存構件，其具有端子，所述第一能量儲存構件佈置在所述第一半導體晶粒的所述第一表面和所述第二表面之一者上，並且所述能量儲存構件的所述端子耦合到所述第一半導體晶粒的銲墊。
  2. 如請求項1所述之半導體組件，其中所述處理電路系統在所述第一半導體晶粒的所述第一表面上，並且所述第一能量儲存構件佈置在所述第一半導體晶粒的所述第一表面上。
  3. 如請求項2所述之半導體組件，其中所述第一能量儲存構件佈置在所述第一半導體晶粒的所述第二表面上。
  4. 如請求項2所述之半導體組件，其進一步包括： 第二能量儲存構件，其具有端子，所述第二能量儲存構件佈置在所述半導體晶粒的所述第二表面上，並且所述能量儲存構件的所述端子耦合到所述第一半導體晶粒的銲墊。
  5. 如請求項1所述之半導體組件，其中所述處理電路系統在所述第一半導體晶粒的所述第一表面上，並且所述第二半導體晶粒佈置在所述半導體晶粒的所述第一表面上。
  6. 如請求項1所述之半導體組件，其進一步包括： 第三半導體晶粒，其包含電路系統和銲墊，所述第三半導體晶粒佈置在所述第一半導體晶粒的所述第一表面和所述第二表面之一者上，並且所述第三半導體晶粒的銲墊耦合到所述第一半導體晶粒的銲墊。
  7. 如請求項6所述之半導體組件，其中所述第三半導體晶粒包括功率管理電路系統、數位電路系統、RF電路系統和/或感測電路系統。
  8. 如請求項1所述之半導體組件，其中至少所述第一能量儲存構件是基於奈米結構的能量儲存構件。
  9. 如請求項8所述之半導體組件，其中至少所述第一能量儲存構件包括： 第一電極層，其耦合到所述第一能量儲存構件的第一端子； 多個傳導性奈米結構，其傳導性地連接到所述第一電極層； 第二電極層，其耦合到所述第一能量儲存構件的第二端子；以及 傳導控制材料，其安置在所述多個傳導性奈米結構和所述第二電極層之間。
  10. 如請求項9所述之半導體組件，其中所述傳導控制材料是介電材料，其電性地將所述多個傳導性奈米結構與所述第二電極層分開， 其中所述能量儲存構件是電容器構件。
  11. 如請求項10所述之半導體組件，其中： 所述介電材料是固態介電材料，其保形地塗覆在所述多個奈米結構中的每個奈米結構；以及 所述第二電極層覆蓋所述所述介電材料。
  12. 如請求項1所述之半導體組件，其中所述至少一個能量儲存構件是介電構件。
  13. 如請求項1所述之半導體組件，其中所述第一半導體晶粒是系統單晶片（SoC）或矽級單封裝（SiP）。
  14. 一種電子構件，其包括： 載體，其在第一載體表面上具有至少第一組載體銲墊；以及 如請求項1所述之半導體組件，其佈置在所述第一載體表面上，所述第一半導體晶粒的銲墊耦合到所述第一組載體銲墊。
  15. 如請求項14所述之電子構件，其中所述載體包括能量儲存構件，所述能量儲存構件具有端子。
  16. 如請求項15所述之電子構件，其中所述能量儲存構件的端子耦合到所述第一組載體銲墊中的銲墊。
  17. 如請求項15所述之電子構件，其中所述能量儲存構件內嵌在所述載體中。
  18. 如請求項15所述之電子構件，其中所述能量儲存構件佈置在所述載體的表面上。
  19. 如請求項18所述之電子構件，其中所述能量儲存構件佈置在所述載體和所述半導體組件之間。
  20. 如請求項14所述之電子構件，其中在所述載體中所包括的所述能量儲存構件是基於奈米結構的能量儲存構件。
  21. 如請求項20所述之電子構件，其中所述能量儲存構件包括： 第一電極層，其耦合到所述能量儲存構件的第一端子； 多個傳導性奈米結構，其傳導性地連接到所述能量儲存構件的所述第一電極層； 第二電極層，其耦合到所述能量儲存構件的第二端子；以及 傳導控制材料，其安置在所述多個傳導性奈米結構和所述第二電極層之間。
  22. 如請求項21所述之電子構件，其中所述傳導控制材料是介電材料，其電性地將所述多個傳導性奈米結構與所述第二電極層分開， 其中所述能量儲存構件是電容器構件。
  23. 如請求項14所述之電子構件，其中所述載體是中介體，所述中介體在與所述第一載體表面相對的第二載體表面上具有第二組載體銲墊，所述第二組載體銲墊耦合到所述第一組載體銲墊。
  24. 如請求項14所述之電子構件，其中所述載體是印刷電路板（PCB）或類載板（SLP）。
  25. 如請求項14所述之電子構件，其中所述半導體組件內嵌在介電質中。
  26. 如請求項14所述之電子構件，其進一步包括被佈置在所述半導體組件的頂部上的第二半導體組件。
  27. 如請求項14所述之電子構件，其中所述第二半導體組件包括： 第一半導體晶粒，其包括處理電路系統和銲墊，所述第一半導體晶粒具有第一表面和與所述第一表面相對的第二表面；以及 至少一第一能量儲存構件，其具有端子，所述第一能量儲存構件佈置在所述第一半導體晶粒的所述第一表面和所述第二表面之一者上，並且所述能量儲存構件的所述端子耦合到所述第一半導體晶粒的銲墊。
  28. 一種電子構件，其包括如請求項14所述之電子構件，所述電子構件安裝在電路板上。
  29. 一種電路板，其包括： 第一電路板層；以及 第二電路板層，其與所述第一電路板層層疊在一起，所述第二電路板層包括導體圖案，至少一個離散的能量儲存構件，和內嵌所述導體圖案和離散的所述能量儲存構件的介電材料。
  30. 如請求項29所述之電路板，其中所述至少一個離散的能量儲存構件表面安裝到所述第一電路板層上。
  31. 如請求項29所述之電路板，其中所述第一電路板層包括導體圖案，和內嵌所述導體圖案的介電材料。
  32. 如請求項31所述之電路板，其中： 所述第一電路板層額外地包括至少一個離散的能量儲存構件； 所述介電材料內嵌離散的所述能量儲存構件。
  33. 如請求項29所述之電路板，其中所述第二電路板層包括離散的多個能量儲存構件，所述多個能量儲存構件之每一者被所述第二電路板層的所述介電材料予以內嵌。
  34. 如請求項29所述之電路板，其中所述至少一個能量儲存構件是基於奈米結構的能量儲存構件。
  35. 如請求項34所述之電路板，其中所述能量儲存構件包括： 第一電極層，其耦合到所述能量儲存構件的第一端子； 多個傳導性奈米結構，其傳導性地連接到所述第一電極層； 第二電極層，其耦合到所述能量儲存構件的第二端子；以及 傳導控制材料，其安置在所述多個傳導性奈米結構和所述第二電極層之間。
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