KR20170030307A - 분리 배치된 커패시터를 갖는 메모리 장치 - Google Patents

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Abstract

분리 배치된 커패시터를 갖는 메모리 장치에 대하여 개시된다. 메모리 장치는 제1 다이와 제2 다이가 적층되는 멀티칩 패키지로 구현된다. 제1 다이는 메모리 셀 어레이에 연결되고 제1 전원 전압과 제1 접지 전압으로 구동되는 제1 회로와, 제1 전원 전압과 제1 접지 전압 사이에 연결되는 제1 커패시터를 포함하는 메모리 다이일 수 있다. 제2 다이는 제1 다이에 적층되고 관통 전극들을 통하여 제1 다이의 제1 커패시터와 병렬 연결되는 제2 커패시터를 포함하는 커패시터 다이일 수 있다. 메모리 장치는 제1 다이의 제1 회로를 구동하는 전원 전압과 접지 전압에 연결되는 커패시터를 관통 전극들을 통해 연결되는 제2 다이의 커패시터와 병렬 연결함으로써, 메모리 장치의 칩 면적 증대 없이 전원 전압을 일정하게 안정적으로 공급할 수 있다.

Description

분리 배치된 커패시터를 갖는 메모리 장치{Memory device with seperated capacitor}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 제1 다이의 전원 커패시터의 용량을 보강하기 위하여 관통 전극을 통해 연결되는 제2 다이의 커패시터를 이용하는 메모리 장치에 관한 것이다.
고용량의 DRAM은 다수개의 메모리 다이들(memory dies, 또는 메모리 레이어들(memory layers))을 포함하는 멀티칩 패키지로 구현된다. 메모리 다이들 각각은 내부 회로들을 구동하는 전원 전압들과 접지 전압 사이에 연결되는 커패시터를 포함한다. 커패시터에 충전된 전원 전압은 일정하게 안정적으로 공급될 것이 기대된다. 이를 위하여, 메모리 다이 각각에 큰 용량의 커패시터를 구비할 필요가 있는데, 각각의 메모리 다이에 큰 커패시터를 배치하는 것은 칩 면적을 증대시키기 때문에 멀티칩 패키지에 부적합할 수 있다.
본 발명의 목적은 제1 다이의 전원 커패시터의 용량을 보강하기 위하여 관통 전극을 통해 연결되는 제2 다이의 커패시터를 이용하는 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는, 제1 전원 전압과 제1 접지 전압으로 구동되는 제1 회로와, 제1 전원 전압과 제1 접지 전압 사이에 연결되는 제1 커패시터를 포함하는 제1 다이, 그리고 제1 다이에 적층되고, 제1 관통 전극을 통하여 제1 전원 전압과 연결되고 제2 관통 전극을 통하여 제1 접지 전압과 연결되는 제2 커패시터를 포함하는 제2 다이를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는, 제1 메모리 셀 어레이와 제1 전원 전압과 제1 접지 전압으로 구동되는 제1 회로를 포함하는 제1 다이, 그리고 제1 다이에 적층되고, 제2 메모리 셀 어레이와 제1 관통 전극을 통하여 제1 전원 전압과 연결되고 제2 관통 전극을 통하여 제1 접지 전압과 연결되는 제1 커패시터를 포함하는 제2 다이를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, 제1 다이의 제1 회로를 구동하는 전원 전압과 접지 전압에 연결되는 커패시터를 관통 전극을 통해 연결되는 제2 다이의 커패시터와 병렬 연결함으로써, 메모리 장치의 칩 면적 증대 없이 전원 전압을 일정하게 안정적으로 공급할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
고용량의 DRAM은 다수개의 메모리 다이들 또는 메모리 레이어들을 포함하는 멀티칩 패키지로 구현될 수 있다. 멀티칩 패키지는 복수개의 반도체 칩들이나 다양한 종류의 반도체 칩들을 스택하여 하나의 패키지로 구현하는 반도체 패키지이다. DRAM은 스택된 메모리 다이들과 전기적으로 연결되는 로직 다이를 더 포함할 수 있다. 로직 다이는 메모리 콘트롤러로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 다이들에 제공하는 신호 분배 기능을 제공할 수 있다. 로직 다이는 메모리 콘트롤러와의 인터페이스를 수행하고 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 콘트롤러와 메모리 다이들 사이의 메모리 버퍼로서 동작할 수 있다. 로직 다이와 메모리 다이들은 관통 실리콘 비아들(Through Silicon Vias, TSVs)을 통해 신호들을 서로 송수신할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 제1 다이(110)와 제2 다이(120)를 포함하는 멀티칩 패키지로 구성될 수 있다. 제1 다이(110)와 제2 다이(120)는 메모리 셀 어레이(112, 122)를 포함하는 메모리 다이라고 칭할 수 있다.
제1 다이(110)는 제1 회로(114)와 제1 커패시터(116)를 포함한다. 제1 회로(114)는 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)으로 구동되고, 제1 메모리 셀 어레이(112)와 연결되는 회로일 수 있다. 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)은 제1 커패시터(116)에 연결되고, 제1 커패시터(116)는 제1 전원 전압(VDD1)으로 충전될 수 있다.
제2 다이(120)는 제2 회로(124)와 제1 및 제2 커패시터들(126, 128)을 포함한다. 제2 회로(124)는 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)으로 구동되고, 제2 메모리 셀 어레이(122)와 연결되는 회로일 수 있다. 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)은 제2 커패시터(126)에 연결되고, 제2 커패시터(126)는 제2 전원 전압(VDD2)으로 충전될 수 있다.
실시예에 따라, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2), 그리고 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 동일한 전압 레벨이거나 서로 다른 전압 레벨일 수 있다.
재2 다이(120)는 관통 전극들(131, 132)을 통하여 제1 다이(110)와 연결된다. 관통 전극들(131, 132)은 제1 다이(110)의 도전 패드들(141, 142)과 제2 다이(120)의 도전 패드들(161, 162) 사이에 연결되어 전기적 연결을 제공할 수 있다.
제1 다이(110)의 제1 전원 전압(VDD1)은 제1 도전 라인(151)을 통해 제1 도전 패드(141)에 연결되고, 제2 접지 전압(VSS1)은 제2 도전 라인(152)을 통해 제2 도전 패드(142)에 연결된다. 제1 다이(110)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)은 도전 라인들(151, 152), 도전 패드들(141, 142) 그리고 관통 전극들(131, 132)을 통해 제2 다이(120)의 도전 패드들(161, 162)과 연결된다.
제2 다이(120)의 제3 커패시터(128)는 도전 라인들(171, 172)을 통해 도전 패드들(161, 162)과 연결된다. 제3 커패시터(128)는 도전 라인들(171, 172), 도전 패드들(161, 162) 그리고 관통 전극들(131, 132)을 통해 제1 다이(110)의 제1 커패시터(116)와 병렬 연결된다. 제3 커패시터(128)는 제1 회로(112)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 연결되고, 제1 전원 전압(VDD1)으로 충전된다.
제1 다이(110)의 제1 회로(114)는 제1 다이(110)의 제1 커패시터(116)와 제2 다이(120)의 제3 커패시터(128)로부터 제1 전원 전압(VDD1)을 제공받는다. 제1 다이(110)는 제1 회로(114)의 제1 전원 전압(VDD1)을 안정적으로 제공하기 위하여 제1 커패시터(116)의 용량을 보강할 필요가 있다. 제1 다이(110)는 제1 커패시터(116)를 보강하기 위한 추가 커패시터에 따른 칩 면적 증대 없이, 관통 전극들(131, 132)을 통해 제2 다이(120)의 커패시터를 이용할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다. 도2에서, 메모리 장치(200)는 제1 다이(210)와 제2 다이(220)가 적층된 구조의 멀티칩 패키지로 구성될 수 있다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재 번호로 표시된다.
도 2를 참조하면, 제1 다이(210)는 도 1의 제1 다이(110)와 동일하게, 메모리 셀 어레이(112), 제1 회로(114), 그리고 제1 커패시터(116)를 포함하는 메모리 다이일 수 있다. 제1 회로(114)는 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1) 사이에 연결된 제1 커패시터(116)에 연결되고, 제1 커패시터(116)에 충전된 제1 전원 전압(VDD1)으로 구동된다.
제2 다이(220)는 제2 내지 제4 커패시터들(222, 224, 226)을 포함한다. 제2 다이(220)는 커맨드, 어드레스, 클럭 및 데이터를 버퍼링하여 제1 다이(210)로 전달하는 로직 다이일 수 있다. 제2 및 제3 커패시터들(222, 224)은 도전 라인들(271, 272)을 통해 서로 병렬 연결되고, 도전 패드들(261, 262)에 연결된다.
실시예에 따라, 제2 다이(220)는 제2 내지 제4 커패시터들(222, 224, 226) 외에 다수개의 커패시터들을 더 포함하는 커패시터 다이일 수 있다. 또한, 제2 내지 제4 커패시터들(222, 224, 226)이 도전 라인들(271, 272)을 통해 서로 병렬 연결될 수 있다.
제2 다이(220)의 도전 패드들(261, 262)은 관통 전극들(131, 132)을 통해 제1 다이(110)의 제1 커패시터(116)와 연결된다. 이에 따라, 제2 및 제3 커패시터들(222, 224)은 도전 라인들(271, 272)과 도전 패드들(261, 262), 그리고 관통 전극들(131, 132)을 통해 제1 회로(112)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 연결된다. 제2 및 제3 커패시터들(222, 224)은 제1 전원 전압(VDD1)으로 충전된다.
제1 다이(210)의 제1 커패시터(116)와 제2 다이(220)의 제2 및 제3 커패시터들(222, 224)은 병렬 연결된다. 제1 다이의 제1 회로(114)는 제1 다이(110)의 제1 커패시터(116)와 제2 다이(220)의 제2 및 제3 커패시터들(222, 224)로부터 제1 전원 전압(VDD1)을 제공받는다.
도 3은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 3을 참조하면, 메모리 장치(300)는 제1 다이(310)와 제2 다이(320)가 적층된 구조의 멀티칩 패키지로 구성될 수 있다. 제1 다이(210)는 메모리 셀 어레이(312)와 제1 및 제2 회로들(314, 316)을 포함한다. 제1 회로(314)는 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)으로 구동되고, 제2 회로(316)는 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)으로 구동된다. 제1 및 제2 회로들(314, 316) 각각은 메모리 셀 어레이(312)와 연결될 수 있다.
실시예에 따라, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2), 그리고 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 동일한 전압 레벨이거나 서로 다른 전압 레벨일 수 있다.
제1 다이(310)의 제1 전원 전압(VDD1)은 제1 도전 라인(351)을 통해 제1 도전 패드(341)에 연결되고, 제1 접지 전압(VSS1)은 제2 도전 라인(352)을 통해 제2 도전 패드(342)에 연결된다. 제1 다이(310)의 도전 패드들(341, 342)은 관통 전극들(331, 332)을 통해 제2 다이(320)의 도전 패드들(361, 362)과 연결된다.
제1 다이(310)의 제2 전원 전압(VDD2)은 제3 도전 라인(353)을 통해 제3 도전 패드(343)에 연결되고, 제2 접지 전압(VSS2)은 제4 도전 라인(354)을 통해 제4 도전 패드(344)에 연결된다. 제1 다이(310)의 도전 패드들(343, 344)은 관통 전극들(333, 334)을 통해 제2 다이(320)의 도전 패드들(363, 364)과 연결된다.
제2 다이(320)는 제1 내지 제3 커패시터들(322, 324, 326)을 포함한다. 제1 커패시터(322)는 도전 라인들(371, 372)을 통해 도전 패드들(361, 362)과 연결된다. 제1 커패시터(322)는 도전 라인들(371, 372), 도전 패드들(361, 362) 그리고 관통 전극들(331, 332)을 통해 제1 다이(310)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 연결된다. 제1 커패시터(322)는 제1 전원 전압(VDD1)으로 충전된다.
제2 다이(320)의 제2 커패시터(324)는 도전 라인들(373, 374)을 통해 도전 패드들(363, 364)과 연결된다. 제2 커패시터(324)는 도전 라인들(373, 374), 도전 패드들(363, 364) 그리고 관통 전극들(333, 334)을 통해 제1 다이(310)의 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)에 연결된다. 제2 커패시터(324)는 제2 전원 전압(VDD2)으로 충전된다.
제1 다이(310)의 제1 회로(314)는 제2 다이(220)의 제1 커패시터(322)로부터 제1 전원 전압(VDD1)을 제공받고, 제2 회로(316)는 제2 다이(320)의 제2 커패시터(324)로부터 제2 전원 전압(VDD2)을 제공받는다.
도 4는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 4를 참조하면, 메모리 장치(400)는 제2 다이(420)에 적층되는 제3 다이(430)를 더 포함한다는 점에서 차이가 있고, 도 1의 메모리 장치(100)와 실질적으로 동일하다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재 번호로 표시된다.
제1 다이(410)는 도 1의 제1 다이(110)와 동일하게, 메모리 셀 어레이(112), 제1 회로(114), 그리고 제1 커패시터(116)를 포함한다. 제1 회로(114)는 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1) 사이에 연결된 제1 커패시터(116)에 연결되고, 제1 커패시터(116)에 충전된 제1 전원 전압(VDD1)으로 구동될 수 있다.
제2 다이(420)는 도 1의 제2 다이(120)와 동일하게, 메모리 셀 어레이(122), 제2 회로(124), 제2 커패시터(126) 그리고 제3 커패시터(128)를 포함한다. 제2 회로(124)는 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2) 사이에 연결된 제2 커패시터(124)에 연결되고, 제2 커패시터(126)에 충전된 제2 전원 전압(VDD2)으로 구동될 수 있다. 제3 커패시터(128)은 도전 패드들(161, 162)과 관통 전극들(131. 132)을 통해 제1 다이(410)의 제1 커패시터(116)과 병렬 연결된다.
제2 다이(420)는 관통 전극들(431, 432)을 통해 제3 다이(430)와 연결된다. 제3 다이(430)은 제4 내지 제6 커패시터들(432, 434, 436)을 포함하는 커패시터 다이일 수 있다. 또는, 제3 다이(430)는 커맨드, 어드레스, 클럭 및 데이터를 버퍼링하여 제1 및 제2 다이(410, 420)로 전달하는 로직 다이일 수 있다.
제3 다이(430)의 제4 및 제5 커패시터들(432, 434)은 도전 라인들(471, 472)을 통해 서로 병렬 연결되고, 도전 패드들(461, 462)에 연결된다. 도전 패드들(461, 462)은 관통 전극들(431, 432)을 통해 제2 다이(420)의 도전 패드들(161, 162)에 연결된다.
제 3 다이(430)의 제4 및 제5 커패시터들(432, 434)은 관통 전극들(431, 432, 131, 132)을 통해 제2 다이(420)의 제3 커패시터(128)와 제1 다이(410)의 제1 커패시터(116)와 병렬 연결된다. 제4 및 제5 커패시터들(432, 434)은 제1 다이(410)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 연결되고, 제1 전원 전압(VDD1)으로 충전된다.
제1 다이(410)의 제1 회로(114)는 제1 다이(410)의 제1 커패시터(116)와 제2 다이(420)의 제3 커패시터(128), 그리고 제3 다이(430)의 제4 및 제5 커패시터들(432, 434)로부터 제1 전원 전압(VDD1)을 제공받는다.
도 5는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 5를 참조하면, 메모리 장치(500)는 제1 다이(510)에 메모리 셀 어레이와 커패시터를 포함하지 않는다는 점에서 차이가 있고, 도 1의 메모리 장치(100)와 실질적으로 동일하다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재 번호로 표시된다.
제1 다이(510)는 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 구동되는 제1 회로(512)를 포함한다. 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)은 도전 라인들(551, 552)을 통해 도전 패드들(541, 542)에 연결된다. 제1 다이(510)는 커맨드, 어드레스, 클럭 및 데이터를 버퍼링하여 제2 다이(520)로 전달하는 로직 다이일 수 있다.
제2 다이(520)는 도 1의 제2 다이(120)와 동일하게, 메모리 셀 어레이(122), 제2 회로(124), 제2 커패시터(126) 그리고 제3 커패시터(128)를 포함한다. 제2 회로(124)는 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2) 사이에 연결된 제2 커패시터(126)에 연결되고, 제2 커패시터(126)에 충전된 제2 전원 전압(VDD2)으로 구동될 수 있다. 제3 커패시터(128)은 도전 라인들(171, 172)을 통해 도전 패드들(161, 162)과 연결되고, 관통 전극들(531, 532)을 통해 제1 다이(410)의 도전 패드들(541, 542)에 연결된다.
제2 다이(520)의 제3 커패시터(128)는 도전 라인들(171, 172), 도전 패드들(161, 162) 그리고 관통 전극들(531, 532)을 통해 제1 다이(110)의 제1 회로(512)에 연결된다. 제3 커패시터(128)는 제1 다이(110)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 연결되고, 제1 전원 전압(VDD1)으로 충전된다.
제1 다이(510)의 제1 회로(512)는 제2 다이(520)의 제3 커패시터(128)로부터 제1 전원 전압(VDD1)을 제공받는다.
도 6은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 6을 참조하면, 메모리 장치(600)는 제1 내지 제3 다이(610-630)가 적층된 구조의 멀티칩 패키지로 구성될 수 있다. 제1 다이(610)는 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)으로 구동되는 제1 회로(612)와 제3 전원 전압(VDD3)과 제3 접지 전압(VSS3)으로 구동되는 제3 회로(614)를 포함한다.
실시예에 따라, 제1 전원 전압(VDD1)과 제3 전원 전압(VDD3), 그리고 제1 접지 전압(VSS1)과 제3 접지 전압(VSS3)은 동일한 전압 레벨이거나 서로 다른 전압 레벨일 수 있다.
제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)은 도전 라인들(651, 652)을 통해 도전 패드들(641, 642)에 연결되고, 도전 패드들(641, 642)은 관통 전극들(631, 632)을 통해 제2 다이(620)의 도전 패드들(661, 662)와 연결된다. 제3 전원 전압(VDD3)과 제3 접지 전압(VSS3)은 도전 라인들(653, 654)을 통해 도전 패드들(643, 644)에 연결되고, 도전 패드들(643, 644)은 관통 전극들(633, 634)을 통해 제2 다이(620)의 도전 패드들(663, 664)와 연결된다.
제2 다이(620)는 메모리 셀 어레이(122), 제2 회로(124), 제1 커패시터(128) 그리고 제2 커패시터(126)를 포함한다. 제2 회로(124)는 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2) 사이에 연결된 제2 커패시터(126)에 연결되고, 제2 커패시터(126)에 충전된 제2 전원 전압(VDD2)으로 구동될 수 있다.
제2 다이(620)의 제1 커패시터(128)은 관통 전극들(631. 632)을 통해 제1 다이(110)의 제1 회로(512)에 연결된다. 제1 커패시터(128)는 제1 다이(110)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 연결되고, 제1 전원 전압(VDD1)으로 충전된다.
제2 다이(620)는 관통 전극들(671, 672, 673, 674)을 통해 제3 다이(630)와 연결된다. 제3 다이(630)은 제3 내지 제5 커패시터들(632, 634, 636)을 포함한다. 실시예에 따라, 제3 다이(630)는 제3 내지 제5 커패시터들(632, 634, 636) 이외에 다수개의 커패시터들을 더 포함할 수 있다.
제3 다이(630)의 제3 커패시터(632)는 도전 라인들(691, 692)을 통해 도전 패드들(681, 682)에 연결되고, 도전 패드들(681, 682)은 관통 전극들(671, 672)을 통해 제2 다이(420)의 도전 패드들(661, 662)에 연결된다. 제3 다이(630)의 제4 커패시터(634)는 도전 라인들(693, 694)을 통해 도전 패드들(683, 684)에 연결되고, 도전 패드들(683, 684)은 관통 전극들(673, 674)을 통해 제2 다이(620)의 도전 패드들(663, 664)에 연결된다.
제 3 다이(630)의 제3 커패시터(632)는 관통 전극들(671, 672, 631, 632)을 통해 제2 다이(620)의 제1 커패시터(128)와 병렬 연결되고, 제1 다이(610)의 제1 회로(612)에 연결된다. 제 3 다이(630)의 제3 커패시터(632)와 제2 다이(620)의 제1 커패시터(128)는 제1 회로(612)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 연결되고, 제1 전원 전압(VDD1)으로 충전된다.
제 3 다이(630)의 제4 커패시터(634)는 관통 전극들(673, 674, 633, 634)을 통해 제1 다이(610)의 제3 전원 전압(VDD3)과 제3 접지 전압(VSS3)에 연결되고, 제3 전원 전압(VDD3)으로 충전된다. 제 3 다이(630)의 제4 커패시터(634)는 제1 다이(610)의 제3 회로(614)에 연결된다.
제1 다이(610)의 제1 회로(612)는 제2 다이(620)의 제1 커패시터(128)와 제 3 다이(630)의 제3 커패시터(632)로부터 제1 전원 전압(VDD1)을 제공받고, 제1 다이(610)의 제3 회로(614)는 제 3 다이(630)의 제4 커패시터(634)로부터 제3 전원 전압(VDD3)을 제공받는다.
도 7은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 7을 참조하면, 메모리 장치(700)는 제2 다이(720)의 제2 회로(124)에 연결되는 제2 커패시터(126)가 제1 다이(710)의 제6 커패시터(714)와 제3 다이(730)의 제4 커패시터(634)와 병렬 연결된다는 점에서 차이가 있고, 도 6의 메모리 장치(600)와 실질적으로 동일하다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재 번호로 표시된다.
제1 다이(710)는 제1 회로(712)와 제6 커패시터(714)를 포함한다. 제1 회로(712)는 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)으로 구동된다. 제1 회로(712)는 관통 전극들(731, 732, 771, 772)을 통해 제2 다이(720)의 제1 커패시터(128)와 제3 다이(730)의 제3 커패시터(632)에 연결된다. 제2 다이(620)의 제1 커패시터(128)와 제 3 다이(630)의 제3 커패시터(632)는 제1 다이(710)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1)에 연결되고, 제1 전원 전압(VDD1)으로 충전된다. 제1 다이(610)의 제1 회로(612)는 제2 다이(620)의 제1 커패시터(128)와 제 3 다이(630)의 제3 커패시터(632)로부터 제1 전원 전압(VDD1)을 제공받는다.
제2 다이(720)는 메모리 셀 어레이(122), 제2 회로(124), 제1 커패시터(128) 그리고 제2 커패시터(126)를 포함한다. 제2 회로(124)는 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2) 사이에 연결된 제2 커패시터(126)에 연결되고, 제2 커패시터(126)에 충전된 제2 전원 전압(VDD2)으로 구동될 수 있다.
제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)은 도전 라인들(751, 752)을 통해 도전 패드들(763, 764)에 연결된다. 도전 패드들(763, 764)은 관통 전극들(733, 734)을 통해 제1 다이(710)의 도전 패드들(743, 744)에 연결되고, 관통 전극들(773, 774)을 통해 제3 다이(730)의 도전 패드들(783, 784)에 연결된다.
제3 다이(730)은 제3 내지 제5 커패시터들(632, 634, 636)을 포함한다. 제 3 다이(730)의 제3 커패시터(632)는 관통 전극들(771, 772, 731, 732)을 통해 제2 다이(720)의 제1 커패시터(128)와 병렬 연결되고, 제1 다이(710)의 제1 회로(712)에 연결된다.
제3 다이(730)의 제4 커패시터(634)는 관통 전극들(773, 774, 733, 734)을 통해 제2 다이(720)의 제2 커패시터(126) 및 제1 다이(710)의 제6 커패시터(714)와 병렬 연결되고, 제2 다이(720)의 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)에 연결되어 제2 전원 전압(VDD2)으로 충전된다.
제1 다이(710)의 제1 회로(712)는 제2 다이(720)의 제1 커패시터(128)와 제 3 다이(730)의 제3 커패시터(632)로부터 제1 전원 전압(VDD1)을 제공받고, 제2 다이(720)의 제2 회로(124)는 제2 다이(720)의 제2 커패시터(126), 제1 다이(710)의 제6 커패시터(714) 그리고 제 3 다이(730)의 제4 커패시터(634)로부터 제2 전원 전압(VDD2)을 제공받는다.
도 8은 본 발명의 실시예들에 따른 분리 배치된 커패시터를 갖는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 8을 참조하면, 모바일 시스템(800)은 버스(802)를 통하여 서로 연결되는 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 제1 메모리 장치(830), 제2 메모리 장치(840), 사용자 인터페이스(850) 및 파워 서플라이(860)를 포함할 수 있다. 제1 메모리 장치(830)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(840)는 비휘발성 메모리 장치로 설정될 수 있다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(830)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 기입 데이터로서 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(830)는 제1 다이(831)와 제2 다이(832)가 적층되는 멀티칩 패키지로 구현된다. 제1 다이(831)는 메모리 셀 어레이에 연결되고 제1 전원 전압과 제1 접지 전압으로 구동되는 제1 회로와, 제1 전원 전압과 제1 접지 전압 사이에 연결되는 제1 커패시터를 포함하는 메모리 다이일 수 있다. 제2 다이(832)는 제1 다이(831)에 적층되고 관통 전극들을 통하여 제1 다이(831)의 제1 커패시터와 병렬 연결되는 제2 커패시터를 포함하는 커패시터 다이일 수 있다. 메모리 장치(830)는 제1 다이(831)의 제1 회로를 구동하는 전원 전압과 접지 전압에 연결되는 커패시터를 관통 전극들을 통해 연결되는 제2 다이(832)의 커패시터와 병렬 연결함으로써, 메모리 장치(830)의 칩 면적 증대 없이 전원 전압을 일정하게 안정적으로 공급할 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(850)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(800)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 9는 본 발명의 실시예들에 따른 분리 배치된 커패시터를 갖는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 9를 참조하면, 컴퓨터 시스템(900)은 프로세서(910), 입출력 허브(920), 입출력 컨트롤러 허브(930), 메모리 장치(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨터 시스템(900)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 9에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(910)는 메모리 장치(940)의 동작을 제어하는 메모리 콘트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 콘트롤러(911)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 콘트롤러(911)를 포함하는 입출력 허브(920)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(940)는 제1 다이(941)와 제2 다이(942)가 적층되는 멀티칩 패키지로 구현된다. 제1 다이(941)는 메모리 셀 어레이에 연결되고 제1 전원 전압과 제1 접지 전압으로 구동되는 제1 회로와, 제1 전원 전압과 제1 접지 전압 사이에 연결되는 제1 커패시터를 포함하는 메모리 다이일 수 있다. 제2 다이(942)는 제1 다이(941)에 적층되고 관통 전극들을 통하여 제1 다이(941)의 제1 커패시터와 병렬 연결되는 제2 커패시터를 포함하는 커패시터 다이일 수 있다. 메모리 장치(940)는 제1 다이(941)의 제1 회로를 구동하는 전원 전압과 접지 전압에 연결되는 커패시터를 관통 전극들을 통해 연결되는 제2 다이(942)의 커패시터와 병렬 연결함으로써, 메모리 장치(940)의 칩 면적 증대 없이 전원 전압을 일정하게 안정적으로 공급할 수 있다.
입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 9에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(920)는, 입출력 허브(920)의 외부에 위치한 그래픽 카드(950)와 함께, 또는 그래픽 카드(950) 대신에 입출력 허브(920)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(910), 입출력 허브(920) 또는 입출력 컨트롤러 허브(930) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 제1 전원 전압과 제1 접지 전압으로 구동되는 제1 회로와, 상기 제1 전원 전압과 상기 제1 접지 전압 사이에 연결되는 제1 커패시터를 포함하는 제1 다이; 및
    상기 제1 다이에 적층되고, 제1 관통 전극을 통하여 상기 제1 다이의 상기 제1 전원 전압과 연결되고, 제2 관통 전극을 통하여 상기 제1 다이의 상기 제1 접지 전압과 연결되는 제2 커패시터를 포함하는 제2 다이를 구비하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 다이는 제2 전원 전압과 제2 접지 전압으로 구동되는 제2 회로와, 상기 제2 전원 전압과 상기 제2 접지 전압 사이에 연결되는 제3 커패시터를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 다이는 상기 제2 커패시터에 병렬적으로 연결되는 제4 커패시터를 더 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 다이는 복수개의 메모리 셀들이 배열되는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 다이의 상기 제1 회로는 상기 메모리 장치와 외부 사이의 인터페이스를 수행하는 회로인 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제2 다이는 복수개의 메모리 셀들이 배열되는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 장치는
    상기 제2 다이에 적층되고, 제3 관통 전극들을 통하여 상기 제2 다이의 상기 제2 커패시터와 병렬 연결되는 제5 커패시터를 포함하는 제3 다이를 더 포함하고,
    상기 제1 다이의 상기 제1 커패시터, 상기 제2 다이의 상기 제2 커패시터, 그리고 상기 제3 다이의 상기 제5 커패시터는 상기 제1 전원 전압으로 충전되는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제3 다이는 상기 제5 커패시터에 병렬 연결되는 제6 커패시터를 더 포함하는 것을 특징으로 하는 메모리 장치
  9. 제1 메모리 셀 어레이와, 제1 전원 전압과 제1 접지 전압으로 구동되는 제1 회로를 포함하는 제1 다이; 및
    상기 제1 다이에 적층되고, 제2 메모리 셀 어레이와, 제1 관통 전극을 통하여 상기 제1 다이의 상기 제1 전원 전압과 연결되고 제2 관통 전극을 통하여 상기 제2 다이의 상기 제1 접지 전압과 연결되는 제1 커패시터를 포함하는 제2 다이를 구비하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 다이는 상기 제1 메모리 셀 어레이와 연결되고 제2 전원 전압과 제2 접지 전압으로 구동되는 제2 회로를 더 포함하고,
    상기 제2 다이는 제3 관통 전극을 통하여 상기 제1 다이의 상기 제2 전원 전압과 연결되고 제4 관통 전극을 통하여 상기 제1 다이의 상기 제2 접지 전압과 연결되는 제2 커패시터를 더 포함하는 것을 특징으로 하는 메모리 장치.
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