JP5641701B2 - 三次元半導体集積回路 - Google Patents

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Description

本発明は、三次元半導体集積回路に関する。
近年、半導体集積回路の集積度を増やしつつ、増大する配線遅延を減少させる方法として、スルーシリコンビア(TSV: Through Silicon Via)を用いた三次元半導体集積回路が提案されている。
スルーシリコンビアは、積み重ねられた複数のチップ（半導体基板）を貫通するビアのことであり、複数のチップ内に形成された半導体集積回路を相互に接続するインターフェース技術として知られている。
ここで、本明細書では、スルーシリコンビアと表記したとしても、それを設ける対象となるチップは、シリコン(Si)に限定されないものとする。
スルーシリコンビアによれば、ボンディングワイヤに比べて、一つのパッケージ内に搭載できるチップ数を容易に増やすことができると共に、インターフェースに関する寄生抵抗及び寄生容量が低く抑えられるため、高速動作にも有効である。
ところで、半導体集積回路の配線幅は、微細化の進展により１ミクロン以下となっている。一方、スルーシリコンビアは、複数のチップ間のアライメント精度を考慮すると、そのサイズは、数ミクロンから数十ミクロンまでの範囲内の値となる。また、スルーシリコンビアを形成するエリアには、当然に、半導体集積回路を形成することはできない。
従って、スルーシリコンビアには、その数が多くなるほど、半導体集積回路を形成できるエリアが減少する、という問題がある。
この問題を解決するためにすぐに思い付く技術は、多値伝送技術である。
多重伝送技術は、デジタル信号の振幅を、“Ｌ(Low)”と“Ｈ(High)”の二値ではなく、複数の電位レベルにより表すパルス振幅変調の一つである。例えば、２ビットの二値データは、四つの電位レベルを持つ１ビットデータとして表すことができる。
しかし、従来の多値伝送技術では、二値データから多値データを作り出すために、多値化する全ての二値データを一箇所に集め、これらを一つの変換回路に入力させなければならない（例えば、特許文献１を参照）。
このため、積み重ねられた異なる複数のチップ内の半導体集積回路からの複数の二値データを多値データに変換し、この多値データをさらに別のチップに送るモデルを前提とするスルーシリコンビアを用いた三次元半導体集積回路では、上述の多値伝送技術は無意味なものとなる。
具体的には、複数のチップ内の半導体集積回路からの複数の二値データを一箇所に集めるためには、別途、そのためのスルーシリコンビアが必要になる。即ち、多値データを作るために、新規にスルーシリコンビアを設けなければならないため、多値伝送によりスルーシリコンビアを減らした効果がこれにより相殺されてしまう。
また、多値伝送を複数の電流レベルにより行う技術も知られている（例えば、非特許文献１を参照）。しかし、この場合にも、多値化する全ての二値データを一箇所に集めることに変わりはなく、同様の問題が生じる。
このような問題は、スルーシリコンビアだけではなく、積み重ねられた複数のチップをボンディングワイヤにより相互接続する三次元半導体集積回路にも発生する。
なぜなら、このような三次元半導体集積回路では、ボンディングワイヤ数の削減が問題となっているからである。
特開２００１−７７８７０号公報
Jared L. Zerbe, et. al., "1.6 Gb/s/pin 4-PAM Signaling and Circuits for a Multi-Drop Bus," 2000 Symposium on VLSl Circuits Digest of Technical Papers, p128, 2000.
本発明は、複数のチップ内の半導体集積回路からの複数の二値データを一箇所に集めることなく多値データとする技術について提案する。
本発明の例に係る三次元半導体集積回路は、積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを備える。前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップである。前記第一多値化回路は、二値の第一データが入力され、第一及び第二電位のうちの一つを出力する第一インバータと、前記第一インバータの出力端と前記共通導電体との間に接続される第一キャパシタとを備える。前記第二多値化回路は、二値の第二データが入力され、第三及び第四電位のうちの一つを出力する第二インバータと、前記第二インバータの出力端と前記共通導電体との間に接続される第二キャパシタとを備える。前記第一電位と前記第一キャパシタの容量との積及び前記第二電位と前記第一キャパシタの容量との積は、互いに異なり、前記第三電位と前記第二キャパシタの容量との積及び前記第四電位と前記第二キャパシタの容量との積は、互いに異なる。
さらに、以下の二つのうちの少なくとも一つが互いに異なる。
・ 前記第一電位と前記第一キャパシタの容量との積及び前記第三電位と前記第二キャパシタの容量との積
・ 前記第二電位と前記第一キャパシタの容量との積及び前記第四電位と前記第二キャパシタの容量との積
また、前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電位レベルからなる多値の第三データを発生させ、前記復号化回路は、前記第三データを二値の前記第一及び第二データに戻す。
本発明の例に係る三次元半導体集積回路は、積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを備える。前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップである。前記第一多値化回路は、二値の第一データが入力され、二値データとして第一及び第二電流のうちの一つを前記共通導電体に出力する第一インバータを備え、前記第二多値化回路は、二値の第二データが入力され、二値データとして第三及び第四電流のうちの一つを前記共通導電体に出力する第二インバータを備える。前記第一電流の大きさ及び前記第四電流の大きさは、互いに異なり、前記第二電流の大きさ及び前記第三電流の大きさは、互いに異なる。
さらに、以下の二つの電流の大きさの関係は、互いに同方向である。
・ 前記第一電流の大きさに対する前記第四電流の大きさ
・ 前記第二電流の大きさに対する前記第三電流の大きさ
また、前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電位レベルからなる多値の第三データを発生させ、前記復号化回路は、前記第三データを二値の前記第一及び第二データに戻す。
本発明の例に係る三次元半導体集積回路は、積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを備える。前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップである。前記第一多値化回路は、二値の第一データが入力され、二値データとして第一電流を流す及び流さないのうちの一つを前記共通導電体に出力する第一トランジスタを備える。前記第二多値化回路は、二値の第二データが入力され、二値データとして第二電流を流す及び流さないのうちの一つを前記共通導電体に出力する第二トランジスタを備える。前記第一電流の値及び前記第二電流の値は、互いに異なる。前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電流レベルからなる多値の第三データを発生させ、前記復号化回路は、前記四つ以上の電流レベルに対応する四つ以上の電位レベルを二値の前記第一及び第二データに戻す。
本発明の例に係わる三次元半導体集積回路は、第一半導体基板と、前記第一半導体基板内に形成される第一及び第二送信回路と、前記第一半導体基板上に形成される第一絶縁層と、前記第一絶縁層上に形成され、前記第一送信回路に接続される第一電極と、前記第一絶縁層上に形成され、前記第二送信回路に接続される第二電極とを備える第一チップと、第二半導体基板と、前記第二半導体基板内に形成される受信回路と、前記第二半導体基板上に形成される第二絶縁層と、前記第二半導体基板を貫通し、前記受信回路に接続されるビアとを備える第二チップとを備える。前記第一及び第二チップは、同じ向きで積み重ねられ、前記ビアの直下に前記第一及び第二電極が配置され、前記ビアと前記第一電極との間に第一静電容量が形成され、前記ビアと前記第二電極との間に第二静電容量が形成され、前記第一及び第二静電容量の値は、互いに異なる。
本発明の例に係わる三次元半導体集積回路は、第一半導体基板と、前記第一半導体基板内に形成される受信回路と、前記第一半導体基板上に形成される第一絶縁層と、前記第一絶縁層上に形成され、前記受信回路に接続される端子とを備える第一チップと、第二半導体基板と、前記第二半導体基板内に形成される第一及び第二送信回路と、前記第二半導体基板上に形成される第二絶縁層と、前記第二半導体基板を貫通するビアと、前記ビアの直上に配置され、前記第一送信回路に接続される第一電極と、前記ビアの直上に配置され、前記第二送信回路に接続される第二電極とを備える第二チップとを備える。前記第一及び第二チップは、同じ向きで積み重ねられ、前記端子と前記ビアは、互いに接続され、前記ビアと前記第一電極との間に第一静電容量が形成され、前記ビアと前記第二電極との間に第二静電容量が形成され、前記第一及び第二静電容量の値は、互いに異なる。
本発明によれば、複数のチップ内の半導体集積回路からの複数の二値データを一箇所に集めることなく多値データとすることができる。
本発明の第一構成を示す図である。 本発明の第二構成を示す図である。 送信回路を示す図である。 送信回路を示す図である。 送信回路を示す図である。 共通導電体に現れる電位レベルを示す図である。 受信回路を示す図である。 ＮＤＲ特性を示す図である。 共通導電体に現れる電位レベルを示す図である。 共通導電体に現れる電位レベルを示す図である。 受信回路を示す図である。 ＮＤＲ特性を示す図である。 共通導電体に現れる電位レベルを示す図である。 共通導電体に現れる電位レベルを示す図である。 受信回路を示す図である。 受信回路を示す図である。 共通導電体に現れる電位レベルを示す図である。 電流レベルで多値化するときの送信回路を示す図である。 電流レベルで多値化するときの送信回路を示す図である。 双方向伝送のための第一構成を示す図である。 双方向伝送のための第二構成を示す図である。 バッファを備えたシステムを示す図である。 バッファの例を示す図である。 バッファの例を示す図である。 本発明の第一変形例を示す図である。 本発明の第一変形例を示す図である。 信号転送の原理を示す図である。 本発明の第二変形例を示す図である。 キャパシタの誘電率とビアサイズとの関係を示す図である。 ４値ビアに必要な面積と２値ビアに必要な面積とを比較する図である。 ４値ビアによる面積削減効果を示す図である。 適用例を示す図である。 適用例を示す図である。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 基本思想
まず、本発明は、積み重ねられた複数のチップから構成される三次元半導体集積回路を対象とする。なぜなら、このような三次元半導体集積回路において、レイアウトの制約に起因し、複数のチップを接続する共通導電体（スルーシリコンビア、ボンディングワイヤなど）の数の削減が求められているからである。
ここで、本明細書では、チップとは、単独のチップの他、ウェハ内のチップエリアも含むものとする。また、積み重ねられた複数のチップには、一つのチップ上に複数のチップが積み重ねられる場合も含むものとする。
そして、本発明では、複数のチップ内の半導体集積回路からの複数の二値データを一箇所に集めることなく多値データとし、これを共通導電体により別のチップへ送る技術を提案する。
具体的には、第一に、送信側となる複数のチップに対しては、二値データが入力されるインバータと、このインバータの出力端と共通導電体との間に接続されるキャパシタとから構成される送信回路を付加する。また、インバータの出力電位とキャパシタの容量との積が各々のチップで異なるように設定する。
これにより、各々のチップからの二値データは、この送信回路を介すことにより、四つ以上の電位レベルからなる多値データとして共通導電体に現れる。
また、共通導電体に四つ以上の電位レベルとして現れる多値データは、受信側となるチップ内の受信回路により二値データに戻される。
また、第二に、送信側となる複数のチップに対しては、二値データが入力されるインバータから構成される送信回路を付加する。また、インバータにより共通導電体を充電／放電する電流が各々のチップで異なるように設定する。
これにより、各々のチップからの二値データは、この送信回路を介すことにより、四つ以上の電流レベルからなる多値データとして共通導電体に現れる。
また、共通導電体に四つ以上の電流レベルとして現れる多値データは、例えば、受信側となるチップ内の受信回路により、四つ以上の電位レベルに変換され、かつ、二値データに戻される。
尚、二値データに戻す機能は、負性微分抵抗(NDR: negative differential resistance)素子を用いた回路などにより容易に実現できる。
２． 実施形態
(1) 第一構成
図１は、第一構成に係わる三次元半導体集積回路を示している。
これは、複数のチップを接続する共通導電体がスルーシリコンビアである三次元半導体集積回路である。
三つのチップ（半導体基板）１１，１２，１３は、チップ面に対して垂直方向に積み重ねられる。本例では、最も下のチップ１１を受信側とし、残りの二つのチップ１２，１３を送信側とする場合について説明する。ただし、受信側、送信側のチップの位置関係はこれに限定するものではなく、受信側のチップを最も上としたり、送信側のチップの間に挟むようにしたりすることも、同様の技術を用いて容易に構成できる。
チップ１２は、送信回路１５を有する。送信回路１５は、チップ１２からチップ１１へ転送する二値データＡを受け、これを処理して共通導電体としてのスルーシリコンビア１４に出力する。
同様に、チップ１３は、送信回路１６を有する。送信回路１６は、チップ１３からチップ１１へ転送する二値データＢを受け、これを処理して共通導電体としてのスルーシリコンビア１４に出力する。
チップ１１は、受信回路１７を有する。受信回路１７は、スルーシリコンビア１４に現れる多値データＸを受け、これを二値データＡ，Ｂに戻す機能を有する。
ここで、チップ１１，１２，１３のサイズについては、特に限定されない。
同図では、全て同じサイズで記載しているが、全てを互いに異なるサイズを有していてもよい。また、チップ１２，１３を同じサイズとし、チップ１１のサイズをチップ１２，１３のサイズより大きくしてもよい。
また、チップ１１，１２，１３の種類（機能）についても、特に限定されない。
例えば、チップ１１を、制御回路を有するロジックチップ（例えば、ＣＰＵ）とし、チップ１２，１３を、チップ１１内の制御回路により制御されるメモリチップ（例えば、フラッシュメモリチップ）とすれば、大メモリ容量の三次元メモリシステムを構築することができる。
(2) 第二構成
図２は、第二構成に係わる三次元半導体集積回路を示している。
これは、複数のチップを接続する共通導電体がボンディングワイヤである三次元半導体集積回路である。
三つのチップ（半導体基板）１１，１２，１３は、チップ面に対して垂直方向に積み重ねられる。本例では、最も下のチップ１１を受信側とし、残りの二つのチップ１２，１３を送信側とする場合について説明する。ただし、受信側、送信側のチップの位置関係はこれに限定するものではなく、受信側のチップを最も上としたり、送信側のチップの間に挟むようにしたりすることも、同様の技術を用いて容易に構成できる。
チップ１２は、送信回路１５を有する。送信回路１５は、チップ１２からチップ１１へ転送する二値データＡを受け、これを処理して共通導電体としてのボンディングワイヤ１８及びパッド２１に出力する。
同様に、チップ１３は、送信回路１６を有する。送信回路１６は、チップ１３からチップ１１へ転送する二値データＢを受け、これを処理して共通導電体としてのボンディングワイヤ１９及びパッド２１に出力する。
チップ１１は、受信回路１７を有する。受信回路１７は、ボンディングワイヤ２０及びパッド２１に現れる多値データＸを受け、これを二値データＡ，Ｂに戻す機能を有する。
ここで、チップ１１，１２，１３のサイズについては、特に限定されない。
同図では、全て同じサイズで記載しているが、全てを互いに異なるサイズを有していてもよい。また、チップ１２，１３を同じサイズとし、チップ１１のサイズをチップ１２，１３のサイズより大きくしてもよい。
また、チップ１１，１２，１３の種類（機能）についても、特に限定されない。
例えば、チップ１１を、制御回路を有するロジックチップ（例えば、ＣＰＵ）とし、チップ１２，１３を、チップ１１内の制御回路により制御されるメモリチップ（例えば、フラッシュメモリチップ）とすれば、大メモリ容量の三次元メモリシステムを構築することができる。
(3) 送信回路
図３は、送信回路を示している。
送信回路１５は、二値データＡが入力され、高電位Ｖ１及び低電位Ｖ２のうちの一つを出力するインバータＰ１，Ｎ１と、インバータＰ１，Ｎ１の出力端と共通導電体１４（１８〜２１）との間に接続されるキャパシタＣ１とから構成される。キャパシタＣ１の容量は、Ｃ１とする。
送信回路１６は、二値データＢが入力され、高電位Ｖ３及び低電位Ｖ４のうちの一つを出力するインバータＰ２，Ｎ２と、インバータＰ２，Ｎ２の出力端と共通導電体１４（１８〜２１）との間に接続されるキャパシタＣ２とから構成される。キャパシタＣ２の容量は、Ｃ２とする。
このように、容量Ｃ１、Ｃ２を用いることで、多値化にともなう消費電力をＣＭＯＳインバータ程度に抑えることができ、低消費電力で送信回路を実現することができる。
Ｃｐは、キャパシタＣ１，Ｃ２の容量以外の共通導電体１４（１８〜２１）に生じる全ての容量（共通導電体１４（１８〜２１）の浮遊容量や、受信回路のゲート容量など）を合わせた容量とする。なお、この様な構成では共通導電体１４（１８〜２１）がフローティング状態になり、初期状態の電荷量が決まらず不安定になることがある。それを避けるためには共通導電体１４（１８〜２１）に図示しないプルダウン用のＮチャネルＭＯＳトランジスタやプルアップ用のＰチャネルＭＯＳトランジスタを接続して、電荷の初期状態を決めてやればよい。
ここで、本発明では、送信回路１５，１６に関し、高電位Ｖ１とキャパシタＣ１の容量との積Ｃ１×Ｖ１、及び、低電位Ｖ２とキャパシタＣ１の容量との積Ｃ１×Ｖ２は、互いに異なり、高電位Ｖ３とキャパシタＣ２の容量との積Ｃ２×Ｖ３、及び、低電位Ｖ４とキャパシタＣ２の容量との積Ｃ２×Ｖ４は、互いに異なる。
さらに、Ｃ１×Ｖ１とＣ２×Ｖ３、及び、Ｃ１×Ｖ２とＣ２×Ｖ４、の少なくとも一つは、互いに異なる。
このような構成にすれば、二値データＡ，Ｂの電位レベル（“Ｈ”／“Ｌ”）を同じとし、かつ、インバータＰ１，Ｎ１の閾値とインバータＰ２，Ｎ２の閾値とを同じにしても、共通導電体１４（１８〜２１）に、四つの電位レベルで表される多値データ（四値データ）Ｘを作り出すことができる。
容量Cpを接地電位に対する容量としたとき、具体的には、表１に示すようになる。
Figure 0005641701
二値データＡが“０”、二値データＢが“０”のとき、共通導電体１４（１８〜２１）に現れる電位Ｘは、（Ｃ１Ｖ１＋Ｃ２Ｖ３）／（Ｃ１＋Ｃ２＋Ｃｐ）となる。
二値データＡが“０”、二値データＢが“１”のとき、共通導電体１４（１８〜２１）に現れる電位Ｘは、（Ｃ１Ｖ１＋Ｃ２Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）となる。
二値データＡが“１”、二値データＢが“０”のとき、共通導電体１４（１８〜２１）に現れる電位Ｘは、（Ｃ１Ｖ２＋Ｃ２Ｖ３）／（Ｃ１＋Ｃ２＋Ｃｐ）となる。
二値データＡが“１”、二値データＢが“１”のとき、共通導電体１４（１８〜２１）に現れる電位Ｘは、（Ｃ１Ｖ２＋Ｃ２Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）となる。
ここで、チップ１２，１３が送信側となる場合、チップ１２，１３は、同じ機能を有する同種類のチップ（例えば、メモリチップ）となることが多い。また、同種類のチップということは、設計上、仕様も同じでなければならない。
従って、実際は、図４に示すように、送信回路１５，１６の構成を同一とし、電位Ｖ１，Ｖ３の値（Ｖｄｄ１／Ｖｄｄ２）を、制御信号ＣＯＮＴに基づいて、スイッチ回路ＳＷ１により切り替えられる構成とする。
また、電位Ｖ２，Ｖ４の値（Ｖｓｓ１／Ｖｓｓ２）を、制御信号ＣＯＮＴに基づいて、スイッチ回路ＳＷ２により切り替えられる構成とする。
さらに、容量Ｃ１，Ｃ２の値を、制御信号ＣＯＮＴに基づいて、スイッチ回路ＳＷ３により切り替えられる構成とする。
ところで、高電位Ｖ１と高電位Ｖ３とが同じ値であり、低電位Ｖ２と低電位Ｖ４とが同じ値であるとき、制御信号ＣＯＮＴにより容量Ｃ１と容量Ｃ２とを異ならせる。この場合、Ｖ１〜Ｖ４に関しては、スイッチ回路ＳＷ１，ＳＷ２を設けずに、Ｖ１＝Ｖ３＝Ｖｄｄとし、Ｖ２＝Ｖ４＝Ｖｓｓとして、固定してもよい。但し、Ｖｄｄ＞Ｖｓｓである。
また、容量Ｃ１と容量Ｃ２とが同じ値であるとき、制御信号ＣＯＮＴによりＶ１〜Ｖ４を異ならせる。この場合、Ｃ１，Ｃ２に関しては、スイッチ回路ＳＷ３を設けずに、Ｃ１＝Ｃ２＝Ｃfixとして、固定してもよい。
当然に、Ｖ１〜Ｖ４を異ならせると共に、Ｃ１とＣ２を異ならせてもよい。
尚、二値データＡ，Ｂの“Ｈ”の電位レベルをＶ１及びＶ３よりも高い値にし、二値データＡ，Ｂの“Ｌ”の電位レベルをＶ２及びＶ４よりも低い値にすれば、送信回路１５，１６の動作を高速化できる。
また、この例は、四つの電位レベルを持つ多値データ（四値データ）Ｘを生成する場合であるが、当然に、四つ以上の電位レベルを持つ多値データ、例えば、八値データ、十六値データ、三十二値データなどを生成することも可能である。
さらに、チップ数についても限定されることはなく、当然に、三つ以上のチップにより三次元半導体集積回路が構成されていても構わない。
一例として、図５に、八値データを共通導電体１４（１８〜２１）に発生させる場合の等価回路を示す。
同図において、Ｓ１〜Ｓ３は、送信回路、Ａ，Ｂ，Ｃは、二値データ、Ｐ１〜Ｐ３及びＮ１〜Ｎ３は、それぞれインバータを構成するＭＯＳトランジスタ、Ｃ１，Ｃ２，Ｃ３は、キャパシタ、Ｃｐは、Ｃ１，Ｃ２，Ｃ３以外の共通導電体１４（１８〜２１）に発生する容量、Ｘは、共通導電体１４（１８〜２１）に現れる八値データである。
(4) 動作例
以下、図３の送信回路の動作例を説明する。
前提条件として、Ｃ１Ｖ１＞Ｃ２Ｖ３＞Ｃ１Ｖ２＞Ｃ２Ｖ４とする。
仮に、Ｖ１＝Ｖ３＝Ｖｄｄとし、Ｖ２＝Ｖ４＝Ｖｓｓとすると、
Ｃ１＞Ｃ２となる。
また、仮に、Ｃ１＝Ｃ２＝Ｃfixとすると、
Ｖ１＞Ｖ３＞Ｖ２＞Ｖ４となる。
一般的には、チップ上に形成するキャパシタの面積は、論理ゲート（ＭＯＳトランジスタ）の面積よりも大きいため、Ｃ１＝Ｃ２＝Ｃfixとして、Ｖ１〜Ｖ４の値を制御するのが、本発明に係わるインターフェース回路を設けることによる面積のオーバーヘッド抑制には効果的である。
このような前提条件の下で、二値データＡ，Ｂに対して共通導電体にどのような電位が現れるかを示したのが図６である。
図６によれば、二値データＡが“１”、二値データＢが“１”のとき、共通導電体に現れる電位Ｘは、第一レベル（最小値）になる。この電位レベルは、具体的には、（Ｃ１Ｖ２＋Ｃ２Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）である。
また、二値データＡが“１”、二値データＢが“０”のとき、共通導電体に現れる電位Ｘは、第一レベルよりも高い第二レベルになる。この電位レベルは、具体的には、（Ｃ１Ｖ２＋Ｃ２Ｖ３）／（Ｃ１＋Ｃ２＋Ｃｐ）である。
また、二値データＡが“０”、二値データＢが“１”のとき、共通導電体に現れる電位Ｘは、第二レベルよりも高い第三レベルになる。この電位レベルは、具体的には、（Ｃ１Ｖ１＋Ｃ２Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）である。
最後に、二値データＡが“０”、二値データＢが“０”のとき、共通導電体に現れる電位Ｘは、第三レベル（最大値）になる。この電位レベルは、具体的には、（Ｃ１Ｖ１＋Ｃ２Ｖ３）／（Ｃ１＋Ｃ２＋Ｃｐ）である。
ところで、Ｖ１〜Ｖ４及びＣ１，Ｃ２の値は、動作マージンや安定動作を考慮すれば、それぞれの電位レベルの差が等しくなるように設定するのが好ましい。
第一レベルと第二レベルとの差Δ１は、
Δ１＝｛（Ｃ１Ｖ２＋Ｃ２Ｖ３）／（Ｃ１＋Ｃ２＋Ｃｐ）｝−｛（Ｃ１Ｖ２＋Ｃ２Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）｝
＝Ｃ２（Ｖ３−Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）
である。
第二レベルと第三レベルとの差Δ２は、
Δ２＝｛（Ｃ１Ｖ１＋Ｃ２Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）｝−｛（Ｃ１Ｖ２＋Ｃ２Ｖ３）／（Ｃ１＋Ｃ２＋Ｃｐ）｝
＝｛Ｃ１（Ｖ１−Ｖ２）−Ｃ２（Ｖ３−Ｖ４）｝／（Ｃ１＋Ｃ２＋Ｃｐ）
である。
第三レベルと第四レベルとの差Δ３は、
Δ３＝｛（Ｃ１Ｖ１＋Ｃ２Ｖ３）／（Ｃ１＋Ｃ２＋Ｃｐ）｝−｛（Ｃ１Ｖ１＋Ｃ２Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）｝
＝Ｃ２（Ｖ３−Ｖ４）／（Ｃ１＋Ｃ２＋Ｃｐ）
である。
従って、Δ１＝Δ２＝Δ３、即ち、
Ｃ２（Ｖ３−Ｖ４）＝Ｃ１（Ｖ１−Ｖ２）−Ｃ２（Ｖ３−Ｖ４）
Ｖ１−Ｖ２＝２（Ｃ２／Ｃ１）（Ｖ３−Ｖ４）
を満たすように、Ｖ１〜Ｖ４及びＣ１，Ｃ２の値を設定するのが好ましい。
容量Ｃ１，Ｃ２に関しては、以下の検討も必要である。
それぞれの電位レベルの差は、容量Ｃ１，Ｃ２の値が大きいほど、大きくなる。しかし、容量Ｃ１，Ｃ２の値が大きくなると、同時に、二値データＡ，Ｂが入力されてから共通導電体に多値データＸが生成されるまでの時間が長くなる。
従って、容量Ｃ１，Ｃ２の値は、それぞれの電位レベルの差（マージン）と信号遅延とのトレードオフを考慮して決定する。
また、容量Ｃ１，Ｃ２は、容量Ｃｐの値を考慮して決定する。
容量Ｃｐが小さければ、性能を劣化させることなく、容量Ｃ１，Ｃ２を小さくすることができるため、好ましい。この点を考慮すると、図１に示す第一構成（スルーシリコンビア）におけるＣｐは、図２に示す第二構成（ボンディングワイヤ）におけるＣｐよりも小さくなるため、三次元半導体集積回路を構成するに当っては、有利である。
尚、この例では、四つの電位レベルを持つ多値データ（四値データ）を生成したが、同様の原理により、四つ以上の電位レベルを持つ多値データ、例えば、八値データ、十六値データ、三十二値データなどを生成することも可能である。
例えば、図５の送信回路の場合、前提条件として、Ｃ１Ｖ１＞Ｃ２Ｖ３＞Ｃ３Ｖ５＞Ｃ１Ｖ２＞Ｃ２Ｖ４＞Ｃ３Ｖ６とすると、
二値データＡ，Ｂ，Ｃが“１”，“１”，“１”のとき、共通導電体に現れる電位Ｘは、第一レベル（最小値）＝（Ｃ１Ｖ２＋Ｃ２Ｖ４＋Ｃ３Ｖ６）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃｐ）となる。
二値データＡ，Ｂ，Ｃが“１”，“１”，“０”のとき、共通導電体に現れる電位Ｘは、第二レベル＝（Ｃ１Ｖ２＋Ｃ２Ｖ４＋Ｃ３Ｖ５）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃｐ）となる。
二値データＡ，Ｂ，Ｃが“１”，“０”，“１”のとき、共通導電体に現れる電位Ｘは、第三レベル＝（Ｃ１Ｖ２＋Ｃ２Ｖ３＋Ｃ３Ｖ６）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃｐ）となる。
二値データＡ，Ｂ，Ｃが“１”，“０”，“０”のとき、共通導電体に現れる電位Ｘは、第四レベル＝（Ｃ１Ｖ２＋Ｃ２Ｖ３＋Ｃ３Ｖ５）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃｐ）となる。
二値データＡ，Ｂ，Ｃが“０”，“１”，“１”のとき、共通導電体に現れる電位Ｘは、第五レベル＝（Ｃ１Ｖ１＋Ｃ２Ｖ４＋Ｃ３Ｖ６）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃｐ）となる。
二値データＡ，Ｂ，Ｃが“０”，“１”，“０”のとき、共通導電体に現れる電位Ｘは、第六レベル＝（Ｃ１Ｖ１＋Ｃ２Ｖ４＋Ｃ３Ｖ５）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃｐ）となる。
二値データＡ，Ｂ，Ｃが“０”，“０”，“１”のとき、共通導電体に現れる電位Ｘは、第七レベル＝（Ｃ１Ｖ１＋Ｃ２Ｖ３＋Ｃ３Ｖ６）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃｐ）となる。
二値データＡ，Ｂ，Ｃが“０”，“０”，“０”のとき、共通導電体に現れる電位Ｘは、第八レベル（最大値）＝（Ｃ１Ｖ１＋Ｃ２Ｖ３＋Ｃ３Ｖ５）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃｐ）となる。
(5) 受信回路
図７は、受信回路の第一例を示している。
この受信回路１７は、四つの電位レベルを有する多値データ（四値データ）Ｘを二値データＡ，Ｂに戻す機能を有する。
共通導電体からの多値データＸは、インバータ２２の入力端及びＮＤＲ（負性微分抵抗）回路２４のコントロール端子ＣＯに入力される。インバータ２２の論理反転しきい値電圧は、多値データＸの第二電位レベルと第三電位レベルの間になるようにする。インバータ２２の出力信号は、二値データＡになる。ＮＤＲ回路２４の一方の端子は接地点Ｖｓｓに接続される。ＮＤＲ回路２４と電源端子Ｖｄｄとの間には、抵抗素子２５が接続される。ＮＤＲ回路２４と抵抗素子２５が接続されるノード２３からは、二値データＢが出力される。二値データＢは、バッファ２６により増幅される。
ＮＤＲ回路２４は、コントロール端子ＣＯに加わる電圧の増加に対してノード２３と接地点Ｖｓｓの間を流れる電流量が減少する負性微分抵抗特性を部分的に持つＮＤＲ素子から構成される。ＮＤＲ素子は、トンネルダイオードや共鳴トンネルダイオード、単一電子素子などにより構成される。
また、ＮＤＲ回路２４は、ＣＭＯＳ回路の貫通電流と、Ｎチャネル型ＭＯＳトランジスタとの組み合わせなどによっても実現できる。
ＮＤＲ回路２４の特性を図８に示しておく。
ＮＤＲ回路２４は、コントロール端子電圧の増加に対して負性微分抵抗特性が少なくとも１回表れる必要がある。即ち、ＮＤＲ回路２４は、コントロール端子電圧の増加につれて、電流量が小→大→小→大と変化するように設計される。この時、四つの電位レベルに、電流量の小／大のピークを一致させるのが好ましい。
ＮＤＲ回路２４を使用すると、受信回路の面積を小さくすることができる。
次に、受信回路の動作について説明する。
まず、送信回路に入力される二値データＡ，Ｂと共通導電体の電位レベルＸとの関係は、図９に示すようになるものとする。この共通導電体の電位レベルＸを図７の受信回路で受けると、受信回路から出力される二値信号Ａ，Ｂは、図１０に示すようになる。
即ち、インバータ２２の閾値は、第二レベルと第三レベルの間に設定されるため、共通導電体の電位レベルＸが第一及び第二レベルのときは、二値データＡは、“１”になり、共通導電体の電位レベルＸが第三及び第四レベルのときは、二値データＡは、“０”になる。
また、共通導電体の電位レベルＸが第一レベルのときは、ＮＤＲ回路２４に流れる電流量が小さくなるため、二値データＢとしては、“１”になる。
また、共通導電体の電位レベルＸが第二レベルのときは、ＮＤＲ回路２４に流れる電流量が大きくなるため、二値データＢは、“０”になる。
また、共通導電体の電位レベルＸが第三レベルのときは、ＮＤＲ回路２４に流れる電流量が小さくなるため、二値データＢとしては、“１”になる。
また、共通導電体の電位レベルＸが第四レベルのときは、ＮＤＲ回路２４に流れる電流量が大きくなるため、二値データＢは、“０”になる。
これにより、図９に示す送信回路側の二値データＡ，Ｂと、図１０に示す受信回路側の二値データＡ，Ｂとの対応がとれる。即ち、一つの共通導電体を用いた多重伝送によるデータ送受信が正確に行われる。
図１１は、受信回路の第二例を示している。
この受信回路１７は、八つの電位レベルを有する多値データ（八値データ）Ｘを二値データＡ，Ｂ，Ｃに戻す機能を有する。
共通導電体からの多値データＸは、インバータ２２の入力端及びＮＤＲ回路２４−１，２４−２のコントロール端子ＣＯに入力される。インバータ２２の出力信号は、二値データＡになる。
ＮＤＲ回路２４−１の一方の端子は接地点Ｖｓｓに接続される。ＮＤＲ回路２４−１と電源端子Ｖｄｄとの間には、抵抗素子２５−１が接続される。ＮＤＲ回路２４−１と抵抗素子２５−１が接続されるノード２３−１からは、二値データＢが出力される。二値データＢは、バッファ２６−１により増幅される。
ＮＤＲ回路２４−２の一方の端子は接地点Ｖｓｓに接続される。ＮＤＲ回路２４−２と電源端子Ｖｄｄとの間には、抵抗素子２５−２が接続される。ＮＤＲ回路２４−２と抵抗素子２５−２が接続されるノード２３−２からは、二値データＣが出力される。二値データＣは、バッファ２６−２により増幅される。
ＮＤＲ回路２４−１，２４−２は、コントロール端子ＣＯに加わる電圧の増加に対して、ノード２３−１と接地点Ｖｓｓ、ノード２３−２と接地点Ｖｓｓの間の電流量が減少する負性微分抵抗特性を部分的に持つＮＤＲ素子から構成される。ＮＤＲ素子は、トンネルダイオードや共鳴トンネルダイオード、単一電子素子などにより構成される。
また、ＮＤＲ回路２４−１，２４−２は、ＣＭＯＳ回路の貫通電流と、Ｎチャネル型ＭＯＳトランジスタとの組み合わせなどによっても実現できる。
ＮＤＲ回路２４−１，２４−２の特性を図１２に示しておく。
ＮＤＲ回路２４−１は、コントロール端子電圧の増加に対して負性微分抵抗特性が少なくとも１回表れる必要がある。即ち、ＮＤＲ回路２４−１は、コントロール端子電圧の増加につれて、電流量が小→大→小→大と変化するように設計される。
この時、第一、第二、第五及び第六レベルに、電流量の小のピークを一致させ、かつ、第三、第四、第七及び第八レベルに、電流量の大のピークを一致させるのが好ましい。
ＮＤＲ回路２４−２は、コントロール端子電圧の増加に対して負性微分抵抗特性が少なくとも３回表れる必要がある。即ち、ＮＤＲ回路２４−２は、コントロール端子電圧の増加につれて、電流量が小→大→小→大→小→大→小→大と変化するように設計される。
この時、第一、第三、第五及び第七レベルに、電流量の小のピークを一致させ、かつ、第二、第四、第六及び第八レベルに、電流量の大のピークを一致させるのが好ましい。
ＮＤＲ回路２４−１，２４−２を使用すると、受信回路の面積を小さくすることができる。
次に、受信回路の動作について説明する。
まず、送信回路に入力される二値データＡ，Ｂ，Ｃと共通導電体の電位レベルＸとの関係は、図１３に示すようになるものとする。この共通導電体の電位レベルＸを図１１の受信回路で受けると、受信回路から出力される二値信号Ａ，Ｂ，Ｃは、図１４に示すようになる。
即ち、インバータ２２の閾値は、第四レベルと第五レベルの間に設定されるため、共通導電体の電位レベルＸが第一乃至第四レベルのときは、二値データＡは、“１”になり、共通導電体の電位レベルＸが第五乃至第八レベルのときは、二値データＡは、“０”になる。
また、共通導電体の電位レベルＸが第一レベルのときは、ＮＤＲ回路２４−１に流れる電流量が小さくなるため、二値データＢとしては、“１”になる。共通導電体の電位レベルＸが第一レベルのときは、ＮＤＲ回路２４−２に流れる電流量が小さくなるため、二値データＣとしては、“１”になる。
また、共通導電体の電位レベルＸが第二レベルのときは、ＮＤＲ回路２４−１に流れる電流量が小さくなるため、二値データＢとしては、“１”になる。共通導電体の電位レベルＸが第二レベルのときは、ＮＤＲ回路２４−２に流れる電流量が大きくなるため、二値データＣは、“０”になる。
また、共通導電体の電位レベルＸが第三レベルのときは、ＮＤＲ回路２４−１に流れる電流量が大きくなるため、二値データＢは、“０”になる。共通導電体の電位レベルＸが第三レベルのときは、ＮＤＲ回路２４−２に流れる電流量が小さくなるため、二値データＣとしては、“１”になる。
また、共通導電体の電位レベルＸが第四レベルのときは、ＮＤＲ回路２４−１に流れる電流量が大きくなるため、二値データＢは、“０”になる。共通導電体の電位レベルＸが第四レベルのときは、ＮＤＲ回路２４−２に流れる電流量が大きくなるため、二値データＣは、“０”になる。
また、共通導電体の電位レベルＸが第五レベルのときは、ＮＤＲ回路２４−１に流れる電流量が小さくなるため、二値データＢとしては、“１”になる。共通導電体の電位レベルＸが第五レベルのときは、ＮＤＲ回路２４−２に流れる電流量が小さくなるため、二値データＣとしては、“１”になる。
また、共通導電体の電位レベルＸが第六レベルのときは、ＮＤＲ回路２４−１に流れる電流量が小さくなるため、二値データＢとしては、“１”になる。共通導電体の電位レベルＸが第六レベルのときは、ＮＤＲ回路２４−２に流れる電流量が大きくなるため、二値データＣは、“０”になる。
また、共通導電体の電位レベルＸが第七レベルのときは、ＮＤＲ回路２４−１に流れる電流量が大きくなるため、二値データＢは、“０”になる。共通導電体の電位レベルＸが第七レベルのときは、ＮＤＲ回路２４−２に流れる電流量が小さくなるため、二値データＣとしては、“１”になる。
また、共通導電体の電位レベルＸが第八レベルのときは、ＮＤＲ回路２４−１に流れる電流量が大きくなるため、二値データＢは、“０”になる。共通導電体の電位レベルＸが第八レベルのときは、ＮＤＲ回路２４−２に流れる電流量が大きくなるため、二値データＣは、“０”になる。
これにより、図１３に示す送信回路側の二値データＡ，Ｂ，Ｃと、図１４に示す受信回路側の二値データＡ，Ｂ，Ｃとの対応がとれる。即ち、一つの共通導電体を用いた多重伝送によるデータ送受信が正確に行われる。
図１５は、受信回路の第三例を示している。
この受信回路１７は、四つの電位レベルを有する多値データ（四値データ）Ｘを二値データＡ，Ｂに戻す機能を有する。
第三例は、ＮＤＲ回路を、ＮＤＲ素子を用いずに、ＣＭＯＳ回路の貫通電流と、ＮチャネルＭＯＳトランジスタとの組み合わせにより構成する点に特徴を有する。
共通導電体からの多値データＸは、インバータ２２の入力端、ＰチャネルＭＯＳトランジスタ３２のゲート端、及び、ＮチャネルＭＯＳトランジスタ３３，３４のゲート端に、それぞれ入力される。インバータ２２の出力信号は、二値データＡになる。ＭＯＳトランジスタ３３のソース端は、接地点Ｖｓｓに接続される。
ＭＯＳトランジスタ３２のソース端と電源端子Ｖｄｄとの間には、ＰチャネルＭＯＳトランジスタ３１が接続される。ＭＯＳトランジスタ３１のゲート端には、ゲート電位Ｖｂが印加される。二つのＭＯＳトランジスタ３１，３２の接続点からは、二値データＢが出力される。二値データＢは、バッファ２６により増幅される。
ＭＯＳトランジスタ３４のソース端は、接地点Ｖｓｓに接続され、そのドレイン端は、二つのＭＯＳトランジスタ３１，３２の接続点に接続される。
この受信回路において、多値データＸの電位レベルが第一レベル（最小値）であるときは、二値データＡの値は、“１”になる。また、ノードＮを充電する能力がノードＮを放電する能力よりも高くなり、二値データＢの値は、“１”になる。
また、多値データＸの電位レベルが第二レベルであるときは、二値データＡの値は、“１”になる。また、ノードＮを放電する能力がノードＮを充電する能力よりも高くなり、二値データＢの値は、“０”になる。
また、多値データＸの電位レベルが第三レベルであるときは、二値データＡの値は、“０”になる。また、ノードＮを充電する能力がノードＮを放電する能力よりも高くなり、二値データＢの値は、“１”になる。
さらに、多値データＸの電位レベルが第四レベル（最大値）であるときは、二値データＡの値は、“０”になる。また、ノードＮを放電する能力がノードＮを充電する能力よりも高くなり、二値データＢの値は、“０”になる。
尚、ＰチャネルＭＯＳトランジスタ３１のゲート電位Ｖｂは一定である。
ＣＭＯＳ回路３２，３３の貫通電流及びＮチャネルＭＯＳトランジスタ３４の電流特性は、多値データＸの値に応じて上述の二値データＢが得られるように、予めそれらの特性が決定される。すなわち、ＭＯＳトランジスタ３２、３３で構成されるＣＭＯＳインバータの論理反転閾値が、多値データＸの第二電位レベル付近になるように、ＭＯＳトランジスタ３２、３３の閾値電圧や電流を調整する。また、ＮチャネルＭＯＳトランジスタ３４の閾値電圧が、多値データＸの第三電位レベル付近になるように調整する。また、ＣＭＯＳ回路３２，３３の特性及びＮチャネルＭＯＳトランジスタ３４の特性は、チャネルの不純物濃度や、基板バイアスの値などを変化させることにより変更可能である。
第三例は、高価なＮＤＲ素子を用いないため、本発明に係わるシステムを低コストで実現できる、というメリットがある。
図１６は、受信回路の第四例を示している。
この受信回路１７は、四つの電位レベルを有する多値データ（四値データ）Ｘを二値データＡ，Ｂに戻す機能を有する。
第四例は、受信回路を、ＮＤＲ素子を用いずに、ＣＭＯＳロジック回路、即ち、三つのＣＭＯＳインバータと二つのエクスクルーシブノア(Ex-NOR)により構成する点に特徴を有する。
共通導電体からの多値データＸは、三つのインバータ４１，４２，４３の入力端に入力される。二つのインバータ４１，４３の出力信号は、エクスクルーシブノア４４の入力端に入力される。また、インバータ４２の出力信号及びエクスクルーシブノア４４の出力信号は、エクスクルーシブノア４５の入力端に入力される。
インバータ４２の出力信号は、二値データＡになり、エクスクルーシブノア４５の出力信号は、二値データＢになる。
次に、受信回路の動作について説明する。
まず、図１７に示すように、多値データＸの電位レベルが第一レベル（最小値）であるときは、三つのインバータ４１，４２，４３の出力信号Ｘ１，Ｘ２，Ｘ３は、全て、“１”になる。このため、二値データＡ，Ｂの値は、共に、“１”になる。
また、多値データＸの電位レベルが第二レベルであるときは、インバータ４１の出力信号Ｘ１は、“０”になり、インバータ４２，４３の出力信号Ｘ２，Ｘ３は、“１”になる。このため、二値データＡの値は“１”になり、二値データＢの値は、“０”になる。
また、多値データＸの電位レベルが第三レベルであるときは、インバータ４１，４２の出力信号Ｘ１，Ｘ２は、“０”になり、インバータ４３の出力信号Ｘ３は、“１”になる。このため、二値データＡの値は“０”になり、二値データＢの値は、“１”になる。
さらに、多値データＸの電位レベルが第四レベル（最大値）であるときは、三つのインバータ４１，４２，４３の出力信号Ｘ１，Ｘ２，Ｘ３は、全て、“０”になる。このため、二値データＡの値は“０”になり、二値データＢの値は、“０”になる。
尚、インバータ４１，４２，４３の閾値は、多値データＸの値に応じて上述の二値データＢが得られるように、予めそれらの特性が決定される。また、インバータ４１，４２，４３の特性は、それらを構成するＭＯＳトランジスタのチャネル長及びチャネル幅を変えたり、電源端子とＰチャネルＭＯＳトランジスタとの間又は接地点とＮチャネルＭＯＳトランジスタとの間に抵抗を付加したりして、変えることが可能である。
第四例は、高価なＮＤＲ素子を用いないため、本発明に係わるシステムを低コストで実現できると共に、貫通電流を発生させないため、第三例に比べて消費電力を抑えられる、というメリットがある。
(6) その他
上述の例では、主に共通導電体に四つの電位レベルの多値データを発生させたが、同様の原理により、当然に、四つ以上の電位レベルを持つ多値データを共通導電体に発生させることも可能である。
また、チップ数が三つの場合について説明したが、当然に、これ以上のチップにより三次元半導体集積回路が構成されていても構わない。
(7) その他の送信回路の例
複数の二値データを一つの多値データに変換するに当っては、トランジスタに流れる電流レベルを変えることで多値化することも可能である。
三次元半導体集積回路の構成は、電位レベルで多値化する場合と同様に、図１又は図２に示すようになる。以下では、送信回路について説明する。
図１８は、送信回路の第一例を示している。
送信回路１５は、二値データＡが入力され、二値データＡの値に基づいて、第一電流により共通導電体１４（１８〜２１）を充電する動作及び第二電流により共通導電体１４（１８〜２１）を放電する動作のうちの一つを行うインバータＰ１，Ｎ１から構成される。
送信回路１６は、二値データＢが入力され、二値データＢの値に基づいて、第三電流により共通導電体１４（１８〜２１）を充電する動作及び第四電流により共通導電体１４（１８〜２１）を放電する動作のうちの一つを行うインバータＰ２，Ｎ２から構成される。
ここで、本発明では、送信回路１５，１６に関し、第一及び第四電流の値の大きさは互いに異なり、第二及び第三電流の値の大きさは互いに異なる。また、第一電流に対する第四電流の値の大きさ、及び、第二電流に対する第三電流の値の大きさに関して、その大小関係は、各電流の向きを同じ方向としたときのものである。
第一乃至第四電流の値は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のサイズ（チャネル長及びチャネル幅）や閾値と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２のサイズ（チャネル長及びチャネル幅）や閾値とを、互いに異ならせることにより変えることができる。
この場合、各トランジスタに流せる電流レベルにより多値化を行うので、高電位Ｖ１の値と高電位Ｖ３の値を同じにし、かつ、低電位Ｖ２の値と低電位Ｖ４の値を同じにすることが可能である。
動作について説明する。
例えば、ＭＯＳトランジスタＰ１のドレイン電流をＩｄＰ１とし、ＭＯＳトランジスタＰ２のドレイン電流をＩｄＰ２とし、ＭＯＳトランジスタＮ１のドレイン電流をＩｄＮ１とし、ＭＯＳトランジスタＮ２のドレイン電流をＩｄＮ２とすると、
｜ＩｄＰ１｜＞｜ＩｄＮ２｜、 及び、 ｜ＩｄＮ１｜＞｜ＩｄＰ２｜
を満たすようにする。
この時、二値データＡが“１”であり、二値データＢが“１”であると、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が共にオンとなるため、共通導電体１４（１８〜２１）は両方のＮチャネルＭＯＳトランジスタによって放電され、現れる電圧レベルは、第一レベル（最小値）となる。
また、二値データＡが“１”であり、二値データＢが“０”であると、ＮチャネルＭＯＳトランジスタＮ１がオンとなり、ＰチャネルＭＯＳトランジスタＰ２がオンとなる。ここで、ＭＯＳトランジスタＮ１による共通導電体１４（１８〜２１）放電能力は、ＭＯＳトランジスタＰ２による共通導電体１４（１８〜２１）充電能力よりも勝るため、共通導電体１４（１８〜２１）に現れる電圧レベルは、第二レベルとなる。
また、二値データＡが“０”であり、二値データＢが“１”であると、ＰチャネルＭＯＳトランジスタＰ１がオンとなり、ＮチャネルＭＯＳトランジスタＮ２がオンとなる。ここで、ＭＯＳトランジスタＰ１による共通導電体１４（１８〜２１）充電能力は、ＭＯＳトランジスタＮ２による共通導電体１４（１８〜２１）放電能力よりも勝るため、共通導電体１４（１８〜２１）に現れる電圧レベルは、第三レベルとなる。
さらに、二値データＡが“０”であり、二値データＢが“０”であると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２が共にオンとなるため、共通導電体１４（１８〜２１）は両方のＰチャネルＭＯＳトランジスタによって充電され、現れる電圧レベルは、第四レベル（最大値）となる。
受信回路１７は、送信回路１５，１６によって共通導電体１４（１８〜２１）に四つの電流レベルとして現れる多値データ（四値データ）を二値データＡ，Ｂに戻す機能を有する。
この送信回路例で多値化する場合は、二値データＡ，Ｂが異なるときに貫通電流が発生するが、電圧レベルで多値化するときに必要なキャパシタを省略できるため、本システムに必要な回路面積を小さくすることができる、というメリットを有する。また、電流が流れるのは二値データＡ，Ｂが異なる場合だけであり、流れる電流も、低い電流レベルのトランジスタで決まるため、消費電力はそれほど大きくならない。
上述の例は、四つの電流レベルを持つ多値データ（四値データ）Ｘを生成する場合であるが、当然に、四つ以上の電流レベルを持つ多値データ、例えば、八値データ、十六値データ、三十二値データなどを生成することも可能である。
さらに、チップ数についても限定されることはなく、当然に、三つ以上のチップにより三次元半導体集積回路が構成されていても構わない。
図１９は、送信回路の第二例を示している。
送信回路１５は、二値データＡが入力され、二値データＡの値に基づいて、第一電流により共通導電体１４（１８〜２１）を放電する動作を行うＮチャネルＭＯＳトランジスタＮ１から構成される。
送信回路１６は、二値データＢが入力され、二値データＢの値に基づいて、第二電流により共通導電体１４（１８〜２１）を放電する動作を行うＮチャネルＭＯＳトランジスタＮ２から構成される。
ここで、本発明では、送信回路１５，１６に関し、第一及び第二電流の値は、互いに異なる。
第一乃至第二電流の値は、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２のサイズ（チャネル長及びチャネル幅）や閾値を、互いに異ならせることにより変えることができる。
この場合、低電位Ｖ２の値と低電位Ｖ４の値を同じにすることが可能である。
動作について説明する。
例えば、ＭＯＳトランジスタＮ１のドレイン電流をＩｄＮ１とし、ＭＯＳトランジスタＮ２のドレイン電流をＩｄＮ２とし、
ＩｄＮ１＞ＩｄＮ２
と仮定する。
この時、二値データＡが“１”であり、二値データＢが“１”であると、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が共にオンとなるため、共通導電体１４（１８〜２１）に現れる電流Ｘは、ＩｄＮ１＋ＩｄＮ２となり、第四レベル（最大値）となる。
また、二値データＡが“１”であり、二値データＢが“０”であると、ＮチャネルＭＯＳトランジスタＮ１がオンとなり、ＮチャネルＭＯＳトランジスタＮ２がオフとなる。共通導電体１４（１８〜２１）に現れる電流Ｘは、ＩｄＮ１となり、第三レベルとなる。
また、二値データＡが“０”であり、二値データＢが“１”であると、ＮチャネルＭＯＳトランジスタＮ１がオフとなり、ＮチャネルＭＯＳトランジスタＮ２がオンとなる。共通導電体１４（１８〜２１）に現れる電流Ｘは、ＩｄＮ２となり、第二レベルとなる。
さらに、二値データＡが“０”であり、二値データＢが“０”であると、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が共にオフとなるため、共通導電体１４（１８〜２１）に現れる電流Ｘは、リーク電流の他はほとんど流れず、第一レベル（最小値）となる。
共通導電体１４（１８〜２１）を流れる電流は、高電位電源と共通導電体１４（１８〜２１）の間に挿入された負荷抵抗２７を通して電圧に変換される。
受信回路１７は、送信回路１５，１６によって共通導電体１４（１８〜２１）に四つの電流レベルとして現れる多値データ（四値データ）を二値データＡ，Ｂに戻す機能を有する。
なお、電流を流すトランジスタを、ＮチャネルＭＯＳトランジスタの替わりに高電位電源と共通導電体１４（１８〜２１）の間にＰチャネルＭＯＳトランジスタを挿入して用いることもできる。その場合は、二値データＡ、Ｂが“０”である場合に電流が流れる。またその場合は、負荷抵抗２７は共通導電体１４（１８〜２１）と低電位電源の間に挿入される。
電流レベルで多値化する場合は、電流が発生するが、必要なトランジスタ数を減らせるため、本システムに必要な回路面積を小さくすることができる、というメリットを有する。
上述の例は、四つの電流レベルを持つ多値データ（四値データ）Ｘを生成する場合であるが、当然に、四つ以上の電流レベルを持つ多値データ、例えば、八値データ、十六値データ、三十二値データなどを生成することも可能である。
さらに、チップ数についても限定されることはなく、当然に、三つ以上のチップにより三次元半導体集積回路が構成されていても構わない。
３． 双方向多値伝送
本発明では、複数のチップ内の半導体集積回路からの複数の二値データを多値データに変換し、これを一つの共通導電体により別のチップへ送る技術を提案する。
ここで、複数のチップ間でデータ転送を行うに当っては、双方向データ伝送が必要となる場合がある。ここでは、一つのチップ内の半導体集積回路からの複数の二値データを多値データに変換し、これを一つの共通導電体により複数のチップへ送るためのシステムについて説明する。
このシステムを本発明のシステムと組み合わせれば、双方向多値伝送が可能になる。
(1) 第一構成
図２０は、第一構成に係わる三次元半導体集積回路を示している。
これは、複数のチップを接続する共通導電体がスルーシリコンビアである三次元半導体集積回路である。
三つのチップ（半導体基板）１１，１２，１３は、チップ面に対して垂直方向に積み重ねられる。本例では、最も下のチップ１１を送信側とし、残りの二つのチップ１２，１３を受信側とする場合について説明する。ただし、受信側、送信側のチップの位置関係はこれに限定するものではなく、送信側のチップを最も上としたり、受信側のチップの間に挟むようにしたりすることも、同様の技術を用いて容易に構成できる。
チップ１１は、送信回路１５，１６を有する。
送信回路１５は、チップ１１からチップ１２，１３へ転送する二値データＡを受け、これを処理して共通導電体としてのスルーシリコンビア１４に出力する。
送信回路１６は、チップ１１からチップ１２，１３へ転送する二値データＢを受け、これを処理して共通導電体としてのスルーシリコンビア１４に出力する。
チップ１２，１３は、受信回路１７を有する。
受信回路１７は、スルーシリコンビア１４に現れる多値データＸを受け、これを二値データＡ，Ｂに戻す機能を有する。
ここで、チップ１１，１２，１３のサイズについては、特に限定されない。
同図では、全て同じサイズで記載しているが、全てを互いに異なるサイズを有していてもよい。また、チップ１２，１３を同じサイズとし、チップ１１のサイズをチップ１２，１３のサイズより大きくしてもよい。
また、チップ１１，１２，１３の種類（機能）についても、特に限定されない。
例えば、チップ１１を、制御回路を有するロジックチップ（例えば、ＣＰＵ）とし、チップ１２，１３を、チップ１１内の制御回路により制御されるメモリチップ（例えば、フラッシュメモリチップ）とすれば、大メモリ容量の三次元メモリシステムを構築することができる。
(2) 第二構成
図２１は、第二構成に係わる三次元半導体集積回路を示している。
これは、複数のチップを接続する共通導電体がボンディングワイヤである三次元半導体集積回路である。
三つのチップ（半導体基板）１１，１２，１３は、チップ面に対して垂直方向に積み重ねられる。本例では、最も下のチップ１１を送信側とし、残りの二つのチップ１２，１３を受信側とする場合について説明する。ただし、受信側、送信側のチップの位置関係はこれに限定するものではなく、送信側のチップを最も上としたり、受信側のチップの間に挟むようにしたりすることも、同様の技術を用いて容易に構成できる。
チップ１１は、送信回路１５，１６を有する。
送信回路１５は、チップ１１からチップ１２，１３へ転送する二値データＡを受け、これを処理して共通導電体としてのボンディングワイヤ２０及びパッド２１に出力する。
送信回路１６は、チップ１１からチップ１２，１３へ転送する二値データＢを受け、これを処理して共通導電体としてのボンディングワイヤ２０及びパッド２１に出力する。
チップ１２，１３は、受信回路１７を有する。
受信回路１７は、ボンディングワイヤ１８，１９に現れる多値データＸを受け、これを二値データＡ，Ｂに戻す機能を有する。
ここで、チップ１１，１２，１３のサイズについては、特に限定されない。
同図では、全て同じサイズで記載しているが、全てを互いに異なるサイズを有していてもよい。また、チップ１２，１３を同じサイズとし、チップ１１のサイズをチップ１２，１３のサイズより大きくしてもよい。
また、チップ１１，１２，１３の種類（機能）についても、特に限定されない。
例えば、チップ１１を、制御回路を有するロジックチップ（例えば、ＣＰＵ）とし、チップ１２，１３を、チップ１１内の制御回路により制御されるメモリチップ（例えば、フラッシュメモリチップ）とすれば、大メモリ容量の三次元メモリシステムを構築することができる。
(3) 送信回路及び受信回路
送信回路については、上述の「電位レベルで多値化する場合」及び「電流レベルで多値化する場合」で説明した送信回路を使用することができる。また、受信回路については、複数の電位レベル又は複数の電流レベルを二値データに戻す機能を有する回路（例えば、図７、図１５、図１６など）により構成することができる。
４． バッファ
本発明において、共通導電体における多値データの伝送距離が長い場合、多値データの信号強度が低下する場合がある。
そのような場合には、共通導電体にバッファを接続することも可能である。
例えば、図２２に示すように、チップＣＰ１が制御回路を有するロジックチップであり、チップＣＰ２〜ＣＰ４がチップＣＰ１の制御回路により制御されるメモリチップである場合、チップＣＰ２〜ＣＰ４のそれぞれに、送信回路１５，１６，Ｓ及びバッファ５１を付加する。
そして、チップＣＰ３，ＣＰ４からチップＣＰ１にデータを転送するとき、チップＣＰ３，ＣＰ４とチップＣＰ１との間のチップＣＰ２のバッファ５１を活性化させ、共通導電体１４（１８〜２２）に現れる多値データを増幅する。
これにより、共通導電体における多値データの伝送距離が長い場合であっても、信号強度が低下することがない。
尚、バッファ５１としては、図２３に示すような、オペアンプを利用したユニティゲインバッファや、図２４に示すような、ゲインが−１程度の増幅器などから構成することができる。但し、図２４の増幅器の場合は、信号レベル（論理）が反転することに注意する必要がある。
５． 変形例
本発明の三次元半導体集積回路は、キャパシタを必須要件とする。しかし、キャパシタは、大きな面積を必要とすると共に、半導体基板上に形成される内部回路に悪影響を与える可能性がある。また、キャパシタを形成するプロセスが別途必要になり、これが製造コスト増加の原因となる。
ここでは、スルーシリコンビアを有する三次元半導体集積回路において、二つのチップのうち、一方側のチップのスルーシリコンビアと他方側のチップの電極との間にキャパシタを形成し、面積のオーバーヘッドの縮小、内部回路への悪影響の防止、及び、製造コストの低下を実現する技術について説明する。
(1) 第一変形例
図２５は、第一変形例の構成を示している。
第一変形例は、積み重ねられた二つのチップＣＰ１，ＣＰ２のうち、下側のチップＣＰ１から上側のチップＣＰ２にデータを転送する例である。
チップＣＰ１，ＣＰ２は、同じ向きで積み重ねられる。
チップＣＰ１は、半導体基板５２と、半導体基板５２上に形成される送信回路７１，７２と、送信回路７１，７２を覆う半導体基板５２上の絶縁層５３，５４と、絶縁層５４上の電極Ｅ１，Ｅ２とから構成される。
チップＣＰ２は、半導体基板５２と、半導体基板５２上に形成される受信回路７３と、受信回路７３を覆う半導体基板５２上の絶縁層５３，５４と、半導体基板５２を貫通するスルーシリコンビア１４とから構成される。
チップＣＰ１，ＣＰ２間には、絶縁層（酸化シリコン、窒化シリコンなどの絶縁体）５５が満たされる。
絶縁層５５は、高誘電率を有する材料、いわゆるHigh-k材料から構成されるのが好ましい。また、絶縁層５５は、チップＣＰ１，ＣＰ２を接着する接着剤としての機能を有しているのが好ましい。
また、図２６に示すように、電極間誘電体としての絶縁層５５と、接着剤５６とを、それぞれ別個に設けてもよい。電極間誘電体は、絶縁層５３，５４の誘電率よりも高い誘電率を有している。接着剤は、例えば、有機材料から構成される。
さらに、絶縁層５５に代えて空気層をチップＣＰ１，ＣＰ２間に配置してもよい。
チップＣＰ２のスルーシリコンビア１４は、チップＣＰ１の電極Ｅ１，Ｅ２の直上に配置される。また、チップＣＰ１の電極Ｅ１，Ｅ２とチップＣＰ２のスルーシリコンビアとの間には、絶縁層５５が配置される。即ち、二つのチップＣＰ１，ＣＰ２は、キャパシタＣ１，Ｃ２により電気的に接続される。
キャパシタＣ１，Ｃ２の静電容量の値は、互いに異なる。
また、スルーシリコンビア１４のサイズ（チップＣ１，Ｃ２の積み重ね方向に垂直な方向のサイズ）は、キャパシタＣ１，Ｃ２を形成するのに十分な大きさを有するため、キャパシタＣ１，Ｃ２を必須要件としても面積のオーバーヘッドが生じることはない。
図２７は、信号転送の原理を示す図である。
データＡは、図２５又は図２６の送信回路７１から送信される二値データであり、データＢは、図２５又は図２６の送信回路７２から送信される二値データである。
ＴＳＶ（１４）は、図２５又は図２６のスルーシリコンビア１４である。キャパシタＣ１の容量は、Ｃとし、キャパシタＣ２の容量は、２Ｃとする。
この時、スルーシリコンビアＴＳＶ（１４）には、四つの電位レベルで表される多値データ（四値データ）Ｘが作り出される。
具体的には、表２に示すようになる。
Figure 0005641701
まず、スルーシリコンビアＴＳＶ（１４）を０Ｖに初期設定する。
ここで、二値データＡ，Ｂが共に“０”であるときは、スルーシリコンビアＴＳＶ（１４）の電位Ｘは、０Ｖのままである。
二値データＡが“１”、二値データＢが“０”であるときは、スルーシリコンビアＴＳＶ（１４）の電位Ｘは、ＣＶになる。
二値データＡが“０”、二値データＢが“１”であるときは、スルーシリコンビアＴＳＶ（１４）の電位Ｘは、２ＣＶになる。
また、二値データＡ，Ｂが共に“１”であるときは、スルーシリコンビアＴＳＶ（１４）の電位Ｘは、３ＣＶになる。
このように、二値データＡ，Ｂの値に依存して、スルーシリコンビアＴＳＶ（１４）には、それぞれ異なる電位（多値データＸ）が現れる。また、図２５又は図２６のチップＣ２の受信回路７３は、多値データＸを二値データＡ，Ｂに戻す機能を有する。
従って、第一変形例では、スルーシリコンビアを用いた多値伝送において、面積のオーバーヘッドの縮小、内部回路への悪影響の防止、及び、製造コストの低下を実現できる。
ところで、上述の第一変形例では、二つの二値データＡ，Ｂを四値データＸにする例であるが、同様の原理により、Ｎ（Ｎは二以上の自然数）個の二値データを、スルーシリコンビアに２Ｎ値データとして発生させることができる。
この時、Ｎ個の二値データは、それぞれ、異なるＮ個のキャパシタを介してスルーシリコンビアに接続される。Ｎ個のキャパシタの静電容量は、例えば、Ｃ、２Ｃ、４Ｃ、８Ｃ、…とするのが好ましい。
(2) 第二変形例
図２８は、第二変形例の構成を示している。
第二変形例は、積み重ねられた二つのチップＣＰ１，ＣＰ２のうち、上側のチップＣＰ２から下側のチップＣＰ１にデータを転送する例である。
チップＣＰ１，ＣＰ２は、同じ向きで積み重ねられる。
チップＣＰ１は、半導体基板５２と、半導体基板５２上に形成される受信回路７３と、受信回路７３を覆う半導体基板５２上の絶縁層５３，５４と、受信回路７３に接続される絶縁層５４上の電極（端子）５７とから構成される。
チップＣＰ２は、半導体基板５２と、半導体基板５２上に形成される送信回路７１，７２と、送信回路７１，７２を覆う半導体基板５２上の絶縁層５３，５４と、絶縁層５４上の電極Ｅ１，Ｅ２と、半導体基板５２を貫通するスルーシリコンビア１４とから構成される。
チップＣＰ１の電極（端子）５７とチップＣＰ２のスルーシリコンビア１４とは、マイクロバンプ５８により電気的に接続される。また、チップＣＰ１，ＣＰ２間には、接着剤（例えば、有機材料）５６が満たされる。
チップＣＰ２において、スルーシリコンビア１４上には、絶縁層（例えば、High-k材料、酸化シリコン、窒化シリコンなどの絶縁体）５５を介して、電極Ｅ１，Ｅ２が配置される。絶縁層５５は、絶縁層５３，５４の誘電率よりも高い誘電率を有しているのが好ましい。
そして、二つのチップＣＰ１，ＣＰ２は、静電容量が異なるキャパシタＣ１，Ｃ２により電気的に接続される。
ここで、チップＣＰ２の電極Ｅ１，Ｅ２は、スルーシリコンビア１４の直上に配置される。また、スルーシリコンビア１４のサイズ（チップＣＰ１，ＣＰ２の積み重ね方向に垂直な方向のサイズ）は、キャパシタＣ１，Ｃ２を形成するのに十分な大きさを有する。
このため、キャパシタＣ１，Ｃ２を必須要件としても面積のオーバーヘッドが生じることはない。
尚、信号転送の原理は、第一変形例と同じであるため、ここでは、その説明については省略する。
第二変形例においても、スルーシリコンビアを用いた多値伝送において、面積のオーバーヘッドの縮小、内部回路への悪影響の防止、及び、製造コストの低下を実現できる。
ところで、上述の第二変形例では、二つの二値データＡ，Ｂを四値データＸにする例であるが、同様の原理により、Ｎ（Ｎは二以上の自然数）個の二値データを、スルーシリコンビアに２Ｎ値データとして発生させることができる。
この時、Ｎ個の二値データは、それぞれ、異なるＮ個のキャパシタを介してスルーシリコンビアに接続される。Ｎ個のキャパシタの静電容量は、例えば、Ｃ、２Ｃ、４Ｃ、８Ｃ、…とするのが好ましい。
以上、第一及び第二変形例について説明したが、両者を組み合わせることで、二つのチップＣＰ１，ＣＰ２間での双方向多値伝送が可能となる。
(3) ＴＳＶサイズと電極間絶縁層の誘電率との関係について
図２９は、ＴＳＶサイズと電極間絶縁層の誘電率との関係を示している。
同図は、図２５、図２６及び図２８のキャパシタＣ１，Ｃ２を形成するために必要なスルーシリコンビア１４のサイズ（チップの積み重ね方向に垂直な方向のサイズ）と電極間絶縁層の誘電率との関係を調べた結果である。
横軸は、電極間絶縁層の誘電率を表し、縦軸は、スルーシリコンビアのサイズを表している。
但し、スルーシリコンビア１４の形状は、円柱形とし、電極Ｅ１，Ｅ２は、スルーシリコンビア１４の下面（上面）内に敷き詰めるものとする。また、電極Ｅ１と電極Ｅ２との面積比を１：２とする。スルーシリコンビア１４と電極Ｅ１，Ｅ２との距離は、共に０．５ミクロンとする。
このような条件の下で、スルーシリコンビア１４の取り得る最小の直径と電極間絶縁層の誘電率との関係を示したのが図２９である。
実際には、スルーシリコンビア１４と電極Ｅ１，Ｅ２とのアライメント精度に基づくマージンを考慮しなければならないため、例えば、スルーシリコンビア１４のサイズは、この結果よりも多少大きくする必要がある。
まず、電極Ｅ１の静電容量と電極Ｅ２の静電容量との比は、それらの面積比に等しくなるため、Ｃ：２Ｃとなる。この時、Ｃ＝１ｆＦ及びＣ＝２ｆＦをそれぞれ実現するために必要なスルーシリコンビア１４のサイズと電極間絶縁層の誘電率との関係は、以下のようになる。
即ち、Ｃ＝１ｆＦを実現する場合、電極間絶縁層の誘電率が１０程度であると、スルーシリコンビア１４の取り得る最小の直径は、５ミクロン程度となる。
また、Ｃ＝２ｆＦを実現する場合、電極間絶縁層の誘電率が１０程度であると、スルーシリコンビア１４の取り得る最小の直径は、７ミクロン程度となる。
この結果から、スルーシリコンビア１４を実現可能にするには、電極間絶縁層を誘電率が１０以上の材料から構成するのが好ましいことが分かる。
(4) 面積オーバーヘッドについて
本発明によれば、二値データを多値データに変換する機能を、面積オーバーヘッド無しで実現することができる。しかし、多値データを二値データに戻す受信回路が必要になるため、それによる面積オーバーヘッドが発生する。
図３０は、面積オーバーヘッドについての検討結果を示している。
ＴＳＶ１本（４値）は、四値データを二値データに戻す受信回路を65nmプロセスにて実現する場合に、スルーシリコンビア１本と受信回路とをチップ上に形成するために必要な占有面積を表している。
また、ＴＳＶ２本（２値）は、二値データのままでデータ転送を行う場合に、スルーシリコンビア２本をチップ上に形成するために必要な占有面積を表している。
ここで、スルーシリコンビアは、その直径と同程度のマージンが必要であると仮定して占有面積を決定するものとする。少なくとも、スルーシリコンビアの最小加工寸法に比例してマージンは決定されるため、曲線の傾向は大きく変わらない。
この結果から分かることは、スルーシリコンビアの直径が２．３ミクロン以上になると、本発明を用いてデータを多値化してデータ転送を行うほうが、二値データのままでデータ転送を行うよりも面積的に有利になるということである。
また、本発明で使用する受信回路は、プロセス技術（最小加工寸法）の進展によりその占有面積を小さくできる反面、スルーシリコンビアについては、プロセス技術（最小加工寸法）により小さくすることができないことがあるため、その点を考慮すれば、本発明は、さらに有効と考えられる。
例えば、図２９の例において、Ｃ＝１ｆＦを実現するために、電極間絶縁層の誘電率を１０とし、スルーシリコンビアの直径を５ミクロンとした場合においては、本発明の効果を得ることが可能である。
一般的には、製造コストを考えると、スルーシリコンビアについては、サイズの縮小を図るよりも、本発明の多値化を採用したほうが好ましい。
また、全てのスルーシリコンビアを多値化せず、多値データ転送のためのスルーシリコンビアと二値データ転送のためのスルーシリコンビアとを混在させてもよい。
図３１は、四値データ転送のためのスルーシリコンビアと二値データ転送のためのスルーシリコンビアとを混在させたときの例である。
同図は、二つのチップ間で２５６ビットデータの全てを二値データのままで転送するときのスルーシリコンビア（２５６本）の面積を１として、四値データ転送のためのスルーシリコンビア数の増加による面積縮小の割合を示している。
但し、スルーシリコンビアの直径は、５ミクロンとする。
当然のことながら、四値データ転送のためのスルーシリコンビア数が増加するに従い、面積縮小の効果は顕著になる。さらに、１本のスルーシリコンビアが転送するデータ値を八値、十六値と増やしていけば、面積縮小の効果はより増大する。
尚、スルーシリコンビアにより転送するデータ値をいくつにするかは、多値データを二値データに変換する受信回路の消費電力の増加などを考慮して決定する。
６． 適用例
本発明の適用例について、スルーシリコンビアを例にとって説明する。
図３２は、三次元半導体集積回路の第一例を示している。
パッケージ基板６０上には、異なる機能を有する複数のチップＬ１，Ｍ１，Ｍ２，６２が搭載される。パッケージ基板６０の下面には、例えば、ＢＧＡ端子６１が配置される。
チップＬ１は、ロジックチップ（例えば、ＣＰＵ）である。ロジックチップＬ１は、受信回路１７を有する。また、ロジックチップＬ１は、ボンディングワイヤ６５によりパッケージ基板６０上の導電線ＣＬに接続される。
チップＭ１，Ｍ２は、メモリチップである。メモリチップＭ１は、ロジックチップＬ１上に積み重ねられ、メモリチップＭ２は、メモリチップＭ１上に積み重ねられる。
チップ６２は、ＶＲＭチップである。ＶＲＭチップ６２は、メモリチップＭ２上に積み重ねられる。
また、ロジックチップＬ１とメモリチップＭ１との間、メモリチップＭ１とメモリチップＭ２との間、及び、メモリチップＭ２とＶＲＭチップ６２との間には、それぞれ、バンプ６３が配置される。
メモリチップＭ１は、送信回路１５とスルーシリコンビア１４とを有する。メモリチップＭ２は、送信回路１６とスルーシリコンビア１４とを有する。
尚、ＶＲＭチップ６２は、半導体集積回路ＥＬが形成される一面側を下にして、メモリチップＭ２に対してフリップチップボンディングされる（フリップチップ構造）。
これに対し、メモリチップＭ１，Ｍ２については、送信回路１５，１６を有する一面側が上（ＶＲＭチップ６２側）を向いているが、これに代えて、その一面側が下（ロジックチップＬ１側）を向くようにしてもよい。
図３３は、三次元半導体集積回路の第二例を示している。
パッケージ基板６０上には、異なる機能を有する複数のチップＬ１，Ｍ１，Ｍ２，６２が搭載される。パッケージ基板６０の下面には、例えば、ＢＧＡ端子６１が配置される。
チップＬ１は、ロジックチップ（例えば、ＣＰＵ）である。ロジックチップＬ１は、受信回路１７を有する。また、ロジックチップＬ１は、スルーシリコンビア１４を有し、このスルーシリコンビア１４を介して、パッケージ基板６０上の導電線ＣＬに接続される。
チップＭ１，Ｍ２は、メモリチップである。メモリチップＭ１は、ロジックチップＬ１上に積み重ねられ、メモリチップＭ２は、メモリチップＭ１上に積み重ねられる。
チップ６２は、ＶＲＭチップである。ＶＲＭチップ６２は、メモリチップＭ２上に積み重ねられる。
また、ロジックチップＬ１とメモリチップＭ１との間、メモリチップＭ１とメモリチップＭ２との間、及び、メモリチップＭ２とＶＲＭチップ６２との間には、それぞれ、バンプ６３が配置される。
メモリチップＭ１は、送信回路１５とスルーシリコンビア１４とを有する。メモリチップＭ２は、送信回路１６とスルーシリコンビア１４とを有する。
尚、ＶＲＭチップ６２は、半導体集積回路ＥＬが形成される一面側を下にして、メモリチップＭ２に対してフリップチップボンディングされる（フリップチップ構造）。
これに対し、メモリチップＭ１，Ｍ２については、送信回路１５，１６を有する一面側が上（ＶＲＭチップ６２側）を向いているが、これに代えて、その一面側が下（ロジックチップＬ１側）を向くようにしてもよい。
７． むすび
複数のチップ内の半導体集積回路からの複数の二値データを一箇所に集めることなく多値データとすることができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明は、スルーシリコンビアを有する三次元半導体集積回路に適用可能であり、産業上のメリットは多大である。
１１，１２，１３： チップ、 １４： スルーシリコンビア、 １５，１６： 送信回路、 １７： 受信回路、 １８，１９，２０： ボンディングワイヤ、 ２１： パッド。

Claims (10)

  1. 積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを具備し、
    前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップであり、
    前記第一多値化回路は、二値の第一データが入力され、第一及び第二電位のうちの一つを出力する第一インバータと、前記第一インバータの出力端と前記共通導電体との間に接続される第一キャパシタとを備え、
    前記第二多値化回路は、二値の第二データが入力され、第三及び第四電位のうちの一つを出力する第二インバータと、前記第二インバータの出力端と前記共通導電体との間に接続される第二キャパシタとを備え、
    前記第一電位と前記第一キャパシタの容量との積及び前記第二電位と前記第一キャパシタの容量との積は、互いに異なり、
    前記第三電位と前記第二キャパシタの容量との積及び前記第四電位と前記第二キャパシタの容量との積は、互いに異なり、
    以下の二つのうちの少なくとも一つが互いに異なり、
    ・ 前記第一電位と前記第一キャパシタの容量との積及び前記第三電位と前記第二キャパシタの容量との積、
    ・ 前記第二電位と前記第一キャパシタの容量との積及び前記第四電位と前記第二キャパシタの容量との積、
    前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電位レベルからなる多値の第三データを発生させ、前記復号化回路は、前記第三データを二値の前記第一及び第二データに戻す
    ことを特徴とする三次元半導体集積回路。
  2. 積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを具備し、
    前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップであり、
    前記第一多値化回路は、二値の第一データが入力され、二値データとして第一及び第二電流のうちの一つを前記共通導電体に出力する第一インバータを備え、
    前記第二多値化回路は、二値の第二データが入力され、二値データとして第三及び第四電流のうちの一つを前記共通導電体に出力する第二インバータを備え、
    前記第一電流の大きさ及び前記第四電流の大きさは、互いに異なり、
    前記第二電流の大きさ及び前記第三電流の大きさは、互いに異なり、
    以下の二つの電流の大きさの関係は互いに同方向であり、
    ・ 前記第一電流の大きさに対する前記第四電流の大きさ、
    ・ 前記第二電流の大きさに対する前記第三電流の大きさ、
    前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電位レベルからなる多値の第三データを発生させ、前記復号化回路は、前記第三データを二値の前記第一及び第二データに戻す
    ことを特徴とする三次元半導体集積回路。
  3. 積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを具備し、
    前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップであり、
    前記第一多値化回路は、二値の第一データが入力され、二値データとして第一電流を流す及び流さないのうちの一つを前記共通導電体に出力する第一トランジスタを備え、
    前記第二多値化回路は、二値の第二データが入力され、二値データとして第二電流を流す及び流さないのうちの一つを前記共通導電体に出力する第二トランジスタを備え、
    前記第一電流の値及び前記第二電流の値は、互いに異なり、
    前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電流レベルからなる多値の第三データを発生させ、前記復号化回路は、前記四つ以上の電流レベルに対応する四つ以上の電位レベルを二値の前記第一及び第二データに戻す
    ことを特徴とする三次元半導体集積回路。
  4. 前記共通導電体は、スルーシリコンビアであることを特徴とする請求項１乃至３に記載の三次元半導体集積回路。
  5. 前記共通導電体に接続され、前記第三データを増幅するバッファをさらに具備することを特徴とする請求項１乃至４のいずれか１項に記載の三次元半導体集積回路。
  6. 前記第一及び第二送信側チップは、メモリチップであり、前記受信側チップは、前記メモリチップを制御する制御回路を有するロジックチップであることを特徴とする請求項１乃至５のいずれか１項に記載の三次元半導体集積回路。
  7. 第一半導体基板と、前記第一半導体基板内に形成される第一及び第二送信回路と、前記第一半導体基板上に形成される第一絶縁層と、前記第一絶縁層上に形成され、前記第一送信回路に接続される第一電極と、前記第一絶縁層上に形成され、前記第二送信回路に接続される第二電極とを備える第一チップと、
    第二半導体基板と、前記第二半導体基板内に形成される受信回路と、前記第二半導体基板上に形成される第二絶縁層と、前記第二半導体基板を貫通し、前記受信回路に接続されるビアとを備える第二チップとを具備し、
    前記第一及び第二チップは、同じ向きで積み重ねられ、前記ビアの直下に前記第一及び第二電極が配置され、前記ビアと前記第一電極との間に第一静電容量が形成され、前記ビアと前記第二電極との間に第二静電容量が形成され、前記第一及び第二静電容量の値は、互いに異なる
    ことを特徴とする三次元半導体集積回路。
  8. 第一半導体基板と、前記第一半導体基板内に形成される受信回路と、前記第一半導体基板上に形成される第一絶縁層と、前記第一絶縁層上に形成され、前記受信回路に接続される端子とを備える第一チップと、
    第二半導体基板と、前記第二半導体基板内に形成される第一及び第二送信回路と、前記第二半導体基板上に形成される第二絶縁層と、前記第二半導体基板を貫通するビアと、前記ビアの直上に配置され、前記第一送信回路に接続される第一電極と、前記ビアの直上に配置され、前記第二送信回路に接続される第二電極とを備える第二チップとを具備し、
    前記第一及び第二チップは、同じ向きで積み重ねられ、前記端子と前記ビアは、互いに接続され、前記ビアと前記第一電極との間に第一静電容量が形成され、前記ビアと前記第二電極との間に第二静電容量が形成され、前記第一及び第二静電容量の値は、互いに異なる
    ことを特徴とする三次元半導体集積回路。
  9. 前記ビアと前記第一電極との間及び前記ビアと前記第二電極との間に、それぞれ前記第一及び第二絶縁層の誘電率よりも高い誘電率を持つ電極間絶縁層が配置されることを特徴とする請求項７又は８に記載の三次元半導体集積回路。
  10. 前記送信回路は、二値データを出力し、前記受信回路は、多値データを二値データに戻す機能を有することを特徴とする請求項７又は８に記載の三次元半導体集積回路。
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