JP2002543621A - 多次元に積層されたチップステープルを保安するための方法および装置 - Google Patents
多次元に積層されたチップステープルを保安するための方法および装置Info
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Abstract
(57)【要約】
多次元に積層されたチップステープルを保安するための方法および装置である。本発明によって多次元に積層されたチップステープルを保安するための方法を得ることができ、該チップステープルは、それぞれの接触面（Ｋ１２，Ｋ２３）で相互に接続されている複数の部分チップ（ＴＣ１，ＴＣ２，ＴＣ３）を有し、該部分チップの少なくとも１つは相応の機能素子を含んでいる形式の方法において、それぞれの導体路（ＬＢ１，ＬＢ２，ＬＢ３）を部分チップ（ＴＣ１，ＴＣ２，ＴＣ３）に設け、異なる部分チップ（ＴＣ１，ＴＣ２，ＴＣ３）の導体路を相互に接続する貫通接続部（Ｖ）をそれぞれの接触面（Ｋ１２，Ｋ２３）に設け、それによって部分チップ（ＴＣ１，ＴＣ２，ＴＣ３）内を通って延在する電気信号経路を形成し、電気信号（ＳＩ；ＳＩ１，ＳＩ２）を前記信号経路の第１の終端点に設けられている送信装置（Ｓ；Ｓ１，Ｓ２）から前記信号経路の第２の終端点に設けられている受信装置（Ｅ；Ｅ１，Ｅ２）へと送信し、前記電気信号（ＳＩ；ＳＩ１，ＳＩ２）が受信されない場合、前記チップステープルの損傷を検出する、多次元に積層されたチップステープルを保安するための方法。
Description
【０００１】 本発明は、多次元に積層されたチップステープルを保安するための方法および
装置に関する。このチップステープルは、それぞれの接触面で相互に接続されて
いる複数の部分チップを有しており、この部分チップの少なくとも１つは相応の
機能素子を含む。
装置に関する。このチップステープルは、それぞれの接触面で相互に接続されて
いる複数の部分チップを有しており、この部分チップの少なくとも１つは相応の
機能素子を含む。
【０００２】 機能素子とはここでは、部分チップ内に集積された様々な種類のマイクロ電子
回路またはマイクロメカニカル素子であると理解されたい。チップとしては、例
えば半導体材料またはその他の適切な材料からなるウェハまたは部分ウェハがあ
る。
回路またはマイクロメカニカル素子であると理解されたい。チップとしては、例
えば半導体材料またはその他の適切な材料からなるウェハまたは部分ウェハがあ
る。
【０００３】 本発明の基礎となる問題は一般的に、このようなチップステープルで次のこと
を保証することである。すなわち個々の部分チップ間の接続が、相応する機能素
子の損傷が検出されることなしにそれぞれの接触面で解除されないことを保証す
ることである。このような損傷は検出され、相応の対策措置が取られるべきであ
る。この対策措置は、例えば１つまたは複数の機能素子のさらなる駆動を阻止す
ることである。
を保証することである。すなわち個々の部分チップ間の接続が、相応する機能素
子の損傷が検出されることなしにそれぞれの接触面で解除されないことを保証す
ることである。このような損傷は検出され、相応の対策措置が取られるべきであ
る。この対策措置は、例えば１つまたは複数の機能素子のさらなる駆動を阻止す
ることである。
【０００４】 これまでこの点において、多次元に積層されたチップステープルを保安するた
めの考慮はほとんどされてこなかった。なぜなら３次元のチップ接続は、まだ特
記すべきほど普及していないからである。
めの考慮はほとんどされてこなかった。なぜなら３次元のチップ接続は、まだ特
記すべきほど普及していないからである。
【０００５】 それゆえ本発明の課題は、冒頭で説明した形式の多次元に積層されたチップス
テープルを保安するための方法および装置を提示することである。本発明の多次
元に積層されたチップステープルを保安するための方法および装置は、保安上重
要なチップ、例えばチップカードないしコードカードへの物理的な侵襲を識別で
きるようにする。とりわけ、チップの１部分にアクセスするためのチップステー
プルの分解は検出可能でなければならない。
テープルを保安するための方法および装置を提示することである。本発明の多次
元に積層されたチップステープルを保安するための方法および装置は、保安上重
要なチップ、例えばチップカードないしコードカードへの物理的な侵襲を識別で
きるようにする。とりわけ、チップの１部分にアクセスするためのチップステー
プルの分解は検出可能でなければならない。
【０００６】 本発明でこれらの課題は、請求項１記載の方法ないし請求項６記載の装置によ
って解決される。
って解決される。
【０００７】 本発明の根拠をなしているのは次の様な着想である。すなわちチップ接続部に
集積された多次元のメアンダ状導体路によって、常にまたは所定の時間間隔で電
気信号を第１の点から第２の点へと送信するという着想である。最も簡易な場合
、信号が第２の点に到着した場合ないし変化なく到着した場合、その間に存在す
る信号経路に損傷がないことがそこから推測される。それぞれの部分チップを基
準にして垂直方向の貫通接続は、異なる部分チップのプレーナ導体路パターンを
接続し、重なり合って取り付けられた全ての部分チップを通る信号経路を設ける
ために使用される。
集積された多次元のメアンダ状導体路によって、常にまたは所定の時間間隔で電
気信号を第１の点から第２の点へと送信するという着想である。最も簡易な場合
、信号が第２の点に到着した場合ないし変化なく到着した場合、その間に存在す
る信号経路に損傷がないことがそこから推測される。それぞれの部分チップを基
準にして垂直方向の貫通接続は、異なる部分チップのプレーナ導体路パターンを
接続し、重なり合って取り付けられた全ての部分チップを通る信号経路を設ける
ために使用される。
【０００８】 これは、本発明による保安装置の集積が通常のプロセスステップ、とりわけメ
タライズおよび貫通接続の範囲内で行われ得るという利点を有している。
タライズおよび貫通接続の範囲内で行われ得るという利点を有している。
【０００９】 従属請求項には、請求項１に記載された方法ないし請求項６に記載された装置
の有利な発展形態および改善が示される。
の有利な発展形態および改善が示される。
【００１０】 有利な発展形態によると、１つまたは複数の機能素子はチップステープルの損
傷が検出された場合にデアクティベートされる。これにより、秘密を含む情報が
関係者以外の者によって観察されることが阻止される。
傷が検出された場合にデアクティベートされる。これにより、秘密を含む情報が
関係者以外の者によって観察されることが阻止される。
【００１１】 別の有利な発展形態によると、送信装置から受信装置へと延在して通じる電気
基準信号経路が形成され、この電気基準信号経路を介して電気信号の送信と同時
に基準信号が送信される。これによって偽の送信器が真の送信器に代わって受信
器を欺けないことが保証される。
基準信号経路が形成され、この電気基準信号経路を介して電気信号の送信と同時
に基準信号が送信される。これによって偽の送信器が真の送信器に代わって受信
器を欺けないことが保証される。
【００１２】 別の有利な発展形態によると、送信装置と受信装置とは異なる部分チップに設
けられる。これによって送信器と受信器がブリッジを介して同じ部分チップで短
絡されない。
けられる。これによって送信器と受信器がブリッジを介して同じ部分チップで短
絡されない。
【００１３】 別の有利な発展形態によると、送信装置と受信装置との複数のペアが異なる部
分チップに設けられる。これにより、部分チップは交互に検査し合うことができ
る。
分チップに設けられる。これにより、部分チップは交互に検査し合うことができ
る。
【００１４】 別の有利な発展形態によるとそれぞれの導体路は、部分チップ内でプレーナ状
に構成される。従って、いずれにしろ存在するメタライゼーション層が保安装置
に対して使用される。
に構成される。従って、いずれにしろ存在するメタライゼーション層が保安装置
に対して使用される。
【００１５】 別の有利な発展形態によると部分チップ間の導体路は、メタライゼーション層
で２つの部分チップをそれぞれ接続するために設けられる。これによって金属層
は垂直接続、例えばはんだ接続のために２重の機能を果たす。
で２つの部分チップをそれぞれ接続するために設けられる。これによって金属層
は垂直接続、例えばはんだ接続のために２重の機能を果たす。
【００１６】 別の有利な発展形態によると構造化されたはんだ合金を介して接続される場合
、接続機能を持たないメタライゼーション層がシールドとして外部に存在する部
分チップに設けられる。
、接続機能を持たないメタライゼーション層がシールドとして外部に存在する部
分チップに設けられる。
【００１７】 別の有利な発展形態によると信号経路は、部分チップを垂直に通るメアンダ状
に構成されている。最も簡易な場合、メアンダ形状は１つの垂直面に構成されて
いる。しかし、それぞれのチップ分割に相応する複雑な空間形状も考えられ得る
。
に構成されている。最も簡易な場合、メアンダ形状は１つの垂直面に構成されて
いる。しかし、それぞれのチップ分割に相応する複雑な空間形状も考えられ得る
。
【００１８】 別の有利な発展形態によると導体路は１つまたは複数の部分チップにおいて、
とりわけチップステープルの端面で平坦なメアンダ状に構成される。これによっ
て目が細かいシールドを広い空き面領域に設けることができる。
とりわけチップステープルの端面で平坦なメアンダ状に構成される。これによっ
て目が細かいシールドを広い空き面領域に設けることができる。
【００１９】 本発明の実施例を図面に示し、以下でより詳しく説明する。
【００２０】 図１は、本発明の第１の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【００２１】 図２は、本発明の第２の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【００２２】 図３は、本発明の第３の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【００２３】 図４は、本発明の第４の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【００２４】 図５は、本発明の第５の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【００２５】 図６は、本発明の第６の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【００２６】 図面で同一の参照符号は、同一素子または同一な機能を有する素子を示す。
【００２７】 図１は、本発明の第１の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【００２８】 図１でＴＣ１，ＴＣ２，ＴＣ３は、第１の部分チップ、第２の部分チップ、な
いし第３の部分チップを示す。これらの部分チップは、ステープル状にそれぞれ
の接触面Ｋ１２，Ｋ２３で相互に接続、例えばはんだ接続されている。それぞれ
の部分チップは保安上重要な機能素子を含んでおり、これらの機能素子は簡易化
のために図示しない。
いし第３の部分チップを示す。これらの部分チップは、ステープル状にそれぞれ
の接触面Ｋ１２，Ｋ２３で相互に接続、例えばはんだ接続されている。それぞれ
の部分チップは保安上重要な機能素子を含んでおり、これらの機能素子は簡易化
のために図示しない。
【００２９】 ＬＢ１，ＬＢ２，およびＬＢ３は、相応の部分チップＴＣ１，ＴＣ２，ＴＣ３
に設けられた導体路を示している。この導体路は公知のプレーナ技術で形成され
、図示された実施例では該当する部分チップにおけるそれぞれの表面の下方（例
えば絶縁層の下方）に埋められている。
に設けられた導体路を示している。この導体路は公知のプレーナ技術で形成され
、図示された実施例では該当する部分チップにおけるそれぞれの表面の下方（例
えば絶縁層の下方）に埋められている。
【００３０】 導体路を接続するために貫通接続部Ｖ（導電性の充填物を有するビアホール）
が部分チップＴＣ１，ＴＣ２，ＴＣ３を通って設けられる。この貫通接続部Ｖに
よって、全ての部分チップ内を通って延在する電気信号経路が形成される。電気
信号経路の第１の終端点には送信装置Ｓが設けられ、電気信号経路の第２の終端
点には受信装置Ｅが設けられる。
が部分チップＴＣ１，ＴＣ２，ＴＣ３を通って設けられる。この貫通接続部Ｖに
よって、全ての部分チップ内を通って延在する電気信号経路が形成される。電気
信号経路の第１の終端点には送信装置Ｓが設けられ、電気信号経路の第２の終端
点には受信装置Ｅが設けられる。
【００３１】 このような積層された多次元のステープルを保安するために、駆動中に規則正
しい間隔、例えば秒間隔で電気信号が送信装置Ｓから受信装置Ｅへと導かれる。
受信装置は図示されないインテリジェント形回路を含み、このインテリジェント
形回路は、電気信号ＳＩが受信装置Ｅで受信されない場合にチップステープルの
損傷を検出する。さらにこの検出装置は、チップステープルの損傷を検出した時
に部分チップＴＣ１，ＴＣ２，ＴＣ３内の保安に関連する機能素子をデアクティ
ベートする。例えば、この種のデアクティベートとは記憶素子内の記憶内容を消
去することである。
しい間隔、例えば秒間隔で電気信号が送信装置Ｓから受信装置Ｅへと導かれる。
受信装置は図示されないインテリジェント形回路を含み、このインテリジェント
形回路は、電気信号ＳＩが受信装置Ｅで受信されない場合にチップステープルの
損傷を検出する。さらにこの検出装置は、チップステープルの損傷を検出した時
に部分チップＴＣ１，ＴＣ２，ＴＣ３内の保安に関連する機能素子をデアクティ
ベートする。例えば、この種のデアクティベートとは記憶素子内の記憶内容を消
去することである。
【００３２】 電気信号の種類は実質的に任意である。受信器はパターンの構造だけを知れば
よい。
よい。
【００３３】 図１に示された連続する信号経路は、垂直平面に存在するメアンダ形状を有す
る。場合によっては保安部を３次元に拡張するために、複数のこのような保安装
置を並べて使用したり、またはそれぞれの部分チップの導体路を３次元の方向へ
（深さの方向へ）を延在するように構成することもできる。
る。場合によっては保安部を３次元に拡張するために、複数のこのような保安装
置を並べて使用したり、またはそれぞれの部分チップの導体路を３次元の方向へ
（深さの方向へ）を延在するように構成することもできる。
【００３４】 図２は本発明の第２の実施例による保安装置を有する、３つの部分チップから
積層されたチップステープルを図示したものである。
積層されたチップステープルを図示したものである。
【００３５】 図２に示された実施例では、送信装置Ｓから受信装置Ｅへと通じて延在する基
準信号経路が付加的に形成されている。この基準信号経路を介して電気信号ＳＩ
の送信と同時に電気基準信号が送信される。これによってチップステープルが無
傷であることの基準として、受信器で信号ＳＩが受信されるか否かだけでなく、
同時に基準信号Ｒが受信されるか否かも加えられる。これによって、偽の送信器
が真の送信器に代わって受信器を欺けないことが保証される。
準信号経路が付加的に形成されている。この基準信号経路を介して電気信号ＳＩ
の送信と同時に電気基準信号が送信される。これによってチップステープルが無
傷であることの基準として、受信器で信号ＳＩが受信されるか否かだけでなく、
同時に基準信号Ｒが受信されるか否かも加えられる。これによって、偽の送信器
が真の送信器に代わって受信器を欺けないことが保証される。
【００３６】 基準信号経路を、導体路および貫通接続を有する第１の信号経路と同じように
積層することも可能であるが、簡易化のためにここではただの図線として示す。
積層することも可能であるが、簡易化のためにここではただの図線として示す。
【００３７】 図３は、本発明の第３の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【００３８】 図３に示された第３の実施例では、送信装置Ｓと受信装置Ｅとは異なる部分チ
ップＴＣ１ないしＴＣ３に収容される。これによって２つの部分チップがＴＣ１
の貫通接続間のブリッジを介して短絡されることが回避される。
ップＴＣ１ないしＴＣ３に収容される。これによって２つの部分チップがＴＣ１
の貫通接続間のブリッジを介して短絡されることが回避される。
【００３９】 図４は本発明の第４の実施例による保安装置を有する、３つの部分チップから
積層されたチップステープルを図示したものである。
積層されたチップステープルを図示したものである。
【００４０】 図４に示された第４の実施例では、それぞれの送信装置Ｓ１，Ｓ２のうち１つ
とそれぞれの受信装置Ｅ１，Ｅ２のうちの１つとを有する２つの信号経路が設け
られている。ここで、部分チップは、信号ＳＩ，Ｒ１ないしＳＩ２，Ｒ２によっ
て反対方向に相互に検査し合い、保安装置の効果を高める。
とそれぞれの受信装置Ｅ１，Ｅ２のうちの１つとを有する２つの信号経路が設け
られている。ここで、部分チップは、信号ＳＩ，Ｒ１ないしＳＩ２，Ｒ２によっ
て反対方向に相互に検査し合い、保安装置の効果を高める。
【００４１】 図５は本発明の第５の実施例による保安装置を有する、３つの部分チップから
積層されたチップステープルを図示したものである。
積層されたチップステープルを図示したものである。
【００４２】 図５に示された実施例では、送信装置Ｓおよび受信装置Ｅは中間の部分チップ
ＴＣ２に収容されている。既に説明された実施例とは対照的にこの実施例では、
２次元のメアンダ状導体路パターンＭ１，Ｍ２が信号経路に含まれている。この
メアンダ状導体路パターンは、チップステープルの最上端面ないし最下端面に設
けられており、これら２つの大きく露出している端面を保護するために使用され
る。この第５の実施例による保安装置のその他の機能は、既に上述した実施例で
の機能と同じである。
ＴＣ２に収容されている。既に説明された実施例とは対照的にこの実施例では、
２次元のメアンダ状導体路パターンＭ１，Ｍ２が信号経路に含まれている。この
メアンダ状導体路パターンは、チップステープルの最上端面ないし最下端面に設
けられており、これら２つの大きく露出している端面を保護するために使用され
る。この第５の実施例による保安装置のその他の機能は、既に上述した実施例で
の機能と同じである。
【００４３】 図６は本発明の第６の実施例による保安装置を有する、３つの部分チップから
積層されたチップステープルを図示したものである。
積層されたチップステープルを図示したものである。
【００４４】 図６に示された実施例では、３つの部分チップＴＣ１，ＴＣ２，ＴＣ３は、ま
だ相互に接続されていない状態で示されている。ここで後に接触面となるＫ１２
，Ｋ２３は破線と相応の矢印により組み合わせで示されている。
だ相互に接続されていない状態で示されている。ここで後に接触面となるＫ１２
，Ｋ２３は破線と相応の矢印により組み合わせで示されている。
【００４５】 図６に示されたＭ１０は第１の部分チップＴＣ１の上部メタライズ部であり、
Ｍ２Ｕは第２の部分チップＴＣ２の下部メタライズ部であり、Ｍ２０は第２の部
分チップＴＣ２の上部メタライズ部であり、Ｍ３Ｕは第３の部分チップＴＣ３の
下部メタライズ部である。接触面Ｋ１２およびＫ２３で向き合っているメタライ
ズ部は、同じ構造を有しており、ここで中央にそれぞれのメアンダ状構造体ＭＭ
１ないしＭＭ２が設けられている。図６に示される第６の実施例は、垂直にチッ
プ接続する方法で最上の部分チップと最下の部分チップとの間に電導性の層が生
じるという事実を利用している。ただしこれは相応の場所に接続金属、例えばは
んだ合金が残り、これが次に続くエッチング過程による構造化を通じて取り除か
れなかった場合に生じる。
Ｍ２Ｕは第２の部分チップＴＣ２の下部メタライズ部であり、Ｍ２０は第２の部
分チップＴＣ２の上部メタライズ部であり、Ｍ３Ｕは第３の部分チップＴＣ３の
下部メタライズ部である。接触面Ｋ１２およびＫ２３で向き合っているメタライ
ズ部は、同じ構造を有しており、ここで中央にそれぞれのメアンダ状構造体ＭＭ
１ないしＭＭ２が設けられている。図６に示される第６の実施例は、垂直にチッ
プ接続する方法で最上の部分チップと最下の部分チップとの間に電導性の層が生
じるという事実を利用している。ただしこれは相応の場所に接続金属、例えばは
んだ合金が残り、これが次に続くエッチング過程による構造化を通じて取り除か
れなかった場合に生じる。
【００４６】 この実施例では、部分チップ間を接続するために使用される金属層は、それぞ
れのメアンダ状導体路パターンＭＭ１ないしＭＭ２を形成するために使用される
。なぜなら、メアンダ状導体路パターンは部分チップＴＣ１，ＴＣ２，ＴＣ３全
体を貫いて延在する信号経路の一部だからである。これによって垂直方向の接続
に直接に使用されない領域で、構造化されたシールドが部分チップ間に形成され
る。このシールドはその上方のアクティブ層の素子に加えてさらに、その下方に
ある回路部分を保護する。その自由度は、ある程度部分チップの必須なアライメ
ントによって相互に限定される。その代わり垂直方向の貫通接続が極度に密でな
い限り、垂直方向での集積に付加的なコストは生じない。
れのメアンダ状導体路パターンＭＭ１ないしＭＭ２を形成するために使用される
。なぜなら、メアンダ状導体路パターンは部分チップＴＣ１，ＴＣ２，ＴＣ３全
体を貫いて延在する信号経路の一部だからである。これによって垂直方向の接続
に直接に使用されない領域で、構造化されたシールドが部分チップ間に形成され
る。このシールドはその上方のアクティブ層の素子に加えてさらに、その下方に
ある回路部分を保護する。その自由度は、ある程度部分チップの必須なアライメ
ントによって相互に限定される。その代わり垂直方向の貫通接続が極度に密でな
い限り、垂直方向での集積に付加的なコストは生じない。
【００４７】 とりわけはんだ合金を最下チップの下面に被着することができ、回路は全面で
保護される。
保護される。
【００４８】 図示された第６の実施例では、送信装置Ｓおよび受信装置Ｅは中間のチップに
収容されている。信号経路は、送信装置Ｓから上方へメアンダ状の導体路層ＭＭ
２の方向に延在する。ここから貫通接続部Ｖを介してメアンダ状の導体路層ＭＭ
１へと延在し、そこから垂直に上方の受信装置Ｅへと延在している。
収容されている。信号経路は、送信装置Ｓから上方へメアンダ状の導体路層ＭＭ
２の方向に延在する。ここから貫通接続部Ｖを介してメアンダ状の導体路層ＭＭ
１へと延在し、そこから垂直に上方の受信装置Ｅへと延在している。
【００４９】 本発明を上述の有利な実施例に基づいて説明したが、これらの実施例に限られ
たものではなく、種々異なる様式およびやり方で手を加えることもできる。
たものではなく、種々異なる様式およびやり方で手を加えることもできる。
【００５０】 とりわけ本発明は、３つの相互に接続された部分チップに限られるのではなく
、部分チップの任意の組み合わせでも使用され得る。連続する信号経路の面状構
造または空間的構造も個々のチップの幾何学的な関係に相応して任意に分散させ
ることもできる。
、部分チップの任意の組み合わせでも使用され得る。連続する信号経路の面状構
造または空間的構造も個々のチップの幾何学的な関係に相応して任意に分散させ
ることもできる。
【００５１】 送信装置および受信装置は、部分チップの１つ内にも設けられるが、同様にチ
ップの外、例えばチップの縁または引き込み部にも設けることができる。
ップの外、例えばチップの縁または引き込み部にも設けることができる。
【００５２】 技術上の理由からチップに背面シールドがない場合、シールド作用のみを有し
て機能素子を持たないエキストラチップを付け加えることもできる。
て機能素子を持たないエキストラチップを付け加えることもできる。
【図１】 図１は、本発明の第１の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【図２】 図２は、本発明の第２の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【図３】 図３は、本発明の第３の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【図４】 図４は、本発明の第４の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【図５】 図５は、本発明の第５の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【図６】 図６は、本発明の第６の実施例による保安装置を有する、３つの部分チップか
ら積層されたチップステープルを図示したものである。
ら積層されたチップステープルを図示したものである。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年４月２４日（２００１．４．２４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── 【要約の続き】 次元に積層されたチップステープルを保安するための方 法。
Claims (16)
- 【請求項１】 多次元に積層されたチップステープルを保安するための方法
であって、該チップステープルは、それぞれの接触面（Ｋ１２，Ｋ２３）で相互
に接続されている複数の部分チップ（ＴＣ１，ＴＣ２，ＴＣ３）を有し、該 部分チップの少なくとも１つは相応の機能素子を含んでいる形式の方法において
、 それぞれの導体路（ＬＢ１，ＬＢ２，ＬＢ３）を部分チップ（ＴＣ１，ＴＣ２
，ＴＣ３）に設け、 異なる部分チップ（ＴＣ１，ＴＣ２，ＴＣ３）の導体路を相互に接続する貫通
接続部（Ｖ）をそれぞれの接触面（Ｋ１２，Ｋ２３）に設け、それによって部分
チップ（ＴＣ１，ＴＣ２，ＴＣ３）内を通って延在する電気信号経路を形成し、 電気信号（ＳＩ；ＳＩ１，ＳＩ２）を前記信号経路の第１の終端点に設けられ
ている送信装置（Ｓ；Ｓ１，Ｓ２）から前記信号経路の第２の終端点に設けられ
ている受信装置（Ｅ；Ｅ１，Ｅ２）へと送信し、 前記電気信号（ＳＩ；ＳＩ１，ＳＩ２）が受信されない場合、前記チップステ
ープルの損傷を検出する、多次元に積層されたチップステープルを保安するため
の方法。 - 【請求項２】 前記チップステープルの損傷が検出された場合、１つまたは
複数の前記機能素子をデアクティベートする、請求項１記載の方法。 - 【請求項３】 前記送信装置（Ｓ；Ｓ１，Ｓ２）から前記受信装置（Ｅ；Ｅ
１，Ｅ２）へとつながって延在する電気基準信号経路を構成し、該電気基準信号
経路を介して、前記電気信号（ＳＩ；ＳＩ１，ＳＩ２）の送信と同時に電気基準
信号（Ｒ；Ｒ１，Ｒ２）を送信する、請求項１または２記載の方法。 - 【請求項４】 前記送信装置（Ｓ；Ｓ１，Ｓ２）と前記受信装置（Ｅ；Ｅ１
，Ｅ２）とを異なる部分チップに設ける、請求項１から３までのいずれか１項記
載の方法。 - 【請求項５】 前記送信装置（Ｓ；Ｓ１，Ｓ２）と前記受信装置（Ｅ；Ｅ１
，Ｅ２）との複数のペアを異なる部分チップに設ける、請求項３または４記載の
方法。 - 【請求項６】 多次元に積層されたチップステープルを保安するための装置
であって、該チップステープルは、それぞれの接触面（Ｋ１２，Ｋ２３）で相互
に接続されており、相応の機能素子を備える複数の部分チップ（ＴＣ１，ＴＣ２
，ＴＣ３）を有している形式の装置において、 導体路（ＬＢ１，ＬＢ２，ＬＢ３）をそれぞれの部分チップ（ＴＣ１，ＴＣ２
，ＴＣ３）に有しており、 さらにそれぞれの接触面（Ｋ１２，Ｋ２３）に、異なる部分チップ（ＴＣ１，
ＴＣ２，ＴＣ３）の導体路を相互に接続する貫通接続部（Ｖ）を有しており、そ
れによって前記部分チップ（ＴＣ１，ＴＣ２，ＴＣ３）内を通って延在する電気
信号経路が形成されている、多次元に積層されたチップステープルを保安するた
めの装置。 - 【請求項７】 電気信号（ＳＩ；ＳＩ１，ＳＩ２）を検出しない場合、前記
電気信号経路の第１の終端点に設けられた前記送信装置（Ｓ；Ｓ１，Ｓ２）およ
び前記電気信号経路の第２の終端点に設けられた前記受信装置（Ｓ；Ｓ１，Ｓ２
）およびチップステープルの損傷を検出するための検出装置を特徴とする、請求
項６記載の装置。 - 【請求項８】 前記検出装置がチップステープルの損傷を検出した場合に１
つまたは複数の機能素子をデアクティベートするための非活性化装置が設けられ
ている、請求項７記載の装置。 - 【請求項９】 前記送信装置（Ｓ；Ｓ１，Ｓ２）から前記受信装置（Ｅ；Ｅ
１，Ｅ２）へとつながって延在する電気基準信号経路が設けられている、請求項
７または８記載の装置。 - 【請求項１０】 前記送信装置（Ｓ；Ｓ１，Ｓ２）と前記受信装置（Ｅ；Ｅ
１，Ｅ２）とが異なる部分チップに設けられている、請求項７から９までのいず
れか１項記載の装置。 - 【請求項１１】 前記送信装置（Ｓ；Ｓ１，Ｓ２）と前記受信装置（Ｅ；Ｅ
１，Ｅ２）との複数のペアが異なる部分チップに設けられている、請求項９また
は１０記載の装置。 - 【請求項１２】 それぞれの導体路（ＬＢ１，ＬＢ２，ＬＢ３）が前記部分
チップ（ＴＣ１，ＴＣ２，ＴＣ３）でプレーナ状に構成されている、請求項６か
ら１１までのいずれか１項記載の装置。 - 【請求項１３】 部分チップ間の導体路（ＭＭ１，ＭＭ２）は、メタライゼ
ーション層で２つの部分チップをそれぞれ接続するために設けられている、請求
項１２記載の装置。 - 【請求項１４】 接続機能を持たないメタライゼーション層がシールドとし
て、外部に存在する部分チップ上に設けられる、請求項１３記載の装置。 - 【請求項１５】 前記信号経路は前記部分チップを垂直に通るメアンダ状に
構成されている、請求項６から１４までのいずれか１項記載の装置。 - 【請求項１６】 導体路（Ｍ１，Ｍ２；ＭＭ１，ＭＭ２）は、１つまたは複
数の部分チップ内で、とりわけチップスタープルの端面で平坦なメアンダ状に構
成されている、請求項６から１５までのいずれか１項記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99108768.5 | 1999-05-03 | ||
| EP99108768 | 1999-05-03 | ||
| PCT/EP2000/003834 WO2000067319A1 (de) | 1999-05-03 | 2000-04-27 | Verfahren und vorrichtung zur sicherung eines mehrdimensional aufgebauten chipstapels |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002543621A true JP2002543621A (ja) | 2002-12-17 |
| JP2002543621A5 JP2002543621A5 (ja) | 2006-11-30 |
Family
ID=8238103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000616069A Pending JP2002543621A (ja) | 1999-05-03 | 2000-04-27 | 多次元に積層されたチップステープルを保安するための方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6853085B2 (ja) |
| EP (1) | EP1186039B1 (ja) |
| JP (1) | JP2002543621A (ja) |
| CN (1) | CN1188911C (ja) |
| DE (1) | DE50013722D1 (ja) |
| WO (1) | WO2000067319A1 (ja) |
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- 2000-04-27 JP JP2000616069A patent/JP2002543621A/ja active Pending
- 2000-04-27 DE DE50013722T patent/DE50013722D1/de not_active Expired - Lifetime
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| US6853085B2 (en) | 2005-02-08 |
| US20030008432A1 (en) | 2003-01-09 |
| EP1186039A1 (de) | 2002-03-13 |
| DE50013722D1 (de) | 2006-12-21 |
| CN1188911C (zh) | 2005-02-09 |
| WO2000067319A1 (de) | 2000-11-09 |
| EP1186039B1 (de) | 2006-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050318 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060712 |
|
| A524 | Written submission of copy of amendment under section 19 (pct) |
Free format text: JAPANESE INTERMEDIATE CODE: A524 Effective date: 20061006 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070509 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071011 |