JP2007035729A - 半導体集積回路装置 - Google Patents

Abstract

【課題】
機密情報を有するセキュリティ用途のＬＳＩにおいて、チップ裏面からのレーザ顕微鏡観察やＦＩＢによる加工、改ざんに対して、集積回路の保護が不十分であった。
【解決手段】
半導体基板１２と、半導体基板上に集積回路１１が設けられた半導体集積回路装置において、半導体基板１２の裏面に絶縁層１３と導電層１４を設ける。さらに、チップ裏面において、集積回路１１の下方を覆うように裏面シールド配線１７を形成する。裏面シールド配線１７の一端には、パターン発生回路２１より任意のパターン信号が入力され、裏面シールド配線１７の他端から出力されるパターン信号とパターン発生回路２１で発生したパターン信号との一致／不一致をパターン検出回路２４によりチェックする。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関するものであり、特に集積回路に対する外部からの観察、解析、不正読み出しや、加工、データ改ざん等の攻撃に対抗できるシールドを備えた半導体集積回路装置に関する。

スマートカードなどの機密情報を保持するセキュリティ用途のＬＳＩにおいては、攻撃者からの様々な攻撃を防止するための対策、いわゆる耐タンパー（ｔａｍｐｅｒ ｒｅｓｉｓｔａｎｔ；以下、耐タンパと称す）技術が必要である。耐タンパ技術の１つとして、リエンジニアリングやプロービング、レーザカッターやＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ;集束イオンビーム）などの物理的な攻撃に対抗するためのシールド技術が挙げられる。

従来のシールドを備えた半導体集積回路装置は、ＩＣチップの集積回路部分を覆うように集積回路の上方にアルミニウム層を設け、上方からの観察による集積回路内部の解析の防止を行っている。（例えば、特許文献１参照。）。

また、集積回路上の保護膜の下に集積回路表面を覆うように蛇行する金属線を設け、この金属線にパルス信号を流すことにより、保護膜の存在の検出を行っているものもある（例えば、特許文献２参照。）。
特許第３０４８４２９号公報（第５頁、第１図） 特開平９−１３４９６１号公報（第１頁、第１図）

ところが、従来の半導体集積回路装置では、集積回路の下方、すなわちチップ裏面からの攻撃に対しては、対抗が不十分であるという問題があった。

近年、チップ裏面から実施する解析技術が向上している。こうした解析技術の一例として、例えば、赤外線のレーザビームを用いたレーザ顕微鏡がある。この赤外線レーザ顕微鏡を用いることにより、チップ裏面方向から集積回路内部を観察することが可能となる。また、ＦＩＢを用いて、チップ裏面から加工を行い、集積回路内部の配線の切断、配線引き出し、配線間の接続を行うことも可能である。

従って、これらの解析技術を用いることにより、集積回路内部の回路情報、メモリデータ、動作信号などの情報を取得することや、それらの改ざんを行うことが可能となる。

しかしながら、上記従来構成の半導体集積回路装置では、集積回路上方のみにしかシールドが設けられていないため、集積回路下方であるチップ裏面からのレーザ顕微鏡観察やＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路の保護ができないという課題があった。

本発明は、前記課題を解決するために為されたものであり、チップ裏面からのレーザ顕微鏡観察やＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路の保護を行うことのできる半導体集積回路装置を提供することを目的とする。

前記の課題を解決するため、本発明の請求項１に係る半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられた集積回路と、前記集積回路の上方を覆うように前記集積回路表面に形成された１本または複数本から成る表面シールド配線と、前記集積回路の下方を覆うように前記半導体基板の裏面に形成された１本または複数本から成る裏面シールド配線と、前記表面シールド配線、及び前記裏面シールド配線のそれぞれの一端に接続されたパターン発生回路と、前記表面シールド配線、及び前記裏面シールド配線のそれぞれの他端に接続されたパターン検出回路とを備え、前記表面シールド配線、及び前記裏面シールド配線のそれぞれの一端に前記パターン発生回路で発生した信号が入力され、該入力した信号が前記表面シールド配線、及び前記裏面シールド配線のそれぞれの他端から出力され、前記パターン検出回路は、該表面シールド配線、及び該裏面シールド配線のそれぞれの他端から出力される信号と、前記パターン発生回路で発生した信号とのそれぞれの一致／不一致を検出することを特徴とするものである。

また、本発明の請求項２に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記パターン発生回路と接続され、該パターン発生回路で発生した信号を入力する第１のパッドと、前記裏面シールド配線の一端に接続され、前記第１のパッドから出力された信号を第１の接続手段を介して入力する第２のパッドと、前記裏面シールド配線の他端に接続され、該裏面シールド配線の他端から出力された信号を入力する第３のパッドと、前記パターン検出回路と接続され、前記第３のパッドから出力された信号を第２の接続手段を介して入力する第４のパッドとをさらに備えたことを特徴とするものである。

また、本発明の請求項３に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記裏面シールド配線と前記パターン発生回路との間、及び前記裏面シールド配線と前記パターン検出回路との間が、前記半導体基板を貫通する貫通孔を介してそれぞれ接続されていることを特徴とするものである。

本発明の請求項１に係る半導体集積回路装置によれば、半導体基板と、前記半導体基板上に設けられた集積回路と、前記集積回路の上方を覆うように前記集積回路表面に形成された１本または複数本から成る表面シールド配線と、前記集積回路の下方を覆うように前記半導体基板の裏面に形成された１本または複数本から成る裏面シールド配線と、前記表面シールド配線、及び前記裏面シールド配線のそれぞれの一端に接続されたパターン発生回路と、前記表面シールド配線、及び前記裏面シールド配線のそれぞれの他端に接続されたパターン検出回路とを備え、前記表面シールド配線、及び前記裏面シールド配線のそれぞれの一端に前記パターン発生回路で発生した信号が入力され、該入力した信号が前記表面シールド配線、及び前記裏面シールド配線のそれぞれの他端から出力され、前記パターン検出回路は、該表面シールド配線、及び該裏面シールド配線のそれぞれの他端から出力される信号と、前記パターン発生回路で発生した信号とのそれぞれの一致／不一致を検出するので、チップ表面からの顕微鏡観察やＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路の保護を行うとともに、チップ裏面からのレーザ顕微鏡観察やＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路の保護を行うことができる効果がある。

また、本発明の請求項２に係る半導体集積回路装置によれば、請求項１に記載の半導体集積回路装置において、前記パターン発生回路と接続され、該パターン発生回路で発生した信号を入力する第１のパッドと、前記裏面シールド配線の一端に接続され、前記第１のパッドから出力された信号を第１の接続手段を介して入力する第２のパッドと、前記裏面シールド配線の他端に接続され、該裏面シールド配線の他端から出力された信号を入力する第３のパッドと、前記パターン検出回路と接続され、前記第３のパッドから出力された信号を第２の接続手段を介して入力する第４のパッドとをさらに備えたので、裏面シールド配線と集積回路との接続を実現することができる効果がある。

また、本発明の請求項３に係る半導体集積回路装置によれば、請求項１に記載の半導体集積回路装置において、前記裏面シールド配線と前記パターン発生回路との間、及び前記裏面シールド配線と前記パターン検出回路との間が、前記半導体基板を貫通する貫通孔を介してそれぞれ接続されているので、裏面シールド配線と集積回路との接続を実現することができる効果があり、また、集積回路と裏面シールド配線との接続が保護されるため、シールド配線に対する改ざんへの耐性が強くなる効果がある。

以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路装置のチップ構成を示す図である。図１（ａ）において、１１は集積回路、１２は半導体基板、１３は絶縁層、１４は導電層である。集積回路１１は、半導体基板１２上に設けられ、絶縁層１３および導電層１４は、集積回路１１側ではなく、半導体基板１２の裏面に設けられている。すなわち、図１（ａ）ではチップ裏面を上面にした図を示している。

図１（ｂ）はチップの表面を示している。集積回路領域１５上には、表面シールド配線１６が形成されている。この表面シールド配線１６は、集積回路の上方を覆うように集積回路表面に設けられている。

図１（ｃ）はチップの裏面を示しており、１７は裏面シールド配線である。裏面シールド配線１７は、導電層１４から構成される。すなわち裏面シールド配線１７は、集積回路の下方を覆うように半導体基板の裏面に形成されている。なお、図１では、シールド配線１６、１７が集積回路領域１５全面を覆うように形成されているが、集積回路領域１５を部分的に覆うように形成されていてもよい。

図２は本発明の実施の形態１に係る半導体集積回路装置における回路図である。
図２において、パターン発生回路２１は任意のパターン信号を発生しこれを攻撃検出用信号として出力するとともに、攻撃検出用信号と同じパターンの比較基準信号を出力する。各シールド配線１６、１７の各一端である各入力端には、パターン発生回路２１が出力する攻撃検出用信号が入力される。さらに該各シールド配線１６、１７の各他端である各出力端にはパターン検出回路２４が接続される。パターン検出回路２４には、各シールド配線１６、１７から出力された攻撃検出用信号、および比較基準信号線２２、２３を介して攻撃検出用信号と比較するために用いる比較基準信号がパターン発生回路２１からそれぞれ入力される。ＳＥＮはパターン検出回路２４で攻撃検出用信号および比較基準信号の比較を行い、それらの不一致が検出されたときに出力される異常検出信号である。

なお、パターン発生回路２１及びパターン検出回路２４は集積回路１１内に設けられている。

また、本実施の形態１では、シールド配線１６、１７および比較基準信号線２２、２３はそれぞれ１本としたが、これらは複数本でもよい。

以上のように構成された回路において、パターン発生回路２１は、発生したランダムなパターン信号をそれぞれ攻撃検出用信号および比較基準信号としてシールド配線１６、１７および比較基準信号線２２、２３に入力する。即ち、表面シールド配線１６と比較基準信号線２２とには、また裏面シールド配線１７と比較基準信号線２３とには、それぞれ同じパターン信号が入力される。

パターン検出回路２４では、表面シールド配線１６を介したパターン信号と比較基準信号線２２を介したパターン信号とが同一のパターン信号か否か、また、裏面シールド配線１７を介したパターン信号と比較基準信号線２３を介したパターン信号とが同一のパターン信号か否かのチェックを行い、パターン信号の不一致が検出されると、異常検出信号ＳＥＮを発生する。

すなわち、チップ表面またはチップ裏面から解析を行うために、表面シールド配線１６または裏面シールド配線１７が除去もしくは切断されると、パターン検出回路２４でパターン信号の不一致が検出され、異常検出信号ＳＥＮが出力される。また、シールド配線１６、１７を複数本の配線で構成し、隣接配線に異なるパターン信号が流れるように構成すると、シールド配線間のショートも検出可能になる。

なお、異常検出信号ＳＥＮが検出された場合には、例えば、その出力に応じて図示しないＣＰＵを停止させる信号を生成するようにすることにより、集積回路の動作の解析が行われるのを防ぐことができる。

このように構成された回路において、表面シールド配線１６については、集積回路表面に形成されているため、表面シールド配線１６とパターン発生回路２１との接続、及び表面シールド配線１６とパターン検出回路２４との接続は、従来方法におけるシールドと集積回路との接続と同様の方法で行うことで実現できる。また、半導体基板１２の裏面に構成された裏面シールド配線１７と、集積回路内におけるパターン発生回路２１との接続、及び裏面シールド配線１７とパターン検出回路２４との接続を実現するために以下のように行う。

図３は本発明の実施の形態１に係る半導体集積回路装置において、チップ裏面に形成された裏面シールド配線と集積回路との接続の一例を示す図である。

図３（ａ）はチップの表面を示している。チップ表面には集積回路領域１５と、表面シールド配線１６と、複数のパッドとが設けられている。

図３（ｂ）はチップの裏面を示している。チップ裏面には裏面シールド配線１７と複数のパッドとが設けられている。

図３（ｃ）はチップ実装の様態を示したものであり、３５はチップ、３６は支持板、３７、３８は導体パターン、３９、４０はバンプ、４１、４２はワイヤである。

なお、図３では、シールド配線１６、１７が集積回路領域１５全面を覆うように形成されているが、集積回路領域１５を部分的に覆うように形成されていてもよい。

図３（ａ）〜（ｃ）に示されるように、チップ表面のパッド３１（以下、第１のパッドと称す）は、集積回路１５内のパターン発生回路２１に接続されており、チップ表面のパッド３４（以下、第４のパッドと称す）は、集積回路１５内のパターン検出回路２４に接続されている。また、チップ裏面のパッド３２（以下、第２のパッドと称す）は、裏面シールド配線１７の一端である入力端に接続されており、チップ裏面のパッド３３（以下、第３のパッドと称す）は、裏面シールド配線１７の他端である出力端に接続されている。

チップの実装は、次のように行う。支持板３６には、予め所定の導体パターン３７、３８が形成されている。バンプ３９及びバンプ４０は、チップ３５の第２のパッド３２、及びチップ３５の第３のパッド３３にそれぞれ形成し、次に、バンプ３９と導体パターン３７とを、また、バンプ４０と導体パターン３８とを重ね合わせるようにチップ３５を実装する。チップ３５実装後、ワイヤボンディングにより、導体パターン３７と第１のパッド３１とをワイヤ４１に接続するとともに、導体パターン３８と第４のパッド３４とをワイヤ４２により接続する。

このように、集積回路１５とチップ裏面の裏面シールド配線１７との接続は、第１のパッド３１と第２のパッド３２との接続、及び第３のパッド３３と第４のパッド３４との接続を、それぞれ接続手段を介して行うことにより実現される。すなわち、第１のパッド３１と第２のパッド３２との接続は、第１の接続手段としての、ワイヤ４１、導体パターン３７、及びバンプ３９を介して行われ、第３のパッド３３と第４のパッド３４との接続は、第２の接続手段としての、バンプ４０、導体パターン３８、及びワイヤ４２を介して行われる。

次に、本発明の実施の形態１に係る半導体集積回路装置において、集積回路に対する外部からのＦＩＢ等による加工や改ざんの攻撃があったことを検出する動作を説明する。

まず、チップ表面からの集積回路に対するＦＩＢ等による加工や改ざんの攻撃の検出について説明する。

表面シールド配線１６の入力端には、攻撃検出用信号としてパターン信号が入力されており、該入力端に入力されたパターン信号は、表面シールド配線１６の他端から出力され、該表面シールド配線１６の他端から出力されたパターン信号は、パターン検出回路２４に入力される。また、パターン検出回路２４には、比較基準信号線２２を介して比較基準信号が入力される。そして、チップ表面からの集積回路に対するＦＩＢ等による加工や改ざんの攻撃があったとき、表面シールド配線１６の断線やショートが発生するが、パターン検出回路２４では、表面シールド配線１６から入力したパターン信号と比較基準信号との不一致が検出され、異常検出信号ＳＥＮが出力される。このように、チップ表面が表面シールド配線１６によりシールドされていることにより、チップ表面からの顕微鏡観察を防止することができるとともに、表面からの攻撃があった場合にも、異常検出信号ＳＥＮが検出され、この出力に応じてＣＰＵの動作を停止させる信号が発生されてＣＰＵの動作が停止されるよう動作することにより、チップ表面からのＦＩＢ等による加工や改ざんなどの攻撃に対して集積回路の保護を行うことができる。

次に、チップ裏面からの集積回路に対するＦＩＢ等による加工や改ざんの攻撃の検出について説明する。

裏面シールド配線１７の入力端には、前記表面シールド配線１６と同様、攻撃検出用信号としてパターン信号が入力されるが、該パターン信号は、まず、パターン発生回路２１からチップ表面の第１のパッド３１に入力され、第１の接続手段である、ワイヤボンディング４１、導体パターン３７、及びバンプ３９を介して、チップ裏面の第２のパッド３２に入力され、該第２のパッド３２から裏面シールド配線１７の入力端に入力される。裏面シールド配線１７に入力されたパターン信号は、裏面シールド配線１７の他端から出力され、該裏面シールドの他端から出力されたパターン信号は第３のパッドに入力され、第２の接続手段である、バンプ４０、導体パターン３８、及びワイヤボンディング４２を介して、チップ表面の第４のパッド３４に入力され、該第４のパッドから集積回路領域１５に設けられたパターン検出回路２４に入力される。また、パターン検出回路２４には、比較基準信号線２３を介して比較基準信号が入力される。そして、チップ裏面からの集積回路に対するＦＩＢ等による加工や改ざんの攻撃があったとき、裏面シールド配線１７の断線やショートが発生するが、パターン検出回路２４では、裏面シールド配線１７から入力したパターン信号と比較基準信号との不一致が検出され、異常検出信号ＳＥＮが出力される。このように、チップ裏面が裏面シールド配線１７によりシールドされていることにより、チップ裏面からのレーザ顕微鏡観察を防止することができるとともに、裏面からの攻撃があった場合にも、異常検出信号ＳＥＮが検出され、この出力に応じてＣＰＵの動作を停止させる信号が発生されてＣＰＵの動作が停止されるよう動作することにより、チップ裏面からのＦＩＢ等による加工や改ざんなどの攻撃に対して集積回路の保護を行うことができる。

なお、図３において、第１のパッド〜第４のパッドをそれぞれ１個ずつ用いる構成としたが、例えば、シールド配線を複数本の配線で構成する場合等には、第１のパッド〜第４のパッドをそれぞれ複数個用いるような構成にしてもよい。

以上のように、本発明の実施の形態１に係る半導体集積回路装置は、集積回路表面に集積回路の上方を覆うように設けられた表面シールド配線１６と、半導体基板１２の裏面に、集積回路１１の下方を覆うように設けられた裏面シールド配線１７とを備え、該各シールド配線１６、１７の入力端に、任意のパターン信号を発生させるパターン発生回路２１を接続し、該各シールド配線１６、１７の出力端に、各シールド配線１６、１７から出力されたパターン信号とパターン発生回路２１からのパターン信号との一致／不一致を検出するパターン検出回路２４を接続したので、チップ表面からの顕微鏡観察を防止するとともに、チップ裏面からのレーザ顕微鏡観察を防止することができる。また、チップ表面またはチップ裏面からのＦＩＢ等による加工は、シールド配線の断線やショートによって検出できる。したがって、チップ表面からの顕微鏡観察やＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路の保護を行うことができるとともに、チップ裏面からのレーザ顕微鏡観察やＦＩＢ等による加工や改ざんなどの攻撃に対しても集積回路の保護を行うことができる。

なお、本発明の実施の形態１では、表面シールド配線１６、及び裏面シールド配線１７のそれぞれにおけるパターン信号の発生及びパターン信号の一致／不一致の検出を、パターン発生回路２１、及びパターン検出回路２４を用いて行ったが、表面シールド配線１６及び裏面シールド配線１７のそれぞれに対応するパターン発生回路及びパターン検出回路をそれぞれ個別に設けてもよい。

（実施の形態２）
本発明の実施の形態２に係る半導体集積回路装置は、裏面シールド配線とパターン発生回路との接続、及び裏面シールド配線とパターン検出回路との接続を実現させるために、半導体基板に貫通孔を形成し、該貫通孔を介して接続するものである。

図４を用いて、チップ裏面に形成された裏面シールド配線と集積回路との接続例における、実施の形態１の接続例と他の接続例について説明する。実施の形態１と同様の箇所は同じ符号を用い、説明を省略する。また、実施の形態２における半導体集積回路装置の回路構成は図２に示す回路構成と同様であるので、説明を省略する。

図４（ａ）は、本実施の形態２に係る半導体集積回路装置のチップ表面を示す図であり、図４（ｂ）は、チップ裏面を示す図である。図４（ｃ）は、チップの断面を示したものである。

図４（ｃ）において、Ｍ０〜Ｍ４は導電層、Ｉ０〜Ｉ４は絶縁層、５１は半導体基板、５２はトランジスタ、５３は貫通孔、５４は貫通接続部である。表面シールド配線１６は図４（ｃ）における導電層Ｍ４、裏面シールド配線１７は図４（ｃ）における導電層Ｍ０で形成される。

また、トランジスタ５２、導電層Ｍ１〜Ｍ４、絶縁層Ｉ１〜Ｉ４は通常の半導体製造工程と同じ工程によって形成される。そして、トランジスタ５２、導電層Ｍ１〜Ｍ４、及び絶縁層Ｉ１〜Ｉ４を形成後、半導体基板５１に貫通孔５３を形成し、裏面シールド配線１７を、貫通接続部５４により半導体基板５１の裏面から導電層Ｍ１に接続する。その後、絶縁層Ｉ０と導電層Ｍ０を形成する。

また、図４では貫通接続部５４の１箇所のみを示しているが、もう１箇所同様の方法により、貫通孔を形成し（図示せず）、該形成した貫通孔に貫通接続部を設ける。すなわち、裏面シールド配線１７の一端である入力端とパターン発生回路２１との接続、及び裏面シールド配線１７の他端である出力端とパターン検出回路２４との接続をこれら貫通孔を介して行うように構成する。

また、表面シールド配線１６については、実施の形態１と同様に、集積回路表面に形成されているため、表面シールド配線１６とパターン発生回路２１との接続、及び表面シールド配線２４との接続は、従来方法におけるシールドと集積回路との接続と同様の方法で行うことで実現できる。

次に、本発明の実施の形態１に係る半導体集積回路装置において、集積回路に対する外部からのＦＩＢ等による加工や改ざんの攻撃があったことを検出するための動作を説明する。

まず、チップ表面からの集積回路に対するＦＩＢ等による加工や改ざんの攻撃の検出について説明する。

表面シールド配線１６の入力端には、攻撃検出用信号としてパターン信号が入力され、該入力端に入力されたパターン信号は、表面シールド配線１６の他端から出力され、該表面シールド配線１６の他端から出力されたパターン信号は、パターン検出回路２４に入力される。また、パターン検出回路２４には、比較基準信号線２２を介して比較基準信号が入力される。そして、チップ表面からの集積回路に対するＦＩＢ等による加工や改ざんの攻撃があったとき、表面シールド配線１７の断線やショートが発生するが、パターン検出回路２４では、表面シールド配線１６から入力したパターン信号と比較基準信号との不一致が検出され、異常検出信号ＳＥＮが出力される。このように、チップ表面が表面シールド配線１６によりシールドされていることにより、チップ表面からの顕微鏡観察を防止することができるとともに、表面からの攻撃があった場合にも、異常検出信号ＳＥＮが検出され、この出力に応じてＣＰＵの動作を停止させる信号が発生されてＣＰＵの動作が停止されるよう動作することにより、チップ表面からのＦＩＢ等による加工や改ざんなどの攻撃に対して集積回路の保護を行うことができる。

次に、チップ裏面からの集積回路に対するＦＩＢ等による加工や改ざんの攻撃の検出について説明する。

裏面シールド配線１７の入力端には、前記表面シールド配線１６と同様、攻撃検出用信号としてパターン信号が入力されるが、該パターン信号は、パターン発生回路２１から一方の貫通接続部５４を介して裏面シールド配線の入力端に入力される。裏面シールド配線１７に入力されたパターン信号は、裏面シールド配線１７の他端から出力され、該裏面シールド配線の他端から出力されたパターン信号は、図示しないもう一方の貫通接続部を介して集積回路領域１５に設けられたパターン検出回路２４に入力される。また、パターン検出回路２４には、比較基準信号線２３を介して比較基準信号が入力される。そして、チップ裏面からの集積回路に対するＦＩＢ等による加工や改ざんの攻撃があったとき、裏面シールド配線１７の断線やショートが発生するが、パターン検出回路２４では、裏面シールド配線１７から入力したパターン信号と比較基準信号との不一致が検出され、異常検出信号ＳＥＮが出力される。このように、チップ裏面が裏面シールド配線１７によりシールドされていることにより、チップ裏面からのレーザ顕微鏡観察を防止することができるとともに、裏面からの攻撃があった場合にも、異常検出信号ＳＥＮが検出され、この出力に応じてＣＰＵの動作を停止させる信号が発生されてＣＰＵの動作が停止されるよう動作することにより、チップ裏面からのＦＩＢ等による加工や改ざんなどの攻撃に対して集積回路の保護を行うことができる。

以上のように、本発明の実施の形態２に係る半導体集積回路装置は、半導体基板１２に貫通孔を形成し、裏面シールド配線１７と集積回路との接続を貫通孔を介して行うことにより、裏面シールド配線１７とパターン発生回路２１との接続、及び裏面シールド配線１７とパターン検出回路２４との接続を行うようにしたので、実施の形態１と同様の効果を得ることができ、また、集積回路１５と裏面シールド配線１７との接続部（貫通接続部５４）が、シールド配線１６、１７によって保護されるため、シールド配線に対する改ざんへの耐性を強くすることができる。

以上のように、本発明にかかる半導体集積回路装置は、チップ裏面からの観察やＦＩＢ等による加工を防止するシールドを有し、半導体集積回路装置に対する外部からのデータ改ざんや不正読み出し等の攻撃に対抗できるセキュリティＬＳＩとして有用である。

本発明の実施の形態１に係る半導体集積回路装置の構成を示す図 本発明の実施の形態１に係る半導体集積回路装置を示す回路図 本発明の実施の形態１に係る半導体集積回路装置における集積回路と裏面シールド配線との接続例を示す図 本発明の実施の形態２に係る半導体集積回路装置における集積回路と裏面シールド配線との接続例を示す図

符号の説明

１１ 集積回路
１２、５１ 半導体基板
１３、Ｉ０〜Ｍ４ 絶縁層
１４、Ｍ０〜Ｍ４ 導電層
１５ 集積回路領域
１６ 表面シールド配線
１７ 裏面シールド配線
２１ パターン発生回路
２２、２３ 比較基準信号線
２４ パターン検出回路
３１ 第１のパッド
３２ 第２のパッド
３３ 第３のパッド
３４ 第４のパッド
３５ チップ
３６ 支持板
３７、３８ 導体パターン（第１、第２の接続手段）
３９、４０ バンプ（第１、第２の接続手段）
４１、４２ ワイヤ（第１、第２の接続手段）
５２ トランジスタ
５３ 貫通孔
５４ 貫通接続部

Claims (3)

1. 半導体基板と、
   前記半導体基板上に設けられた集積回路と、
   前記集積回路の上方を覆うように前記集積回路表面に形成された１本または複数本から成る表面シールド配線と、
   前記集積回路の下方を覆うように前記半導体基板の裏面に形成された１本または複数本から成る裏面シールド配線と、
   前記表面シールド配線、及び前記裏面シールド配線のそれぞれの一端に接続されたパターン発生回路と、
   前記表面シールド配線、及び前記裏面シールド配線のそれぞれの他端に接続されたパターン検出回路とを備え、
   前記表面シールド配線、及び前記裏面シールド配線のそれぞれの一端に前記パターン発生回路で発生した信号が入力され、該入力した信号が前記表面シールド配線、及び前記裏面シールド配線のそれぞれの他端から出力され、
   前記パターン検出回路は、該表面シールド配線、及び該裏面シールド配線のそれぞれの他端から出力される信号と、前記パターン発生回路で発生した信号とのそれぞれの一致／不一致を検出する、
   ことを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   前記パターン発生回路と接続され、該パターン発生回路で発生した信号を入力する第１のパッドと、
   前記裏面シールド配線の一端に接続され、前記第１のパッドから出力された前記信号を第１の接続手段を介して入力する第２のパッドと、
   前記裏面シールド配線の他端に接続され、該裏面シールド配線の他端から出力された信号を入力する第３のパッドと、
   前記パターン検出回路と接続され、前記第３のパッドから出力された信号を第２の接続手段を介して入力する第４のパッドとをさらに備えた、
   ことを特徴とする半導体集積回路装置。
3. 請求項１に記載の半導体集積回路装置において、
   前記裏面シールド配線と前記パターン発生回路との間、及び前記裏面シールド配線と前記パターン検出回路との間が、前記半導体基板を貫通する貫通孔を介してそれぞれ接続される、
   ことを特徴とする半導体集積回路装置。

Images