JP2001244414A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 損傷検出センサの数を増すことなく、微少な
損傷を高感度に検知可能とする。 【解決手段】 導電性遮蔽膜2の形状を櫛状(つづら折
り状)の微細線パタンとする。すなわち、その間隔を密
として対向する線部2−1〜2−nを有する連続した1
本の微細線パタンとする。これにより、「W1+W2+
W1(=0.75μm)」以上の口径の微少面積の排除
行為に対し、唯一つの損傷検出センサ15を用いて、必
ず導電性遮蔽膜2の損傷を検知することができる。
損傷を高感度に検知可能とする。 【解決手段】 導電性遮蔽膜2の形状を櫛状(つづら折
り状)の微細線パタンとする。すなわち、その間隔を密
として対向する線部2−1〜2−nを有する連続した1
本の微細線パタンとする。これにより、「W1+W2+
W1(=0.75μm)」以上の口径の微少面積の排除
行為に対し、唯一つの損傷検出センサ15を用いて、必
ず導電性遮蔽膜2の損傷を検知することができる。
Description
【0001】
【発明の属する技術分野】この発明は半導体集積回路に
関し、詳しくは半導体集積回路の記憶情報を不正に解読
することを阻害する技術に関するものである。
関し、詳しくは半導体集積回路の記憶情報を不正に解読
することを阻害する技術に関するものである。
【0002】
【従来の技術】一般的な半導体集積回路(IC)の構造
は、半導体チップにトランジスタ、ダイオード等の素子
を形成すると共に、チップ表面上に絶縁層と導体層を交
互に積み上げた積層構造の配線から成る。ICカード用
のICに代表されるような高度なセキュリティ構築に関
係するICの場合、IC内部の記憶素子には、暗号鍵、
暗号処理手順、個人認証情報等の機密情報が電気的に記
憶されている可能性があり、不正な解読から機密情報を
保護する必要がある。
は、半導体チップにトランジスタ、ダイオード等の素子
を形成すると共に、チップ表面上に絶縁層と導体層を交
互に積み上げた積層構造の配線から成る。ICカード用
のICに代表されるような高度なセキュリティ構築に関
係するICの場合、IC内部の記憶素子には、暗号鍵、
暗号処理手順、個人認証情報等の機密情報が電気的に記
憶されている可能性があり、不正な解読から機密情報を
保護する必要がある。
【0003】しかし、ICの導体層はポリシリコンやア
ルミニウム等の金属が用いられ、絶縁層にはシリコン酸
化膜、シリコン窒化膜といった光学的に透明な材料が用
いられている。従って、第三者が表面の露出したICを
入手できれば、光学顕微鏡等の光学観測手段を用いるこ
とでIC内部を容易に観測でき、回路構造や機密情報の
記憶領域を探索できるばかりでなく、電子ビームテスタ
等を利用することで、IC内部の記憶情報や回路の動作
状態といった電気的状態も観測可能となる。
ルミニウム等の金属が用いられ、絶縁層にはシリコン酸
化膜、シリコン窒化膜といった光学的に透明な材料が用
いられている。従って、第三者が表面の露出したICを
入手できれば、光学顕微鏡等の光学観測手段を用いるこ
とでIC内部を容易に観測でき、回路構造や機密情報の
記憶領域を探索できるばかりでなく、電子ビームテスタ
等を利用することで、IC内部の記憶情報や回路の動作
状態といった電気的状態も観測可能となる。
【0004】従来、このようなリバースエンジニアリン
グからICを防御するため、ICの表面に光学的に不透
明な遮蔽膜や導電性遮蔽膜(特願平9−75241号参
照)を形成し、光学的な観測や電子ビームテスタ等を用
いた電気的な観測に対する防御を行っていた。
グからICを防御するため、ICの表面に光学的に不透
明な遮蔽膜や導電性遮蔽膜(特願平9−75241号参
照)を形成し、光学的な観測や電子ビームテスタ等を用
いた電気的な観測に対する防御を行っていた。
【0005】しかし、これらの技術は、ICの製造プロ
セスで用いられるようなエッチング処理や、研削、研磨
といった手段により、遮蔽膜が除去されてしまうと、I
C内部は光学的にも電気的にも無防備な状態になってし
まう。この場合、仮に、遮蔽膜を除去する際に電気配線
に損傷を与え、ICが正常動作不能な状態に陥ったとし
ても、不揮発性メモリ等の記憶素子は配線層よりも下層
の領域に情報を記憶しているため、その記憶素子に格納
されている記憶情報が解読されてしまう可能性がある。
セスで用いられるようなエッチング処理や、研削、研磨
といった手段により、遮蔽膜が除去されてしまうと、I
C内部は光学的にも電気的にも無防備な状態になってし
まう。この場合、仮に、遮蔽膜を除去する際に電気配線
に損傷を与え、ICが正常動作不能な状態に陥ったとし
ても、不揮発性メモリ等の記憶素子は配線層よりも下層
の領域に情報を記憶しているため、その記憶素子に格納
されている記憶情報が解読されてしまう可能性がある。
【0006】そこで、本出願人は、特願平10−248
335号として、導電性遮蔽膜が不法な排除行為で損傷
を受けた場合、これを損傷検出センサによって検知し、
IC内部に記憶されている記憶情報を書き換え、情報漏
洩を防御する方法を提案した。この提案では、導電性遮
蔽膜の任意の地点Aを接地し、任意の地点Bをプルアッ
プ抵抗素子を介して電源供給ラインに接続し、導電性遮
蔽膜の任意の地点Bとプルアップ抵抗素子との接続点の
電位を損傷検出センサ(反転出力型バッファ回路)で監
視し、その電位が低レベル(論理レベル「0」)から高
レベル(論理レベル「1」)に変化したときを導電性遮
蔽膜の損傷として検知する。
335号として、導電性遮蔽膜が不法な排除行為で損傷
を受けた場合、これを損傷検出センサによって検知し、
IC内部に記憶されている記憶情報を書き換え、情報漏
洩を防御する方法を提案した。この提案では、導電性遮
蔽膜の任意の地点Aを接地し、任意の地点Bをプルアッ
プ抵抗素子を介して電源供給ラインに接続し、導電性遮
蔽膜の任意の地点Bとプルアップ抵抗素子との接続点の
電位を損傷検出センサ(反転出力型バッファ回路)で監
視し、その電位が低レベル(論理レベル「0」)から高
レベル(論理レベル「1」)に変化したときを導電性遮
蔽膜の損傷として検知する。
【0007】
【発明が解決しようとする課題】しかしながら、本出願
人が提案した上述の技術では、導電性遮蔽膜を2次元平
面的に形成していたため、この導電性遮蔽膜の地点Aと
Bとの間の一部がくり抜かれたような場合、導電性遮蔽
膜の任意の地点Bとプルアップ抵抗素子との接続点の電
位が高レベルとならず、導電性遮蔽膜の損傷を検知する
ことができないとう問題があった。
人が提案した上述の技術では、導電性遮蔽膜を2次元平
面的に形成していたため、この導電性遮蔽膜の地点Aと
Bとの間の一部がくり抜かれたような場合、導電性遮蔽
膜の任意の地点Bとプルアップ抵抗素子との接続点の電
位が高レベルとならず、導電性遮蔽膜の損傷を検知する
ことができないとう問題があった。
【0008】このような問題に対処しようとして、第三
者が導電性遮蔽膜に損傷を与えることができる最小面積
相当の面積内に地点Aと地点Bを定め、地点Bとプルア
ップ抵抗素子との接続点の電位を損傷検出センサで監視
するものとし、これを導電性遮蔽膜の全領域に適用する
と、損傷検出センサの数が多くなる。この場合、微少な
損傷を高感度に検知可能となるが、ICチップ内に占め
る損傷検出センサの面積が増大し、IC本来の回路部分
の面積を圧迫してしまうという問題が生じる。
者が導電性遮蔽膜に損傷を与えることができる最小面積
相当の面積内に地点Aと地点Bを定め、地点Bとプルア
ップ抵抗素子との接続点の電位を損傷検出センサで監視
するものとし、これを導電性遮蔽膜の全領域に適用する
と、損傷検出センサの数が多くなる。この場合、微少な
損傷を高感度に検知可能となるが、ICチップ内に占め
る損傷検出センサの面積が増大し、IC本来の回路部分
の面積を圧迫してしまうという問題が生じる。
【0009】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、損傷検出セ
ンサの数を増すことなく、微少な損傷を高感度に検知す
ることの可能な半導体集積回路を提供することにある。
なされたもので、その目的とするところは、損傷検出セ
ンサの数を増すことなく、微少な損傷を高感度に検知す
ることの可能な半導体集積回路を提供することにある。
【0010】
【課題を解決するための手段】このような目的を達成す
るために本発明は、導電性遮蔽膜と、この導電性遮蔽膜
より下方に設けられた記憶素子と、導電性遮蔽膜の損傷
を検出する損傷検出手段と、この損傷検出手段によって
導電性遮蔽膜の損傷が検出された場合、記憶素子に格納
されている記憶情報を書き換える記憶情報書換手段とを
備えた半導体集積回路において、導電性遮蔽膜の形状を
その間隔を密として対向する複数の線部を有する連続し
た1本の微細線パタンとしたものである。この発明によ
れば、導電性遮蔽膜の形状を例えば櫛状の微細線パタン
としたり、渦巻き状の微細線パタンとし、この微細線パ
タンの対向する線部の間隔を密とすることにより、所定
口径以上の微少面積の排除行為に対して必ず微細線パタ
ンが断線するようにして、導電性遮蔽膜の損傷を検知す
ることができる。
るために本発明は、導電性遮蔽膜と、この導電性遮蔽膜
より下方に設けられた記憶素子と、導電性遮蔽膜の損傷
を検出する損傷検出手段と、この損傷検出手段によって
導電性遮蔽膜の損傷が検出された場合、記憶素子に格納
されている記憶情報を書き換える記憶情報書換手段とを
備えた半導体集積回路において、導電性遮蔽膜の形状を
その間隔を密として対向する複数の線部を有する連続し
た1本の微細線パタンとしたものである。この発明によ
れば、導電性遮蔽膜の形状を例えば櫛状の微細線パタン
としたり、渦巻き状の微細線パタンとし、この微細線パ
タンの対向する線部の間隔を密とすることにより、所定
口径以上の微少面積の排除行為に対して必ず微細線パタ
ンが断線するようにして、導電性遮蔽膜の損傷を検知す
ることができる。
【0011】また、本発明は、上下に分離して形成され
た第1および第2の導電性遮蔽膜と、この第1および第
2の導電性遮蔽膜よりも下方に設けられた記憶素子と、
第1の導電性遮蔽膜の損傷を検出する第1の損傷検出手
段と、第2の導電性遮蔽膜の損傷を検出する第2の損傷
検出手段と、第1の損傷検出手段および第2の損傷検出
手段の少なくとも一方によって導電性遮蔽膜の損傷が検
出された場合、記憶素子に格納されている記憶情報を書
き換える記憶情報書換手段とを備えた構成とし、第1お
よび第2の導電性遮蔽膜の形状をその間隔を密として対
向する複数の線部を有する連続した1本の微細線パタン
としたものである。この発明によれば、第1および第2
の導電性遮蔽膜の形状を例えば櫛状の微細線パタンとし
たり、渦巻き状の微細線パタンとし、この微細線パタン
の対向する線部の間隔を密とすることにより、所定口径
以上の微少面積の排除行為に対して必ず微細線パタンが
断線するようにして、導電性遮蔽膜の損傷を検知するこ
とができる。また、第1の導電性遮蔽膜および第2の導
電性遮蔽膜を互いの微細線パタンの線部間の隙間を埋め
るようにレイアウトすれば、隙間なく遮蔽することが可
能となる。
た第1および第2の導電性遮蔽膜と、この第1および第
2の導電性遮蔽膜よりも下方に設けられた記憶素子と、
第1の導電性遮蔽膜の損傷を検出する第1の損傷検出手
段と、第2の導電性遮蔽膜の損傷を検出する第2の損傷
検出手段と、第1の損傷検出手段および第2の損傷検出
手段の少なくとも一方によって導電性遮蔽膜の損傷が検
出された場合、記憶素子に格納されている記憶情報を書
き換える記憶情報書換手段とを備えた構成とし、第1お
よび第2の導電性遮蔽膜の形状をその間隔を密として対
向する複数の線部を有する連続した1本の微細線パタン
としたものである。この発明によれば、第1および第2
の導電性遮蔽膜の形状を例えば櫛状の微細線パタンとし
たり、渦巻き状の微細線パタンとし、この微細線パタン
の対向する線部の間隔を密とすることにより、所定口径
以上の微少面積の排除行為に対して必ず微細線パタンが
断線するようにして、導電性遮蔽膜の損傷を検知するこ
とができる。また、第1の導電性遮蔽膜および第2の導
電性遮蔽膜を互いの微細線パタンの線部間の隙間を埋め
るようにレイアウトすれば、隙間なく遮蔽することが可
能となる。
【0012】
【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。 〔実施の形態1〕図2は本発明に係る半導体集積回路
(IC)の構造を示す断面図(実施の形態1)である。
このICは、半導体基板8上にゲート酸化膜7、ポリシ
リコンのゲート電極6aが形成され、絶縁膜5を介し
て、金属第1配線層4、金属第2配線層3が形成された
多層配線構造を有する。なお、図中、6bはプルアップ
抵抗素子、9はソース・ドレインであり、最上層部は、
導電性遮蔽膜2とパッシベーション膜1によって覆われ
ている。
き詳細に説明する。 〔実施の形態1〕図2は本発明に係る半導体集積回路
(IC)の構造を示す断面図(実施の形態1)である。
このICは、半導体基板8上にゲート酸化膜7、ポリシ
リコンのゲート電極6aが形成され、絶縁膜5を介し
て、金属第1配線層4、金属第2配線層3が形成された
多層配線構造を有する。なお、図中、6bはプルアップ
抵抗素子、9はソース・ドレインであり、最上層部は、
導電性遮蔽膜2とパッシベーション膜1によって覆われ
ている。
【0013】図1はこのICの要部を示す回路図であ
る。導電性遮蔽膜2はその形状が櫛状(つづら折り状)
の微細線パタンとされている。すなわち、導電性遮蔽膜
2の形状は、その間隔を密として対向する線部2−1〜
2−nを有する連続した1本の微細線パタンとされてい
る。この実施の形態では、線部2−1〜2−nの線幅W
1は0.25μmとされている。また、線幅W1と同じ
く、線部2−1〜2−nの対向幅W2も0.25μmと
されている。
る。導電性遮蔽膜2はその形状が櫛状(つづら折り状)
の微細線パタンとされている。すなわち、導電性遮蔽膜
2の形状は、その間隔を密として対向する線部2−1〜
2−nを有する連続した1本の微細線パタンとされてい
る。この実施の形態では、線部2−1〜2−nの線幅W
1は0.25μmとされている。また、線幅W1と同じ
く、線部2−1〜2−nの対向幅W2も0.25μmと
されている。
【0014】導電性遮蔽膜2の一端2bは給電配線13
およびプルアップ抵抗素子6bを介して電源供給ライン
16に接続されている。導電性遮蔽膜2の他端2aは給
電配線11を介して接地ライン12に接続されている。
およびプルアップ抵抗素子6bを介して電源供給ライン
16に接続されている。導電性遮蔽膜2の他端2aは給
電配線11を介して接地ライン12に接続されている。
【0015】また、給電配線13の電位、すなわち導電
性遮蔽膜2の一端2bとプルアップ抵抗素子6bとの接
続点の電位は、損傷検出センサ〔この例では、反転出力
型バッファ回路(インバータ回路)〕15の入力端子1
5aへの信号(入力信号)とされる。損傷検出センサ1
5は、電源供給ライン16からの電源の供給を受けて動
作し、入力信号のレベルが低レベル(論理レベル
「0」)の場合には出力端子15bから高レベル(論理
レベル「1」)の信号を出力し、入力信号のレベルが高
レベルの場合には出力端子15bから低レベルの信号を
出力する。
性遮蔽膜2の一端2bとプルアップ抵抗素子6bとの接
続点の電位は、損傷検出センサ〔この例では、反転出力
型バッファ回路(インバータ回路)〕15の入力端子1
5aへの信号(入力信号)とされる。損傷検出センサ1
5は、電源供給ライン16からの電源の供給を受けて動
作し、入力信号のレベルが低レベル(論理レベル
「0」)の場合には出力端子15bから高レベル(論理
レベル「1」)の信号を出力し、入力信号のレベルが高
レベルの場合には出力端子15bから低レベルの信号を
出力する。
【0016】損傷検出センサ15の出力端子15bから
の信号が入力信号としてメモリ制御回路20へ与えられ
る。メモリ制御回路20は、例えばコンピュータのメモ
リマネージメントユニット(MMU)や、CPUに専用
のソフトをいれたものに相当し、入力信号が高レベルか
ら低レベルへ変化した場合に起動がかけられ、記憶素子
21に格納されている記憶情報を書き換える機能を有し
ている。記憶素子21には暗号鍵、暗号処理手順、個人
認証情報などの機密情報が記憶されている。
の信号が入力信号としてメモリ制御回路20へ与えられ
る。メモリ制御回路20は、例えばコンピュータのメモ
リマネージメントユニット(MMU)や、CPUに専用
のソフトをいれたものに相当し、入力信号が高レベルか
ら低レベルへ変化した場合に起動がかけられ、記憶素子
21に格納されている記憶情報を書き換える機能を有し
ている。記憶素子21には暗号鍵、暗号処理手順、個人
認証情報などの機密情報が記憶されている。
【0017】〔導電性遮蔽膜2が損傷を受けていない場
合〕導電性遮蔽膜2が損傷を受けていない場合は、導電
性遮蔽膜2の一端2bと他端2aとの間は導通状態にあ
り、導電性遮蔽膜2の一端2bとプルアップ抵抗素子6
bとの接続点の電位は低レベルとなる。この場合、損傷
検出センサ15は、入力信号のレベルが低レベルである
ので、メモリ制御回路20へ高レベルの信号を出力し続
ける。
合〕導電性遮蔽膜2が損傷を受けていない場合は、導電
性遮蔽膜2の一端2bと他端2aとの間は導通状態にあ
り、導電性遮蔽膜2の一端2bとプルアップ抵抗素子6
bとの接続点の電位は低レベルとなる。この場合、損傷
検出センサ15は、入力信号のレベルが低レベルである
ので、メモリ制御回路20へ高レベルの信号を出力し続
ける。
【0018】〔導電性遮蔽膜2が損傷を受けた場合〕導
電性遮蔽膜2が、不正な攻撃により損傷を受け、一端2
bと他端2aとの間が非導通状態となった場合、導電性
遮蔽膜2の一端2bとプルアップ抵抗素子6bとの接続
点の電位は高レベルとなる。この場合、損傷検出センサ
15は、入力信号のレベルが高レベルとなるので、メモ
リ制御回路20へ低レベルの信号を出力する。
電性遮蔽膜2が、不正な攻撃により損傷を受け、一端2
bと他端2aとの間が非導通状態となった場合、導電性
遮蔽膜2の一端2bとプルアップ抵抗素子6bとの接続
点の電位は高レベルとなる。この場合、損傷検出センサ
15は、入力信号のレベルが高レベルとなるので、メモ
リ制御回路20へ低レベルの信号を出力する。
【0019】メモリ制御回路20は、損傷検出センサ1
5からの信号が高レベルから低レベルへ変化したことに
より起動がかけられ、記憶素子21に格納されている記
憶情報を書き換え、機密情報の漏洩を防止する。
5からの信号が高レベルから低レベルへ変化したことに
より起動がかけられ、記憶素子21に格納されている記
憶情報を書き換え、機密情報の漏洩を防止する。
【0020】本実施の形態において、導電性遮蔽膜2は
その形状が櫛状の微細線パタンとされており、すなわち
その間隔を密として対向する線部2−1〜2−nを有す
る連続した1本の微細線パタンとされており、配線幅W
1をまたがる排除行為があった場合、微細線パタンが断
線し、導電性遮蔽膜2の一端2bと他端2aとの間は非
導通状態となる。本実施の形態では、「W1+W2+W
1(=0.75μm)」以上の口径の微少面積の排除行
為に対し、唯一つの損傷検出センサ15を用いて、必ず
導電性遮蔽膜2の損傷を検知することができる。
その形状が櫛状の微細線パタンとされており、すなわち
その間隔を密として対向する線部2−1〜2−nを有す
る連続した1本の微細線パタンとされており、配線幅W
1をまたがる排除行為があった場合、微細線パタンが断
線し、導電性遮蔽膜2の一端2bと他端2aとの間は非
導通状態となる。本実施の形態では、「W1+W2+W
1(=0.75μm)」以上の口径の微少面積の排除行
為に対し、唯一つの損傷検出センサ15を用いて、必ず
導電性遮蔽膜2の損傷を検知することができる。
【0021】導電性遮蔽膜2に対する不正な攻撃が、通
電状態で行われた場合は、上述の動作が即座に行われ、
情報漏洩を防止することが可能となる。導電性遮蔽膜2
に対する不正な攻撃が、非通電状態で行われた場合は、
損傷検出センサ15およびメモリ制御回路20が動作し
ないため、即座に機密情報を書き換えることはできな
い。しかし、この場合、情報解読のために本ICに通電
を開始すると、即座に上述の動作が行われ、情報漏洩を
防止することが可能となる。
電状態で行われた場合は、上述の動作が即座に行われ、
情報漏洩を防止することが可能となる。導電性遮蔽膜2
に対する不正な攻撃が、非通電状態で行われた場合は、
損傷検出センサ15およびメモリ制御回路20が動作し
ないため、即座に機密情報を書き換えることはできな
い。しかし、この場合、情報解読のために本ICに通電
を開始すると、即座に上述の動作が行われ、情報漏洩を
防止することが可能となる。
【0022】このICを製造する際には、上述の導電性
遮蔽膜2は、一般的に行われてるフォトリソグラフィと
エッチングによって形成することができる。すなわち、
絶縁膜5上にスパッタリングやCVDやメッキにより金
属材料層を一様に形成する。この金属材料層にレジスト
を塗布しマスクを用いて微細線パタンを露光する。この
ようなマスクを用いて得られたレジストパタンに対して
エッチングを施し、外部電極との絶縁箇所の金属を除去
することにより、導電性遮蔽膜2を形成することができ
る。微細線パタンの線幅や線間隔のルールは、通常の金
属配線パタンのルールに準拠すればよい。
遮蔽膜2は、一般的に行われてるフォトリソグラフィと
エッチングによって形成することができる。すなわち、
絶縁膜5上にスパッタリングやCVDやメッキにより金
属材料層を一様に形成する。この金属材料層にレジスト
を塗布しマスクを用いて微細線パタンを露光する。この
ようなマスクを用いて得られたレジストパタンに対して
エッチングを施し、外部電極との絶縁箇所の金属を除去
することにより、導電性遮蔽膜2を形成することができ
る。微細線パタンの線幅や線間隔のルールは、通常の金
属配線パタンのルールに準拠すればよい。
【0023】導電性遮蔽膜2と給電配線11および13
との接続は、一般に多層配線層間をつなぐスルーホール
接続を用いることで形成することができる。損傷検出セ
ンサ15およびプルアップ抵抗素子6bは、一般的なC
MOS集積回路で用いられている素子構造で形成するこ
とができ、このICを実現するための特殊な製造工程を
必要としない。
との接続は、一般に多層配線層間をつなぐスルーホール
接続を用いることで形成することができる。損傷検出セ
ンサ15およびプルアップ抵抗素子6bは、一般的なC
MOS集積回路で用いられている素子構造で形成するこ
とができ、このICを実現するための特殊な製造工程を
必要としない。
【0024】なお、上述した実施の形態1では、導電性
遮蔽膜2の一端2bとプルアップ抵抗素子6bとの接続
点の電位の変化に基づいて導電性遮蔽膜2の損傷を検出
するようにしたが、導電性遮蔽膜2の一端2bを電源供
給ライン16に接続し、導電性遮蔽膜2の他端2aと接
地ライン12との間にプルダウン抵抗素子(図示せず)
を接続し、導電性遮蔽膜2の他端2aとプルダウン抵抗
素子との接続点の電位の変化に基づいて導電性遮蔽膜2
の損傷を検出するようにしてもよい。
遮蔽膜2の一端2bとプルアップ抵抗素子6bとの接続
点の電位の変化に基づいて導電性遮蔽膜2の損傷を検出
するようにしたが、導電性遮蔽膜2の一端2bを電源供
給ライン16に接続し、導電性遮蔽膜2の他端2aと接
地ライン12との間にプルダウン抵抗素子(図示せず)
を接続し、導電性遮蔽膜2の他端2aとプルダウン抵抗
素子との接続点の電位の変化に基づいて導電性遮蔽膜2
の損傷を検出するようにしてもよい。
【0025】〔実施の形態2〕図3に実施の形態2に係
るICの要部の回路図を示す。実施の形態1では、導電
性遮蔽膜を単一層で形成しているが、この実施の形態2
では、導電性遮蔽膜(第1の導電性遮蔽膜)2Xと導電
性遮蔽膜(第2の導電性遮蔽膜)2Yとを上下に分離し
て形成した2層構造とし、第1の導電性遮蔽膜2Xおよ
び第2の導電性遮蔽膜2Yを互いの微細線パタンの線部
間の隙間を埋めるようにレイアウトしている。このよう
なレイアウトとすることにより、隙間なく遮蔽し、IC
内部の観測を防止することが可能となる。図4は第1の
導電性遮蔽膜2Xと第2の導電性遮蔽膜2Yの配置関係
を示す断面図である。なお、図4では、導電性遮蔽膜以
外の配線や半導体素子の記載は省略している。
るICの要部の回路図を示す。実施の形態1では、導電
性遮蔽膜を単一層で形成しているが、この実施の形態2
では、導電性遮蔽膜(第1の導電性遮蔽膜)2Xと導電
性遮蔽膜(第2の導電性遮蔽膜)2Yとを上下に分離し
て形成した2層構造とし、第1の導電性遮蔽膜2Xおよ
び第2の導電性遮蔽膜2Yを互いの微細線パタンの線部
間の隙間を埋めるようにレイアウトしている。このよう
なレイアウトとすることにより、隙間なく遮蔽し、IC
内部の観測を防止することが可能となる。図4は第1の
導電性遮蔽膜2Xと第2の導電性遮蔽膜2Yの配置関係
を示す断面図である。なお、図4では、導電性遮蔽膜以
外の配線や半導体素子の記載は省略している。
【0026】図3において、第1の導電性遮蔽膜2Xの
一端2bは給電配線13aおよびプルアップ抵抗素子6
bを介して電源供給ライン16に接続されている。第1
の導電性遮蔽膜2Xの他端2aは給電配線11aを介し
て接地ライン12に接続されている。給電配線13aの
電位、すなわち第1の導電性遮蔽膜2Xの一端2bとプ
ルアップ抵抗素子6bとの接続点の電位は、損傷検出セ
ンサ15−1の入力端子15−1aへの信号(入力信
号)とされる。
一端2bは給電配線13aおよびプルアップ抵抗素子6
bを介して電源供給ライン16に接続されている。第1
の導電性遮蔽膜2Xの他端2aは給電配線11aを介し
て接地ライン12に接続されている。給電配線13aの
電位、すなわち第1の導電性遮蔽膜2Xの一端2bとプ
ルアップ抵抗素子6bとの接続点の電位は、損傷検出セ
ンサ15−1の入力端子15−1aへの信号(入力信
号)とされる。
【0027】第2の導電性遮蔽膜2Yの一端2dは給電
配線13bおよびプルアップ抵抗素子6cを介して電源
供給ライン16に接続されている。第2の導電性遮蔽膜
2Yの他端2cは給電配線11bを介して接地ライン1
2に接続されている。給電配線13bの電位、すなわち
第2の導電性遮蔽膜2Yの一端2dとプルアップ抵抗素
子6cとの接続点の電位は、損傷検出センサ15−2の
入力端子15−2aへの信号(入力信号)とされる。
配線13bおよびプルアップ抵抗素子6cを介して電源
供給ライン16に接続されている。第2の導電性遮蔽膜
2Yの他端2cは給電配線11bを介して接地ライン1
2に接続されている。給電配線13bの電位、すなわち
第2の導電性遮蔽膜2Yの一端2dとプルアップ抵抗素
子6cとの接続点の電位は、損傷検出センサ15−2の
入力端子15−2aへの信号(入力信号)とされる。
【0028】損傷検出センサ15−1の出力端子15−
1bからの信号はANDゲート18の一端へ与えられ、
損傷検出センサ15−2の出力端子15−2bからの信
号はANDゲート18の他端へ与えられ、論理積がとら
れる。このANDゲート18での論理積が出力19とし
てメモリ制御回路20へ与えられる。
1bからの信号はANDゲート18の一端へ与えられ、
損傷検出センサ15−2の出力端子15−2bからの信
号はANDゲート18の他端へ与えられ、論理積がとら
れる。このANDゲート18での論理積が出力19とし
てメモリ制御回路20へ与えられる。
【0029】〔導電性遮蔽膜2X,2Yが損傷を受けて
いない場合〕第1の導電性遮蔽膜2X,2Yが損傷を受
けていない場合、損傷検出センサ15−1,15−2へ
の入力信号のレベルは低レベルであり、損傷検出センサ
15−1,15−2からの出力信号は共に高レベルとな
り、ANDゲート18の出力19は高レベルを維持す
る。
いない場合〕第1の導電性遮蔽膜2X,2Yが損傷を受
けていない場合、損傷検出センサ15−1,15−2へ
の入力信号のレベルは低レベルであり、損傷検出センサ
15−1,15−2からの出力信号は共に高レベルとな
り、ANDゲート18の出力19は高レベルを維持す
る。
【0030】〔導電性遮蔽膜2X,2Yのいずれか一方
でも損傷を受けた場合〕導電性遮蔽膜2Xが、不正な攻
撃により損傷を受け、一端2bと他端2aとの間が非導
通状態となった場合、導電性遮蔽膜2Xの一端2bとプ
ルアップ抵抗素子6bとの接続点の電位は高レベルとな
る。この場合、損傷検出センサ15−1への入力信号の
レベルが高レベルとなり、損傷検出センサ15−1から
の出力信号が低レベルとなって、ANDゲート18の出
力19が低レベルとなり、メモリ制御回路20に起動が
かけられる。
でも損傷を受けた場合〕導電性遮蔽膜2Xが、不正な攻
撃により損傷を受け、一端2bと他端2aとの間が非導
通状態となった場合、導電性遮蔽膜2Xの一端2bとプ
ルアップ抵抗素子6bとの接続点の電位は高レベルとな
る。この場合、損傷検出センサ15−1への入力信号の
レベルが高レベルとなり、損傷検出センサ15−1から
の出力信号が低レベルとなって、ANDゲート18の出
力19が低レベルとなり、メモリ制御回路20に起動が
かけられる。
【0031】第2の導電性遮蔽膜2Yが、不正な攻撃に
より損傷を受け、一端2dと他端2cとの間が非導通状
態となった場合、導電性遮蔽膜2Yの一端2dとプルア
ップ抵抗素子6cとの接続点の電位は高レベルとなる。
この場合、損傷検出センサ15−2への入力信号のレベ
ルが高レベルとなり、損傷検出センサ15−2からの出
力信号が低レベルとなって、ANDゲート18の出力1
9が低レベルとなり、メモリ制御回路20に起動がかけ
られる。
より損傷を受け、一端2dと他端2cとの間が非導通状
態となった場合、導電性遮蔽膜2Yの一端2dとプルア
ップ抵抗素子6cとの接続点の電位は高レベルとなる。
この場合、損傷検出センサ15−2への入力信号のレベ
ルが高レベルとなり、損傷検出センサ15−2からの出
力信号が低レベルとなって、ANDゲート18の出力1
9が低レベルとなり、メモリ制御回路20に起動がかけ
られる。
【0032】導電性遮蔽膜2X,2Yが共に不正な攻撃
により損傷を受け、第1の導電性遮蔽膜2Xの一端2b
と他端2aとの間および第2の導電性遮蔽膜2Yの一端
2dと他端2cとの間が共に非導通状態となった場合、
損傷検出センサ15−1,15−2への入力信号のレベ
ルが共に高レベルとなり、損傷検出センサ15−1,1
5−2からの出力信号が共に低レベルとなって、AND
ゲート18の出力19が低レベルとなり、メモリ制御回
路20に起動がかけられる。
により損傷を受け、第1の導電性遮蔽膜2Xの一端2b
と他端2aとの間および第2の導電性遮蔽膜2Yの一端
2dと他端2cとの間が共に非導通状態となった場合、
損傷検出センサ15−1,15−2への入力信号のレベ
ルが共に高レベルとなり、損傷検出センサ15−1,1
5−2からの出力信号が共に低レベルとなって、AND
ゲート18の出力19が低レベルとなり、メモリ制御回
路20に起動がかけられる。
【0033】通常、不正な排除行為は、導電性遮蔽膜2
X,2Yが積層された部分を突き抜けて行われる。この
場合、「W1+W2(=0.5μm)」以上の口径の微
少面積の排除行為に対し、2つの損傷検出センサ15−
1,15−2を用いて、必ず導電性遮蔽膜の損傷を検知
することができる。
X,2Yが積層された部分を突き抜けて行われる。この
場合、「W1+W2(=0.5μm)」以上の口径の微
少面積の排除行為に対し、2つの損傷検出センサ15−
1,15−2を用いて、必ず導電性遮蔽膜の損傷を検知
することができる。
【0034】なお、上述した実施の形態2では、導電性
遮蔽膜2Xの一端2bとプルアップ抵抗素子6bとの接
続点の電位の変化に基づいて導電性遮蔽膜2Xの損傷を
検出するようにしたが、導電性遮蔽膜2Xの一端2bを
電源供給ライン16に接続し、導電性遮蔽膜2Xの他端
2aと接地ライン12との間にプルダウン抵抗素子(図
示せず)を接続し、導電性遮蔽膜2Xの他端2aとプル
ダウン抵抗素子との接続点の電位の変化に基づいて導電
性遮蔽膜2Xの損傷を検出するようにしてもよい。ま
た、導電性遮蔽膜2Yの一端2dを電源供給ライン16
に接続し、導電性遮蔽膜2Yの他端2cと接地ライン1
2との間にプルダウン抵抗素子(図示せず)を接続し、
導電性遮蔽膜2Yの他端2cとプルダウン抵抗素子との
接続点の電位の変化に基づいて導電性遮蔽膜2Yの損傷
を検出するようにしてもよい。
遮蔽膜2Xの一端2bとプルアップ抵抗素子6bとの接
続点の電位の変化に基づいて導電性遮蔽膜2Xの損傷を
検出するようにしたが、導電性遮蔽膜2Xの一端2bを
電源供給ライン16に接続し、導電性遮蔽膜2Xの他端
2aと接地ライン12との間にプルダウン抵抗素子(図
示せず)を接続し、導電性遮蔽膜2Xの他端2aとプル
ダウン抵抗素子との接続点の電位の変化に基づいて導電
性遮蔽膜2Xの損傷を検出するようにしてもよい。ま
た、導電性遮蔽膜2Yの一端2dを電源供給ライン16
に接続し、導電性遮蔽膜2Yの他端2cと接地ライン1
2との間にプルダウン抵抗素子(図示せず)を接続し、
導電性遮蔽膜2Yの他端2cとプルダウン抵抗素子との
接続点の電位の変化に基づいて導電性遮蔽膜2Yの損傷
を検出するようにしてもよい。
【0035】また、上述した実施の形態1,2では、導
電性遮蔽膜2,2X,2Yの形状を櫛状の微細線パタン
としたが、渦巻き状の微細線パタンなどとしてもよい。
また、上述した実施の形態2では、導電性遮蔽膜を2層
構造としたが、2層に限られるものではなく、さらにそ
の層数を増やしてもよい。
電性遮蔽膜2,2X,2Yの形状を櫛状の微細線パタン
としたが、渦巻き状の微細線パタンなどとしてもよい。
また、上述した実施の形態2では、導電性遮蔽膜を2層
構造としたが、2層に限られるものではなく、さらにそ
の層数を増やしてもよい。
【0036】
【発明の効果】以上説明したことから明らかなように本
発明によれば、導電性遮蔽膜の形状を例えば櫛状の微細
線パタンとしたり、渦巻き状の微細線パタンとし、この
微細線パタンの対向する線部の間隔を密とすることによ
り、所定口径以上の微少面積の排除行為に対して必ず微
細線パタンが断線するようにして、導電性遮蔽膜の損傷
を検知することができる。この場合、損傷検出手段は一
つでよく、少ない損傷検出手段で微少な損傷を高感度に
検知することが可能となる。これにより、不正な機密情
報解読行為による情報漏洩を阻止できるとともに、損傷
検出手段の回路規模を削減できることから、ICチップ
面積の削減、消費電力の削減を図ることができるという
効果を奏する。
発明によれば、導電性遮蔽膜の形状を例えば櫛状の微細
線パタンとしたり、渦巻き状の微細線パタンとし、この
微細線パタンの対向する線部の間隔を密とすることによ
り、所定口径以上の微少面積の排除行為に対して必ず微
細線パタンが断線するようにして、導電性遮蔽膜の損傷
を検知することができる。この場合、損傷検出手段は一
つでよく、少ない損傷検出手段で微少な損傷を高感度に
検知することが可能となる。これにより、不正な機密情
報解読行為による情報漏洩を阻止できるとともに、損傷
検出手段の回路規模を削減できることから、ICチップ
面積の削減、消費電力の削減を図ることができるという
効果を奏する。
【0037】また、導電性遮蔽膜を2層構造とし、第1
の導電性遮蔽膜および第2の導電性遮蔽膜を互いの微細
線パタンの線部間の隙間を埋めるようにレイアウトすれ
ば、隙間なく遮蔽することが可能となり、IC内部の観
測を防止することが可能となる。この場合、導電性遮蔽
膜を1層とする場合よりも、損傷検出の感度を上げるこ
とができる。
の導電性遮蔽膜および第2の導電性遮蔽膜を互いの微細
線パタンの線部間の隙間を埋めるようにレイアウトすれ
ば、隙間なく遮蔽することが可能となり、IC内部の観
測を防止することが可能となる。この場合、導電性遮蔽
膜を1層とする場合よりも、損傷検出の感度を上げるこ
とができる。
【図1】 図2に示したICの要部を示す回路図であ
る。
る。
【図2】 実施の形態1に係るICの構造を示す断面図
である。
である。
【図3】 実施の形態2に係るICの要部を示す回路図
である。
である。
【図4】 実施の形態2に係るICの構造を示す断面図
である。
である。
1…パッシベーション膜、2…導電性遮蔽膜、2−1〜
2−n…線部、2a,2c…他端、2b,2d…一端、
2X…導電性遮蔽膜(第1の導電性遮蔽膜)、2Y…導
電性遮蔽膜(第2の導電性遮蔽膜)、3…金属第2配線
層、4…金属第1配線層、5…絶縁層、6a…ゲート電
極、6b,6c…プルアップ抵抗素子、7…ゲート酸化
膜、8…半導体基板、9…ソース・ドレイン、11,1
1a,11b…給電配線、12…接地ライン、13,1
3a,13b…給電配線、15,15−1,15−2…
損傷検出センサ、16…電源供給ライン、18…AND
ゲート、20…メモリ制御回路、21…記憶素子。
2−n…線部、2a,2c…他端、2b,2d…一端、
2X…導電性遮蔽膜(第1の導電性遮蔽膜)、2Y…導
電性遮蔽膜(第2の導電性遮蔽膜)、3…金属第2配線
層、4…金属第1配線層、5…絶縁層、6a…ゲート電
極、6b,6c…プルアップ抵抗素子、7…ゲート酸化
膜、8…半導体基板、9…ソース・ドレイン、11,1
1a,11b…給電配線、12…接地ライン、13,1
3a,13b…給電配線、15,15−1,15−2…
損傷検出センサ、16…電源供給ライン、18…AND
ゲート、20…メモリ制御回路、21…記憶素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 海野 秀之 東京都千代田区大手町二丁目3番1号 日 本電信電話株式会社内 (72)発明者 伴 弘司 東京都千代田区大手町二丁目3番1号 日 本電信電話株式会社内 (72)発明者 逸見 学 東京都千代田区大手町二丁目3番1号 日 本電信電話株式会社内 (72)発明者 下山 展弘 東京都千代田区大手町二丁目3番1号 日 本電信電話株式会社内 Fターム(参考) 5F038 AZ07 CA05 CA07 DF05 DT12 DT18 EZ20 5F064 BB33 BB35 DD39 DD48
Claims (2)
- 【請求項1】 導電性遮蔽膜と、 この導電性遮蔽膜より下方に設けられた記憶素子と、 前記導電性遮蔽膜の損傷を検出する損傷検出手段と、 この損傷検出手段によって導電性遮蔽膜の損傷が検出さ
れた場合、前記記憶素子に格納されている記憶情報を書
き換える記憶情報書換手段とを備え、 前記導電性遮蔽膜の形状がその間隔を密として対向する
複数の線部を有する連続した1本の微細線パタンとされ
ていることを特徴とする半導体集積回路。 - 【請求項2】 上下に分離して形成された第1および第
2の導電性遮蔽膜と、 この第1および第2の導電性遮蔽膜よりも下方に設けら
れた記憶素子と、 前記第1の導電性遮蔽膜の損傷を検出する第1の損傷検
出手段と、 前記第2の導電性遮蔽膜の損傷を検出する第2の損傷検
出手段と、 前記第1の損傷検出手段および第2の損傷検出手段の少
なくとも一方によって導電性遮蔽膜の損傷が検出された
場合、前記記憶素子に格納されている記憶情報を書き換
える記憶情報書換手段とを備え、 前記第1および第2の導電性遮蔽膜の形状がその間隔を
密として対向する複数の線部を有する連続した1本の微
細線パタンとされていることを特徴とする半導体集積回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000053233A JP2001244414A (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000053233A JP2001244414A (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001244414A true JP2001244414A (ja) | 2001-09-07 |
Family
ID=18574648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000053233A Pending JP2001244414A (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001244414A (ja) |
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-
2000
- 2000-02-29 JP JP2000053233A patent/JP2001244414A/ja active Pending
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