JP2012054476A

JP2012054476A - 半導体集積回路装置

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Inventors: Masanobu Omura; 昌伸大村
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Abstract

【課題】保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術を提供することを目的とする。
【解決手段】半導体基板に配置された回路ブロックと、回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、導電パターンの第１部分の電位を基準電位にリセットするリセット部と、第１部分を電流供給ラインに接続する接続部と、第１部分の電位を基準電位にリセットした後に第１部分を電流供給ラインに接続してから一定時間経過後の第１部分の電圧が事前に設定された範囲に含まれるか否かを判定し、一定時間経過後の電圧が事前に設定された範囲に含まれない場合に導電パターンに改変が加えられたことを検出する検出回路とを有する半導体集積回路装置が提供される。第１部分の電圧の変化は、導電パターンの回路定数に依存する。
【選択図】図２

Description

本発明は半導体集積回路装置に関する。

個人情報等の高いセキュリティ性が要求されるデータを保持する半導体集積回路装置において、搭載されている回路を物理的な改変、解析から保護したいという要望が高まっている。特許文献１に記載された半導体集積回路装置では、保護対象の回路の上に配線が配置される。この配線の電位の変化を半導体集積回路装置の検出回路が検出すると、検出回路はこの配線に改変が加えられたと判定する。一方で、近年、集束イオンビーム（ＦｏｃｕｓｅｄＩｏｎＢｅａｍ：ＦＩＢ）装置が利用可能になった。ＦＩＢ装置を用いると、半導体集積回路装置の表面からイオンビームを照射して配線を切断したり、配線金属を堆積したりすることができる。従って、特許文献１に記載された技術を用いて回路を保護したとしても、ＦＩＢ装置を用いれば、解読したい箇所をバイパスするように配線金属を堆積して所定の電圧を供給することにより、検出回路の判断動作を正常と誤認識させることができてしまう。

特開２００６−０１２１５９号公報

上述のように、保護対象の回路ブロックの上に導電パターンを配置し、この導電パターンの電位の変化を検出する方法では、導電パターンに加えられた改変を精度よく検出することができない。そこで、本発明の一側面は、保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術を提供することを目的とする。

上記課題に鑑みて、本発明の一側面に係る半導体集積回路装置は、半導体基板に配置された回路ブロックと、前記回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、前記導電パターンの第１部分の電位を基準電位にリセットするリセット部と、前記第１部分を電流供給ラインに接続する接続部と、前記第１部分の電位を基準電位にリセットした後に前記第１部分を前記電流供給ラインに接続してから一定時間経過後の前記第１部分の電圧が事前に設定された範囲に含まれるか否かを判定し、前記一定時間経過後の電圧が前記事前に設定された範囲に含まれない場合に前記導電パターンに改変が加えられたことを検出する検出回路とを有し、前記第１部分の電圧の変化は、前記導電パターンの回路定数に依存することを特徴とする。

上記手段により、保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術が提供される。

実施形態の半導体集積回路装置の構成の一例を説明する図。実施形態の検出回路の構成例を説明する図。実施形態のタイミングチャートの一例を説明する図。実施形態の検出回路の別の構成例を説明する図。実施形態のタイミングチャートの別の例を説明する図。実施形態の導電パターン１０５の形状の変形例を説明する図。実施形態の複数の導電パターンを備える場合を説明する図。実施形態の半導体集積回路装置の構成の別の例を説明する図。実施形態の検出回路の別の構成例を説明する図。実施形態のタイミングチャートの別の例を説明する図。実施形態の検出回路の別の構成例を説明する図。実施形態のタイミングチャートの別の例を説明する図。

以下、添付の図面を参照しつつ、本発明の実施形態について説明する。図１を用いて本発明の１つの実施形態に係る半導体集積回路装置１００の構成の一例を説明する。半導体集積回路装置１００は、半導体基板１０１に配置されたメモリ回路１０２、制御回路１０３、処理回路１０８及び検出回路１０４を有しうる。メモリ回路１０２は例えば不揮発性メモリ及び揮発性メモリの少なくとも一方を含み、データを保持しうる。制御回路１０３は例えばＣＭＯＳロジック回路であり、処理回路１０８によるメモリ回路１０２に保持されるデータへのアクセスを制御しうる。すなわち、制御回路１０３は、処理回路１０８によるメモリ回路１０２へのデータの書き込みと、処理回路１０８によるメモリ回路１０２からのデータの読み出しを制御しうる。処理回路１０８はメモリ回路１０２に保持されているデータを処理して、例えば処理によって生成されたデータを出力装置へ出力するなどの処理を行いうる。メモリ回路１０２と制御回路１０３と処理回路１０８とにより回路ブロック１０６が構成されうる。回路ブロック１０６は端子１０７を介して外部に接続されうる。

回路ブロック１０６の上には導電パターン１０５が配置されている。図１に示される例では、導電パターン１０５は１本の曲折した導電線により構成され、導電パターン１０５はメモリ回路１０２、制御回路１０３及び検出回路１０４の全面にわたって配置されるように蛇行している。導電パターン１０５はすべての回路の上に配置される必要はなく、保護対象の部分の上に配置されればよい。例えば、回路ブロック１０６の一部の上に導電パターン１０５が配置されてもよい。すなわち、導電パターン１０５は、メモリ回路１０２の上だけに配置されてもよいし、制御回路１０３の上だけに配置されてもよいし、処理回路１０８の上だけに配置されてもよい。導電パターン１０５の上から保護対象の回路の構成が解析されないように、導電パターン１０５を密に形成してもよい。また、導電パターン１０５の改変前後での回路定数の変化を大きくするために、半導体集積回路装置１００の製造プロセスにおける最小加工寸法で導電パターン１０５を形成してもよい。本実施形態における回路ブロック１０６の上とは、半導体基板１０１を基準として回路ブロック１０６を構成する層よりも上層のことを意味する。

検出回路１０４は導電パターン１０５に接続され、導電パターン１０５に改変が加えられたことを検出しうる。導電パターン１０５の改変とは、例えば導電パターン１０５の除去や、切断・再接続などのパターンの変更のことである。検出回路１０４の詳細な構成及び検出回路１０４と導電パターン１０５との接続構成については後述する。検出回路１０４と制御回路１０３とは例えば実装配線とワイヤーボンディングとで接続されており、検出回路１０４の検出結果が制御回路１０３へ出力されうる。導電パターン１０５に改変が加えられたことを検出回路１０４が検出した場合に、制御回路１０３は処理回路１０８がメモリ回路１０２に保持されているデータを使用できないようにしうる。例えば、制御回路１０３はデータを使用できないようにするために、処理回路１０８によるメモリ回路１０２へのアクセスを禁止してもよいし、メモリ回路１０２に保持されているデータをリセットしてもよい。ここで、データのリセットとは、例えばデータの消去やランダムデータの上書きなどの、メモリ回路１０２にデータが保持されていない状態に変更する動作のことである。メモリ回路１０２が揮発性メモリを含む場合に、制御回路１０３はメモリ回路１０２への電力供給を停止することによってデータをリセットしてもよい。

次に、図２を用いて検出回路１０４の詳細な構成について説明する。図２は、検出回路１０４の一例である検出回路２００を示す。検出回路２００は２つのスイッチ回路ＳＷ１、ＳＷ２と判定回路２１０とを有する。スイッチ回路ＳＷ１の一端は導電パターン１０５のＡ点（第１部分）に接続され、もう一端は電流供給ラインとして機能する電圧源ＶＤＤに接続される。スイッチ回路ＳＷ２の一端は導電パターン１０５のＡ点に接続され、もう一端は基準電位ラインに接続される。基準電位ラインは例えば接地ＧＮＤであるが、他の電位であってもかまわない。導電パターン１０５のＢ点（第２部分）は基準電位ラインに接続される。ここで、図２の導電パターン１０５のＡ点、Ｂ点はそれぞれ、図１の導電パターン１０５のＡ点、Ｂ点に対応する。判定回路２１０は導電パターン１０５のＡ点に接続され、Ａ点の電圧の変化を検出する。具体的には、Ａ点の電位を基準電位にリセットした後にＡ点を電圧源ＶＤＤに接続して、一定時間経過後のＡ点の電圧Ｖ１が事前に設定された範囲に含まれるか否かを判定する。検出回路２００は、電圧Ｖ１が事前に設定された範囲に含まれる場合に、導電パターン１０５に改変が加えられていないことを検出しうる。一方、検出回路２００は、電圧Ｖ１が事前に設定された範囲に含まれない場合に、導電パターン１０５に改変が加えられたことを検出しうる。

判定回路２１０は、２つの電圧比較回路ＣＭＰ１１、ＣＭＰ１２、ＡＮＤ回路ＡＮＤ１及びＤフリップフロップ回路ＤＦＦ１１を有する。電圧比較回路ＣＭＰ１１の正入力端子は基準電圧Ｖｒｅｆ１に接続され、負入力端子は導電パターン１０５のＡ点に接続される。電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はＡＮＤ回路ＡＮＤ１へ入力される。電圧比較回路ＣＭＰ１２の正入力端子は導電パターン１０５のＡ点に接続され、負入力端子は基準電圧Ｖｒｅｆ２に接続される。電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はＡＮＤ回路ＡＮＤ１へ入力される。図２の例では、Ｖｒｅｆ１がＶｒｅｆ２よりも大きいとする。ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はＤフリップフロップ回路ＤＦＦ１１のデータ入力端子へ入力される。Ｄフリップフロップ回路ＤＦＦ１１のクロック入力端子には制御信号Ｓ１４が入力される。Ｄフリップフロップ回路ＤＦＦ１１のＱの出力信号Ｓ１５は検出回路２００の出力として制御回路１０３へ入力される。基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は半導体基板１０１に搭載されたＤＡコンバータで生成される電圧であってもよいし、半導体基板１０１の外部から入力される電圧であってもよい。

次に、図３のタイミングチャートを用いて、検出回路２００の動作を説明する。図３（Ａ）〜図３（Ｃ）のそれぞれにおいて、上側が各信号の状態を表し、下側が時間の経過に伴う導電パターン１０５のＡ点の電圧Ｖ１の変化を表す。図３（Ａ）は導電パターン１０５に改変が加えられていない場合の検出回路２００の動作を説明するタイミングチャートの一例である。

スイッチ回路ＳＷ１とスイッチ回路ＳＷ２のオン／オフはそれぞれ、制御信号Ｓ０と制御信号Ｓ０Ｂとで制御される。ここで、制御信号Ｓ０Ｂは制御信号Ｓ０の反転信号である。そのため、タイミングチャートでは制御信号Ｓ０Ｂを省略する。時刻Ｔ０において、制御信号Ｓ０がローで、制御信号Ｓ０Ｂがハイである。従って、スイッチ回路ＳＷ１はオフとなり、スイッチ回路ＳＷ２はオンとなる。その結果、導電パターン１０５のＡ点の電圧Ｖ１は基準電位にリセットされる。すなわち、スイッチ回路ＳＷ２は電圧Ｖ１を基準電位にリセットするためのリセット部として機能しうる。導電パターン１０５のＢ点が基準電位ラインに接続される場合には、スイッチ回路ＳＷ２を省略しうる。この場合に、スイッチ回路ＳＷ１がオフになると、導電パターン１０５は基準電位ラインに接続されているため、一定時間経過後に導電パターン１０５のＡ点も基準電位にリセットされる。

時刻Ｔ１において、制御信号Ｓ０がローからハイに変化すると、スイッチ回路ＳＷ１はオンとなり、スイッチ回路ＳＷ２はオフとなる。その結果、導電パターン１０５のＡ点には電圧源ＶＤＤからスイッチ回路ＳＷ１を介して電流が供給される。すなわち、スイッチ回路ＳＷ１は導電パターン１０５のＡ点を電圧源ＶＤＤに接続するための接続部として機能しうる。その後、導電パターン１０５のＡ点の電圧Ｖ１は、導電パターン１０５の回路定数で決定される時定数に従って、電圧源ＶＤＤの供給する電圧値に向かって徐々に増加し始める。導電パターン１０５の回路定数は導電パターン１０５の寄生抵抗値と寄生容量値とを含む。

電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する（この時刻をＴａとする）と、電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はローからハイに変化する。時刻Ｔａの時点では、電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも低いため、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイのままである。従って、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はローからハイに変化する。時刻Ｔ２において、制御信号Ｓ１４がローからハイに変化すると、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３がハイであるので、Ｄフリップフロップ回路ＤＦＦ１１の出力信号Ｓ１５はローからハイに変化する。電圧Ｖ１が基準電圧Ｖｒｅｆ１に到達する（この時刻をＴｂとする）と、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイからローに変化する。その結果、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はハイからローに変化する。以上のように、時刻Ｔ２を過ぎると、検出回路２００の出力信号Ｓ１５はハイとなる。これは、導電パターン１０５に改変が加えられていないことを検出回路２００が検出したことを表す。

時刻Ｔ２は、導電パターン１０５が改変されていない場合の電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する時刻（Ｔａ）と基準電圧Ｖｒｅｆ１に到達する時刻（Ｔｂ）の間に含まれるように事前に設定される。従って、時刻Ｔ２の時点の電圧Ｖ１の値が基準電圧Ｖｒｅｆ２以上かつ基準電圧Ｖｒｅｆ１以下である場合に、導電パターン１０５に改変が加えられていないことが検出される。

次に、図３（Ｂ）を用いて、導電パターン１０５に改変が加えられ、導電パターン１０５の回路定数により定まる時定数が改変前よりも小さくなった場合の検出回路２００の動作を説明する。先程と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化し、電圧Ｖ１が徐々に増加し始める。導電パターン１０５の時定数が改変前よりも小さいため、電圧Ｖ１は導電パターン１０５の改変前よりも早く増加する。

電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する（この時刻をＴｃとする）と、電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はローからハイに変化する。時刻Ｔｃの時点では、電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも低いため、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイのままである。従って、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はローからハイに変化する。次に、時刻Ｔ２よりも前に、電圧Ｖ１が基準電圧Ｖｒｅｆ１に到達し（この時刻をＴｄとする）、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイからローに変化する。その結果、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はハイからローに変化する。時刻Ｔ２において、制御信号Ｓ１４がローからハイに変化すると、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３がローであるので、Ｄフリップフロップ回路ＤＦＦ１１の出力信号Ｓ１５はローのままである。以上のように、時刻Ｔ２を過ぎても、検出回路２００の出力信号Ｓ１５はローのままである。これは、導電パターン１０５に改変が加えられたことを検出回路２００が検出したことを表す。すなわち、時刻Ｔ２の時点の電圧Ｖ１の値が基準電圧Ｖｒｅｆ１を超える場合に、導電パターン１０５に改変が加えられたことが検出される。

次に、図３（Ｃ）を用いて、導電パターン１０５に改変が加えられ、導電パターン１０５の回路定数により定まる時定数が改変前よりも大きくなった場合の検出回路２００の動作を説明する。先程と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化し、電圧Ｖ１が徐々に増加し始める。導電パターン１０５の時定数が改変前よりも大きいため、電圧Ｖ１は導電パターン１０５の改変前よりも遅く増加する。

電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達するよりも前に時刻Ｔ２になり、制御信号Ｓ１４がローからハイに変化すると、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３がローであるので、Ｄフリップフロップ回路ＤＦＦ１１の出力信号Ｓ１５はローのままである。電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する（この時刻をＴｅとする）と、電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はローからハイに変化する。時刻Ｔｅの時点では、電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも低いため、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイのままである。従って、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はローからハイに変化する。次に、電圧Ｖ１が基準電圧Ｖｒｅｆ１に到達し（この時刻をＴｆとする）、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイからローに変化する。その結果、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はハイからローに変化する。以上のように、時刻Ｔ２を過ぎても、検出回路２００の出力信号Ｓ１５はローのままである。これは、導電パターン１０５に改変が加えられたことを検出回路２００が検出したことを表す。すなわち、時刻Ｔ２の時点の電圧Ｖ１の値が基準電圧Ｖｒｅｆ２未満の場合に、導電パターン１０５に改変が加えられたことが検出される。

検出回路２００で用いられる基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２及び時刻Ｔ１、Ｔ２は半導体集積回路装置１００の設計時に設定されてもよいし、製造時に設定されてもよいし、出荷後にユーザにより独自に設定されてもよい。これらの設定値は検出回路１０４に保持されてもよいし、メモリ回路１０２の不揮発性メモリに保持されてもよい。メモリ回路１０２に保持される場合には、導電パターン１０５に改変が加えられると、これらの設定値は利用できなくなる。しかし、導電パターン１０５に改変が加えられた半導体集積回路装置１００はユーザにより破棄されると考えられるため、メモリ回路１０２に保持しておくことを妨げるものではない。

次に、図４を用いて検出回路１０４の詳細な構成の別の例について説明する。図４は、検出回路１０４の別の例である検出回路４００を示す。検出回路４００は、検出回路２００の判定回路２１０を判定回路４１０に置き換えたものである。そこで、以下では判定回路４１０の構成について説明する。

判定回路４１０は、電圧比較回路ＣＭＰ２１、ＡＮＤ回路ＡＮＤ２及び２つのＤフリップフロップ回路ＤＦＦ２１、ＤＦＦ２２を有する。電圧比較回路ＣＭＰ２１の正入力端子は導電パターン１０５のＡ点に接続され、負入力端子は基準電圧Ｖｒｅｆ３に接続される。電圧比較回路ＣＭＰ２１の出力信号Ｓ２１は、Ｄフリップフロップ回路ＤＦＦ２１のデータ入力端子と、Ｄフリップフロップ回路ＤＦＦ２２のデータ入力端子とにそれぞれ入力される。Ｄフリップフロップ回路ＤＦＦ２１のクロック入力端子には制御信号Ｓ２２が入力される。Ｄフリップフロップ回路ＤＦＦ２２のクロック入力端子には制御信号Ｓ２３が入力される。Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４と、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５とはそれぞれＡＮＤ回路ＡＮＤ２へ入力される。ＡＮＤ回路ＡＮＤ２の出力信号Ｓ２６は検出回路４００の出力として制御回路１０３へ入力される。基準電圧Ｖｒｅｆ３は半導体基板１０１に搭載されたＤＡコンバータで生成される電圧であってもよいし、半導体基板１０１の外部から入力される電圧であってもよい。

次に、図５のタイミングチャートを用いて、検出回路４００の動作を説明する。図５（Ａ）〜図５（Ｃ）のそれぞれにおいて、上側が各信号の状態を表し、下側が時間の経過に伴う導電パターン１０５のＡ点の電圧Ｖ１の変化を表す。図５（Ａ）は導電パターン１０５に改変が加えられていない場合の検出回路４００の動作を説明するタイミングチャートの一例である。スイッチ回路ＳＷ１、ＳＷ２の動作は図３と同様のため、説明を省略する。

時刻Ｔ１において、制御信号Ｓ０がローからハイに変化すると、スイッチ回路ＳＷ１はオンとなり、スイッチ回路ＳＷ２はオフとなる。その結果、導電パターン１０５のＡ点には電圧源ＶＤＤからスイッチ回路ＳＷ１を介して電流が供給される。その後、導電パターン１０５のＡ点の電圧Ｖ１は、導電パターン１０５の回路定数で決定される時定数に従って、電圧源ＶＤＤの供給する電圧値に向かって徐々に増加し始める。時刻Ｔ１の時点で、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローであり、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイであり、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローである。従って、ＡＮＤ回路ＡＮＤ２の出力信号Ｓ２６はローである。

時刻Ｔ３において、制御信号Ｓ２２がローからハイに変化する。出力信号Ｓ２１がローであるため、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイのままである。電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する（この時刻をＴｇとする）と、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローからハイに変化する。時刻Ｔ４において、制御信号Ｓ２３がローからハイに変化する。出力信号Ｓ２１がハイであるため、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローからハイに変化する。それに伴い、ＡＮＤ回路ＡＮＤ２からの出力信号Ｓ２６もローからハイに変化する。以上のように、時刻Ｔ４を過ぎると、検出回路４００の出力信号Ｓ２６はハイとなる。これは、導電パターン１０５に改変が加えられていないことを検出回路４００が検出したことを表す。

時刻Ｔ３、Ｔ４は、導電パターン１０５が改変されていない場合の電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する時刻（Ｔｇ）がＴ３とＴ４の間に含まれるように事前に設定される。従って、基準電圧Ｖｒｅｆ３が、時刻Ｔ３における電圧Ｖ１の値以上であり、時刻Ｔ４における電圧Ｖ１の値以下である場合に、導電パターン１０５に改変が加えられていないことが検出される。

次に、図５（Ｂ）を用いて、導電パターン１０５に改変が加えられ、導電パターン１０５の回路定数により定まる時定数が改変前よりも小さくなった場合の検出回路４００の動作を説明する。先程と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化し、電圧Ｖ１が徐々に増加し始める。導電パターン１０５の時定数が改変前よりも小さいため、電圧Ｖ１は導電パターン１０５の改変前よりも早く増加する。

電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する（この時刻をＴｈとする）と、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローからハイに変化する。時変数が改変前よりも小さいため、時刻Ｔｇは事前に設定された時刻Ｔ３よりも早い。時刻Ｔ３において、制御信号Ｓ２２がローからハイに変化する。出力信号Ｓ２１がハイであるため、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイからローに変化する。時刻Ｔ４において、制御信号Ｓ２３がローからハイに変化する。出力信号Ｓ２１がハイであるため、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローからハイに変化する。以上のように、時刻Ｔ４を過ぎても、検出回路４００の出力信号Ｓ２６はローのままである。これは、導電パターン１０５に改変が加えられたことを検出回路４００が検出したことを表す。従って、基準電圧Ｖｒｅｆ３が、時刻Ｔ３における電圧Ｖ１の値未満である場合に、導電パターン１０５に改変が加えられたことが検出される。

次に、図５（Ｃ）を用いて、導電パターン１０５に改変が加えられ、導電パターン１０５の回路定数により定まる時定数が改変前よりも大きくなった場合の検出回路４００の動作を説明する。先程と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化し、電圧Ｖ１が徐々に増加し始める。導電パターン１０５の時定数が改変前よりも大きいため、電圧Ｖ１は導電パターン１０５の改変前よりも遅く増加する。

時刻Ｔ３において、制御信号Ｓ２２がローからハイに変化する。出力信号Ｓ２１がローであるため、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイのままである。時刻Ｔ４において、制御信号Ｓ２３がローからハイに変化する。出力信号Ｓ２１がローであるため、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローのままである。電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する（この時刻をＴｉとする）と、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローからハイに変化する。時変数が改変前よりも大きいため、時刻Ｔｉは事前に設定された時刻Ｔ４よりも遅い。以上のように、時刻Ｔ４を過ぎても、検出回路４００の出力信号Ｓ２６はローのままである。これは、導電パターン１０５に改変が加えられたことを検出回路４００が検出したことを表す。従って、基準電圧Ｖｒｅｆ３が、時刻Ｔ４における電圧Ｖ１の値より大きい場合に、導電パターン１０５に改変が加えられたことが検出される。

検出回路４００で用いられる基準電圧Ｖｒｅｆ３及び時刻Ｔ１、Ｔ３、Ｔ４は半導体集積回路装置１００の設計時に設定されてもよいし、製造時に設定されてもよいし、出荷後にユーザにより独自に設定されてもよい。これらの設定値は検出回路１０４に保持されてもよいし、メモリ回路１０２の不揮発性メモリに保持されてもよい。

次に、図９を用いて検出回路１０４の詳細な構成の別の例について説明する。図９は、検出回路１０４の別の例である検出回路９００を示す。検出回路９００は、図２に示される検出回路２００において、スイッチ回路ＳＷ１と電圧源ＶＤＤとの間に電流源Ｉｒｅｆが接続されたものである。検出回路９００では、導電パターン１０５のＡ点の電圧Ｖ１の収束電圧が、導電パターン１０５の抵抗値と電流源Ｉｒｅｆの出力電流との積で定まる。従って、図２に示された検出回路２００に比べて、電圧Ｖ１は、電圧源ＶＤＤの電圧変動による影響を受けにくい。そのため、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２との差を抑制することができ、検出精度を高めることができる。

次に、図１０のタイミングチャートを用いて、検出回路９００の動作を説明する。図１０において、上側が各信号の状態を表し、下側が時間の経過に伴う導電パターン１０５のＡ点の電圧Ｖ１の変化を表す。図１０は導電パターン１０５に改変が加えられていない場合の検出回路９００の動作を説明するタイミングチャートの一例である。導電パターン１０５に改変が加えられた場合の検出回路９００の動作は図３（ｂ）、図３（ｃ）と同様のため、説明を省略する。

図３（Ａ）と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化すると、スイッチ回路ＳＷ１はオンとなり、スイッチ回路ＳＷ２はオフとなる。その結果、導電パターン１０５のＡ点には電流供給ラインとして機能する電流源Ｉｒｅｆからスイッチ回路ＳＷ１を介して電流が供給される。その後、導電パターン１０５のＡ点の電圧Ｖ１は、導電パターン１０５の回路定数で決定される時定数に従って、導電パターン１０５の寄生抵抗値と電流源Ｉｒｅｆの電流値とにより定まる電圧に向かって徐々に増加し始める。

電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する（この時刻をＴｊとする）と、電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はローからハイに変化する。時刻Ｔｊの時点では、電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも低いため、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイのままである。従って、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はローからハイに変化する。時刻Ｔ５において、制御信号Ｓ１４がローからハイに変化すると、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３がハイであるので、Ｄフリップフロップ回路ＤＦＦ１１の出力信号Ｓ１５はローからハイに変化する。以上のように、時刻Ｔ５を過ぎると、検出回路９００の出力信号Ｓ１５はハイとなる。これは、導電パターン１０５に改変が加えられていないことを検出回路９００が検出したことを表す。このように、時刻Ｔ５の時点の電圧Ｖ１の値が基準電圧Ｖｒｅｆ２以上かつ基準電圧Ｖｒｅｆ１以下である場合に、導電パターン１０５に改変が加えられていないことが検出される。ここで、時刻Ｔ１からＴ５までの時間は、電圧Ｖ１の値が収束する程度の長さに設定してもよい。

導電パターン１０５に改変が加えられて導電パターン１０５の寄生抵抗値が小さくなった場合には、電圧Ｖ１の収束電圧は基準電圧Ｖｒｅｆ２よりも小さくなる。一方で、導電パターン１０５に改変が加えられて導電パターン１０５の寄生抵抗値が大きくなった場合には、電圧Ｖ１の収束電圧は基準電圧Ｖｒｅｆ１よりも大きくなる。どちらの場合でも、時刻Ｔ５の時点で検出回路９００の出力信号Ｓ１５はローとなるため、導電パターン１０５に改変が加えられたことが検出される。

次に、図１１を用いて検出回路１０４の詳細な構成の別の例について説明する。図１１は、検出回路１０４の別の例として検出回路１１００を示す。検出回路１１００は、図４に示される検出回路４００において、スイッチ回路ＳＷ１と電圧源ＶＤＤとを電流源Ｉｒｅｆを介して接続し、導電パターン１０５のＢ点をフローティングにしたものである。導電パターン１０５のＢ点がフローティングであるため、導電パターン１０５のＡ点の電圧Ｖ１はＣＶ＝ＩＴの関係式に従い、時間に対して線形に増加する。ここで、Ｃは導電パターン１０５の寄生容量値であり、Ｉは電流源Ｉｒｅｆの電流値であり、Ｔはスイッチ回路ＳＷ１をオンにしてからの経過時間である。電圧Ｖ１が時間Ｔに対して線形に増加することで、検出回路４００に比べて、電圧Ｖ１が電圧源ＶＤＤの変動による影響を受けにくくなる。そのため、Ｄフリップフロップ回路ＤＦＦ２１、ＤＦＦ２２にパルスを供給する時刻の間隔を狭くすることができ、検出精度を高めることができる。

次に、図１２のタイミングチャートを用いて、検出回路１１００の動作を説明する。図１２において、上側が各信号の状態を表し、下側が時間の経過に伴う導電パターン１０５のＡ点の電圧Ｖ１の変化を表す。図１２は導電パターン１０５に改変が加えられていない場合の検出回路１１００の動作を説明するタイミングチャートの一例である。導電パターン１０５に改変が加えられた場合の検出回路１１００の動作は図５（ｂ）、図５（ｃ）と同様のため、説明を省略する。

時刻Ｔ１において、制御信号Ｓ０がローからハイに変化すると、スイッチ回路ＳＷ１はオンとなり、スイッチ回路ＳＷ２はオフとなる。その結果、導電パターン１０５のＡ点には電流源Ｉｒｅｆからスイッチ回路ＳＷ１を介して電流が供給される。その後、導電パターン１０５のＡ点の電圧Ｖ１は、前述のＣＶ＝ＩＴの関係式に従って線形に増加し始める。時刻Ｔ１の時点で、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローであり、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイであり、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローである。従って、ＡＮＤ回路ＡＮＤ２の出力信号Ｓ２６はローである。

時刻Ｔ６において、制御信号Ｓ２２がローからハイに変化する。出力信号Ｓ２１がローであるため、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイのままである。電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する（この時刻をＴｋとする）と、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローからハイに変化する。時刻Ｔ７において、制御信号Ｓ２３がローからハイに変化する。出力信号Ｓ２１がハイであるため、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローからハイに変化する。それに伴い、ＡＮＤ回路ＡＮＤ２からの出力信号Ｓ２６もローからハイに変化する。以上のように、時刻Ｔ７を過ぎると、検出回路４００の出力信号Ｓ２６はハイとなる。これは、導電パターン１０５に改変が加えられていないことを検出回路１１００が検出したことを表す。

時刻Ｔ６、Ｔ７は、導電パターン１０５が改変されていない場合に、電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する時刻（Ｔｋ）がＴ６とＴ７の間に含まれるように事前に設定される。従って、基準電圧Ｖｒｅｆ３が、時刻Ｔ６における電圧Ｖ１の値以上であり、時刻Ｔ７における電圧Ｖ１の値以下である場合に、導電パターン１０５に改変が加えられていないことが検出される。

導電パターン１０５に改変が加えられて導電パターン１０５の寄生容量値が小さくなった場合には、電圧Ｖ１の単位時間当たりの増加率（ｄＶ１／ｄｔ）が大きくなる。一方で、導電パターン１０５に改変が加えられて導電パターン１０５の寄生容量値が大きくなった場合には、電圧Ｖ１の単位時間当たりの増加率（ｄＶ１／ｄｔ）が小さくなる。どちらの場合でも、時刻Ｔ７の時点で検出回路１１００の出力信号Ｓ１５はローとなるため、導電パターン１０５に改変が加えられたことが検出される。

続いて、図６を用いて導電パターン１０５の形状の変形例を説明する。以下に説明されるいずれの導電パターンも、半導体集積回路装置１００を製造する半導体プロセスの最小加工寸法で形成することが望ましい。また、それぞれの導電パターンのＡ点、Ｂ点が、図１に示される導電パターン１０５のＡ点、Ｂ点にそれぞれ対応する。

図６（Ａ）に示される導電パターン６１０は、複数の矩形パターンがこの矩形パターンの幅よりも細い導電線で接続された形状を有する。この導電パターン６１０によれば、寄生抵抗の増大を抑制しつつ、寄生容量を増大しうる。複数の矩形のパターンの大きさは異なっていてもよい。図６（Ｂ）に示される導電パターン６２０は、外周部に位置するＡ点から渦状に中央部に向かった後、中央部から外周部に位置するＢ点まで渦状に向かうパターンを有する。図６（Ｃ）に示される導電パターン６３０は、櫛葉状のパターンを有する。図６（Ｄ）に示される導電パターン６４０は、１本の導電線が蛇行したパターンを有し、この導電線の中央付近にＡ点が位置し、両端に２つのＢ点が位置する。図６（Ｅ）に示される導電パターン６５０は櫛歯状の形状を有し、別の櫛歯状の形状を有する導電パターン６５１と噛み合うように配置される。導電パターン６５１のＣ点は基準電位ライン（例えばＧＮＤ）に接続される。この構成によれば、導電パターン６５０の寄生容量を増大しうる。図６（Ｆ）に示される導電パターン６６０は１本の導電線が蛇行したパターンを有し、この導電パターン６６０に並行して導電パターン６６１、６６２が配置される。導電パターン６６１のＣ点及び導電パターン６６２のＤ点はそれぞれ基準電位ライン（例えばＧＮＤ）に接続される。この構成によれば、導電パターン６５０の寄生容量を増大しうる。

図１に示した例では回路ブロック１０６の上に１つの導電パターン１０５が配置された構成を説明した。しかし、回路ブロック１０６の上に配置される導電パターンは複数に分割されていてもよい。図７を用いて導電パターンを複数備える場合の構成図の一例を説明する。図７では４つの導電パターン７０２ａ〜７０２ｄが半導体基板７００上の異なる領域７０１ａ〜７０２ｄの上に配置される。導電パターン７０２ａ〜７０２ｄはそれぞれ、図１で説明された導電パターン１０５に対応し、図６で説明された変形例を適用しうる。導電パターン７０２ａ〜７０２ｄはそれぞれ、検出回路７０３ａ〜７０３ｄに接続される。検出回路７０３ａ〜７０３ｄはそれぞれ、前述の検出回路１０４に対応する。導電パターン７０２ａ〜７０２ｄはそれぞれ異なる回路定数を有してもよい。導電パターン７０２ａ〜７０２ｄはその一部又は全部が重なっていてもかまわない。それにより、導電パターン７０２ａ〜７０２ｄが多重に配置された回路ブロックの解析は一層困難になりうる。

上述の例では、半導体基板１０１に配置された回路ブロック１０６の上に導電パターン１０５を配置することで、回路ブロック１０６の解析を困難にする構成を説明した。しかしながら、半導体基板１０１が実装基板に搭載されて半導体集積回路装置が製造される場合に、半導体基板１０１の裏側から回路ブロック１０６が解析される恐れがある。最新の解析技術、例えばＬＶＰ（Laser Voltage Probing）法や裏面エミッション顕微鏡を用いることにより、半導体基板１０１の裏面からトランジスタの動作状態を確認することが可能となってきた。そこで、図８を用いて説明される本発明の別の実施形態では、半導体基板１０１の裏面についても導電パターンで保護する。

図８に示される半導体集積回路装置８００は、半導体基板１０１を実装基板８０１に搭載することにより製造される。実装基板８０１のうち半導体基板１０１が搭載される領域８０２の上に導電パターン８０３が配置される。ここで、図に示されるように導電パターン８０３が領域８０２の全面にわたって配置されてもよいし、領域８０２の一部の上にのみに配置されてもよい。領域８０２の一部の上のみに配置される場合には、その部分のセキュリティ性が向上する。導電パターン８０３の構成は導電パターン１０５の構成と同様であり、詳細な説明は省略する。導電パターン８０３は半導体基板１０１に配置された検出回路１０４に接続されうる。これにより、電圧Ｖ１は、導電パターン１０５の回路定数と導電パターン８０３の回路定数とに依存する。したがって、導電パターン１０５と導電パターン８０３との少なくとも一方に改変が加えられた場合に、検出回路１０４は改変が加えられたことを検出できる。また、半導体基板１０１の裏面が領域８０２に対向するように半導体基板１０１を実装基板８０１に搭載することによって、半導体基板１０１の表側は導電パターン１０５により保護され、半導体基板１０１の裏側は導電パターン８０３により保護されうる。導電パターン１０５と導電パターン８０３とは異なる検出回路に接続されてもよい。この場合に、それぞれの検出回路からの出力が制御回路１０３へ入力され、制御回路１０３は改変を検出したことが少なくとも一方の検出回路から出力された場合に、制御回路１０３はメモリ回路１０２に記憶されているデータを使用できないようにしうる。導電パターン８０３に接続される検出回路は半導体基板１０１に位置してもよいし、実装基板８０１に位置してもよい。また、本実施例では、導電パターン８０３は実装基板８０１の表面に形成されてもよいし、多層配線基板の中間層に形成されてもよい。

以上のように、本発明の様々な実施形態によれば、回路ブロックの上に配置された導電パターンに改変が加えられたことを検出できる。回路ブロックを解析するためには、導電パターンを改変する必要があるが、たとえＦＩＢ装置などの加工装置を用いたとしても、導電パターンの回路定数を維持したまま導電パターンを改変するのは非常に困難である。従って、本発明では導電パターンの回路定数に依存する導電パターンの電圧の変化を検出するため、導電パターンの改変をより精度よく検出でき、その結果として半導体集積回路装置に保持されたデータのセキュリティ性を向上することができる。

Claims

半導体基板に配置された回路ブロックと、
前記回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、
前記導電パターンの第１部分の電位を基準電位にリセットするリセット部と、
前記第１部分を電流供給ラインに接続する接続部と、
前記第１部分の電位を基準電位にリセットした後に前記第１部分を前記電流供給ラインに接続してから一定時間経過後の前記第１部分の電圧が事前に設定された範囲に含まれるか否かを判定し、前記一定時間経過後の電圧が前記事前に設定された範囲に含まれない場合に前記導電パターンに改変が加えられたことを検出する検出回路と
を有し、
前記第１部分の電圧の変化は、前記導電パターンの回路定数に依存する
ことを特徴とする半導体集積回路装置。
前記回路ブロックは、
データを保持するためのメモリ回路と、
前記メモリ回路に保持されるデータへのアクセスを制御する制御回路と、
を有し、
前記制御回路は、前記導電パターンに改変が加えられたことが検出された場合に、前記メモリ回路に保持されているデータをリセットするか、前記メモリ回路に保持されているデータへのアクセスを禁止するかの何れかを行うことを特徴とする請求項１に記載の半導体集積回路装置。
前記電流供給ラインは電圧源であり、前記導電パターンの第２部分が基準電位ラインに接続されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
前記電流供給ラインは電流源であり、前記導電パターンの第２部分が基準電位ラインに接続されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
前記電流供給ラインは電流源であり、前記第１部分の電位が基準電位にリセットされた後に前記導電パターンがフローティングにされることを特徴とする請求項１又は２に記載の半導体集積回路装置。
前記回路定数は、前記導電パターンの寄生抵抗と寄生容量とを含むことを特徴とする請求項１乃至５の何れか１項に記載の半導体集積回路装置。
前記半導体基板を搭載する実装基板と、
前記実装基板のうち前記半導体基板を搭載するための領域の少なくとも一部を覆う更なる導電パターンと
を更に有し、
前記検出回路は前記更なる導電パターンに改変が加えられたことを更に検出する
ことを特徴とする請求項１乃至６の何れか１項に記載の半導体集積回路装置。