JP2008198832A - 素子特性測定回路及び半導体装置 - Google Patents

Abstract

【課題】従来の素子特性測定回路では、同じ測定対象に対して抵抗値と容量値を精度良く測定することができなかった。
【解決手段】本発明にかかる素子特性測定回路は、被測定素子Ｍ１が接続される第１のノードＮ１と、被測定素子Ｍ１と実質的に同じ幅と被測定素子Ｍ１よりも短い長さを有するダミー素子Ｍ２が接続される第２のノードＮ２と、第１の端子ＶＤＤ１と第１のノードＮ１との間及び第２の端子ＶＤＤ２と第２のノードＮ２との間に接続される第１のスイッチ１２と、第１のノードＮ１と第３の端子ＧＮＤとの間及び第２のノードＮ２と第３の端子ＧＮＤとの間に接続される第２のスイッチ１３と、被測定素子Ｍ２上に形成される第１、第２の電圧測定ノードＮ４、Ｎ５と、被測定素子Ｍ２上の第１、第２の電圧測定ノードＮ４、Ｎ５よりも第１のノードＮ１との距離が遠くなる位置に形成される第１の電流入出力ノードＮ３とを有するものである。
【選択図】図１

Description

本発明にかかる素子特性測定回路及び半導体装置は、特に半導体装置内に形成された素子の容量値と抵抗値とを測定する素子特性測定回路及び半導体装置に関する。

近年、半導体装置では、製造プロセスの微細化が進んでいる。しかしながら、製造プロセスが微細化されるにつれて、半導体装置内に形成される配線で発生する信号遅延が大きくなり、半導体装置が誤動作する問題が発生している。この信号遅延は、信号配線の寄生容量と寄生抵抗との値によって発生する。従って、この問題は、設計段階で信号遅延に関して精度の高いシミュレーションを行うことで防ぐことが可能である。

このような高精度のシミュレーションを行うためには、製造される半導体装置の配線容量と配線抵抗とを高精度に計測し、計測した値をシミュレータに反映させることが重要になる。そこで、素子の容量値を高精度に測定する方法としてＣＢＣＭ（Charge Based Capacitance Measurement）法が提案されている。また、抵抗値を高精度に測定する方法として４端子Ｋｅｌｖｉｎ手法が提案されている。これらの測定方法及び測定回路が特許文献１（従来例）に開示されている。

従来例に開示されている測定回路１００の回路図を図１８に示す。従来例では図１８に示す測定回路１００を用いて、ノードＮ１とノードＮ２との間に形成されるカップリング容量Ｃｃ及びノードＮ１の対基板容量ＣｖをＣＢＣＭ法で測定する。ＣＢＣＭ法では、同じ容量値を有するダミー容量Ｃｒｅｆが接続されるノードＮ１、Ｎ３に同じ電圧を印加して、そのときノードＮ１、Ｎ３に流れ込む電流値の差に基づきカップリング容量Ｃｃ及び対基板容量Ｃｖの容量値を測定する。

より具体的には、ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＮＭＯＳトランジスタＭＮ１、ＭＮ２とが同時に導通状態とならないように、それぞれのゲートに所定の周波数ｆを有する制御信号を与える。このとき電流計ＡＭ１、ＡＭ２で測定される電流値Ｉｒ、Ｉｔと、電源電圧ｖｄｄ（図中の電源ＰＷＲ１、ＰＷＲ２が出力する電圧）と、制御信号の周波数ｆとに基づきコンデンサＣｃ及び対基板容量Ｃｖの和Ｃｔｓｔを（１）式で求める。
Ｃｔｓｔ＝Ｃｃ＋Ｃｖ＝（Ｉｔ−Ｉｒ）／（ｖｄｄ＊ｆ）・・・（１）

続いて、ノードＮ２から誘起され接地レベルに流れる電流Ｉｍを電流計ＡＭ３で測定する。そして、電流計ＡＭ３で測定される電流値Ｉｍと、電源電圧ｖｄｄと、制御信号の周波数ｆとに基づきコンデンサＣｃの容量値を（２）式で求める。
Ｃｃ＝Ｉｍ／（ｖｄｄ＊ｆ）・・・（２）

そして、上記（１）式及び（２）式より、対基板容量Ｃｖは（３）式で求められる。
Ｃｖ＝（Ｉｔ−Ｉｒ−Ｉｍ）／（ｖｄｄ＊ｆ）・・・（３）

このように、ＣＢＣＭ法では、電流Ｉｒが流れる系と電流Ｉｔが流れる系とに同じダミー容量を形成し、測定対象となる容量値を電流Ｉｒと電流Ｉｔとの差分に基づいて計算する。これによって、ＣＢＣＭ法では、測定対象に付随する部分の容量値に依存することなく、測定対象の容量値のみを精度良く測定することが可能になる。

また、従来例では、カップリング容量Ｃｃに代えて、測定容量形成部１０１を使用し、ノードＮ１とノードＮ２１〜Ｎ２５との間にそれぞれ形成されるカップリング容量Ｃｃ１〜Ｃｃ５の容量値を測定する。この測定容量形成部１０１を有する測定回路の回路図を図１９に示す。また、測定容量形成部１０１の概略図を図２０に示す。図２０に示されるように、ノードＮ２１〜Ｎ２５は、測定容量形成部１０１の異なる位置に配置されている。このようなノードのそれぞれに対して、上記ＣＢＣＭ法を用いることで、従来例では、配線の配置の違いによって生じるカップリング容量の違いを測定する。このとき、従来例では、ノードＮ２１〜Ｎ２５をそれぞれ近い位置に配置することで、配線の配置の違いによるカップリング容量の差を精度良く測定する。

一方、従来例では、カップリング容量Ｃｃに代えて、配線抵抗パターン１０３を形成することで、抵抗値を測定する。この配線抵抗パターン１０３の概略図を図２１に示す。図２１に示すように、配線抵抗パターン１０３は、ＰＡＤ１がノードＮ１に接続され、ＰＡＤ２がノードＮ２に接続される。そして、ＰＡＤ１とＰＡＤ２との間に、メッシュ配線１０４Ｍが形成され、メッシュ配線１０４Ｍに挟まれる領域に抵抗パターン１０５が形成される。この配線抵抗パターン１０５の拡大図を図面下部に示す。抵抗パターン１０５は、蛇行するように形成される抵抗配線１０７を有し、さらに、抵抗配線１０７とカップリング容量を形成するダミーパターン１０８、１０９を有している。ここで、従来例では、抵抗配線１０７とダミーパターン１０８、１０９とで形成されるカップリング容量が図１８で示すカップリング容量Ｃｃと同じになるように形成する。そして、４端子Ｋｅｌｖｉｎ法を用いて抵抗パターン１０５の抵抗値を測定する。これによって、カップリング容量を考慮した精度の高い抵抗値を測定する。
特開２００４−２４５８２６号公報

しかしながら、従来例では、容量値と抵抗値とは異なる配線あるいは配線パターンによって測定される。そのため、異なる測定回路を準備しなければならず、チップサイズが増大する問題がある。また、配線パターン１０３とカップリング容量Ｃｃとの容量値を同じになるように配線パターン１０３を形成しても、異なる配線である場合、これらが必ずしも一致するとは限らない。このことから、従来例では、抵抗値の測定精度が悪化する問題がある。

本発明にかかる素子特性測定回路は、第１の電流が流入する第１の端子と、第２の電流が流入する第２の端子と、被測定素子が接続される第１のノードと、前記被測定素子と実質的に同じ幅と前記被測定素子よりも短い長さを有するダミー素子が接続される第２のノードと、前記被測定素子及び前記ダミー素子から流出する第３の電流を排出する第３の端子と、前記第１の端子と前記第１のノードとの間及び前記第２の端子と前記第２のノードとの間に接続され、前記第１、第２の電流の流れを制御する第１のスイッチと、前記第１のノードと前記第３の端子との間及び前記第２のノードと前記第３の端子との間に接続され、前記第３の電流の流れを制御する第２のスイッチと、前記被測定素子上の離間した位置に形成される第１、第２の電圧測定ノードと、前記被測定素子上であって、前記第１、第２の電圧測定ノードよりも前記第１のノードとの距離が遠くなる位置に形成される第１の電流入出力ノードと、を有するものである。

本発明にかかる素子特性測定回路によれば、ダミー素子と被測定素子とを用いてＣＢＣＭ法を用いた容量値の測定が可能である。さらに、本発明にかかる素子特性回路では、被測定素子に第１、第２の電圧測定ノードを設けることで、容量値を測定した被測定素子に対して４端子Ｋｅｌｖｉｎ法を用いた抵抗値の測定が可能である。

本発明にかかる素子特性測定回路によれば、同じ被測定素子に対して容量値の測定と抵抗値の測定とが可能になる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる素子特性測定回路１の回路図を図１に示す。図１に示すように素子統制測定回路１は、第１の端子（例えば、第１の電源端子ＶＤＤ１）、第２の端子（例えば、第２の電源端子ＶＤＤ２）、第３の端子（例えば、接地端子ＧＮＤ）、被測定素子Ｍ１、ダミー素子Ｍ２、ＤＵＴ側４端子抵抗測定回路１０、参照側４端子抵抗測定回路１１、第１のスイッチ１２、第２のスイッチ１３を有している。

第１のスイッチ１２は、ゲート端子が共通に接続されたＰＭＯＳトランジスタＭＰ１、ＭＰ２を有している。このゲート端子は、制御用外部接続パッドＶｐに接続される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、この制御用外部接続パッドＶｐからの制御信号によって導通状態が制御される。ＰＭＯＳトランジスタＭＰ１のソース端子は、第１の電源端子ＶＤＤ１に接続される。ＰＭＯＳトランジスタＭＰ２のソース端子は、第２の電源端子ＶＤＤ２に接続される。一方、ＰＭＯＳトランジスタＭＰ１のドレイン端子は、第１のノードＮ１に接続される。ＰＭＯＳトランジスタＭＰ２のドレイン端子は、第２のノードＮ２に接続される。

第１の電源端子ＶＤＤ１には、第１の電源ＰＷＲ１が接続され、第１の電流Ｉ１が流入する。また、第１の電源端子ＶＤＤ１と第１の電源ＰＷＲ１との間には、第１の電流計ＡＭ１が接続される。第２の電源端子ＶＤＤ２には、第２の電源ＰＷＲ２が接続され、第２の電流Ｉ２が流入する。また、第２の電源端子ＶＤＤ２と第２の電源ＰＷＲ２との間には、第２の電流計ＡＭ２が接続される。本実施の形態においては、第１の電源ＰＷＲ１と第２の電源ＰＷＲ２とは、実質的に同じ電圧（以下、この電圧を電源電位ｖｄｄと称す）を出力している。

第２のスイッチ１３は、ゲート端子が共通に接続されたＮＭＯＳトランジスタＭＮ１、ＭＮ２を有している。このゲート端子は、制御用外部接続パッドＶｎに接続される。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、この制御用外部接続パッドＶｎからの制御信号によって導通状態が制御される。ＮＭＯＳトランジスタＭＮ１のソース端子は、接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ２のソース端子は、接地端子ＧＮＤに接続される。一方、ＮＭＯＳトランジスタＭＮ１のドレイン端子は、第１のノードＮ１に接続される。ＮＭＯＳトランジスタＭＮ２のドレイン端子は、第２のノードＮ２に接続される。なお、接地端子ＧＮＤからは接地電位が供給される。

図示しないが、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は半導体基板のＮウェル領域上に形成され、このＮウェル領域にはウェル電位が電圧印加用外部接続パッドＶｎｗから供給される。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は半導体基板のＰウェル領域上に形成され、このＰウェル領域にはウェル電位が電圧印加用外部接続パッドＶｐｗから供給される。

ここで、被測定素子Ｍ１とダミー素子Ｍ２とについて詳細に説明する。本実施の形態では、被測定素子Ｍ１及びダミー素子Ｍ２として半導体基板上に形成される配線を対象とする。従って、以下の説明では、被測定素子Ｍ１を被測定配線Ｍ１と称し、ダミー素子Ｍ２をダミー配線Ｍ２と称す。被測定配線Ｍ１とダミー配線Ｍ２との概略図を図２に示す。図２に示すように、被測定配線Ｍ１は、配線幅がＷＬであって、配線長がＬ１となる配線である。一方、ダミー配線Ｍ２は、配線幅がＷＲであって、配線長がＬ２となる配線である。なお、配線幅ＷＲと配線幅ＷＬとは同じ幅であって、配線長Ｌ１は、配線長Ｌ２よりも長くなるように形成される。配線長Ｌ２と配線長Ｌ１との長さの差はＬｔである。そして、被測定配線Ｍ１は接地端子との間に寄生容量Ｃ１を有し、ダミー配線Ｍ２は接地端子との間に寄生容量Ｃ２を有する。

また、被測定配線Ｍ１は、配線の一方の端部が第１のノードＮ１に接続されている。そして、被測定配線Ｍ１上の第１のノードＮ１から遠い距離となる位置から順に、第１の電流入出力ノードＮ３、第１の電圧測定ノードＮ４、第２の電圧測定ノードＮ５、第２の電流入出力ノードＮ６が設けられる。一方、ダミー配線Ｍ２は、配線の一方の端部が第２のノードＮ２に接続されている。そして、ダミー配線Ｍ２上の第２のノードＮ２から遠い距離となる位置から順に、第３の電流入出力ノードＮ７、第３の電圧測定ノードＮ８、第４の電圧測定ノードＮ９、第４の電流入出力ノードＮ１０が設けられる。なお、第１、第２の電圧測定ノードは、互いの距離が所定の距離となるように離間して設けられる。第３、第４の電圧測定ノードも第１、第２の電圧測定ノードと同様に、互いの距離が所定の距離となるように離間して設けられる。また、被測定配線Ｍ１及びダミー配線Ｍ２上に設けられる各ノードの位置は、被測定配線Ｍ１とダミー配線Ｍ２とで実質的に同じ位置に設けられていることが好ましい。

ＤＵＴ側４端子抵抗測定回路１０と参照側４端子抵抗測定回路１１とについて詳細に説明する。なお、ＤＵＴ側４端子抵抗測定回路１０と参照側４端子抵抗測定回路１１とは実質的に同じ回路であるため、ＤＵＴ側４端子抵抗測定回路１０を例として以下で説明する。ＤＵＴ側４端子抵抗測定回路１０の回路図を図３に示す。図３では、括弧内に参照側４端子抵抗測定回路１１の端子名及びトランジスタ名を示す。

図３に示すように、ＤＵＴ側４端子抵抗測定回路１０は、第１の電流入出力ノードＮ３、第１の電圧測定ノードＮ４、第２の電圧測定ノードＮ５、第２の電流入出力ノードＮ６のそれぞれに対応した制御スイッチとして、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６が設けられている。なお、図示しないが、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６は、半導体基板のＰウェル領域上に形成され、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と同様に電圧印加用外部接続パッドＶｎｗからウェル電位が供給される。

ＮＭＯＳトランジスタＭＮ３〜ＭＮ６のゲート端子には制御用外部接続パッドＶＩ１が共通に接続される。ＮＭＯＳトランジスタＭＮ３のソース端子には第１の電流入出力ノードＮ３が接続される。ＮＭＯＳトランジスタＭＮ３のドレイン端子には、測定用外部接続パッドＩｆ１＋が接続される。ＮＭＯＳトランジスタＭＮ４のソース端子には第１の電圧測定ノードＮ４が接続される。ＮＭＯＳトランジスタＭＮ４のドレイン端子には、測定用外部接続パッドＶｓ１＋が接続される。ＮＭＯＳトランジスタＭＮ５のソース端子には第２の電圧測定ノードＮ５が接続される。ＮＭＯＳトランジスタＭＮ５のドレイン端子には、測定用外部接続パッドＶｓ１−が接続される。ＮＭＯＳトランジスタＭＮ６のソース端子には第２の電流入出力ノードＮ６が接続される。ＮＭＯＳトランジスタＭＮ６のドレイン端子には、測定用外部接続パッドＩｆ１−が接続される。

測定用外部接続パッドＩｆ１＋は、例えば電流源が接続され、抵抗測定用の電流を第１の電流入出力ノードＮ３に印加する。測定用外部接続パッドＩｆ１−は、例えば接地電位に接続され、測定用外部接続パッドＩｆ１＋から印加された電流を排出する。測定用外部接続用パッドＶｓ１＋と測定用外部接続用パッドＶｓ−との間には、例えば電圧計が接続され、第１の電圧測定ノードＮ４と第２の電圧測定ノードＮ５との間の電圧差を測定する。

次に、本実施の形態にかかる素子特性測定回路１を用いた素子特性の測定方法について説明する。まず、素子特性測定回路１を用いたＣＢＣＭ法による配線の寄生容量の測定について説明する。素子特性測定回路１を用いたＣＢＣＭ法では、制御用外部接続パッドＶｐと制御用外部接続パッドＶｎにそれぞれ同位相となるクロック信号を周波数ｆで入力する。これによって、ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＮＭＯＳトランジスタＭＮ１、ＭＮ２は、周波数ｆで排他的に導通状態となる。

ＰＭＯＳトランジスタＭＰ１、ＭＰ２が導通状態である場合、被測定配線Ｍ１とダミー配線Ｍ２とには電源電位ｖｄｄが印加され、被測定配線Ｍ１及びダミー配線Ｍ２の寄生容量Ｃ１、Ｃ２はこの電源電位ｖｄｄに基づき充電される。このとき、電流計ＡＭ１、ＡＭ２には、それぞれ第１の電流Ｉ１と第２の電流Ｉ２とが計測される。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２が導通状態である場合、被測定配線Ｍ１とダミー配線Ｍ２の寄生容量Ｃ１、Ｃ２に充電された電荷が第３の電流として接地端子ＧＮＤに排出される。

このような動作によって計測された第１の電流Ｉ１は（４）式によって表され、第２の電流Ｉ２は（５）式によって表される。
Ｉ１＝Ｃ１×ｖｄｄ×ｆ・・・（４）
Ｉ２＝Ｃ２×ｖｄｄ×ｆ・・・（５）

そして、ＣＢＣＭ法では、第１の電流Ｉ１と第２の電流Ｉ２との差分に基づき、被測定配線Ｍ１とダミー配線Ｍ２との差分部分の容量値を求める。つまり、本実施の形態では、被測定配線Ｍ１の長さＬｔに相当する配線部分の寄生容量Ｃｔを求めることが可能である。（４）式及び（５）式より、寄生容量Ｃｔは（６）式によって表される。
Ｃｔ＝Ｃ１−Ｃ２＝（Ｉ１−Ｉ２）／（ｖｄｄ×ｆ）・・・（６）

被測定配線Ｍ１の配線容量Ｃ１を被測定配線Ｍ１のみで測定した場合、第１の電流を制御するＰＭＯＳトランジスタＭＰ１及び第３の電流を制御するＮＭＯＳトランジスタＭＮ１の寄生容量や第１の電源ＰＷＲ１から被測定配線Ｍ１に至る配線に寄生する容量等の影響によって、被測定配線Ｍ１の配線容量を正確に測定することはできない。しかしながら、ＣＢＣＭ法では、ダミー配線Ｍ２と被測定配線Ｍ１とに形状的な差異を持たせ、ダミー配線Ｍ２に流れる第２の電流を第１の電流と同じ構成で制御することで、ダミー配線Ｍ２と被測定配線Ｍ１とで同じ構成となる部分の寄生容量を相殺する。これによって、ＣＢＣＭ法、ダミー配線Ｍ２と被測定配線Ｍ１との差異部分についての正確な容量値を測定することが可能である。

また、本実施の形態にかかる素子特性測定回路１では、被測定配線Ｍ１及びダミー配線Ｍ２として、図４に示すような配線パターンを用いることで隣接する配線間の容量値（以下、配線間容量Ｃｃと称す）を含めた容量値を求めることが可能である。図４に示す被測定配線Ｍ１は、配線長がＬ１、配線幅がＷＬの配線が配線間距離ＳＬとなるように並べられている。また、ダミー配線Ｍ２は、配線長がＬ２、配線幅がＷＬの配線が配線間距離ＳＬとなるように並べられている。このようなパターンでは、被測定配線Ｍ１の配線間容量として容量Ｃ１１、Ｃ１２が形成され、接地電位に対して容量Ｃｇ１が形成される。また、ダミー配線Ｍ２の配線間容量として容量Ｃ２１、Ｃ２２が形成され、接地電位に対して容量Ｃｇ２が形成される。

このような配線パターンに対して、上記ＣＢＣＭ法を用いて容量値を測定した場合、（６）式のＣ１はＣ１＝Ｃｇ１＋Ｃ１１＋Ｃ１２となり、Ｃ２はＣ２＝Ｃｇ２＋Ｃ２１＋Ｃ２２となる。従って、この場合の（６）式は（７）式のように変形できる。
Ｃｔ＝Ｃ１−Ｃ２
＝（Ｃｇ１＋Ｃ１１＋Ｃ１２）−（Ｃｇ２＋Ｃ２１＋Ｃ２２）
＝Ｃｔｇ＋Ｃｔ１＋Ｃｔ２ ・・・（７）
ここで、Ｃｔｇ＝Ｃｇ１−Ｃｇ２、Ｃｔ１＝Ｃ１１−Ｃ２１、Ｃｔ２＝Ｃ１２−Ｃ２２である。つまり、素子特性測定回路１は、図４に示すような配線パターンを用いることで、配線間容量を含めた容量値の正確な測定が可能になる。なお、配線Ｍ１（Ｍ２）の左右に隣接する配線は、配線幅と配線間隔がそれぞれ異なっていても同様に求めることができる。例えば、被測定配線Ｍ１（ダミー配線Ｍ２）の配線幅がＷＬ、左側隣接配線幅がＷＬ１、左側隣接配線間隔がＳＬ１、右側隣接配線幅がＷＬ２、右側隣接配線間隔がＳＬ２といった場合である。

続いて、素子特性測定回路１を用いた抵抗値の測定方法について説明する。素子特性測定回路１では、ＤＵＴ側４端子抵抗測定回路１０を用いて被測定配線Ｍ１の抵抗値を測定する。抵抗値を測定する場合、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１は非導通状態とする。そして、測定用外部接続パッドＩｆ＋から測定用外部接続パッドＩｆ−に電流Ｉｍを流す。これによって、第１の電圧測定ノードＮ４と第２の電圧測定ノードＮ５との間の被測定配線の抵抗値に応じた電圧差Ｖｍが生じる。そして、この電圧差Ｖｍを測定用外部接続パッドＶｓ＋と測定用外部接続パッドＶｓ−との間に接続される電圧計で測定する。これによって、第１の電圧測定ノードＮ４と第２の電圧測定ノードＮ５との間の配線抵抗Ｒｔが（８）式によって表される。
Ｒｔ＝Ｖｍ／Ｉｍ・・・（８）

このように、電流の印加と電圧値の測定を異なる端子を用いて行うことで、電流Ｉｍが流れる経路の配線抵抗の影響を受けることなく２つのノード間の電圧差を正確に測定することが可能である。このような抵抗測定方法が４端子Ｋｅｌｖｉｎ法である。つまり、素子特性測定回路１は、２つのノード間の抵抗値を正確に測定することが可能である。

上記説明より、本実施の形態にかかる素子特性測定回路１によれば、同じ配線に対して容量値と抵抗値とを精度良く測定することが可能である。このように、同じ配線に対して容量値と抵抗値とを精度良く測定することは、配線構造を解析する上で非常に有効である。例えば、配線間容量Ｃは、配線幅をＷＬ、配線間の距離をＷＳ、配線膜厚をＷＨ、配線の長さをＷ１、誘電率をεとすると（９）式で表される。
Ｃ＝ε×（ＷＨ×Ｗ１）／ＷＳ・・・（９）
一方、配線の抵抗値Ｒは、抵抗率をρとすると（１０）式で表される。
Ｒ＝ρ×Ｗ１／（ＷＨ×ＷＬ）・・・（１０）

（９）式及び（１０）式より、配線間容量Ｃは、配線間距離ＷＳに対して反比例し、配線幅ＷＬに対して感度が無い。一方、配線抵抗Ｒは配線幅ＷＬに対して反比例し、配線間距離ＷＳに対して感度が無いことが分かる。つまり、隣接する配線間の距離を含めた配線構造を知るためには同じ配線に対して容量値と抵抗値とを測定することが重要になる。

本実施の形態にかかる素子特性測定回路１によれば、同じ配線の容量値と抵抗値とを精度良く測定することが可能である。このことから、（９）式及び（１０）式に基づき配線構造を精度良く知ることが可能である。容量値と抵抗値が期待値と異なる場合、その原因を調査するために、従来では、ＳＥＭ（Scanning Electron Microscope）装置など使用して配線の断面写真を何枚も撮影し、これらを用いて配線構造を解析しなければならなかった。そのため、従来の方法では解析の工数及び時間が増大する問題があった。しかし、本実施の形態にかかる素子特性測定回路１では、電気的測定と計算によって配線構造を解析することができるため、解析の工数及び時間を削減することが可能である。

また、半導体装置の設計では、ＬＰＥ（Layout Parameter Extraction）ツール等を用いてレイアウトパターンの構造を解析し、その解析結果に基づき配線の抵抗値や容量値を抽出することが行われている。そして、抽出した結果をシミュレーションに反映することで、事前に不具合を防止するバックアノテーションを行うことが可能である。このとき、本実施の形態にかかる素子特性測定回路１を用いることで、高精度に求められた配線の抵抗値及び容量値に基づき、配線間容量の配線間距離依存性などを精度良く求めることができる。そして、このような解析結果に基づきバックアノテーションを行うことで、バックアノテーションの精度を向上させることが可能である。

なお、上記実施の形態では、４端子抵抗測定回路としてＮＭＯＳトランジスタを用いたが、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタあるいは、トランスファゲートを用いても良い。ＰＭＯＳトランジスタを用いた４端子抵抗測定回路の回路図を図５に示す。また、トランスファゲートを用いた４端子抵抗測定回路の回路図を図６に示す。

実施の形態２
実施の形態２にかかる素子特性測定回路２の回路図を図７に示す。素子特性測定回路２では、接地端子を実施の形態１の測定用外部接続パッドＩｆ−の代わりに使用する。そのため、実施の形態２にかかるＤＵＴ側４端子抵抗測定回路２０及び参照側４端子抵抗測定回路２１は、対応する配線上の３つのノードと接続される。

ＤＵＴ側４端子抵抗測定回路２０の詳細な回路図を図８に示す。図８に示すように、ＤＵＴ側４端子抵抗測定回路２０は、ＤＵＴ側４端子抵抗測定回路１０からＮＭＯＳトランジスタＭＮ６を取り除いた回路となっている。なお、実施の形態２においても、ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタあるいは、トランスファゲートに置き換えることが可能である。ＰＭＯＳトランジスタを用いた４端子抵抗測定回路の回路図を図９に示す。また、トランスファゲートを用いた４端子抵抗測定回路の回路図を図１０に示す。

素子特性測定回路２において、抵抗値を測定する場合、第２のスイッチ１３のＮＭＯＳトランジスタＭＮ１を導通状態とする。そして、実施の形態１と同様に第１の電流入出力ノードＮ３から電流を印加して、第１の電圧測定ノードＮ４と第２の電圧測定ノードＮ５と間の電位差を測定する。この測定結果に基づき配線の抵抗値を求める。

上記説明より、素子特性測定回路２によれば、４端子抵抗測定回路のトランジスタ数を素子特性測定回路１よりも少なくすることが可能である。つまり、素子特性測定回路２は、素子特性測定回路１よりも回路規模を小さくすることが可能である。

実施の形態３
実施の形態３では、１つの半導体装置に複数の素子特性測定回路を設けた場合について説明する。このような場合、複数の素子特性測定回路で共通に使用できる端子及びパッドは、半導体装置に１つ設ければ良い。実施の形態３にかかる素子特性測定回路３の回路図を図１１に示す。図１１において、複数の素子特性測定回路で共通に使用できる端子及びパッドは、グループＧ１で囲まれる端子及びパッドである。このグループＧ１に含まれる端子及びパッドは、例えば制御用外部接続パッドＶｎ、Ｖｐ、電圧印加用外部接続パッドＶｎｗ、Ｖｐｗ、接地端子ＧＮＤである。

また、実施の形態３にかかる半導体装置３０の概略図を図１２に示す。図１２に示すように、半導体装置３０は、領域Ａ〜Ｃを有しており、この領域Ａ〜Ｃ毎に素子特性測定回路３が設けられている。また、制御用外部接続パッドＶｎ、Ｖｐ、電圧印加用外部接続パッドＶｎｗ、Ｖｐｗ、接地端子ＧＮＤは、半導体装置３０上にそれぞれ１つずつ設けられている。そして、制御用外部接続パッドＶｎ、Ｖｐ、電圧印加用外部接続パッドＶｎｗ、Ｖｐｗ、接地端子ＧＮＤからは、各領域に設けられた素子特性測定回路３に配線で接続されている。

上記説明より、実施の形態３にかかる半導体装置３０によれば、１つの半導体チップ上に複数の素子特性測定回路を設ける場合でも、端子及びパッドを共通にすることでチップ面積に占める端子及びパッドの面積を削減することが可能である。なお、実施の形態２にかかる素子特性測定回路２に実施の形態３にかかる変更を適用することも可能である。この場合の素子特性測定回路を素子特性測定回路３ａとして、その回路図を図１３に示す。図１３においても、グループＧ１で囲まれる端子及びパッドが複数の素子特性測定回路３ａで共通して使用される。

実施の形態４
実施の形態４にかかる素子特性測定回路４の回路図を図１４に示す。図１４に示すように、素子特性測定回路４は、素子特性測定回路１の参照側４端子抵抗測定回路１１を取り除いたものである。トランジスタ等の半導体素子は、ソース端子やドレイン端子等に寄生容量を有している。トランジスタの寄生容量を説明するために、図１５にＮＭＯＳトランジスタの断面図を示す。図１５に示すように、ＮＭＯＳトランジスタは、Ｐウェル領域Ｐ−ｗｅｌｌの上層にソース拡散領域Ｓ及びドレイン拡散領域Ｄが形成される。また、ゲート電極がゲート酸化膜Ｇｏを介してこれら領域の上層に形成される。トランジスタは、ソース拡散領域ＳとＰウェル領域Ｐ−ｗｅｌｌの間及びドレイン拡散領域ＤとＰウェル領域Ｐ−ｗｅｌｌとの間に空乏層が形成される。そしてこの空乏層の厚さに応じてソース側寄生容量Ｃｓ及びドレイン側寄生容量Ｃｄが形成される。

このソース側寄生容量Ｃｓ及びドレイン側寄生容量ＣｄがＣＢＣＭ法による容量値の測定結果に影響を与えないほど小さい場合、参照側４端子抵抗測定回路１１を取り除くことが可能である。これによって、素子特性測定回路４は、素子特性測定回路１よりも回路規模を小さくすることが可能である。なお、実施の形態４にかかる変更を素子特性測定回路２及び素子特性測定回路３に適用することも可能である。この場合の素子特性測定回路を素子特性測定回路４ａ及び素子特性測定回路４ｂとして回路図を図１６及び図１７に示す。

本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、測定対象となる素子は配線のみならず、抵抗素子などであっても良い。また、上記実施の形態では、容量値の測定において電源ＰＷＲ１と電源ＰＷＥＲ２とが同じ電圧を出力する場合について説明したが、電源ＰＷＲ１と電源ＰＷＲ２とが異なる電圧を出力しても良い。この場合、上記（４）式及び（５）式によって、容量Ｃ１と容量Ｃ２とを個別に求めて、（６）式によって容量Ｃ１と容量Ｃ２との差分を求めることで求めたい容量Ｃｔを求めることができる。

実施の形態１にかかる素子特性測定回路の回路図である。 実施の形態１にかかる被測定配線及びダミー配線の概略図である。 実施の形態１にかかる４端子抵抗測定回路の回路図である。 実施の形態１にかかる被測定配線及びダミー配線の他の例を示す概略図である。 実施の形態１にかかる４端子抵抗測定回路の他の例を示す回路図である。 実施の形態１にかかる４端子抵抗測定回路の他の例を示す回路図である。 実施の形態２にかかる素子特性測定回路の回路図である。 実施の形態２にかかる４端子抵抗測定回路の回路図である。 実施の形態２にかかる４端子抵抗測定回路の他の例を示す回路図である。 実施の形態２にかかる４端子抵抗測定回路の他の例を示す回路図である。 実施の形態３にかかる素子特性測定回路の回路図である。 実施の形態３にかかる半導体装置の概略図である。 実施の形態３にかかる素子特性測定回路の他の例を示す回路図である。 実施の形態４にかかる素子特性測定回路の回路図である。 ＮＭＯＳトランジスタの断面図である。 実施の形態４にかかる素子特性測定回路の他の例を示す回路図である。 実施の形態４にかかる素子特性測定回路の他の例を示す回路図である。 従来例にかかる測定回路の回路図である。 従来例にかかる測定回路において複数の容量値の測定を行う場合の回路図である。 従来例にかかる測定回路に適用される容量形成部の概略図である。 従来例にかかる測定回路に適用される配線抵抗パターンの概略図である。

符号の説明

１、２、３、３ａ、４、４ａ、４ｂ 素子特性測定回路
１０、１２、２０、２１ ４端子抵抗測定回路
１２ 第１のスイッチ
１３ 第２のスイッチ
３０ 半導体装置
４０〜４３ 接続配線
ＡＭ１、ＡＭ２ 電流計
Ｃ１、Ｃ１１、Ｃ１２、Ｃｇ１、Ｃ２、Ｃ２１、Ｃ２２、Ｃｇ２ 寄生容量
Ｃｓ ソース側寄生容量
Ｃｄ ドレイン側寄生容量
Ｄ ドレイン拡散領域
Ｓ ソース拡散領域
Ｇ ゲート端子
Ｇｏ ゲート酸化膜
ＣＷ コンタクトウェル
Ｍ１ 被測定配線
Ｍ２ ダミー配線
ＭＮ１〜ＭＮ６ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ２ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ１０ ノード
Ｉ１、Ｉ２ 電流
ＰＷＲ１、ＰＷＲ２ 電源
ＶＤＤ１、ＶＤＤ２ 電源端子
ＧＮＤ 接地端子
ＶＩ１、ＶＩ２ 制御用外部接続パッド
Ｖｎ、Ｖｐ 制御用外部接続パッド
Ｖｎｗ、Ｖｐｗ 電圧印加用外部接続パッド
Ｉｆ１−、Ｉｆ１＋、Ｉｆ２−、Ｉｆ２＋ 測定用外部接続パッド
Ｖｓ１−、Ｖｓ１＋、Ｖｓ２−、Ｖｓ２＋ 測定用外部接続パッド

Claims (9)

1. 第１の電流が流入する第１の端子と、
   第２の電流が流入する第２の端子と、
   被測定素子が接続される第１のノードと、
   前記被測定素子と実質的に同じ幅と前記被測定素子よりも短い長さを有するダミー素子が接続される第２のノードと、
   前記被測定素子及び前記ダミー素子から流出する第３の電流を排出する第３の端子と、
   前記第１の端子と前記第１のノードとの間及び前記第２の端子と前記第２のノードとの間に接続され、前記第１、第２の電流の流れを制御する第１のスイッチと、
   前記第１のノードと前記第３の端子との間及び前記第２のノードと前記第３の端子との間に接続され、前記第３の電流の流れを制御する第２のスイッチと、
   前記被測定素子上の離間した位置に形成される第１、第２の電圧測定ノードと、
   前記被測定素子上であって、前記第１、第２の電圧測定ノードよりも前記第１のノードとの距離が遠くなる位置に形成される第１の電流入出力ノードと、
   を有する素子特性測定回路。
2. 前記素子特性測定回路は、前記第１の電流と前記第２の電流との差に基づき前記ダミー素子と前記被測定素子との長さの差に相当する領域に寄生する容量の容量値を測定し、前記第１の電流入出力ノードを経由して、前記第１の電圧測定ノードと第２の電圧測定ノードとの間に電流を流すことで前記第１の電圧測定ノードと前記第２の電圧測定ノードとの間に発生する電圧差を測定し、当該電圧差に基づき前記被測定素子の抵抗値を測定する請求項１に記載の素子特性測定回路。
3. 前記第１、第２のスイッチは、排他的に導通状態となるように制御されることを特徴とする請求項１に記載の素子特性測定回路。
4. 前記第１、第２の電圧測定ノード及び前記第１の電流入出力ノードは、それぞれに対応した制御スイッチを介して、それぞれ対応する測定用外部接続パッドに接続される請求項１に記載の素子特性測定回路。
5. 前記被測定素子は、前記第１、第２の電圧測定ノードよりも前記第２のノードとの距離が近くなる位置に形成される第２の電流入出力ノードをさらに有し、前記第２の電流入出力ノードは対応して設けられる測定用外部接続パッドと制御スイッチを介して接続される請求項１に記載の素子特性測定回路。
6. 前記ダミー素子は、前記ダミー素子上の離間した位置に形成される第３、第４の電圧測定ノードと、前記ダミー素子上であって、前記第３、第４の電圧測定ノードよりも前記第２のノードとの距離が遠くなる位置に形成される第３の電流入出力ノードとを有し、前記第３、第４の電圧測定ノード及び前記第３の電流入出力ノードは、それぞれに対応した制御スイッチを介して、それぞれ対応する測定用外部接続パッドに接続される請求項１に記載の素子特性測定回路。
7. 前記ダミー素子は、前記第３、第４の電圧測定ノードよりも前記第２のノードとの距離が近くなる位置に形成される第４の電流入出力ノードをさらに有し、前記第４の電流入出力ノードは対応して設けられる測定用外部接続パッドと制御スイッチを介して接続される請求項６に記載の素子特性測定回路。
8. 請求項１乃至７に記載の素子特性測定回路を少なくとも１つ有する半導体装置。
9. 複数の前記素子特性測定回路は、複数の前記素子特性測定回路に共通して設けられる制御パッドから与えられる制御信号に基づき前記第１、第２のスイッチが制御される請求項８に記載の半導体装置。

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