JP2010010515A - 半導体装置およびその試験方法 - Google Patents

Abstract

【課題】トランジスタにおけるゲートとコンタクトとの間に生じる容量成分が信号遅延特性に与える影響を正確に検証可能にする手段の提供。
【解決手段】各論理ゲート素子（ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５）の出力端子に負荷回路４１〜４５がそれぞれ接続されたリングオシレータを有する試験回路を、複数設ける。負荷回路４１〜４５は、ドレイン端子とソース端子とが電源配線に共通に接続され、ゲート端子が、対応する論理ゲート素子の出力端子に接続されたトランジスタＴｒ１，Ｔｒ２を、それぞれ同数だけ備えている。負荷回路４１〜４５のトランジスタＴｒ１，Ｔｒ２は、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が、試験回路ごとに異なるように構成されている。
【選択図】図１

Description

本発明は、半導体装置およびその試験方法に関し、特に、遅延特性を測定可能な試験回路を備えた半導体装置およびその試験方法に関する。

半導体装置の特性を実測するために、半導体ウェハ上に特性評価用の回路（モニタ回路）を設けておくことが一般化している。例えば、半導体ウェハの製造後にこのモニタ回路を用いて各種のパラメータを測定し、その結果を基に、半導体プロセスの工程や回路シミュレータのモデルのデータを最適化することが行われている。このようなモニタ回路群は、ＴＥＧ（Test Element Group）などと呼ばれている。そして、このようなモニタ回路として、インバータなどの論理ゲート素子をリング状に接続したリングオシレータが広く用いられている。

図１９は、モニタ回路として用いられるリングオシレータの回路構成例を示す図である。
図１９には、遅延要素となる論理ゲート素子としてインバータ回路をリング状に接続したリングオシレータの回路構成例を示している。このリングオシレータは、１つの否定論理積（ＮＡＮＤ）ゲート回路Ｇ１１と、直列に接続された複数（ここでは４つ）のインバータ回路ＩＮＶ１２〜ＩＮＶ１５とを有している。最終段のインバータ回路ＩＮＶ１５の出力端子は、ＮＡＮＤゲート回路Ｇ１１の一方の入力端子に接続されており、ＮＡＮＤゲート回路Ｇ１１の出力端子は、初段のインバータ回路ＩＮＶ１２の入力端子に接続されている。また、ＮＡＮＤゲート回路Ｇ１１の他方の入力端子ＩＮ６１には、外部からのリセット信号が入力される。

このリングオシレータは、リセット信号の入力に応じて、所定の周波数で発振動作を行う。そして、この発振周波数を測定することにより、各論理ゲート素子の動作遅延量を知ることが可能になる。

ところで、図１９において、抵抗成分Ｒ３１〜Ｒ３５は、ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のそれぞれの出力側の抵抗成分を示したものである。具体的には、抵抗成分Ｒ３１〜Ｒ３５は、ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のそれぞれの出力回路（駆動インバータ回路）のトランジスタにおけるコンタクトの抵抗成分とソース・ドレイン間の抵抗成分との加算値を示している。

また、容量成分Ｃ５１〜Ｃ５５は、ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のそれぞれの出力側の容量成分を示したものである。具体的には、容量成分Ｃ５１〜Ｃ５５は、ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のそれぞれの出力回路のトランジスタにおける、ゲートと、ソースまたはドレインに接続したコンタクトとの間のカップリング容量成分を示している。

近年、トランジスタの微細化に伴い、ゲートとコンタクトとの間のカップリング容量成分が信号遅延に与える影響を軽視できない状況となっている。しかしながら、容量成分Ｃ５１〜Ｃ５５の成分が遅延に与える影響を、抵抗成分Ｒ３１〜Ｒ３５の成分が遅延に与える影響と切り分けて観測することが難しいという問題があった。例えば、ゲートとコンタクトとの位置関係を変化させると、これらの間のカップリング容量成分だけでなく、ソース・ドレイン間の抵抗成分も変化してしまう。このため、カップリング容量のみに起因する遅延量を観測することはできない。

なお、モニタ回路としてリングオシレータを用いた半導体装置の例としては、モニタ回路の周囲に、そのモニタ回路内の回路素子と同じレイアウトパターンを持つダミーセルを配置したものがあった（例えば、特許文献１参照）。なお、この半導体装置では、トランジスタを形成する上で発生する周囲からの影響を均一にし、リングオシレータを構成する論理ゲート素子間の電気的特性のバラツキを低減することを目的として、上記のようなダミーセルを配置している。

また、上記に関連する他の技術の例として、差動増幅器により構成したリング発振器において、差動増幅器の一方の出力のみにコンパレータの可変しきい値論理回路を接続することで、差動増幅器の出力に接続するダミー負荷を減らしたものがあった（例えば、特許文献２参照）。
特開２００６−１４７６７４号公報 特開平１０−３１３２３４号公報

前述のように、リングオシレータを用いたモニタ回路において、回路内のトランジスタにおけるゲートとコンタクトとの間のカップリング容量成分が信号遅延に与える影響を、抵抗成分による影響と切り分けて観測できないことが問題となっていた。

本発明はこのような点に鑑みてなされたものであり、トランジスタにおけるゲートとコンタクトとの間に生じる容量成分が信号遅延特性に与える影響を正確に検証可能な試験回路を備えた半導体装置、および、この試験回路を用いた半導体装置の試験方法を提供することを目的とする。

上記目的を達成するために、信号遅延特性を測定可能な試験回路を備えた半導体装置が提供される。この半導体装置においては、複数の論理ゲート素子がループを構成するように縦続接続されたリングオシレータと、ドレイン端子とソース端子とが電源配線に共通に接続され、ゲート端子が、対応する１つの前記論理ゲート素子の出力端子に接続されたトランジスタをそれぞれ同数だけ備え、前記リングオシレータの前記論理ゲート素子ごとに設けられた複数の負荷回路と、を有する前記試験回路が、同一基板上に複数形成されている。また、前記負荷回路の前記トランジスタは、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が、前記試験回路ごとに異なるように構成されている。

このような半導体装置では、各試験回路に設けられたリングオシレータの発振周波数を基に、リングオシレータが備える論理ゲート素子の遅延量を計測することができる。このリングオシレータの各論理ゲート素子の出力端子には、負荷回路が接続されている。負荷回路は、ドレイン端子とソース端子とが電源配線に共通に接続され、ゲート端子が、対応する論理ゲート素子の出力端子に接続されたトランジスタを、それぞれ同数だけ備えている。そして、負荷回路のトランジスタは、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が、試験回路ごとに異なるように構成されている。負荷回路のトランジスタには電流が流れないため、各試験回路における論理ゲート素子の出力側の抵抗成分が一定となる。

また、上記目的を達成するために、半導体装置の試験方法が提供される。この半導体装置の試験方法では、上記構成の試験回路を備えた半導体装置を製造し、この試験回路における論理ゲート素子の遅延量を測定する。

上記の半導体装置、および半導体装置の試験方法によれば、試験回路内のトランジスタのゲートとコンタクトとの間に生じる容量成分が信号遅延特性に与える影響を正確に検証できる。

以下、実施の態様について図面を参照して詳細に説明する。
図１は、実施の形態に係る半導体装置に設けられたモニタ回路の構成例を示す図である。

図１には、各種の半導体集積回路が形成された半導体ウェハ上に複数設けられるモニタ回路のうちの１つの構成を示している。このモニタ回路は、遅延要素となる論理ゲート素子としてインバータ回路を奇数個だけリング状に直列接続したリングオシレータを有している。ただし、図１の例では、これらの論理ゲート素子のうちの１つを、インバータ回路に代えて、リセット信号の入力を受け付けるためのＮＡＮＤゲート回路に置き換えている。

すなわち、このモニタ回路には、ＮＡＮＤゲート回路Ｇ１１と、直列に接続された複数（ここでは４つ）のインバータ回路ＩＮＶ１２〜ＩＮＶ１５とが設けられている。最終段のインバータ回路ＩＮＶ１５の出力端子は、ＮＡＮＤゲート回路Ｇ１１の一方の入力端子に接続されており、ＮＡＮＤゲート回路Ｇ１１の出力端子は、初段のインバータ回路ＩＮＶ１２の入力端子に接続されている。また、ＮＡＮＤゲート回路Ｇ１１の他方の入力端子ＩＮ６１には、外部からのリセット信号が入力される。これらの回路は、リセット信号の入力に応じて、所定の周波数で発振動作を行い、リングオシレータとして動作する。

また、ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５の出力端子には、負荷回路４１〜４５がそれぞれ接続されている。これらの負荷回路４１〜４５はすべて同じ構成を有しており、ＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタＴｒ１（以下、トランジスタＴｒ１と略称する）と、ＮチャネルＭＯＳトランジスタＴｒ２（以下、トランジスタＴｒ２と略称する）とを有している。

トランジスタＴｒ１，Ｔｒ２のゲート端子同士は結線されており、この端子が負荷回路４１〜４５の入力端子となっている。トランジスタＴｒ１のドレイン端子とソース端子は結線されており、これらの端子には電源電圧ＶＤＤが供給されている。また、トランジスタＴｒ２のドレイン端子とソース端子も結線されており、これらの端子には低圧側の電源電圧（ここではグランドレベル）が供給されている。

なお、図１の例では、各負荷回路４１〜４５には１組のトランジスタＴｒ１，Ｔｒ２が設けられているが、後述するように、これらのトランジスタＴｒ１，Ｔｒ２の回路対が複数組設けられてもよい。

また、図１において、抵抗成分Ｒ３１〜Ｒ３５は、ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のそれぞれの出力側の抵抗成分を示したものである。具体的には、抵抗成分Ｒ３１〜Ｒ３５は、ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のそれぞれの出力回路（駆動インバータ回路）のトランジスタにおけるコンタクトの抵抗成分とソース・ドレイン間の抵抗成分との加算値を示している。

半導体ウェハ上には、上記のような構成のモニタ回路が複数形成される。これらのモニタ回路にそれぞれ設けられる負荷回路４１〜４５については、基本的な回路構成は図１に示した通りであり、それらの基本的なレイアウトパターンも同じである。ただし、後述するように、ドレイン・ソース領域に接続しているコンタクトの配置の仕方（例えば、コンタクトの数、コンタクトの位置など）が、モニタ回路ごとに異なっている。

上記構成のモニタ回路では、リセット信号の入力に応じて発振動作を実行させ、その発振周波数を測定することにより、各論理ゲート素子の動作遅延量を測定することが可能になる。また、各論理ゲート素子の出力側に負荷回路を接続したことにより、複数のモニタ回路間でコンタクトの配置の仕方をそれぞれ異なるようにした場合であっても、負荷回路内のトランジスタに電流が流れないことから、複数のモニタ回路のそれぞれにおける抵抗成分Ｒ３１〜Ｒ３５の大きさは変化せずに、それぞれ同じ値となる。しかしながら、コンタクトの配置状態の違いから、それらのモニタ回路ごとに、負荷回路内のトランジスタのゲートとコンタクトとの間のカップリング容量成分は異なっている。このため、モニタ回路ごとに測定される遅延量を基に、ゲート・コンタクト間のカップリング容量成分が遅延に与える影響を検証することが可能になる。

次に、上記構成のモニタ回路をＣＭＯＳ（Complementary MOS）構造により実現した場合の半導体ウェハ上のレイアウトパターンの具体例を示し、それらのモニタ回路を用いた場合の遅延量評価の内容についてさらに詳しく説明する。

まず、図２は、後述するレイアウトパターン例（図３、図５、図８、図１１および図１２）に適用した負荷回路の回路構成を示す図である。
この図２に示す負荷回路４１ａは、図１に示した負荷回路４１の別の構成例を示すものであり、図１におけるトランジスタＴｒ１，Ｔｒ２の回路対を複数組（ここでは８組）設けたものである。図２において、回路対４０１〜４０８のすべてのトランジスタＴｒ１，Ｔｒ２のゲート端子は結線されており、これらのゲート端子には、対応する論理ゲート素子（この例ではＮＡＮＤゲート回路Ｇ１１）からの出力信号が共通に入力される。

なお、図１の負荷回路４１を図２のような構成とした場合には、他のすべての負荷回路４２〜４５も図２の負荷回路４１ａと同じ構成にしておく。
このように、負荷回路において、トランジスタＴｒ１，Ｔｒ２の回路対を多数接続し、なおかつ、そのような負荷回路を複数設けて、各負荷回路におけるコンタクトの配置の仕方を変えておくことにより、コンタクトの配置状態の違いに応じた遅延量の計測感度を高めることができる。従って、ゲート・コンタクト間のカップリング容量成分が遅延に与える影響を精度よく検証できるようになる。

次に、上記構成の負荷回路を適用したモニタ回路のレイアウトパターンを例示する。
図３は、実施の形態に係るモニタ回路のレイアウトパターンの第１の例を示す平面図である。

図３には、図２に示した構成の負荷回路が形成される負荷回路領域４００のレイアウトパターンとともに、この領域に対応する駆動インバータ回路が形成されるインバータ領域１００のレイアウトパターンも示している。なお、この駆動インバータ回路は、リングオシレータ上の各論理ゲート素子の出力段に配置されているインバータ回路を指し、具体的には、図１におけるＮＡＮＤゲート回路Ｇ１１の出力段のインバータ回路、または、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のいずれかに対応する。

負荷回路領域４００において、Ｐ型シリコン（Ｓｉ）基板４１１上には、ポリシリコンなどから構成される８つのゲート４１２が、等間隔に形成されている。そして、各ゲート４１２の両側には、Ｎ型のドレイン・ソース領域４１３が形成されている。ただし、隣り合う２つのゲート４１２の間では、ドレイン・ソース領域４１３は共通に設けられている。

各ドレイン・ソース領域４１３の上層には、図示しない層間絶縁膜を挟んで、アルミニウムなどから構成されるドレイン・ソース配線４１４が形成されている。そして、ドレイン・ソース領域４１３と、その上層のドレイン・ソース配線４１４とが、コンタクト４１５によって電気的に接続されている。図３の例では、１つのドレイン・ソース領域４１３に対して５本のコンタクト４１５が接続されている。

ここで、図４は、図３におけるＸ−Ｘ線でのＡ矢視による断面の一部を示す図である。
この図４では、図３の負荷回路領域４００の一部の断面を示している。前述のように、各ゲート４１２の両側にはドレイン・ソース領域４１３が形成されている。これらのうちの１つのゲート４１２の例として、図４のゲート４１２ａに着目すると、このゲート４１２ａに対する一方の側のドレイン・ソース領域４１３ａがドレインとして機能し、他方の側のドレイン・ソース領域４１３ｂがソースとして機能することで、これらのゲート４１２ａと２つのドレイン・ソース領域４１３ａ，４１３ｂとによって、ＮチャネルＭＯＳトランジスタが構成される。

この場合、ドレイン・ソース領域４１３ａに対してコンタクト４１５ａを介して接続されたドレイン・ソース配線４１４ａは、ドレイン配線として機能する。また、ドレイン・ソース領域４１３ｂに対してコンタクト４１５ｂを介して接続されたドレイン・ソース配線４１４ｂは、ソース配線として機能する。

また、図４において、ゲート４１２ｂとドレイン・ソース領域４１３ａ，４１３ｃとによっても、ＮチャネルＭＯＳトランジスタが構成される。この場合、ドレイン・ソース領域４１３ｃはドレインとして機能し、ドレイン・ソース領域４１３ａはソースとして機能する。このように、１つのゲート４１２ａに隣接して他のゲート４１２ｂが形成されている場合には、それらの間のドレイン・ソース領域４１３ａは、ドレインおよびソースとして兼用される。従って、負荷回路領域４００には、互いに同じ構成を有する８つのＮチャネルＭＯＳトランジスタが形成されていることになり、これらのトランジスタは図２のトランジスタＴｒ２に対応する。

なお、図４における容量成分Ｃは、コンタクトとこれに近接するゲートとの間に生じる寄生容量成分を示している。この容量成分Ｃについては後で説明する。
以下、図３に戻って説明する。

負荷回路領域４００には、さらに、Ｎウェル領域４２１（または、ＮチャネルＳｉ基板）が形成されており、このＮウェル領域４２１上には、ポリシリコンなどから構成される８つのゲート４２２が、等間隔に形成されている。そして、各ゲート４２２の両側には、Ｐ型のドレイン・ソース領域４２３が形成されている。ただし、Ｐ型Ｓｉ基板４１１の領域と同様、隣り合う２つのゲート４２２の間では、ドレイン・ソース領域４２３は共通に設けられている。

各ドレイン・ソース領域４２３の上層には、図示しない層間絶縁膜を挟んで、アルミニウムなどから構成されるドレイン・ソース配線４２４が形成されている。そして、ドレイン・ソース領域４２３と、その上層のドレイン・ソース配線４２４とが、コンタクト４２５によって電気的に接続されている。図３の例では、１つのドレイン・ソース領域４２３に対して５本のコンタクト４２５が接続されている。

このようなＮウェル領域４２１においては、１つのゲート４２２と、その両側のドレイン・ソース領域４２３とによって、ＰチャネルＭＯＳトランジスタが構成されている。また、Ｐ型Ｓｉ基板４１１の領域と同様、Ｎウェル領域４２１においても、隣り合う２つのゲート４２２の間のドレイン・ソース領域４２３は、ドレインおよびソースとして兼用される。従って、負荷回路領域４００には、互いに同じ構成を有する８つのＰチャネルＭＯＳトランジスタが形成されていることになり、これらのトランジスタは図２のトランジスタＴｒ１に対応する。

さらに、Ｐ型Ｓｉ基板４１１に形成されたすべてのゲート４１２は、ゲート配線４１６に共通に接続されている。また、ドレイン・ソース領域４１３に対応するすべてのドレイン・ソース配線４１４は、グランド（ＧＮＤ）配線４１７に共通に接続されている。一方、Ｎウェル領域４２１に形成されたすべてのゲート４２２は、ゲート配線４２６に共通に接続されている。また、ドレイン・ソース領域４２３に対応するすべてのドレイン・ソース配線４２４は、電源電圧ＶＤＤが印加されている電源配線４２７に共通に接続されている。そして、ゲート配線４１６，４２６は、インバータ領域１００の出力配線１０１を介して電気的に接続されている。従って、負荷回路領域４００には、図２に示した負荷回路４１ａが形成されていることになる。

また、インバータ領域１００においては、ＣＭＯＳインバータ回路が、負荷回路領域４００と共通のＰ型Ｓｉ基板４１１およびＮウェル領域４２１の上に形成されている。インバータ領域１００において、Ｐ型Ｓｉ基板４１１の上には、ポリシリコンなどから構成されるゲート１１１が形成され、ゲート１１１の両側には、それぞれソース領域１１２とドレイン領域１１３とが形成されている。これらのゲート１１１、ソース領域１１２およびドレイン領域１１３は、ＮチャネルＭＯＳトランジスタを構成している。

また、Ｎウェル領域４２１の上には、ポリシリコンなどから構成されるゲート１２１が形成され、ゲート１２１の両側には、それぞれソース領域１２２とドレイン領域１２３とが形成されている。これらのゲート１２１、ソース領域１２２およびドレイン領域１２３は、ＰチャネルＭＯＳトランジスタを構成している。

ＮチャネルＭＯＳトランジスタのソース領域１１２およびドレイン領域１１３の上層には、図示しない層間絶縁膜を挟んで、それぞれソース配線１１４およびドレイン配線１１５が形成されている。そして、ソース領域１１２とソース配線１１４とは、コンタクト１１６を介して電気的に接続されている。同様に、ドレイン領域１１３とドレイン配線１１５とは、コンタクト１１７を介して電気的に接続されている。図３の例では、ソース領域１１２およびドレイン領域１１３には、コンタクト１１６，１１７がそれぞれ５本ずつ接続されている。

一方、ＰチャネルＭＯＳトランジスタのソース領域１２２およびドレイン領域１２３の上層にも、図示しない層間絶縁膜を挟んで、それぞれソース配線１２４およびドレイン配線１２５が形成されている。そして、ソース領域１２２とソース配線１２４とは、コンタクト１２６を介して電気的に接続されている。同様に、ドレイン領域１２３とドレイン配線１２５とは、コンタクト１２７を介して電気的に接続されている。図３の例では、ソース領域１２２およびドレイン領域１２３には、コンタクト１２６，１２７がそれぞれ５本ずつ接続されている。

さらに、ゲート１１１，１２１は、インバータ領域１００の入力配線１３１に共通に接続されている。また、ソース配線１１４は、ＧＮＤ配線４１７に接続され、ソース配線１２４は、電源配線４２７に接続されている。また、ドレイン配線１１５，１２５は、出力配線１０１に共通に接続されている。

従って、インバータ領域１００には、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとからなるＣＭＯＳインバータ回路が構成されており、この回路が、リングオシレータ上の論理ゲート素子の駆動インバータ回路（すなわち、図１におけるＮＡＮＤゲート回路Ｇ１１の出力段のインバータ回路、または、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のいずれか）に対応している。そして、ＣＭＯＳインバータ回路の出力配線１０１は、ゲート配線４１６，４２６を介して、論理ゲート素子に対応する負荷回路内のトランジスタＴｒ２，Ｔｒ１のゲート４１２，４２２に対して、共通に接続されている。

次に、図５は、実施の形態に係るモニタ回路のレイアウトパターンの第２の例を示す平面図である。
図５に示したレイアウトパターンは、図３に示したレイアウトパターンに対して、負荷回路領域４００に設けたコンタクトの数を減らしたものである。この図５の例では、ドレイン・ソース領域４１３，４２３のすべてにおいて、それぞれ１本のコンタクト４１５，４２５を設けて、対応するドレイン・ソース配線４１４，４２４と接続している。

なお、図５では例として、ドレイン・ソース領域４１３の略中央部にコンタクト４１５を配置しているが、これに限らず、コンタクト４１５をゲート配線４１６側に、またはグランド配線４１７側に寄せて配置してもよい。同様に、ドレイン・ソース領域４２３においても、コンタクト４２５をゲート配線４２６側に、または電源配線４２７側に寄せて配置してもよい。また、各ドレイン・ソース領域４１３，４２３に配置するコンタクト４１５，４２５の数は、それぞれ同数であれば何本でも構わない。ただし、いずれの場合でも、測定条件を一致させるために、コンタクト４１５，４２５の互いの位置関係を、Ｐ型Ｓｉ基板４１１の領域とＮウェル領域４２１との境界を基準として対称とすることが望ましい。

ここで、図６は、コンタクトの数と、ゲート・コンタクト間のカップリング容量との関係を説明するための図である。
図６では、負荷回路内のトランジスタにおける１つのゲート４１２と、このゲート４１２の片側に形成されたドレイン・ソース領域４１３に接続されたコンタクト４１５との位置関係を、斜視図によって模式的に示している。図６（Ａ）は、図３に例示したように、１つのドレイン・ソース領域４１３において５本のコンタクト４１５が接続された場合を示している。また、図６（Ｂ）は、図５に例示したように、１つのドレイン・ソース領域４１３において１本のコンタクト４１５が接続された場合を示している。

前述のように、ゲート４１２とコンタクト４１５との間にはカップリング容量が発生する。ゲート４１２およびコンタクト４１５の形状、大きさ、材質が同じであれば、１本のコンタクト４１５とゲート４１２との間のカップリング容量は一定値Ｃ１となる。従って、図６（Ｂ）の場合に対して、同図（Ａ）のようにコンタクト４１５の数を増加させた場合には、その増加数に比例してカップリング容量も増加する。

なお、ここでは例として、負荷回路に形成されたＮチャネルＭＯＳトランジスタ（すなわち、トランジスタＴｒ２）における状態を示しているが、ＰチャネルＭＯＳトランジスタ（すなわち、トランジスタＴｒ１）におけるゲート４２２とコンタクト４２５とのカップリング容量についても、上記と同様の関係が成立する。

図７は、コンタクトの数に応じたモニタ回路における信号遅延量の変化を示すグラフの例である。
第１の実施の形態として、上記の図３および図５のように、ドレイン・ソース領域におけるコンタクトの配置数が異なる負荷回路をそれぞれ有する複数のモニタ回路を、半導体ウェハ上に形成しておく。そして、これらのモニタ回路における発振周波数に基づいて、各モニタ回路内の論理ゲート素子の遅延量を測定する。図７は、このようにコンタクトの数を変化させた場合の各モニタ回路内の論理ゲート素子の遅延量を、シミュレーションによって求めたものである。このグラフの例では、コンタクトの数が多いほど、遅延量も増加している。

本実施の形態のモニタ回路では、リングオシレータ内の論理ゲート素子の出力側に、次段の論理ゲート素子と並列に負荷回路を接続したことにより、各モニタ回路において負荷回路内のコンタクト数を変化させた場合でも、各論理ゲート素子の出力側の抵抗成分（図１の抵抗成分Ｒ３１〜Ｒ３５）の大きさを一定にすることができる。このため、図７のような遅延量の変化を、コンタクトの数に応じたゲート・コンタクト間のカップリング容量の変化のみに起因するものと考えることができ、抵抗成分が遅延量に与える影響を排除することができる。

図８は、実施の形態に係るモニタ回路のレイアウトパターンの第３の例を示す平面図である。
図８に示したレイアウトパターンは、図３に示したレイアウトパターンに対して、負荷回路領域４００に設けたコンタクトの数を減らすだけでなく、隣り合うドレイン・ソース領域間でコンタクトの位置が異なるようにしたものである。この図８の例では、各ドレイン・ソース領域４１３において、それらの領域中心よりゲート配線４１６側またはグランド配線４１７側のいずれかに、コンタクト４１５が交互に寄せられて配置されている。また、各ドレイン・ソース領域４２３において、同様に、それらの領域中心よりゲート配線４２６側または電源配線４２７側のいずれかに、コンタクト４２５が交互に寄せられて配置されている。

第２の実施の形態として、この図８のような負荷回路を有するモニタ回路と、例えば図５のような負荷回路を有するモニタ回路とを、半導体ウェハ上に形成しておく。このとき、それぞれのモニタ回路における論理ゲート素子の遅延量を測定することにより、コンタクトの配置数が同じ場合であっても、それらのコンタクトの位置の違いが遅延量に与える影響を検証できるようになる。

また、図８のように、隣り合うドレイン・ソース領域間でコンタクトの位置が異なるようにした負荷回路を有するモニタ回路を、半導体ウェハ上に複数設けてもよい。この場合、各モニタ回路において、ドレイン・ソース領域の中心からコンタクトの位置までの距離を互いに変えるようにする。なお、測定条件を一致させるために、図８の例のように、コンタクト４１５，４２５の互いの位置関係を、Ｐ型Ｓｉ基板４１１の領域とＮウェル領域４２１との境界を基準として対称とすることが望ましい。このようなモニタ回路における論理ゲート素子の遅延量を測定することにより、コンタクトの位置の違いが遅延量に与える影響を検証できるようになる。

図９は、実施の形態に係るモニタ回路のレイアウトパターンの第４の例を示す平面図である。また、図１０は、実施の形態に係るモニタ回路のレイアウトパターンの第５の例を示す平面図である。

図９および図１０では、例として、図２に示した負荷回路４１ａの構成において、トランジスタＴｒ１，Ｔｒ２からなる回路対を８組ではなく、５組とした場合のレイアウトパターンを示している。また、図９および図１０の各レイアウトパターンでは、負荷回路の各トランジスタにおいてゲートとコンタクトとの間の距離を異なるものとするために、上記の図３の場合と比較して、負荷回路内のドレイン・ソース領域４１３，４２３を、それらの並列方向に広くしている。

さらに、図３の構成では、負荷回路内のゲート４１２，４２２の両側に配置されたコンタクト４１５，４２５およびドレイン・ソース配線４１４，４２４は、隣り合うゲート４１２，４２２との間で共用されていた。これに対して、図９および図１０では、ゲート４１２のそれぞれの両側に、コンタクト４１５ｄ，４１５ｓを個別に設け、対応するドレイン配線４１４ｄおよびソース配線４１４ｓも個別に設けている。同様に、ゲート４２２のそれぞれの両側に、コンタクト４２５ｄ，４２５ｓを個別に設け、対応するドレイン配線４２４ｄおよびソース配線４２４ｓも個別に設けている。なお、図９および図１０のその他の構成については、図３の場合と同様である。

図１０のレイアウトパターンでは、図９のレイアウトパターンと比較して、負荷回路におけるゲートとコンタクトとの間の距離を大きくしている。このため、図９および図１０の各レイアウトパターンでは、それぞれの負荷回路におけるゲート・コンタクト間のカップリング容量が異なる。

そこで、第３の実施の形態として、図９および図１０のように、ゲートとコンタクトとの距離が異なるようにした負荷回路を有するモニタ回路を、半導体ウェハ上に複数形成しておく。これらのモニタ回路におけるリングオシレータの発振周波数に基づいて、リングオシレータの論理ゲート素子の遅延量を測定することにより、ゲートとコンタクトとの距離に応じたカップリング容量の違いが遅延量に与える影響を検証できるようになる。そして、このときに、負荷回路により各論理ゲート素子の出力側の抵抗成分が遅延量に与える影響を排除できる。

図１１は、実施の形態に係るモニタ回路のレイアウトパターンの第６の例を示す平面図である。また、図１２は、実施の形態に係るモニタ回路のレイアウトパターンの第７の例を示す平面図である。

図１１および図１２に示したレイアウトパターンは、図３に示したレイアウトパターンに対して、負荷回路内のＰチャネルＭＯＳトランジスタ（トランジスタＴｒ１）に配置したコンタクト４２５の数、または、ＮチャネルＭＯＳトランジスタ（トランジスタＴｒ２）に配置したコンタクト４１５の数のいずれかを異なる数にしたものである。図１１の例では、ＮチャネルＭＯＳトランジスタにおけるコンタクト４１５の数を１本に変えている。また、図１２の例では、ＰチャネルＭＯＳトランジスタにおけるコンタクト４２５の数を１本に変えている。

第４の実施の形態として、これらの図１１または図１２のような負荷回路を有するモニタ回路と、例えば図３のような負荷回路を有するモニタ回路とを、半導体ウェハ上に形成しておく。これらのモニタ回路におけるリングオシレータの発振周波数に基づいて各論理ゲート素子の遅延量を測定することにより、ＭＯＳトランジスタのＰチャネルおよびＮチャネルのそれぞれにおける下地の状態が、ゲート・コンタクト間のカップリング容量に与える影響を検証できるようになる。

なお、図１１および図１２の例では、遅延測定の比較対象を図３のレイアウトパターンとしたために、一方のチャネルにおけるコンタクトの配置数を図３の場合と同じにして、そのチャネルにおける容量成分の大きさが同じになるようにしている。

また、図１１および図１２の例では、ＭＯＳトランジスタのＰチャネルとＮチャネルとで、コンタクトの配置数を異なる数とした。しかし、この例に限らず、各チャネル間でコンタクトの配置の仕方を他の法則に従って変えるようにしてもよい。例えば、各チャネル間でゲートとコンタクトとの距離を変える、各チャネル間でコンタクトの位置（例えば、ドレイン・ソース領域内の中央部を基準とした相対位置）を変えるなどの方法を適用可能である。ただし、これらのいずれの場合でも、比較の対称とするモニタ回路間では、一方のチャネルにおけるコンタクトの配置の仕方を同じにすることが望ましい。

次に、参考のために、図１９に示した従来のモニタ回路を用いた場合の遅延量測定の手順について説明し、上記の実施の形態におけるモニタ回路を用いた場合との測定結果の違いについて補足説明する。以下の図１３〜図１５には、図１９に示したリングオシレータ上における論理ゲート素子の駆動インバータ回路（すなわち、図１９におけるＮＡＮＤゲート回路Ｇ１１の出力段のインバータ回路、または、インバータ回路ＩＮＶ１２〜ＩＮＶ１５のいずれか）のレイアウトパターンの例を示す。

図１３は、図１９における駆動インバータ回路のレイアウトパターンの第１の例を示す図である。
図１３（Ａ）に示すレイアウトパターンは、図３に示したレイアウトパターンにおけるインバータ領域１００と同じ構成を有している。図１３（Ａ）において、Ｐ型Ｓｉ基板１４１およびＮウェル領域１４２は、それぞれ図３におけるＰ型Ｓｉ基板４１１およびＮウェル領域４２１に対応する。また、グランド配線１５１および電源配線１５２は、それぞれ図３におけるグランド配線４１７および電源配線４２７に対応している。図１３（Ａ）におけるそれ以外の構成は、図３のインバータ領域１００と同様であるので、ここでは説明を省略する。

また、図１３（Ｂ）に示すレイアウトパターンは、図１３（Ａ）のパターンに対して、ソース領域１１２，１２２およびドレイン領域１１３，１２３にそれぞれ配置するコンタクト１１６，１２６，１１７，１２７の数を、５本から１本に減らしたものである。

図１４は、図１９における駆動インバータ回路のレイアウトパターンの第２の例を示す図である。
図１４（Ａ）に示すレイアウトパターンは、図１３（Ｂ）と同様のパターンである。そして、図１４（Ｂ）に示すレイアウトパターンは、同図（Ａ）のパターンに対して、ドレイン領域とソース領域とでコンタクトの位置が異なるようにしたものである。

図１５は、図１９における駆動インバータ回路のレイアウトパターンの第３の例を示す図である。
図１５（Ａ），（Ｂ）にそれぞれ示すレイアウトパターンは、図１３（Ａ）のパターンに対して、ゲートとコンタクトとの間の距離を変化させたものである。なお、図１５（Ａ）と同図（Ｂ）の各パターンでゲートとコンタクトとの間の距離を異なるものとするために、図１５では、上記の図１３の場合と比較して、負荷回路内のドレイン領域およびソース領域を、それらの並列方向に広くしている。

ここで、例えば、図１３（Ａ），（Ｂ）のように、コンタクトの配置数が異なる駆動インバータ回路を有するリングオシレータを、それぞれモニタ回路として半導体ウェハ上に複数形成しておき、それらのリングオシレータの発振周波数に基づいて、各リングオシレータの論理ゲート素子の遅延量を測定することを考える。この場合、コンタクトの数の変化に応じて、測定される遅延量も異なるものとなる。しかし、駆動インバータ回路に配置するコンタクトの数を変化させると、ゲート・コンタクト間のカップリング容量が変化するだけでなく、駆動インバータ回路の出力側の抵抗成分の大きさ（具体的には、コンタクトの抵抗成分およびドレイン・ソース間の抵抗成分）も変化してしまう。

また、例えば、図１４（Ａ），（Ｂ）のようにコンタクトの位置を変化させた場合では、各駆動インバータ回路では、ゲート・コンタクト間のカップリング容量の変化と比較して、ドレイン・ソース間の抵抗成分の方がより大きく変化してしまう。また、図１５（Ａ），（Ｂ）のようにコンタクトとゲートとの距離を変化させた場合でも、各駆動インバータ回路では、ゲート・コンタクト間のカップリング容量とともに、コンタクトの抵抗成分およびドレイン・ソース間の抵抗成分の大きさも変化してしまう。

このように、図１３〜図１５のような構成の駆動インバータ回路を備えたモニタ回路を用いて遅延量を比較した場合には、遅延量の変化の原因が、コンタクトの配置状態の違いに基づくゲート・コンタクト間のカップリング容量の違いに起因するのか、あるいは、駆動インバータ回路の出力側の抵抗成分の違いに起因するのかを判別することはできない。

これに対して、前述した実施の形態のように、各論理ゲート素子の出力側に負荷回路を接続した場合には、負荷回路のトランジスタには電流が流れないことから、負荷回路内のコンタクトの配置状態が変化しても、各駆動インバータ回路におけるコンタクトの抵抗成分やドレイン・ソース間の抵抗成分は変化しない。このため、負荷回路におけるコンタクトの配置状態がそれぞれ異なる複数のモニタ回路を用いて遅延量を測定することで、コンタクトの配置状態の違いに応じたゲート・コンタクト間のカップリング容量の変化と、遅延量の変化との関係を検証することが可能になる。

なお、以上説明した実施の形態では、各モニタ回路の負荷回路を、ＰチャネルＭＯＳトランジスタ（トランジスタＴｒ１）とＮチャネルＭＯＳトランジスタ（トランジスタＴｒ２）との回路対によって構成した。しかし、負荷回路は、Ｐ型ＭＯＳトランジスタまたはＮ型ＭＯＳトランジスタのいずれか一方によって構成されていてもよい。この場合、各トランジスタのゲート端子が、対応する論理ゲート素子の出力配線に接続され、ドレイン端子およびソース端子が、ともに高圧側電源配線または低圧側電源配線（例えばグランド配線）の一方に接続される。

次に、上記実施の形態のモニタ回路を用いた半導体装置の試験方法の例について説明する。以下の例では、上記のモニタ回路を、プロセス工程の最適化を目的として利用する場合と、回路シミュレータで利用されるモデル（シミュレータモデル）の最適化を目的として利用する場合について説明する。

図１６は、プロセス工程を最適化するための半導体装置の試験手順を示すフローチャートである。
まず、プロセス工程（ステップＳ１１）において、半導体ウェハが製造される。このとき、半導体ウェハ上には、既存の種々のモニタ回路に加えて、上記実施の形態の負荷回路を有する複数のモニタ回路が形成される。

ここで、既存のモニタ回路としては、素子の遅延量を始めとする各種の特性を測定するためのモニタ回路が含まれる。この中には、上記の図１３〜図１５に示したレイアウトパターンを有する回路（リングオシレータ）が含まれてもよい。

一方、負荷回路を有するモニタ回路としては、前述の第１〜第４の実施の形態で説明したように、コンタクトの配置の仕方がそれぞれ異なっている複数のモニタ回路が形成される。なお、これらのモニタ回路群でのレイアウトパターンの組み合わせは、上記の実施の形態で示した組み合わせに限らず、種々の組み合わせが可能である。

また、これらの既存のモニタ回路、および、負荷回路を有するモニタ回路の回路群は、例えば、半導体ウェハにおいて、半導体チップとして切断されるチップ領域とは別の、ウェハ評価用の回路領域に形成される。また、各チップ領域内にそれぞれモニタ回路群が形成されてもよい。また、ウェハ評価用領域とチップ領域の両方に、これらのモニタ回路群が形成されてもよい。

このような半導体ウェハが製造されると、次に、この半導体ウェハに形成された既存のモニタ回路を用いて、遅延量などの種々の特性についての測定が行われる（ステップＳ１２）。さらに、半導体ウェハ上に新たに形成された、負荷回路を有するモニタ回路を用いた遅延量の測定が実行される（ステップＳ１３）。

そして、これらの測定結果を基に、製造された半導体ウェハの特性が所定の条件を満たしているか否かが判定される（ステップＳ１４）。この工程では、基本的には、測定値があらかじめ決められた許容範囲に収まっているか否かが判定される。負荷回路を有する各モニタ回路からの測定値については、測定された遅延量が所定の許容範囲内であるか否かが判定される。

ステップＳ１４の判定では、すべての測定値が許容範囲に収まっている場合には、半導体ウェハの特性が所定の条件を満たしていると判定される。一方、少なくとも１つの測定値が許容範囲に収まっていない場合には、測定された特性が条件を満たしておらず、不良な半導体ウェハであると判定される。

ステップＳ１４において、測定された特性が条件を満たしている場合には、次に、半導体ウェハ上の半導体チップごとに、上記の各種モニタ回路を用いた特性の測定が行われる（ステップＳ１５，Ｓ１６）。この工程の内容は、ステップＳ１２，Ｓ１３で説明した内容と同様である。そして、測定結果を基に、半導体チップの特性が所定の条件を満たしているか否かが判定される（ステップＳ１７）。この工程でも、ステップＳ１４と同様に、基本的には、測定値が所定の許容範囲に収まっているか否かが判定される。そして、すべての測定値が許容範囲に収まっている場合には、半導体ウェハの特性が所定の条件を満たしていると判定される。一方、少なくとも１つの測定値が許容範囲に収まっていない場合には、測定された特性が条件を満たしておらず、不良な半導体ウェハであると判定される。

ステップＳ１７において、測定された特性が条件を満たしている場合には、その半導体チップの試験工程が終了される。
また、ステップＳ１４において、測定された特性が条件を満たしていない場合、および、ステップＳ１７において、測定された特性が条件を満たしていない場合には、対応する測定工程での測定結果が検証される。そして、その検証結果に基づき、プロセス工程での制御パラメータやレイアウトデータなどが、適正な値となるように更新される（ステップＳ１８）。更新された制御パラメータやレイアウトデータは、例えば、次のロットにおけるプロセス工程（ステップＳ１１）において適用される。

なお、ステップＳ１５〜Ｓ１７の処理は、製造された半導体ウェハ上の各チップ領域に、上記の各種モニタ回路が形成された場合にのみ実行される。また、ステップＳ１５〜Ｓ１７のように、半導体チップごとにモニタ回路の測定が行われることにより、半導体ウェハ上の特性のバラツキを検証することも可能になる。

また、ステップＳ１２，Ｓ１３の測定工程と、ステップＳ１５，Ｓ１６の測定工程とは、連続的に実行されずに、それぞれ個別に行われてもよい。例えば、ステップＳ１４の判定の後、半導体ウェハから各チップ領域が切断されて、半導体チップが形成された後に、ステップＳ１５〜Ｓ１７の工程が実行されてもよい。

次に、図１７は、シミュレータモデルを最適化するための半導体装置の試験手順を示すフローチャートである。
まず、プロセス工程（ステップＳ２１）において半導体ウェハが製造され、この半導体ウェハ上に形成された各種モニタ回路を用いて、各種の特性の測定が行われる（ステップＳ２２，Ｓ２３）。これらのステップＳ２１〜Ｓ２３の工程は、図１６のＳ１１〜Ｓ１３の工程と同様であり、半導体ウェハ上の既存のモニタ回路に加えて、上記の負荷回路を有するモニタ回路を用いて特性の測定が行われる。

一方、測定対象の回路（すなわち、ステップＳ２１で製造される半導体ウェハ上の回路）の設計データが、回路シミュレータに読み込まれる（ステップＳ２４）。そして、回路シミュレータの処理により、シミュレータモデルに基づいて、ステップＳ２２，Ｓ２３で測定される回路の特性を示す値が算出される（ステップＳ２５）。

次に、ステップＳ２２，Ｓ２３で測定された実測値と、ステップＳ２５での算出値とが比較される（ステップＳ２６）。この処理では、ステップＳ２５での算出値が、ステップＳ２２，Ｓ２３での実測値を基準とした所定の許容範囲内に収まっているか否かが判定される。そして、許容範囲に収まっていれば、処理が終了される。

一方、許容範囲に収まっていない場合には、実測値と算出値とが検証され、その検証結果を基に、シミュレータモデルに対する改善項目が抽出される（ステップＳ２７）。そして、抽出された改善項目が回路シミュレータに適用されて、シミュレータモデルが更新される（ステップＳ２８）。これにより、次回のシミュレーション時には、遅延量などをより正確に算出できるようになる。

なお、ここでは例として、回路シミュレータで利用されるモデルを最適化することとしたが、この他に例えば、設計データを基に回路内の特定の特性を抽出するプログラムツール（例えば、抵抗成分および容量成分を基に論理ゲート素子の遅延量を抽出するためのツール）で利用されるモデルを最適化するようにしてもよい。この場合、ステップＳ２４，Ｓ２５においては、このプログラムツールが利用される。

また、上記の図１６、あるいは図１７における試験処理工程の少なくとも一部は、コンピュータの処理によって実現することができる。
図１８は、試験処理を実行するコンピュータのハードウェア構成例を示す図である。

図１８に示すコンピュータ５００は、ＣＰＵ（Central Processing Unit）５０１、ＲＡＭ（Random Access Memory）５０２、ＨＤＤ（Hard Disk Drive）５０３、グラフィック処理部５０４、入力Ｉ／Ｆ（インタフェース）５０５および通信Ｉ／Ｆ５０６を有し、これらはバス５０７を介して相互に接続されている。

ＣＰＵ５０１は、コンピュータ５００全体に対する制御を司る。ＲＡＭ５０２は、ＣＰＵ５０１に実行させるプログラムの少なくとも一部や、このプログラムによる処理に必要な各種データを一時的に記憶する。ＨＤＤ５０３には、ＯＳ（Operating System）やアプリケーションプログラム、各種データが格納される。このアプリケーションプログラムには、上記の試験処理を制御するための試験制御プログラムが含まれる。

グラフィック処理部５０４には、モニタ５０４ａが接続されている。このグラフィック処理部５０４は、ＣＰＵ５０１からの命令に従って、モニタ５０４ａの画面上に画像を表示させる。入力Ｉ／Ｆ５０５には、キーボード５０５ａやマウス５０５ｂが接続されている。この入力Ｉ／Ｆ５０５は、キーボード５０５ａやマウス５０５ｂからの信号を、バス５０７を介してＣＰＵ５０１に送信する。通信Ｉ／Ｆ５０６は、通信ケーブルを介して、例えば、半導体ウェハや半導体チップの特性を測定する測定回路などの外部機器との間で、データの送受信を行う。

ここで、図１６のフローチャートでは、例えば、ステップＳ１４，Ｓ１７，Ｓ１８の処理が、試験制御プログラムを実行するコンピュータ５００によって実現される。すなわち、コンピュータ５００は、ステップＳ１２，Ｓ１３における測定値や、ステップＳ１５，Ｓ１６における測定値を読み込み、それぞれステップＳ１４，Ｓ１７の判定処理を実行する。そして、半導体ウェハあるいは半導体チップが不良と判定した場合に、ステップＳ１８の処理を実行する。また、コンピュータ５００が、ステップＳ１２，Ｓ１３、あるいはステップＳ１５，Ｓ１６において、試験装置を制御してモニタ回路からの測定結果を自動的に読み込むようにしてもよい。さらに、ステップＳ１１のプロセス工程を含む全体の処理を、コンピュータ５００が統合的に制御してもよい。

また、図１７のフローチャートでは、例えば、ステップＳ２６〜Ｓ２８の処理が、試験制御プログラムを実行するコンピュータ５００によって実現される。すなわち、コンピュータ５００は、ステップＳ２２，Ｓ２３での測定値と、ステップＳ２５での算出値とを読み込み、ステップＳ２６〜Ｓ２８の処理を実行する。また、これらの処理に加えて、ステップＳ２４，Ｓ２５の処理もコンピュータ５００によって実現されてもよい。この場合には、ステップＳ２４，Ｓ２５においては、回路シミュレータまたはそのプログラムツールをコンピュータ５００上で自動的に起動することで、これらの処理を実行させてもよい。

さらに、コンピュータ５００が、ステップＳ２２，Ｓ２３において、試験装置を制御してモニタ回路からの測定結果を自動的に読み込むようにしてもよい。また、ステップＳ２１のプロセス工程を含む全体の処理を、コンピュータ５００が統合的に制御してもよい。

なお、上記のように、図１６または図１７の処理の少なくとも一部を実現するための機能は、コンピュータによって実現することができる。その場合には、上記機能の処理内容を記述したプログラムが提供される。そして、そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。

プログラムを流通させる場合には、例えば、そのプログラムが記録された光ディスクなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、そのプログラムを、サーバコンピュータからネットワークを介して他のコンピュータに転送することもできる。

プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムまたはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、そのプログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムに従った処理を実行することもできる。

以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 信号遅延特性を測定可能な試験回路を備えた半導体装置において、
複数の論理ゲート素子がループを構成するように縦続接続されたリングオシレータと、
ドレイン端子とソース端子とが電源配線に共通に接続され、ゲート端子が、対応する１つの前記論理ゲート素子の出力端子に接続されたトランジスタをそれぞれ同数だけ備え、前記リングオシレータの前記論理ゲート素子ごとに設けられた複数の負荷回路と、
を有する前記試験回路が、同一基板上に複数形成され、
前記負荷回路の前記トランジスタは、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が、前記試験回路ごとに異なるように構成されていることを特徴とする半導体装置。

（付記２） 前記負荷回路の前記トランジスタは、ドレインおよびソースに接続されたコンタクトの数が、前記試験回路ごとに異なるように構成されていることを特徴とする付記１記載の半導体装置。

（付記３） 前記負荷回路の前記トランジスタは、ゲートと、当該ゲートを挟んだドレインおよびソースに接続されたコンタクトとの距離が、前記試験回路ごとに異なるように構成されていることを特徴とする付記１または２記載の半導体装置。

（付記４） １つの前記試験回路が備える前記負荷回路の前記トランジスタでは、ゲートを挟んだドレインおよびソースにおいてコンタクトがそれぞれ異なる位置に配置され、前記試験回路ごとに、ゲートを挟んだドレインとソースとの間におけるコンタクトの位置関係が異なっていることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。

（付記５） 前記各試験回路は、前記負荷回路の前記トランジスタとして、ドレイン端子とソース端子とが第１の電源配線に共通に接続され、ゲート端子が対応する前記論理ゲート素子の出力端子に接続されたＰチャネルＭＯＳトランジスタと、ドレイン端子とソース端子とが第２の電源配線に共通に接続され、ゲート端子が前記論理ゲート素子の出力端子に接続されたＮチャネルＭＯＳトランジスタとのトランジスタ対を有することを特徴とする付記１〜４のいずれか１項に記載の半導体装置。

（付記６） １つの前記試験回路が備える前記負荷回路では、ＰチャネルＭＯＳトランジスタにおけるドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方と、ＮチャネルＭＯＳトランジスタにおけるドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方とが異なっており、前記試験回路ごとに、前記負荷回路が備えるＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタの一方のみ、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が異なっていることを特徴とする付記５記載の半導体装置。

（付記７） 半導体装置の信号遅延特性を検証するための半導体装置の試験方法において、
遅延特性を測定するための複数の試験回路を備えた半導体装置を製造する製造工程と、
前記各試験回路が備える論理ゲート素子の遅延量を測定する測定工程と、
を含み、
前記製造工程では、
複数の前記論理ゲート素子がループを構成するように縦続接続されたリングオシレータと、
ドレイン端子とソース端子とが電源配線に共通に接続され、ゲート端子が、対応する１つの前記論理ゲート素子の出力端子に接続されたトランジスタをそれぞれ同数だけ備え、前記リングオシレータの前記論理ゲート素子ごとに設けられた複数の負荷回路と、
を有する前記試験回路が、同一基板上に複数形成され、
前記負荷回路の前記トランジスタは、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が、前記試験回路ごとに異なるように構成されている前記半導体装置が製造されることを特徴とする半導体装置の試験方法。

（付記８） 前記測定工程は、前記半導体装置が半導体ウェハとして製造された状態で実行されることを特徴とする付記７記載の半導体装置の試験方法。
（付記９） 前記製造工程では、複数の前記試験回路が、それぞれ半導体チップを構成するチップ領域ごとに形成され、
前記測定工程では、前記チップ領域ごとに、複数の試験回路を用いた遅延量の測定が実行される、
ことを特徴とする付記７記載の半導体装置の試験方法。

（付記１０） 前記測定工程で測定された前記試験回路ごとの遅延量の少なくとも１つが所定の許容範囲に収まっていない場合に、遅延量の測定の検証結果に基づき、次の前記製造工程で適用する前記半導体装置のレイアウトパターンを適正化するプロセス適正化工程をさらに含むことを特徴とする付記７〜９のいずれか１項に記載の半導体装置の試験方法。

（付記１１） 前記測定工程で測定された前記試験回路ごとの遅延量の実測値と、製造された前記半導体装置の設計データを基に当該試験回路ごとの遅延量をシミュレーションにより演算した算出値とを比較し、その比較結果に基づき、前記設計データに基づくシミュレーション演算に用いるデータを適正化するデータ適正化工程をさらに含むことを特徴とする付記７記載の半導体装置の試験方法。

実施の形態に係る半導体装置に設けられたモニタ回路の構成例を示す図である。 レイアウトパターン例（図３、図５、図８、図１１および図１２）に適用した負荷回路の回路構成を示す図である。 実施の形態に係るモニタ回路のレイアウトパターンの第１の例を示す平面図である。 図３におけるＸ−Ｘ線でのＡ矢視による断面の一部を示す図である。 実施の形態に係るモニタ回路のレイアウトパターンの第２の例を示す平面図である。 コンタクトの数と、ゲート・コンタクト間のカップリング容量との関係を説明するための図である。 コンタクトの数に応じたモニタ回路における信号遅延量の変化を示すグラフの例である。 実施の形態に係るモニタ回路のレイアウトパターンの第３の例を示す平面図である。 実施の形態に係るモニタ回路のレイアウトパターンの第４の例を示す平面図である。 実施の形態に係るモニタ回路のレイアウトパターンの第５の例を示す平面図である。 実施の形態に係るモニタ回路のレイアウトパターンの第６の例を示す平面図である。 実施の形態に係るモニタ回路のレイアウトパターンの第７の例を示す平面図である。 図１９における駆動インバータ回路のレイアウトパターンの第１の例を示す図である。 図１９における駆動インバータ回路のレイアウトパターンの第２の例を示す図である。 図１９における駆動インバータ回路のレイアウトパターンの第３の例を示す図である。 プロセス工程を最適化するための半導体装置の試験手順を示すフローチャートである。 シミュレータモデルを最適化するための半導体装置の試験手順を示すフローチャートである。 試験処理を実行するコンピュータのハードウェア構成例を示す図である。 モニタ回路として用いられるリングオシレータの回路構成例を示す図である。

符号の説明

４１〜４５ 負荷回路
Ｇ１１ ＮＡＮＤゲート回路
ＩＮＶ１２〜ＩＮＶ１５ インバータ回路
ＩＮ６１ 入力端子
Ｒ３１〜Ｒ３５ 抵抗成分
Ｔｒ１ トランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｔｒ２ トランジスタ（ＮチャネルＭＯＳトランジスタ）

Claims (6)

1. 信号遅延特性を測定可能な試験回路を備えた半導体装置において、
   複数の論理ゲート素子がループを構成するように縦続接続されたリングオシレータと、
   ドレイン端子とソース端子とが電源配線に共通に接続され、ゲート端子が、対応する１つの前記論理ゲート素子の出力端子に接続されたトランジスタをそれぞれ同数だけ備え、前記リングオシレータの前記論理ゲート素子ごとに設けられた複数の負荷回路と、
   を有する前記試験回路が、同一基板上に複数形成され、
   前記負荷回路の前記トランジスタは、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が、前記試験回路ごとに異なるように構成されていることを特徴とする半導体装置。
2. 前記負荷回路の前記トランジスタは、ドレインおよびソースに接続されたコンタクトの数が、前記試験回路ごとに異なるように構成されていることを特徴とする請求項１記載の半導体装置。
3. 前記負荷回路の前記トランジスタは、ゲートと、当該ゲートを挟んだドレインおよびソースに接続されたコンタクトとの距離が、前記試験回路ごとに異なるように構成されていることを特徴とする請求項１または２記載の半導体装置。
4. １つの前記試験回路が備える前記負荷回路の前記トランジスタでは、ゲートを挟んだドレインおよびソースにおいてコンタクトがそれぞれ異なる位置に配置され、前記試験回路ごとに、ゲートを挟んだドレインとソースとの間におけるコンタクトの位置関係が異なっていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記各試験回路は、前記負荷回路の前記トランジスタとして、ドレイン端子とソース端子とが第１の電源配線に共通に接続され、ゲート端子が対応する前記論理ゲート素子の出力端子に接続されたＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタと、ドレイン端子とソース端子とが第２の電源配線に共通に接続され、ゲート端子が前記論理ゲート素子の出力端子に接続されたＮチャネルＭＯＳトランジスタとのトランジスタ対を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 半導体装置の信号遅延特性を検証するための半導体装置の試験方法において、
   遅延特性を測定するための複数の試験回路を備えた半導体装置を製造する製造工程と、
   前記各試験回路が備える論理ゲート素子の遅延量を測定する測定工程と、
   を含み、
   前記製造工程では、
   複数の前記論理ゲート素子がループを構成するように縦続接続されたリングオシレータと、
   ドレイン端子とソース端子とが電源配線に共通に接続され、ゲート端子が、対応する１つの前記論理ゲート素子の出力端子に接続されたトランジスタをそれぞれ同数だけ備え、前記リングオシレータの前記論理ゲート素子ごとに設けられた複数の負荷回路と、
   を有する前記試験回路が、同一基板上に複数形成され、
   前記負荷回路の前記トランジスタは、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が、前記試験回路ごとに異なるように構成されている前記半導体装置が製造されることを特徴とする半導体装置の試験方法。

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