JP2011129615A - Mosトランジスタのシミュレーションパラメータの抽出方法 - Google Patents

Mosトランジスタのシミュレーションパラメータの抽出方法 Download PDF

Info

Publication number
JP2011129615A
JP2011129615A JP2009284850A JP2009284850A JP2011129615A JP 2011129615 A JP2011129615 A JP 2011129615A JP 2009284850 A JP2009284850 A JP 2009284850A JP 2009284850 A JP2009284850 A JP 2009284850A JP 2011129615 A JP2011129615 A JP 2011129615A
Authority
JP
Japan
Prior art keywords
gate
capacitance
contact
drain
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009284850A
Other languages
English (en)
Inventor
Katahisa Narita
容久 成田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009284850A priority Critical patent/JP2011129615A/ja
Priority to US12/969,256 priority patent/US8423342B2/en
Publication of JP2011129615A publication Critical patent/JP2011129615A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/36Circuit design at the analogue level
    • G06F30/367Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】ゲートとドレインとの重なり部分の容量であるゲートオーバーラップ容量を精度よく抽出する。
【解決手段】本発明の一態様に係るシミュレーションパラメータの抽出方法は、コンタクトプラグ数のみが異なる複数のレイアウトパターンのそれぞれについて、所定のバイアス電圧下におけるゲート−ドレイン間の容量を測定して真のゲートオーバーラップ容量を含む測定値を求め、コンタクトプラグとゲートとの間の寄生容量を求めるためのモデルパラメータを変化させてシミュレーションを行って得られるコンタクトプラグとゲートとの間のコンタクト寄生容量を測定値から減算することによりゲートオーバーラップ容量演算値を求め、当該ゲートオーバーラップ容量演算値がコンタクトプラグの数によらず略一定となるモデルパラメータにおける当該ゲートオーバーラップ容量演算値を真のゲートオーバーラップ容量として抽出する。
【選択図】図1

Description

本発明は、MOSトランジスタのシミュレーションを行う際に用いられるパラメータの抽出方法に関する。
MOSトランジスタのシミュレーションにおいて、ゲートオーバーラップ容量は物理的に重要なパラメータの一つである。ゲートオーバーラップ容量は、MOSトランジスタのゲートとソース及びドレインとの重なり(オーバーラップ)部分の容量である。ゲートオーバーラップ容量の値は、実際のMOSトランジスタを用いた半導体装置の動作速度に非常に大きな影響を及ぼす。このため、ゲートオーバーラップ容量の値を正確に求めることが望まれている。
ゲートオーバーラップ容量を求めるために、TEG(Test Element Group)パターンが用いられている。TEGパターンには、ゲート、ソース、ドレインを含むMOSトランジスタと、ソース及びドレイン上に設けられ、当該ソース、ドレインと電気的に接続されるコンタクトプラグとが形成されている。ゲートとコンタクトプラグとにテスタを接続して容量が測定される。これにより得られる測定値には、求めたいゲートオーバーラップ容量に加えて、コンタクトプラグとゲートとの間のコンタクト寄生容量が含まれる。
この測定値からゲートオーバーラップ容量を抽出する方法としては、以下の方法が知られている。その方法は、コンタクト寄生容量をTCAD(Technology Computer Aided Design)等を用いたシミュレーションにより見積もり、コンタクト寄生容量を含んだ測定値からシミュレーションで求めたコンタクト寄生容量の値を減算することにより、ゲートオーバーラップ容量を算出する方法である。この方法では、コンタクトプラグとゲートとの間の距離が狭く、コンタクト寄生容量の影響を無視できない場合でも、ゲートオーバーラップ容量を算出することができる。
実際のコンタクトプラグの形状は、ウエハごとに形状が異なる場合がある。正確なコンタクト寄生容量を求めるためには、実際に測定したMOSトランジスタの断面を観察し、その形状をシミュレータに入力する必要がある。従って、実際のMOSトランジスタの断面形状を観察するため、測定したTEGパターンを割る必要がある。TEGパターンを割った後には、そのTEGパターンでの測定はできなくなってしまう。また、実際のMOSトランジスタの断面形状の観察を行うための工数が増加する。
さらに、MOSトランジスタの断面形状をシミュレータに正確に入力することは困難である。現実的には、断面観察結果から読み取られるコンタクトプラグの形状から、単にコンタクトプラグの太り、細り程度の形状変動のみを考慮した単純な四角柱形状に置き換えてシミュレータに入力するにとどめている。
このため、実際のMOSトランジスタの断面形状とシミュレータに入力される形状との違いにより、求められるコンタクト寄生容量と実際のコンタクト寄生容量とに誤差が生じていることが考えられる。仮に、MOSトランジスタの断面形状を正確に入力できたとしても、コンタクト寄生容量が正しく見積もられているかどうかの判断を行うことができない。
また、隣接するゲート間の距離(ゲートスペース)、すなわち、ゲートとコンタクトプラグとの距離が変化すると、ゲートオーバーラップ長が変化する報告がされている。特に、狭いゲートスペース時、すなわちゲートコンタクトプラグとの距離が狭い時に、ゲートスペースが広いときに比べゲートオーバーラップ長の変動量が顕著になるため、ゲートスペースが狭いときのオーバーラップ寄生容量の正確な値を抽出する方法の確立が望まれている。
また、特許文献1には、拡散層抵抗モデルを用いてシミュレーションを行うことにより、拡散層抵抗を抽出する方法が記載されている。特許文献1では、抽出精度の確認を行うために、コンタクトプラグの数及び配置を変化させたレイアウトパターンを用いて確認を行っている。
特開2008−225557号公報
このように、従来のゲートオーバーラップ容量を抽出する方法では、実際のMOSトランジスタの断面形状の観察を行うことなく、ゲートオーバーラップ容量を正しく抽出することが難しいという問題がある。
本発明の一態様に係るMOSトランジスタのシミュレーションパラメータの抽出方法は、MOSトランジスタを用いたシミュレーションを行う際に用いられるシミュレーションパラメータのうち、ゲートとソース及びドレインとの重なり部分の容量である真のゲートオーバーラップ容量を抽出する方法であって、ソース及びドレインに配置され、前記ソース又はドレインに電気的に接続されるコンタクトプラグの数が異なり、前記コンタクトプラグの数以外のレイアウトは一定である複数のレイアウトパターンのそれぞれについて、所定のバイアス電圧下におけるゲート−ドレイン間の容量を測定して前記真のゲートオーバーラップ容量を含む測定値を求め、前記複数のレイアウトパターンのそれぞれについて、コンタクトプラグとゲートとの間の寄生容量を求めるためのモデルパラメータを変化させてシミュレーションを行って得られるコンタクトプラグとゲートとの間のコンタクト寄生容量を前記測定値から減算することによりゲートオーバーラップ容量演算値を求め、前記ゲートオーバーラップ容量演算値が前記コンタクトプラグの数によらず略一定となる前記モデルパラメータにおける当該ゲートオーバーラップ容量演算値を真のゲートオーバーラップ容量として抽出する。
本発明では、MOSトランジスタの真のゲートオーバーラップ容量は、MOSトランジスタのゲートとソース及びドレインとの重なり部分の形状が変化しなければ、それ以外の形状(コンタクトプラグの数、コンタクトプラグ−ゲート間の距離等)が変化しても一定であるという物理的な法則を用いている。コンタクトプラグの数のみが異なるレイアウトパターンを用いて、ゲートオーバーラップ容量測定値のコンタクトプラグ数依存性を求めるとともに、コンタクトプラグ−ゲート間の距離等のコンタクトプラグの形状のみを変化させて、コンタクトプラグ−ゲート間の寄生容量を正確に見積もることができる。このため、コンタクトプラグとゲートとの間の寄生容量の影響を無視できない場合にも、実際のMOSトランジスタの断面形状の観察を行うことなく、真のゲートオーバーラップ容量を正しく抽出することができる。
本発明によれば、MOSトランジスタのシミュレーションパラメータを精度よく抽出することができる。
実施の形態1に係るMOSトランジスタのシミュレーションパラメータの抽出方法により抽出される真のゲートオーバーラップ容量を説明するための図である。 実施の形態1に係るMOSトランジスタのシミュレーションパラメータの抽出方法を説明するためのフロー図である。 実施の形態1に係るMOSトランジスタのシミュレーションパラメータの抽出方法において用いられるTEGパターンの構成を示す図である。 実施の形態1に係るMOSトランジスタのシミュレーションパラメータの抽出方法において用いられるTEGパターンの構成を示す図である。 実施の形態1に係るMOSトランジスタのシミュレーションパラメータの抽出方法において用いられるTEGパターンの構成を示す図である。 実施の形態1に係るMOSトランジスタのシミュレーションパラメータの抽出方法において用いられるTEGパターンの構成を示す図である。 コンタクトプラグの形状を変化させる例について説明する図である。 コンタクトプラグの形状を変化させる例について説明する図である。 コンタクトプラグの個数に対する容量の変化を示す図である。 コンタクトプラグの形状を変化させた場合の、コンタクトプラグの個数に対するゲートオーバーラップ容量の変化を説明する図である。 実施の形態2に係るMOSトランジスタのシミュレーションパラメータの抽出方法において用いられるTEGパターンの構成を示す図である。 実施の形態2に係るMOSトランジスタのシミュレーションパラメータの抽出方法において用いられるTEGパターンの構成を示す図である。 ゲート間距離に対するゲートオーバーラップ容量の変化を示す図である。
実施の形態1.
本発明の実施の形態1に係るMOSトランジスタのシミュレーションパラメータの抽出方法について、図を参照して説明する。本発明は、MOSトランジスタを用いたシミュレーションを行う際に用いられるパラメータのうち、ゲートとドレインとの重なり部分の容量である真のゲートオーバーラップ容量を求める方法に関する。
図1は、MOSトランジスタの構成の一部を模式的に示す断面図である。図1に示すように、半導体基板のウェル11内には、一定の間隔を隔ててソース12、ドレイン13が設けられている。ソース12、ドレイン13との間のウェル11上には、ゲート絶縁膜14を介して、ゲート15が設けられている。
ソース12、ドレイン13上には、それぞれコンタクトプラグ16が設けられている。コンタクトプラグ16は、ソース12、ドレイン13とゲート15上に絶縁膜を介して形成される配線(不図示)とを電気的に接続する。コンタクトプラグ16は、ゲート15と一定の間隔をあけて設けられている。本発明では、ゲート15とドレイン13との重なり部分に発生する寄生容量である真のゲートオーバーラップ容量Covを求める。
ゲート15とコンタクトプラグ16とにテスタを接続して容量を測定すると、測定値Cmeas0には真のゲートオーバーラップ容量Covに加えて、ゲート15とコンタクトプラグ16との間の寄生容量であるコンタクト寄生容量Cctが含まれる。コンタクトプラグ16とゲート15との間の距離が狭い場合には、コンタクト寄生容量Cctが無視できない。
本発明では、MOSトランジスタの真のゲートオーバーラップ容量Covは、コンタクトプラグ16の数が変化しても、MOSトランジスタのゲートとソース及びドレインとの重なり部分の形状が変化しなければ一定であるという物理的な法則を用いて、コンタクト寄生容量Cctを正確に見積もり、測定値Cmeas0から排除することにより、正確な真のゲートオーバーラップ容量Covを求める。
以下、本発明に係るシミュレーションパラメータの抽出方法について、具体的に説明する。図2は、本実施の形態に係るシミュレーションパラメータの抽出方法を説明するためのフロー図である。図2に示すように、まず、コンタクトプラグ16の数が異なるレイアウトパターン(TEGパターン)を準備する(S1)。
図3A〜3Cは、本実施の形態において用いられるTEGパターンの構成を示す上面図である。これらのTEGパターンでは、複数のMOSトランジスタが直列に接続されている。ここでは、5つのゲート15が設けられた例を示している。これらのゲート15は、所定のゲート間距離を隔てて互いに平行に延在する。互いに直列に接続されたMOSトランジスタの2つのゲート15に挟まれたソース12、ドレイン13はそれぞれ共通になっている。
図3Aに示すTEGパターン10Aでは、1つのソース12、ドレイン13にそれぞれコンタクトプラグ16が8個設けられている。図3Bに示すTEGパターン10Bでは、1つのソース12、ドレイン13にそれぞれコンタクトプラグ16が6個設けられている。図3Cに示すTEGパターン10Cでは、1つのソース12、ドレイン13にそれぞれコンタクトプラグ16が4個設けられている。
TEGパターン10A〜10Cでは、コンタクトプラグ16の個数のみが異なり、他のレイアウト形状については一定である。すなわち、TEGパターン10A〜10Cにおいて、コンタクトプラグ16とゲート15との距離xは一定である。また、それぞれのTEGパターンにおいて、コンタクトプラグ16は略等間隔に配置されている。
さらに、コンタクトプラグ16とソース12又はドレイン13の拡散領域の端部との距離yは、TEGパターン10A〜10Cにおいて一定であることが好ましい。これは、ソース12及びドレイン13の拡散領域の端部での周辺効果の影響を小さくするためである。
なお、図3A〜3Cでは、コンタクトプラグ16とソース12又はドレイン13の拡散領域の端部との距離が一定である例について説明したが、これに限定されるものではない。例えば、図3Aにおけるコンタクトプラグ16の位置のままで、コンタクトプラグ16の数を下側から減らしてもよい。すなわち、コンタクトプラグ16とソース12又はドレイン13の拡散領域の端部との距離が変化しても構わない。
また、本実施の形態では、コンタクトプラグ16の数の異なる、3つのTEGパターンを準備したが、これに限定されない。コンタクトプラグ数の異なる2つ以上のTEGパターンを準備すればよい。
このようなTEGパターン10A〜10Cのそれぞれについて、所定のバイアス電圧(Vg、Vd)におけるゲート15とドレイン13上のコンタクトプラグ16にテスタを接続し、容量を測定する(S2)。これにより、容量の測定値Cmeas0のコンタクトプラグ数依存性がわかる。
所定のバイアス電圧(Vg、Vd)は、例えば、ゲート15下のウェル11にチャネルが形成されない値とする。チャネルが形成されると、真のゲートオーバーラップ容量よりも大きい容量がゲート15とウェル11との間に形成され、真のゲートオーバーラップ容量を正確に測定することができなくなるからである。
通常、MOSトランジスタは、Vg=0V、Vd=0Vのときにチャネルがオフとなる。従って、所定のバイアス電圧をVg=0V、Vd=0Vとすることができる。なお、MOSトランジスタの製造バラツキにより、Vg=0V、Vd=0Vのときにチャネルがオフとならない場合がある。
従って、複数のTEGパターンのそれぞれについて、Vg、Vdを変化させて容量を測定し、この測定される容量が最も小さくなる、すなわち、チャネルがオフとなるVg、Vdを決定するようにしてもよい。
図5に、コンタクトプラグ16の個数に対する容量の変化を示す。図5中、容量の測定値Cmeas0を黒丸で示す。図5から分かるように、測定値Cmeas0は、コンタクトプラグ16の数が多くなるに大きくなる。
次に、図3Dに示すTEGパターン10Dを用いて、キャリブレーションを行う(S3)。実際の測定においては、寄生容量は、ゲート15−コンタクトプラグ16間だけではなく、測定対象とするMOSトランジスタとテスタとの間にある他の配線、金属層、Viaホール等の間にも発生している。このコンタクト寄生容量Cct以外の寄生容量をCwireとする。
本実施の形態では、図3Dに示すように、ソース12、ドレイン13上にコンタクトプラグ16が設けられていないTEGパターン10Dを用いて寄生容量Cwireを測定し、測定値Cmeas0から事前に減算しておく。
Cmeas1=Cmeas0−Cwire・・・(1)
これにより、Cmeas1には、求めたい真のゲートオーバーラップ容量Covとコンタクト寄生容量Cctのみが含まれることとなる。なお、Cwireが小さい場合には、キャリブレーションは行わなくてもよい。
キャリブレーションを行った後、設計ゲートオーバーラップ容量Cov(k)を求める(kは、所定の形状変数(モデルパラメータ))(S4)。具体的には、まず、測定を実施した上述のTEGパターン10A〜10Cのそれぞれの設計形状をTCAD(デバイスシミュレータもしくは容量抽出シミュレータ)等のシミュレータに入力し、設計コンタクト寄生容量Cct(k)をそれぞれのコンタクト数ごとに求める。
これにより得られたTEGパターン10A〜10Cにそれぞれ対応する設計コンタクト寄生容量Cct(k)を、それぞれのCmeas1から減算する。これにより得られる値が設計ゲートオーバーラップ容量Cov(k)である。
Cov(k)=Cmeas1−Cct(k)・・・(2)
そして、設計ゲートオーバーラップ容量Cov(k)がコンタクト数によらず一定であるか否かを判断する(S5)。設計ゲートオーバーラップ容量Cov(k)が、コンタクト数によらず略一定である場合には(S5YES)、この設計ゲートオーバーラップ容量Cov(k)が求めたい真のゲートオーバーラップ容量Covとなる(S7)。上述の通り、真のゲートオーバーラップ容量Covは、コンタクトプラグ16の数が変化しても、MOSトランジスタのゲートとソース及びドレインとの重なり部分の形状が変化しなければ一定であるからである。
この場合、TEGパターン10A〜10Cに形成されているコンタクトプラグ16等の形状が略設計値通りに形成されており、設計コンタクト寄生容量Cct(k)の値も正確であると考えられる。
一方、図5に白四角で示すように、設計ゲートオーバーラップ容量Cov(k)が、コンタクト数に依存して変化する場合には(S5NO)、TEGパターン10A〜10Cに形成されているコンタクトプラグ16等の形状が略設計値通りに形成されておらず、設計コンタクト寄生容量Cct(k)の値も正確ではないことが考えられる。
そこで、図5の白丸で示すように、設計ゲートオーバーラップ容量Cov(k)がコンタクトプラグ16の個数によらず一定となるような、コンタクト寄生容量の演算値Cct(k)を求める。この場合、シミュレータに入力したコンタクトプラグとゲートとの間の寄生容量を求めるためのモデルパラメータkにkとは異なるk'を代入し、それぞれのTEGパターンに対応するコンタクト寄生容量の演算値Cct(k)を再計算する(S6)。
コンタクトプラグ16とゲート15との間の寄生容量を求めるためのモデルパラメータとしては、例えば、コンタクトプラグ16の太さや、テーパー角、コンタクトプラグ16とゲート15との間の誘電率等が挙げられる。
本実施の形態においては、コンタクトプラグ16とゲート15との間の寄生容量を求めるためのモデルパラメータの一例として、コンタクトプラグ16の太さを変更する例について説明する。図4A、4Bに、コンタクトプラグ16の形状を変化させた例を示す。図4A、4Bにおいて、コンタクトプラグ16の設計値を破線で示している。
図4Aでは、矩形状のコンタクトプラグ16の一辺の長さをΔCTずつ長くしている。これにより、コンタクトプラグ16とゲート15との間の距離が短くなる。図4Bでは、矩形状のコンタクトプラグ16の一辺の長さをΔCTずつ短くしている。これにより、コンタクトプラグ16とゲート15との間の距離が長くなる。ここでは、コンタクトプラグ16の一辺の長さを長くした場合を+、短くした場合を−とする。
例えば、コンタクトプラグ16の設計形状が、ソース12、ドレイン13上において一辺100nm正方形である四角柱であるとする。コンタクトプラグ16の一辺が設計値通りの100nmの場合をΔCT=0とする。このとき得られるゲートオーバーラップ容量の演算値Cov(ΔCT=0)は、上述した設計ゲートオーバーラップ容量である。
コンタクトプラグ16の一辺を、ΔCT=−5nmのとき90nm、ΔCT=−2.5nmのとき95nm、ΔCT=+2.5nmのとき105nm、ΔCT=+5nmのとき110nm、ΔCT=+7.5nmのとき115nmと、シミュレーションパラメータを変更する。
このときのΔCTのそれぞれの条件においてシミュレーションを実行することにより、コンタクトプラグ16の数が異なる複数のTEGパターンのそれぞれについてのコンタクト寄生容量の演算値Cct(ΔCT)が得られる。
そして、S4に戻り、得られたコンタクト寄生容量の演算値Cct(ΔCT)を、Cmeas1から減算して、ゲートオーバーラップ容量の演算値Cov(ΔCT)を求める(Cov(ΔCT)=Cmeas1−Cct(ΔCT))。
そして、ゲートオーバーラップ容量の演算値Cov(ΔCT)が、コンタクトプラグ16の個数によらず一定か否かを判断する(S5)。ゲートオーバーラップ容量の演算値Cov(k)がコンタクトプラグ16の個数によらず一定である場合に(S5YES)、このCov(k)を求めたい真のゲートオーバーラップ容量Covとする(S7)。
図6に、コンタクトプラグ16の数に対するゲートオーバーラップ容量の演算値Cov(ΔCT)の変化を示す。図6において、横軸がコンタクトプラグ16の個数であり、縦軸はゲートオーバーラップ容量の演算値Cov(ΔCT)を示している。
図6から分かるように、コンタクトプラグ16の一辺の長さを115nm(ΔCT=+7.5)とすることにより、コンタクトプラグ16の個数によらず、ゲートオーバーラップ容量の演算値Cov(ΔCT=+7.5)が略一定となる。
従って、ΔCT=+7.5の条件のときに求めたコンタクト寄生容量の演算値Cct(ΔCT=+7.5)が正確なコンタクト寄生容量の値であるとわかる。このように、本発明では、コンタクトプラグ16の形状を正確に把握することができるため、コンタクトプラグ16に関わる容量を正確に求めることが可能となる。例えば、ゲート15とコンタクトプラグ16との間の寄生容量であるコンタクト寄生容量Cctを求めることが可能である。
また、コンタクト寄生容量の演算値Cct(ΔCT=+7.5)をCmeas1から減算したゲートオーバーラップ容量の演算値Cov(ΔCT=+7.5)が求めたい正確な真のゲートオーバーラップ容量であると判断することができる。
このように、本実施の形態では、コンタクトプラグ16とゲート15との間の距離が変化しない場合には、コンタクトプラグ16の個数を変化させても真のゲートオーバーラップ容量Covの値に影響がないという特徴を利用している。これにより、実際の測定に用いたTEGパターンの断面観察をすることなく、ウエハごとに存在する形状のバラツキや、実際に形成された形状とシミュレータに入力されるパラメータの違いを排除したコンタクト寄生容量Cctを求めることができる。また、これにより得られた正確なコンタクト寄生容量Cctを用いて、正確な真のゲートオーバーラップ容量を抽出することが可能となる。
実施の形態2.
本発明の実施の形態2に係るMOSトランジスタのシミュレーションパラメータの抽出方法について、図7A、7B、8を参照して説明する。図7A、7Bは、本実施の形態に係る抽出方法において用いられるTEGパターンの構成を示す図である。ここでは、5つのゲート15が設けられた例を示している。これらのゲート15は、所定のゲート間距離を隔てて互いに平行に延在する。
本実施の形態では、隣接するゲート15間の距離(ゲートスペース)が異なる複数のTEGパターンを準備する。ここでは、図7Aに示すゲートスペースがGS0のTEGパターン10Eと、図7Bに示すゲートスペースがGS1のTEGパターン10Fが用いられる。図7A、7Bに示すように、ゲートスペースGS0よりもゲートスペースGS1のほうが大きい。すなわち、TEGパターン10Eのゲート15とコンタクトプラグ16間の距離のほうが、TEGパターン10Fのゲート15とコンタクトプラグ16間の距離が長い。
TEGパターン10E、10Fでは、ソース12、ドレイン13にそれぞれ8個ずつコンタクトプラグ16が設けられている。これと同様に、コンタクトプラグ16が6個でゲートスペースがGS0、GS1のTEGパターン、4個でゲートスペースがGS0、GS1のTEGパターンが準備される。すなわち、ゲートスペースGS0でコンタクトプラグ16の個数が異なる複数のTEGパターンと、ゲートスペースGS1でコンタクトプラグ16の個数が異なる複数のTEGパターンとが用いられる。
まず、ゲートスペースGS0でコンタクトプラグ16の個数が異なる複数のTEGパターンを用いて、実施の形態1において説明した方法により真のゲートオーバーラップ容量Covを抽出する。そして、次に、ゲートスペースGS1でコンタクトプラグ16の個数が異なる複数のTEGパターンを用いて、実施の形態1において説明した方法により真のゲートオーバーラップ容量Covを抽出する。
このようにして、ゲートスペースが異なる場合のそれぞれの真のゲートオーバーラップ容量Covの正確な値が求められる。図8に、ゲートスペースの変化に対する、真のゲートオーバーラップ容量Covの変化を示す。これにより、真のゲートオーバーラップ容量Covのゲートスペース依存性、すなわち、ゲート15とコンタクトプラグ16間距離依存性を求めることができる。
実施の形態1において説明したように、コンタクト寄生容量Cctの影響が顕著に現れる狭いゲート15−コンタクトプラグ16間距離でのコンタクト寄生容量Cctの影響を正確に排除することができる。このため、本実施の形態では、真のゲートオーバーラップ容量Covのゲートスペース依存性の有無及びその依存特性を正確に求めることが可能となる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本発明は、ハードウェアの構成として実現することが可能である。また、本発明は、任意の処理を、CPU(Central Processing Unit)にコンピュータプログラムを実行させることにより実現することも可能である。
この場合、当該コンピュータプログラムを記録媒体に記録して提供することが可能である。また、コンピュータプログラムをインターネットその他の通信媒体を介して伝送することにより提供することも可能である。
なお、記憶媒体には、例えば、フレキシブルディスク、ハードディスク、磁気ディスク、光磁気ディスク、CD−ROM、DVD、ROMカートリッジ、バッテリバックアップ付きRAMメモリカートリッジ、フラッシュメモリカートリッジ、不揮発性RAMカートリッジ等が含まれる。また、通信媒体には、電話回線等の有線通信媒体、マイクロ波回線等の無線通信媒体等が含まれる。
10 TEGパターン
11 ウェル
12 ソース
13 ドレイン
14 ゲート絶縁膜
15 ゲート
16 コンタクトプラグ
Cov 真のゲートオーバーラップ容量
Cct コンタクト寄生容量

Claims (6)

  1. MOSトランジスタを用いたシミュレーションを行う際に用いられるシミュレーションパラメータのうち、ゲートとソース及びドレインとの重なり部分の容量である真のゲートオーバーラップ容量を抽出する方法であって、
    ソース及びドレインに配置され、前記ソース又はドレインに電気的に接続されるコンタクトプラグの数が異なり、前記コンタクトプラグの数以外のレイアウトは一定である複数のレイアウトパターンのそれぞれについて、所定のバイアス電圧下におけるゲート−ドレイン間の容量を測定して前記真のゲートオーバーラップ容量を含む測定値を求め、
    前記複数のレイアウトパターンのそれぞれについて、コンタクトプラグとゲートとの間の寄生容量を求めるためのモデルパラメータを変化させてシミュレーションを行って得られるコンタクトプラグとゲートとの間のコンタクト寄生容量を前記測定値から減算することによりゲートオーバーラップ容量演算値を求め、
    前記ゲートオーバーラップ容量演算値が前記コンタクトプラグの数によらず略一定となる前記モデルパラメータにおける当該ゲートオーバーラップ容量演算値を真のゲートオーバーラップ容量として抽出する、
    MOSトランジスタのシミュレーションパラメータの抽出方法。
  2. 前記コンタクトプラグとゲートとの間の寄生容量を求めるための前記モデルパラメータは、前記コンタクトプラグの大きさ、テーパー角、前記ゲートと前記コンタクトプラグとの間の誘電率の少なくともいずれか1つであることを特徴とする請求項1に記載のMOSトランジスタのシミュレーションパラメータの抽出方法。
  3. 前記レイアウトパターンには、所定のゲート間距離を隔てて互いに平行に延在する複数のゲートが設けられており、
    前記ゲート間距離が第1ゲート間距離でコンタクトプラグの個数が異なる複数のレイアウトパターン及び前記第1のゲート間距離と異なる第2ゲート間距離でコンタクトプラグの個数が異なる複数のレイアウトパターンを準備し、
    第1ゲート間距離の複数のレイアウトパターン、第2ゲート間距離の複数のレイアウトパターンを用いてそれぞれのゲート間距離における真のゲートオーバーラップ容量を抽出する請求項1に記載のMOSトランジスタのシミュレーションパラメータの抽出方法。
  4. 前記所定のバイアス電圧は、チャネルがオフする値であることを特徴とする請求項1に記載のMOSトランジスタのシミュレーションパラメータの抽出方法。
  5. 複数のバイアス電圧下においてゲート−ドレイン間の容量を測定し、チャネルがオフする所定のバイアス電圧を決定することを特徴とする請求項1に記載のMOSトランジスタのシミュレーションパラメータの抽出方法。
  6. MOSトランジスタを用いたシミュレーションを行う際に用いられるシミュレーションパラメータのうち、ソース及びドレインに配置され、前記ソース又はドレインに電気的に接続されるコンタクトプラグとゲートとの間のコンタクト寄生容量を求める方法であって、
    前記コンタクトプラグの数が異なり、前記コンタクトプラグの数以外のレイアウトは、一定である複数のレイアウトパターンのそれぞれについて、所定のバイアス電圧下におけるゲート−ドレイン間の容量を測定して、ゲートとソース及びドレインとの重なり部分の容量である真のゲートオーバーラップ容量を含む測定値を求め、
    複数のレイアウトパターンのそれぞれについて、前記コンタクトプラグの形状パラメータを変化させてシミュレーションを行って得られる前記コンタクト寄生容量を前記測定値から減算することにより、ゲートオーバーラップ容量演算値を求め、
    前記ゲートオーバーラップ容量演算値が前記コンタクトプラグの数によらず略一定となるゲートオーバーラップ容量演算値を求めるときの、前記シミュレーション時のコンタクト寄生容量を抽出する、
    MOSトランジスタのシミュレーションパラメータの抽出方法。
JP2009284850A 2009-12-16 2009-12-16 Mosトランジスタのシミュレーションパラメータの抽出方法 Pending JP2011129615A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009284850A JP2011129615A (ja) 2009-12-16 2009-12-16 Mosトランジスタのシミュレーションパラメータの抽出方法
US12/969,256 US8423342B2 (en) 2009-12-16 2010-12-15 Simulation parameter extracting method of MOS transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009284850A JP2011129615A (ja) 2009-12-16 2009-12-16 Mosトランジスタのシミュレーションパラメータの抽出方法

Publications (1)

Publication Number Publication Date
JP2011129615A true JP2011129615A (ja) 2011-06-30

Family

ID=44143884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009284850A Pending JP2011129615A (ja) 2009-12-16 2009-12-16 Mosトランジスタのシミュレーションパラメータの抽出方法

Country Status (2)

Country Link
US (1) US8423342B2 (ja)
JP (1) JP2011129615A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101126981B1 (ko) 2011-08-04 2012-03-26 국민대학교산학협력단 비정질 박막 트랜지스터의 기생 직렬 저항 성분 추출 방법
JP2016511548A (ja) * 2013-03-05 2016-04-14 クアルコム,インコーポレイテッド キャパシタンスを高めた金属−酸化物−金属(mom)キャパシタ
JP2016134391A (ja) * 2015-01-15 2016-07-25 ルネサスエレクトロニクス株式会社 回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラム

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011253360A (ja) * 2010-06-02 2011-12-15 Toshiba Corp Mosfetモデル出力装置及び出力方法
US9411921B2 (en) 2012-04-27 2016-08-09 Globalfoundries Inc. FET-bounding for fast TCAD-based variation modeling
KR101937851B1 (ko) 2012-06-27 2019-04-10 삼성전자 주식회사 반도체 집적 회로, 그 설계 방법 및 제조방법
CN107238786B (zh) * 2017-04-24 2019-10-25 中国科学院微电子研究所 用于mosfet器件模型参数提取的方法及装置
CN117524908B (zh) * 2023-10-31 2024-09-06 杭州行芯科技有限公司 一种寄生电容的计算方法、装置及电子设备

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472233B1 (en) * 1999-08-02 2002-10-29 Advanced Micro Devices, Inc. MOSFET test structure for capacitance-voltage measurements
JP2008225557A (ja) 2007-03-08 2008-09-25 Matsushita Electric Ind Co Ltd マスクレイアウトパラメータの抽出方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101126981B1 (ko) 2011-08-04 2012-03-26 국민대학교산학협력단 비정질 박막 트랜지스터의 기생 직렬 저항 성분 추출 방법
JP2016511548A (ja) * 2013-03-05 2016-04-14 クアルコム,インコーポレイテッド キャパシタンスを高めた金属−酸化物−金属(mom)キャパシタ
JP2016134391A (ja) * 2015-01-15 2016-07-25 ルネサスエレクトロニクス株式会社 回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラム
US9703906B2 (en) 2015-01-15 2017-07-11 Renesas Electronics Corporation Circuit simulation device, circuit simulation method, and circuit simulation program

Also Published As

Publication number Publication date
US20110144968A1 (en) 2011-06-16
US8423342B2 (en) 2013-04-16

Similar Documents

Publication Publication Date Title
JP2011129615A (ja) Mosトランジスタのシミュレーションパラメータの抽出方法
US8664968B2 (en) On-die parametric test modules for in-line monitoring of context dependent effects
KR100335492B1 (ko) 간편한 모델 파라미터 집합 추출 방법과 이를 이용한 집적회로의 통계적 시뮬레이션 방법
JP4343892B2 (ja) 半導体集積回路のレイアウト解析方法及びレイアウト解析装置
KR100991408B1 (ko) 테스트용 회로, 웨이퍼, 측정장치, 디바이스 제조방법 및표시장치
CN109326597A (zh) 使用栅极绝缘破裂的一次性可编程存储器
JP2007027643A (ja) 半導体回路装置及びそのシミュレーション方法
US9404953B2 (en) Structures and methods for monitoring dielectric reliability with through-silicon vias
US20080141189A1 (en) Method for robust statistical semiconductor device modeling
JP4997710B2 (ja) Lsiのセルのライブラリデータ生成方法
US8084769B2 (en) Testkey design pattern for gate oxide
JP2010010515A (ja) 半導体装置およびその試験方法
JP5405055B2 (ja) 半導体装置の解析及び設計装置、及び半導体装置の解析及び設計方法
JP5144084B2 (ja) 素子特性測定回路及び半導体装置
CN105278234B (zh) 增强opc模型在图形偏移上精度的方法
JP5009702B2 (ja) 半導体評価素子、半導体集積回路装置および評価方法
US9506965B2 (en) Alternately arranged overlay marks having asymmetric spacing and measurement thereof
Sun et al. Extraction of geometry-related interconnect variation based on parasitic capacitance data
JP2011204004A (ja) Spiceモデルパラメータ出力装置及び出力方法
US20170061046A1 (en) Simulation device of semiconductor device and simulation method of semiconductor device
JP3962384B2 (ja) 半導体装置及び回路シミュレーション方法
KR20100013938A (ko) 반도체 소자의 테스트 패턴 및 이의 테스트 방법
JP2006196114A (ja) 半導体装置およびカップリング比検出装置
US9564375B2 (en) Structures and methods for extraction of device channel width
KR20080090723A (ko) 트랜지스터 테스트 패턴