JP2007027643A - 半導体回路装置及びそのシミュレーション方法 - Google Patents

半導体回路装置及びそのシミュレーション方法 Download PDF

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Abstract

【課題】半導体プロセスを変更することなく、レイアウト変更によって、ＭＩＳトランジスタ、特にＰＭＩＳトランジスタの電流駆動能力を向上できるようにする。
【解決手段】ＰＭＩＳトランジスタ４０は、第１の活性領域１と、該第１の活性領域１の上に形成され、一端がゲート配線７と接続され、他端が第１の活性領域１からゲート配線７の反対側に突き出す第１の突き出し部８を有する第１のゲート電極７とからなる。ＮＭＩＳトランジスタ４１は、第１の活性領域１と間隔をおいて形成された第２の活性領域２と、該第２の活性領域２の上に形成され、一端がゲート配線７と接続され、他端が第２の活性領域２からゲート配線７の反対側に突き出す第２の突き出し部９を有する第２のゲート電極６とからなる。ＰＭＩＳトランジスタ４０の第１の突き出し部８の突き出し長さは、ＮＭＩＳトランジスタ４１の第２の突き出し部９の突き出し長さよりも長い。
【選択図】 図１

Description

本発明は、設計レイアウトの最適化によりトランジスタの能力を向上する半導体回路装置及びそのシミュレーション方法に関する。
近年、マイクロプロセッサに代表されるＬＳＩ回路（Large Scale Integrated Circuit）は、一般にセルと呼ばれる基本機能を持つ単位回路を多数組み合わせることにより構成されている。また、ＬＳＩ回路の高性能化及び高集積化に伴い、ＬＳＩ回路の根幹を成すセルの回路設計を高精度に行なうためのＣＡＤ（Computer Aided Design）ツールの役割が重要度を増している。
設計精度に深く関わるＣＡＤツールの１つとして回路シミュレータがある。回路シミュレータは、設計されたセル及びＬＳＩ回路を対象として、ＭＩＳ(metal insulator semicondoctor）トランジスタ、容量素子及び抵抗素子等の各素子の接続情報、並びにトランジスタサイズ（トランジスタ幅及びトランジスタ長）、容量値及び抵抗値等の各素子の特性情報を含むネットリストに基づいて、実際に製造されたセル及びＬＳＩ回路の動作を想定したシミュレーションを行なう。
ネットリストは、例えば、設計されたセルのマスクレイアウトデータから、配置された各素子の特性情報と接続情報とを回路の抽出装置（ＬＰＥ：layout parameter extractor）によって抽出することにより生成される。
ＭＩＳトランジスタの特性情報として、ＭＩＳトランジスタの複雑な電気特性を回路シミュレータ上で高精度に再現するために、数多くの電気特性式（以下、トランジスタモデルと呼ぶ。）が開発されている。トランジスタモデルにより、所望のトランジスタの特性を再現するには、該トランジスタモデルに含まれるモデルパラメータを所望のトランジスタの特性に合わせて最適化する（以下、モデルパラメータの抽出と呼ぶ。）必要がある。
以下、従来の半導体回路装置のレイアウト及び従来の半導体回路装置の設計工程に用いられるトランジスタモデルについて説明する。
まず、半導体回路装置のレイアウトについて図７に示すセルレイアウトを例に採って説明する。
図７に示すように、半導体基板（図示せず）に形成される、第１のＰＭＩＳトランジスタ１２０は、第１の活性領域１０１と、突き出し部１０３を有する第１のゲート電極１０４とからなり、第１のＮＭＩＳトランジスタ１２１は、第２の活性領域１０２と、突き出し部１０３を有する第２のゲート電極１０５とからなり、第１のゲート電極１０４及び第２のゲート電極１０５は第１のゲート配線１０６により互いに接続されている。
同様に、第２のＰＭＩＳトランジスタ１３０は、第３の活性領域１０７と、突き出し部１０３を有する第３のゲート電極１０９とからなり、第２のＮＭＩＳトランジスタ１３１は、第４の活性領域１０８と、突き出し部１０３を有する第４のゲート電極１１０とからなり、第３のゲート電極１０９及び第４のゲート電極１１０は第２のゲート配線１１１により互いに接続されている。
ここで、第２のＰＭＩＳトランジスタ１３０のゲート幅Ｗp2は、第１のＰＭＩＳトランジスタ１２０のゲート幅Ｗp1よりも小さい。同様に、第２のＮＭＩＳトランジスタ１３１のゲート幅Ｗn2は、第１のＮＭＩＳトランジスタ１２１のゲート幅Ｗn1よりも小さい。また、各ゲート電極の突き出し部１０３の長さＥは各トランジスタ１２０、１２１、１３０及び１３１はいずれも同一である。これは、各突き出し部１０３の長さＥは、ゲート電極自体を他のデバイスとの接続用配線として使用しない限りは、最も短く設定することによって、各ゲート電極と半導体基板との間に生じる容量が軽減され、その結果、セルの伝播遅延時間を最短にすることができるからである。
また、第１のＰＭＩＳトランジスタ１２０と第１のＮＭＩＳトランジスタ１２１とのペア及び第２のＰＭＩＳトランジスタ１３０と第２のＮＭＩＳトランジスタ１３１とのペアにおいては、いずれもＰＭＩＳトランジスタ１２０、１３０のゲート幅Ｗp1、Ｗp2の方が、ＮＭＩＳトランジスタ１２１、１３１のゲート幅Ｗn1、Ｗn2よりも大きい。これは、ＰＭＩＳトランジスタの方がＮＭＩＳトランジスタよりも単位ゲート幅当たりの電流駆動能力が低いことに起因する。このようにＰＭＩＳトランジスタのゲート幅をＮＭＩＳトランジスタのゲート幅よりも大きくすると、ＰＭＩＳトランジスタとＮＭＩＳトランジスタとのペアで構成されるいわゆるＣＭＩＳ（相補型ＭＩＳ）トランジスタにおいて、入力信号の電位がＨｉｇｈレベルからＬｏｗレベルに変化した場合に、ＰＭＩＳトランジスタの電流駆動能力が高い方が、出力信号がＬｏｗレベルからＨｉｇｈレベルに変化するために必要な信号伝播時間を短縮できるため、より高性能な半導体回路装置が実現できるからである。
次に、従来の半導体回路設計で使用されるトランジスタモデルについて図８に示す模式図を例にとって説明する。
図８はＭＩＳトランジスタのレイアウトの一例を示す模式図である。図８に示すように、ＭＩＳトランジスタは、活性領域１１２とその上に配置されたゲート電極１１３とから構成される。ＭＩＳトランジスタのチャネル１１４は、トランジスタモデルでは、活性領域１１２とゲート電極１１３との重なり領域（斜線部分）として定義される。
トランジスタモデルにおいて、トランジスタの電流駆動能力は、一般にチャネル１１４の幅Ｗ及び長さＬ、活性領域１１２の抵抗並びに活性領域１１２に付加される抵抗（図示せず）によって決定される。なお、トランジスタの周辺領域のレイアウトに関する情報は従来は考慮されなかったが、近年では、新たにＳＴＩ（トレンチ素子分離）応力による特性変動を反映するため、活性領域長ＳＡ、ＳＢをパラメータとしたトランジスタモデルが開発されている（例えば、特許文献１を参照。）。
以下、従来の半導体回路設計で使用されるネットリスト及び回路情報抽出装置について図９及び図１０を参照しながら説明する。
図９は半導体回路装置を構成する各素子の特性情報及び接続情報を示す回路シミュレーション用ネットリストの一例を示している。図９に示すネットリスト１４０において、「Ｍ」で始まる行は、ＭＩＳトランジスタの記述であることを示しており、左から順に、ＭＩＳトランジスタ識別情報、ドレイン、ゲート、ソース、基板の各端子接続情報、ＭＩＳトランジスタモデル名、ゲート幅及びゲート長を示している。ここで、ゲート幅及びゲート長の単位「ｕ」は「μｍ」を表わす。
図１０は従来の回路情報抽出装置のブロック構成を示している。図１０に示すように、回路情報抽出装置１４１は、設計対象である半導体回路装置のマスクレイアウトデータ１４３を入力として、回路素子認識部１４２によって回路接続情報を抽出する。具体的には、ＭＩＳトランジスタを認識し、認識したＭＩＳトランジスタにおける端子接続情報とトランジスタサイズとをネットリスト１４０に出力する。
特開２００３−２６４２４２号公報
しかしながら、図７に示した前記従来のＰＭＩＳトランジスタにおける電流駆動能力を補うためのゲート幅をＮＭＩＳトランジスタよりも広くするレイアウト方法では、ＰＭＩＳトランジスタの電流駆動能力が向上すると同時にゲート容量も大きくなるため、信号伝播時間は、必ずしも電流駆動能力が向上した分だけ短縮するという効果を期待することができない。
本発明は、前記従来の問題を解決し、半導体プロセスを変更することなく、レイアウト変更（調整）によって、ＭＩＳトランジスタ、特にＰＭＩＳトランジスタの電流駆動能力を向上できるようにすると共に、さらに、レイアウト変更された本発明の半導体回路装置に対応可能なシミュレーション環境を得られるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体回路装置を、それに含まれるＭＩＳトランジスタにおけるゲート電極の突き出し部の突き出し長さをＰＭＩＳトランジスタとＮＭＩＳトランジスタを含む場合にはＰＭＩＳトランジスタの方を長くし、また、極性が同一のＭＩＳトランジスタを含む場合にはゲート幅が小さい方を長くする構成とする。
具体的に、本発明に係る第１の半導体回路装置は、半導体基板上に形成され、第１のゲート配線により互いに接続された第１のＰＭＩＳトランジスタ及び第１のＮＭＩＳトランジスタを含む半導体回路装置を対象とし、第１のＰＭＩＳトランジスタは、半導体基板に形成された第１の活性領域と、該第１の活性領域の上に形成され、一端が第１のゲート配線と接続され、他端が第１の活性領域から第１のゲート配線の反対側に突き出す第１の突き出し部を有する第１のゲート電極とからなり、第１のＮＭＩＳトランジスタは、半導体基板に第１の活性領域と間隔をおいて形成された第２の活性領域と、該第２の活性領域の上に形成され、一端が第１のゲート配線と接続され、他端が第２の活性領域から第１のゲート配線の反対側に突き出す第２の突き出し部を有する第２のゲート電極とからなり、第１のＰＭＩＳトランジスタの第１の突き出し部の突き出し長さは、前記第１のＮＭＩＳトランジスタの第２の突き出し部の突き出し長さよりも長いことを特徴とする。
第１の半導体回路装置において、第１の突き出し部、第１のゲート電極、第２の突き出し部、第２のゲート電極及び第１のゲート配線は直線状に形成されていることが好ましい。
第１の半導体回路装置は、第２のゲート配線により互いに接続された第２のＰＭＩＳトランジスタ及び第２のＮＭＩＳトランジスタとをさらに含み、第２のＰＭＩＳトランジスタは、半導体基板に形成された第３の活性領域と、該第３の活性領域の上に形成され、一端が第２のゲート配線と接続され、他端が第３の活性領域から第２のゲート配線の反対側に突き出す第３の突き出し部を有する第３のゲート電極とからなり、第２のＮＭＩＳトランジスタは、半導体基板に第３の活性領域と間隔をおいて形成された第４の活性領域と、該第４の活性領域の上に形成され、一端が第２のゲート配線と接続され、他端が第４の活性領域から第２のゲート配線の反対側に突き出す第４の突き出し部を有する第４のゲート電極とからなり、第１のＰＭＩＳトランジスタのゲート幅は第２のＰＭＩＳトランジスタのゲート幅よりも小さく、且つ、第１の突き出し部の突き出し長さは第３の突き出し部の突き出し長さよりも長いことが好ましい。
この場合に、第３の突き出し部、第３のゲート電極、第４の突き出し部、第４のゲート電極及び第２のゲート配線は直線状に形成されていることが好ましい。
また、この場合に、第１のＮＭＩＳトランジスタのゲート幅は第２のＮＭＩＳトランジスタのゲート幅よりも小さく、且つ、第２の突き出し部の突き出し長さは第４の突き出し部の突き出し長さよりも長いことが好ましい。
また、この場合に、第１の活性領域と第２の活性領域とのゲート幅方向の間隔は、第３の活性領域と第４の活性領域とのゲート幅方向の間隔と等しいことが好ましい。
また、この場合に、第１の突き出し部の突き出し長さは第２の突き出し部の突き出し長さよりも長く、且つ、第３の突き出し部の突き出し長さは第４の突き出し部の突き出し長さよりも長いことが好ましい。
本発明に係る第２の半導体回路装置は、半導体基板上に形成され、極性が同一で且つゲート幅が互いに異なる第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを含む半導体回路装置を対象とし、第１のＭＩＳトランジスタは、半導体基板に形成された第１の活性領域と、該第１の活性領域の上に形成され、一端が第１の活性領域から突き出す第１の突き出し部を有する第１のゲート電極とからなり、第２のＭＩＳトランジスタは、半導体基板に形成された第２の活性領域と、該第２の活性領域の上に形成され、一端が第２の活性領域から突き出す第２の突き出し部を有する第２のゲート電極とからなり、前記第１のＭＩＳトランジスタのゲート幅は第２のＭＩＳトランジスタのゲート幅よりも小さく、且つ、第１の突き出し部の突き出し長さは第２の突き出し部の突き出し長さよりも長いことを特徴とする。
第２の半導体回路装置において、第１のＭＩＳトランジスタのゲート幅と第１の突き出し部の突き出し長さの合計は、第２のＭＩＳトランジスタのゲート幅と第２の突き出し部の突き出し長さの合計と等しいことが好ましい。
本発明に係る第１の半導体回路装置のシミュレーション方法は、第１のＮＭＩＳトランジスタの第１の突き出し部及び第１のＰＭＩＳトランジスタの第２の突き出し部の各突き出し長さの寸法をそれぞれ変数として付加した電気特性式を作成する工程（ａ）と、第１のＮＭＩＳトランジスタの第１の突き出し部及び第１のＰＭＩＳトランジスタの第２の突き出し部の各突き出し長さの寸法を抽出し、抽出した各長さ寸法を、素子特性及び接続情報が記述されたネットリストに付加する工程（ｂ）と、各長さ寸法が付加された電気特性式及びネットリストを用いて、第１のＮＭＩＳトランジスタ及び第１のＰＭＩＳトランジスタにおける動作のシミュレーションを行なうことを特徴とする。
本発明に係る第２の半導体回路装置のシミュレーション方法は、第１のＭＩＳトランジスタの第１の突き出し部及び第２のＭＩＳトランジスタの第２の突き出し部の各突き出し長さの寸法をそれぞれ変数として付加した電気特性式を作成する工程（ａ）と、第１のＭＩＳトランジスタの第１の突き出し部及び第２のＭＩＳトランジスタの第２の突き出し部の各突き出し長さの寸法を抽出し、抽出した各長さ寸法を、素子特性及び接続情報が記述されたネットリストに付加する工程（ｂ）と、各長さ寸法が付加された電気特性式及びネットリストを用いて、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタにおける動作のシミュレーションを行なうことを特徴とする。
本発明に係る第３の半導体回路装置のシミュレーション方法は、活性領域、該活性領域の上に配置され、活性領域の一方から突き出す突き出し部を有するゲート電極が形成されたＭＩＳトランジスタを備えた半導体回路装置のシミュレーション方法を対象とし、ＭＩＳトランジスタの突き出し部の突き出し長さの寸法を変数として付加した電気特性式を作成する工程（ａ）と、ＭＩＳトランジスタの突き出し部の突き出し長さの寸法を抽出し、抽出した長さ寸法を、素子特性及び接続情報が記述されたネットリストに付加する工程（ｂ）と、長さ寸法が付加された電気特性式及びネットリストを用いて、ＭＩＳトランジスタにおける動作のシミュレーションを行なうことを特徴とする。
本発明に係る半導体回路装置によると、ＭＩＳトランジスタ、特にＰＭＩＳトランジスタの電流駆動能力が向上するため、より高性能な半導体回路装置を得ることができる。
また、本発明に係る半導体回路装置のシミュレーション方法によると、本発明の半導体回路装置を対象とするシミュレーション環境を実現できるため、本発明の半導体回路装置の最適設計を高精度に実現することができる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体回路装置のレイアウトを示している。図１に示すように、半導体基板（図示せず）の上に、例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離領域６０によって囲まれてなり、第１のＰＭＩＳトランジスタ４０を構成する平面方形状の第１の活性領域１と、第１のＮＭＩＳトランジスタ４１を構成する平面方形状の第２の活性領域２とがその対向する辺同士を互いに平行に且つ間隔をおいて形成されている。第１の活性領域１及び第２の活性領域２の側方には、素子分離領域６０によって囲まれてなり、第２のＰＭＩＳトランジスタ５０を構成する平面方形状の第３の活性領域３と、第２のＮＭＩＳトランジスタ５１を構成する平面方形状の第４の活性領域４とがその対向する辺同士を互いに平行に且つ間隔をおいて形成されている。
第１の活性領域１及び第２の活性領域２の上には、例えば不純物がドープされてなる導電性ポリシリコンからなり、幅がＬの第１の配線パターン４２が形成され、同様に、第３の活性領域３及び第４の活性領域４の上にも、導電性ポリシリコンからなり、幅がＬの第２の配線パターン５２が形成されている。
第１の配線パターン４２は、第１の活性領域１上においては第１のゲート電極５を構成し、第２の活性領域２上においては第２のゲート電極６を構成し、第１の活性領域１及び第２の活性領域２の間の部分は第１のゲート配線７を構成する。さらに、第１の配線パターン４２は、第１の活性領域１に対して第２の活性領域２の反対側の素子分離領域６０上に突き出す第１のゲート突き出し部８と、第２の活性領域２に対して第１の活性領域１の反対側の素子分離領域６０上に突き出す第２のゲート突き出し部９とを有している。
これにより、第１のＰＭＩＳトランジスタ４０は、第１のゲート電極５によりゲート長がＬとなり、第１の活性領域１によりゲート幅がＷp1となる。また、第１のＮＭＩＳトランジスタ４１は、第２のゲート電極６によりゲート長がＬとなり、第２の活性領域２によりゲート幅がＷn1となる。ここで、ゲート幅Ｗp1はゲート幅Ｗn1よりも大きい。
同様に、第２の配線パターン５２は、第３の活性領域３上においては第３のゲート電極１０を構成し、第４の活性領域４上においては第４のゲート電極１１を構成し、第３の活性領域３及び第４の活性領域４の間の部分は第２のゲート配線１２を構成する。さらに、第２の配線パターン５２は、第３の活性領域３に対して第４の活性領域４の反対側の素子分離領域６０上に突き出す第３のゲート突き出し部１３と、第４の活性領域４に対して第３の活性領域３の反対側の素子分離領域６０上に突き出す第４のゲート突き出し部１４とを有している。
これにより、第２のＰＭＩＳトランジスタ５０は、第３のゲート電極１０によりゲート長がＬとなり、第３の活性領域３によりゲート幅がＷp2となる。また、第２のＮＭＩＳトランジスタ５１は、第４のゲート電極１１によりゲート長がＬとなり、第４の活性領域４によりゲート幅がＷn2となる。ここで、ゲート幅Ｗp2はゲート幅Ｗn2よりも大きい。さらに、第２のＰＭＩＳトランジスタ５０のゲート幅Ｗp2は第１のＰＭＩＳトランジスタ４０のゲート幅Ｗp1よりも大きく、第２のＮＭＩＳトランジスタ５１のゲート幅Ｗn2は第１のＮＭＩＳトランジスタ４１のゲート幅Ｗn1よりも大きい。
図１に示すように、第１の実施形態の特徴として、第１のＰＭＩＳトランジスタ４０における第１のゲート突き出し部８の長さ寸法Ｘp1は、第１のＮＭＩＳトランジスタ４１における第２のゲート突き出し部９の長さ寸法Ｘn1よりも大きい。
同様に、第２のＰＭＩＳトランジスタ５０における第３のゲート突き出し部１３の長さ寸法Ｘp2は、第２のＮＭＩＳトランジスタ５１における第４のゲート突き出し部１４の長さ寸法Ｘn2よりも大きい。
さらに、第２のＰＭＩＳトランジスタ５０のゲート幅であるＷp2よりも小さいゲート幅Ｗp1を持つ第１のＰＭＩＳトランジスタ４０の第１のゲート突き出し部８の長さ寸法Ｘp1は、第２のＰＭＩＳトランジスタ５０における第３のゲート突き出し部１３の長さ寸法Ｘp2よりも大きい。
同様に、第２のＮＭＩＳトランジスタ５１のゲート幅であるＷn2よりも小さいゲート幅Ｗn1を持つ第１のＮＭＩＳトランジスタ４１の第２のゲート突き出し部９の長さ寸法Ｘn1は、第２のＮＭＩＳトランジスタ５１における第４のゲート突き出し部１４の長さ寸法Ｘn2よりも大きい。
ここで、第１の実施形態においては、第１の配線パターン４２及び第２の配線パターン５２の長さを同一とし且つ第１のゲート配線７及び第２のゲート配線１２の長さを同一とし、さらに、第１のＰＭＩＳトランジスタ４０のゲート幅Ｗp1及び第１のＮＭＩＳトランジスタ４１のゲート幅Ｗn1を、第２のＰＭＩＳトランジスタ５０のゲート幅Ｗp2及び第２のＮＭＩＳトランジスタ５１のゲート幅Ｗn2よりもそれぞれ小さくしている。このようにすると、ＬＳＩ回路を構成するセルは、一般に高さ（ここでは各ゲート配線４２、５２の延伸方向の長さ）が規制されているため、このようにすることにより、ゲート幅を小さくする程、ゲート突き出し部の長さ寸法を大きくすることができる。
第１の実施形態によると、第１のＮＭＩＳトランジスタ４１と比べて電流駆動能力が低い第１のＰＭＩＳトランジスタ４０の第１のゲート突き出し部８の長さ寸法Ｘp1を第１のＮＭＩＳトランジスタ４１の第２のゲート突き出し部９の長さ寸法Ｘn1よりも大きくし、また、第２のＮＭＩＳトランジスタ５１と比べて電流駆動能力が低い第２のＰＭＩＳトランジスタ５０の第３のゲート突き出し部１３の長さ寸法Ｘp2を第２のＮＭＩＳトランジスタ５１の第４のゲート突き出し部１４の長さ寸法Ｘn2よりも大きくすることにより、各ＰＭＩＳトランジスタ４０、５０の電流駆動能力がそれぞれ向上し、より高性能な半導体回路装置を得ることができる。
また、ゲート幅が小さいＭＩＳトランジスタほどゲート突き出し部の長さ寸法を大きくして、その電流駆動能力を向上させることにより、より高性能な半導体回路装置を得ることができる。
図２（ａ）にＭＩＳトランジスタのドレイン電流特性におけるゲート突き出し部の長さ依存性を示す。図２（ａ）において、横軸はゲート突き出し部の長さ（単位μｍ）を表わし、縦軸はゲート突き出し部の基準の長さを１００とした場合のドレイン電流特性の変化量を表わしている。
図２（ｂ）は各ゲート突き出し部８、９の長さ寸法が基準値Ｘ0 の場合の半導体回路装置のレイアウトを示し、図２（ｃ）はゲート突き出し部８、９の長さ寸法がＸp、Ｘn（但し、Ｘp＝Ｘn＞Ｘ0 ）の場合の半導体回路装置のレイアウトを示している。ここで、図２（ｂ）及び図２（ｃ）において、図１に示した構成要素と同一の構成要素には同一の符号を付している。図２（ａ）に示すように、ゲート突き出し部の長さ寸法Ｘp 、Ｘn が大きくなる程、特に●印で示したＰＭＩＳトランジスタ４０は、○印で示したＮＭＩＳトランジスタ４１と比べて電流駆動能力がより大きく向上していることが確認できる。
これは、図示はしていないが、通常、ゲート電極５、６の両側面上にはサイドウォール膜と呼ばれる絶縁膜、例えば窒化シリコン（ＳｉＮ）膜が形成されるが、このＳｉＮ膜の収縮効果（収縮応力）によって、ＭＩＳトランジスタのゲート突き出し部８、９の長さ寸法が大きい程、活性領域１、２の端部におけるゲート電極５、６の下側部分に掛かるゲート幅方向の圧縮応力が緩和されるからである。この圧縮応力が緩和されることにより、特にＰＭＩＳトランジスタ４０の電流駆動能力が向上する。
ＮＭＩＳトランジスタ４１についても電流駆動能力は同様に向上するが、ＰＭＩＳトランジスタよりも増大する変化量が少ない。これは、ＮＭＩＳトランジスタの場合は、ゲート電極６のサイドウォール膜であるＳｉＮ膜の収縮効果によってゲート電極６の下向きに掛かる圧縮応力が緩和されることによって、逆に電流駆動能力が低下するからである。その結果、ＳｉＮ膜の収縮効果が流駆動能力の低下により相殺されて、ＰＭＩＳトランジスタ程のドレイン電流の増加は見られない。
以上説明したように、半導体回路装置を構成するＭＩＳトランジスタのレイアウト、特にＰＭＩＳトランジスタにおいて、ゲート電極５のゲート突き出し部８の長さ寸法Ｘp を大きくすることにより、電流駆動能力を高めることができる。なお、ゲート突き出し部８の長さ寸法Ｘp を大きくすることは、ゲート電極５と半導体基板との間の寄生容量を増加させることになるが、ゲート突き出し部８の下側は、比較的厚い酸化膜からなる素子分離領域６０であるため、寄生容量の増加の影響は極めて軽微である。従って、ＭＩＳトランジスタは電流駆動能力が向上した分だけ、信号伝播時間の遅延を抑制できるため、高性能な半導体回路装置を得ることができる。
（第２の実施形態）
以下、本発明の第２の実施形態について説明する。
第２の実施形態においては、本発明に係る半導体回路装置の回路シミュレーション環境について図面を参照しながら説明する。ここでは、回路シミュレーションに必要なＭＩＳトランジスタモデル、そのパラメータ抽出方法及び回路情報を記述するネットリストについて説明する。
まず、回路シミュレーション環境について説明する。ゲート突き出し部の長さによるＭＩＳトランジスタの特性変化は、図２（ａ）に示した通りであり、この特性変化をゲート突き出し部の長さを変数とした電流特性式としてモデル化し、ＭＩＳトランジスタモデルに組み込むことにより、ゲート突き出し部の長さを変数に持つＭＩＳトランジスタの電気特性のシミュレーションが可能となる。
半導体回路装置のマスクレイアウトデータからは、素子分離領域上に形成されたゲート配線で且つ１個のＭＩＳトランジスタとのみ接続されているか否かを判定することにより、該ＭＩＳトランジスタのゲート突き出し部における突き出し量を抽出し、ネットリストに反映して出力することが可能となる。
このＭＩＳトランジスタモデルとネットリストとを組み合わせることによって、半導体回路装置の回路シミュレーションによる、ゲート電極のゲート突き出し部における長さ寸法を考慮した高精度な半導体回路装置の設計が可能となる。以下、具体的に説明する。
以下に示す式（１）は本発明に係るＭＩＳトランジスタモデルのドレイン電流を表わす電気特性式である。
Ｉd ＝ｆ(Ｖd ，Ｖg ，Ｖs ，Ｖb ，Ｌ，Ｗ，Ｅ）……（１）
ここで、Ｖd はドレイン電圧を、Ｖg はゲート電圧を、Ｖs はソース電圧を、Ｖb は基板電圧を、Ｌはゲート長を、Ｗはゲート幅を、Ｅはゲート突き出し部の長さをそれぞれ表わしている。このように、第２の実施形態に係る半導体回路装置のシミュレーション方法においては、ゲート突き出し部の長さＥを電気特性式の変数に追加してドレイン電流量を変化させることにより、ＭＩＳトランジスタのドレイン電流特性におけるゲート突き出し部の長さ依存性を表わすことができる。
図３（ａ）及び図３（ｂ）は本発明の第２の実施形態に係るＭＩＳトランジスタモデルにおけるモデルパラメータを抽出するためのレイアウトパターンの一例を示している。
図３（ａ）及び図３（ｂ）において、ＰＭＩＳトランジスタ４０は、第１の活性領域２１と第１のゲート電極２５とからなり、第１の活性領域２１上における第１のゲート電極２５の両側方の部位には、ソースコンタクト３０及びドレインコンタクト３１が形成されている。
ＮＭＩＳトランジスタ４１は、第２の活性領域２２と第２のゲート電極２６とからなり、第１のゲート電極２５と第２のゲート電極２６とは、ゲート配線２７により電気的に接続されている。該ゲート配線２７の中央部分にはゲートコンタクト３２が形成されている。さらに、ソースコンタクト３０は、第１の上層配線を介してソース端子Ｓと接続され、ドレインコンタクト３１は、第２の上層配線を介してドレイン端子Ｄと接続され、ゲートコンタクト３２は第３の上層配線を介してゲート端子Ｇと接続されている。また、第１の活性領域２１は基板端子Ｂが接続されている。
図３（ａ）と図３（ｂ）との相違点は、図３（ｂ）に示す、第１のゲート電極２５から突き出す第１のゲート突き出し部２８の長さ寸法Ｘp と、第２のゲート電極２６から突き出す第２のゲート突き出し部２９の長さ寸法Ｘn とが、図３（ａ）に示す、第１のゲート突き出し部２８の長さ寸法Ｘ0 と第２のゲート突き出し部２９の長さ寸法Ｘ0 よりもそれぞれ大きい点である。
例えば、ＰＭＩＳトランジスタモデル式におけるパラメータの抽出には、ＰＭＩＳトランジスタの電気特性の測定が必要であり、図３（ａ）及び図３（ｂ）に示した２つのトランジスタモデルパラメータ抽出用パターンから、第１のゲート突き出し部２８の長さ寸法Ｘp を変数としたＰＭＩＳトランジスタ４０の電気特性測定が可能となる。図３（ｃ）はＰＭＩＳトランジスタの抽出用のレイアウトパターンを用いたパラメータ抽出結果を表わしており、すなわち、実線がＰＭＩＳトランジスタモデルの電気特性を表わしている。図３（ｃ）において、ドレイン電流Ｉd の数値が基準値の１００を示すレイアウトパターンが図３（ａ）と対応しており、残りの４つのプロットが、図３（ｂ）に示すレイアウトパターンにおける第１のゲート突き出し部２８の長さ寸法Ｘp を４通りに変えながら測定した結果を表わしている。
なお、第２の実施形態においては、ＰＭＩＳトランジスタの特性を測定するパターン例を示したが、ＮＭＩＳトランジスタ４１に対しても同様に、各コンタクト及び上層配線を設けることにより、ＮＭＩＳトランジスタ４１のモデルパラメータ抽出パターンを作成して、ＮＭＩＳトランジスタモデルパラメータを抽出することができる。
このように、ＭＩＳトランジスタにおけるゲート突き出し部の長さ寸法を変数Ｅとした電気特性を、測定可能なパターンから測定し、その後の工程で得られた電気特性の測定結果に、第２の実施形態に係るＭＩＳトランジスタモデルの電気特性を適用（合わせ込み）することにより、ＭＩＳトランジスタモデルに対してゲート電極の長さ依存性を付与することができる。
図４は本発明の第２の実施形態に係る半導体回路装置を構成する各素子の特性情報及び接続情報を示す回路シミュレーション用ネットリストの一例を示している。図４に示すネットリスト７０において、「Ｍ」で始まる行は、ＭＩＳトランジスタの記述であることを示しており、左から順に、ＭＩＳトランジスタ識別情報、ドレイン、ゲート、ソース、基板の各端子接続情報、ＭＩＳトランジスタモデル名、ゲート幅、ゲート長及びゲート突き出し部の長さを示している。ここで、ゲート幅、ゲート長及びゲート突き出し部の長さに付した単位「ｕ」は「μｍ」を表わす。
図４に示すネットリストによると、式（１）に示すＭＩＳトランジスタモデルに、ゲート電極におけるゲート突き出し部の長さ寸法を変数として与えることができる。
以上説明したように、ゲート電極のゲート突き出し部の長さ寸法を考慮したＭＩＳトランジスタモデル及びネットリストによって、半導体回路装置の設計工程において、ゲート電極の突き出し寸法を考慮した高精度な回路シミュレーションを実現することが可能となる。
図５は本発明の第２の実施形態に係る回路情報抽出装置のブロック構成を示している。図５に示すように、第２の実施形態に係る回路情報抽出装置７２は、半導体回路装置のマスクレイアウトデータ７１を入力として、回路素子認識部７３によりＭＩＳトランジスタを認識する。続いて、ゲート突き出し部の長さ寸法抽出部７４により、素子分離領域上に配置されたゲート用配線パターンがゲート突き出し部であるのかゲート配線であるのかを判定し、ゲート突き出し部と判定された部分について、その突き出し寸法を算出する。その後、回路素子認識部７３によって認識されたＭＩＳトランジスタの各端子接続情報及びトランジスタサイズと、ゲート突き出し部の長さ寸法抽出部７４によって抽出されたゲート電極の突き出し寸法を、図４に示したようにネットリスト７０に出力する。
このように、第２の実施形態に係る回路情報抽出装置７２によると、半導体回路装置のマスクレイアウトデータ７１から、ＭＩＳトランジスタのゲート電極におけるゲート突き出し部の長さ寸法を付加したネットリスト７０を機械的に得ることができる。
なお、回路素子認識部７３は、公知のＬＰＥ（layout parameter extracter）を用いることができる。但し、回路素子認識部７３は、マスクレイアウトデータ７１のデータ量が少ない場合には、必ずしも必要ではない。
また、第１の実施形態の図１で説明したように、例えば、第１のＰＭＩＳトランジスタ４０及び第１のＮＭＩＳトランジスタ４１において、第１の配線パターン４２及び第１のゲート配線７のそれぞれの長さ寸法を所定の長さに規制しておくと、第１のＰＭＩＳトランジスタ４０のゲート幅Ｗp1及び第１のＮＭＩＳトランジスタ４１のゲート幅Ｗn1を小さくする程、第１のゲート突き出し部８の長さ寸法Ｘp1と、第２のゲート突き出し部９の長さ寸法Ｘn1とが必然的に大きくなる。これにより、ゲート幅が小さいＭＩＳトランジスタほど、ゲート突き出し部８、９の長さ寸法Ｘp1、Ｘn1が増大するため、より高性能な半導体回路装置を容易に得ることができる。
また、図６に示すように、第１のＰＭＩＳトランジスタ４０と第２のＰＭＩＳトランジスタ５０との各活性領域１Ａ及び３Ａが素子分離領域で分割されずに共有され、同様に、第１のＮＭＩＳトランジスタ５０と第２のＮＭＩＳトランジスタ５１との各活性領域２Ａ及び４Ａも共有されるレイアウトであっても、本発明を適用することができる。
また、第１及び第２の実施形態においては、各ＭＩＳトランジスタの電源及び基板コンタクト用の活性領域については明示していないが、各ＭＩＳトランジスタの周囲の素子に影響を与えない限り、基板コンタクト用の活性領域上にまで、さらには該活性領域を超えてまでゲート用の配線パターン４２、５２が長く配置されていても、本発明の効果を得ることができる。
（第３の実施形態）
以下、本発明の第３の実施形態について説明する。
第１及び第２の実施形態においては、ＭＩＳトランジスタにおけるトランジスタモデルとして、ゲート幅Ｗとゲート突き出し部の長さＥとは独立したパラメータ（変数）としている。第３の実施形態においては、ゲート突き出し部の長さＥをゲート幅に依存させる、すなわち、ゲート突き出し部の長さを、ＭＩＳトランジスタの極性及びゲート幅によって一意に決定することにより、シミュレーション対象であるＭＩＳトランジスタの極性とゲート幅とを決定しさえすれば、ゲート突き出し部の長さ寸法が一意的に決まる。従って、ＭＩＳトランジスタの極性とゲート幅とによって、該ＭＩＳトランジスタの電気特性を一意に決定することが可能となる。
このことから、ＭＩＳトランジスタモデルパラメータ抽出用トランジスタセットとして、半導体回路装置と同一規則のパターンを用意し、このトランジスタセットからＭＩＳトランジスタのモデルパラメータを抽出することによって、既存のＭＩＳトランジスタモデル式から自動的にゲート突き出し部の長さ寸法が考慮されたＭＩＳトランジスタの電気特性をシミュレーションすることができる。従って、既存の回路シミュレーション環境で高精度な半導体回路装置の設計が可能となる。
このように、第３の実施形態においては、ＭＩＳトランジスタモデルとして、従来のＭＩＳトランジスタモデルが使用可能となり、ネットリストについても、従来形式のネットリストが使用可能となる。
本発明に係る半導体回路装置は、ＭＩＳトランジスタ、特にＰＭＩＳトランジスタの電流駆動能力が向上して、より高性能な半導体回路装置を得ることができ、また、本発明に係るシミュレーション方法は、本発明の半導体回路装置を対象とするシミュレーション環境を実現でき、設計レイアウトの最適化を図れる半導体回路装置及びそのシミュレーション方法等として有用である。
本発明の第１の実施形態に係る半導体回路装置のレイアウトを示す平面図である。 （ａ）は本発明の第１の実施形態に係る半導体回路装置におけるＭＩＳトランジスタのドレイン電流特性におけるゲート突き出し部の長さ依存性を示すグラフである。（ｂ）は（ａ）におけるゲート突き出し部の長さ寸法が基準値である場合の半導体回路装置のレイアウトを示す平面図である。（ｃ）は（ａ）におけるゲート突き出し部の長さ寸法を変更した場合の半導体回路装置のレイアウトを示す平面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体回路装置のシミュレーション方法に用いるＭＩＳトランジスタモデルにおけるモデルパラメータを抽出するためのレイアウトパターンの一例を示す平面図である。（ｃ）は（ａ）及び（ｂ）により得られたトランジスタモデルの特性を表わすグラフである。 本発明の第２の実施形態に係る半導体回路装置のシミュレーション方法に用いるネットリストである。 本発明の第２の実施形態に係る半導体回路装置のシミュレーション方法を実現する回路情報抽出装置を示すブロック図である。 本発明の第２の実施形態に係る半導体回路装置のシミュレーションに用いる半導体回路装置のレイアウトの一変形例を示す平面図である。 従来例に係る半導体回路装置のレイアウトの一例を示す平面図である。 他の従来例に係るＭＩＳトランジスタのレイアウトの一例を示す模式的な平面図である。 他の従来例に係る半導体回路装置のシミュレーション方法に用いるネットリストである。 他の従来例に係る回路情報抽出装置を示すブロック図である。
符号の説明
１ 第１の活性領域
１Ａ 第１の活性領域
２ 第２の活性領域
２Ａ 第２の活性領域
３ 第３の活性領域
３Ａ 第３の活性領域
４ 第４の活性領域
４Ａ 第４の活性領域
５ 第１のゲート電極
６ 第２のゲート電極
７ 第１のゲート配線
８ 第１のゲート突き出し部
９ 第２のゲート突き出し部
１０ 第３のゲート電極
１１ 第４のゲート電極
１２ 第２のゲート配線
１３ 第３のゲート突き出し部
１４ 第４のゲート突き出し部
２１ 第１の活性領域
２２ 第２の活性領域
２５ 第１のゲート電極
２６ 第２のゲート電極
２７ 第１のゲート配線
２８ 第１のゲート突き出し部
２９ 第２のゲート突き出し部
３０ ソースコンタクト
３１ ドレインコンタクト
３２ ゲートコンタクト
４０ 第１のＰＭＩＳトランジスタ
４１ 第１のＮＭＩＳトランジスタ
４２ 第１のゲート配線
５０ 第２のＰＭＩＳトランジスタ
５１ 第２のＮＭＩＳトランジスタ
５２ 第１のゲート配線
６０ 素子分離領域
７０ ネットリスト
７１ マスクレイアウトデータ
７２ 回路情報抽出装置
７３ 回路素子認識部
７４ ゲート突き出し部の長さ寸法抽出部

Claims (12)

  1. 半導体基板上に形成され、第１のゲート配線により互いに接続された第１のＰＭＩＳトランジスタ及び第１のＮＭＩＳトランジスタを含む半導体回路装置であって、
    前記第１のＰＭＩＳトランジスタは、前記半導体基板に形成された第１の活性領域と、該第１の活性領域の上に形成され、一端が前記第１のゲート配線と接続され、他端が前記第１の活性領域から前記第１のゲート配線の反対側に突き出す第１の突き出し部を有する第１のゲート電極とからなり、
    前記第１のＮＭＩＳトランジスタは、前記半導体基板に前記第１の活性領域と間隔をおいて形成された第２の活性領域と、該第２の活性領域の上に形成され、一端が前記第１のゲート配線と接続され、他端が前記第２の活性領域から前記第１のゲート配線の反対側に突き出す第２の突き出し部を有する第２のゲート電極とからなり、
    前記第１のＰＭＩＳトランジスタの第１の突き出し部の突き出し長さは、前記第１のＮＭＩＳトランジスタの第２の突き出し部の突き出し長さよりも長いことを特徴とする半導体回路装置。
  2. 前記第１の突き出し部、第１のゲート電極、第２の突き出し部、第２のゲート電極及び第１のゲート配線は直線状に形成されていることを特徴とする請求項１に記載の半導体回路装置。
  3. 第２のゲート配線により互いに接続された第２のＰＭＩＳトランジスタ及び第２のＮＭＩＳトランジスタとをさらに含み、
    前記第２のＰＭＩＳトランジスタは、前記半導体基板に形成された第３の活性領域と、該第３の活性領域の上に形成され、一端が前記第２のゲート配線と接続され、他端が前記第３の活性領域から前記第２のゲート配線の反対側に突き出す第３の突き出し部を有する第３のゲート電極とからなり、
    前記第２のＮＭＩＳトランジスタは、前記半導体基板に前記第３の活性領域と間隔をおいて形成された第４の活性領域と、該第４の活性領域の上に形成され、一端が前記第２のゲート配線と接続され、他端が前記第４の活性領域から前記第２のゲート配線の反対側に突き出す第４の突き出し部を有する第４のゲート電極とからなり、
    前記第１のＰＭＩＳトランジスタのゲート幅は前記第２のＰＭＩＳトランジスタのゲート幅よりも小さく、且つ、前記第１の突き出し部の突き出し長さは前記第３の突き出し部の突き出し長さよりも長いことを特徴とする請求項１又は２に記載の半導体回路装置。
  4. 前記第３の突き出し部、第３のゲート電極、第４の突き出し部、第４のゲート電極及び第２のゲート配線は直線状に形成されていることを特徴とする請求項３に記載の半導体回路装置。
  5. 前記第１のＮＭＩＳトランジスタのゲート幅は前記第２のＮＭＩＳトランジスタのゲート幅よりも小さく、且つ、前記第２の突き出し部の突き出し長さは前記第４の突き出し部の突き出し長さよりも長いことを特徴とする請求項３又は４に記載の半導体回路装置。
  6. 前記第１の活性領域と前記第２の活性領域とのゲート幅方向の間隔は、前記第３の活性領域と前記第４の活性領域とのゲート幅方向の間隔と等しいことを特徴とする請求項３〜５のいずれか１項に記載の半導体回路装置。
  7. 前記第１の突き出し部の突き出し長さは前記第２の突き出し部の突き出し長さよりも長く、且つ、前記第３の突き出し部の突き出し長さは前記第４の突き出し部の突き出し長さよりも長いことを特徴とする請求項３〜６のいずれか１項に記載の半導体回路装置。
  8. 半導体基板上に形成され、極性が同一で且つゲート幅が互いに異なる第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを含む半導体回路装置であって、
    前記第１のＭＩＳトランジスタは、前記半導体基板に形成された第１の活性領域と、該第１の活性領域の上に形成され、一端が前記第１の活性領域から突き出す第１の突き出し部を有する第１のゲート電極とからなり、
    前記第２のＭＩＳトランジスタは、前記半導体基板に形成された第２の活性領域と、該第２の活性領域の上に形成され、一端が前記第２の活性領域から突き出す第２の突き出し部を有する第２のゲート電極とからなり、
    前記第１のＭＩＳトランジスタのゲート幅は前記第２のＭＩＳトランジスタのゲート幅よりも小さく、且つ、前記第１の突き出し部の突き出し長さは前記第２の突き出し部の突き出し長さよりも長いことを特徴とする半導体回路装置。
  9. 前記第１のＭＩＳトランジスタのゲート幅と前記第１の突き出し部の突き出し長さの合計は、前記第２のＭＩＳトランジスタのゲート幅と前記第２の突き出し部の突き出し長さの合計と等しいことを特徴とする請求項８に記載の半導体回路装置。
  10. 前記第１のＮＭＩＳトランジスタの第１の突き出し部及び前記第１のＰＭＩＳトランジスタの第２の突き出し部の各突き出し長さの寸法をそれぞれ変数として付加した電気特性式を作成する工程（ａ）と、
    前記第１のＮＭＩＳトランジスタの第１の突き出し部及び前記第１のＰＭＩＳトランジスタの第２の突き出し部の各突き出し長さの寸法を抽出し、抽出した各長さ寸法を、素子特性及び接続情報が記述されたネットリストに付加する工程（ｂ）と、
    前記各長さ寸法が付加された前記電気特性式及びネットリストを用いて、前記第１のＮＭＩＳトランジスタ及び第１のＰＭＩＳトランジスタにおける動作のシミュレーションを行なうことを特徴とする請求項１〜７のうちいずれか１項に記載の半導体回路装置のシミュレーション方法。
  11. 前記第１のＭＩＳトランジスタの第１の突き出し部及び前記第２のＭＩＳトランジスタの第２の突き出し部の各突き出し長さの寸法をそれぞれ変数として付加した電気特性式を作成する工程（ａ）と、
    前記第１のＭＩＳトランジスタの第１の突き出し部及び前記第２のＭＩＳトランジスタの第２の突き出し部の各突き出し長さの寸法を抽出し、抽出した各長さ寸法を、素子特性及び接続情報が記述されたネットリストに付加する工程（ｂ）と、
    前記各長さ寸法が付加された電気特性式及びネットリストを用いて、前記第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタにおける動作のシミュレーションを行なうことを特徴とする請求項８又は９に記載の半導体回路装置のシミュレーション方法。
  12. 活性領域、該活性領域の上に配置され、前記活性領域の一方から突き出す突き出し部を有するゲート電極が形成されたＭＩＳトランジスタを備えた半導体回路装置のシミュレーション方法であって、
    前記ＭＩＳトランジスタの突き出し部の突き出し長さの寸法を変数として付加した電気特性式を作成する工程（ａ）と、
    前記ＭＩＳトランジスタの突き出し部の突き出し長さの寸法を抽出し、抽出した長さ寸法を、素子特性及び接続情報が記述されたネットリストに付加する工程（ｂ）と、
    前記長さ寸法が付加された前記電気特性式及びネットリストを用いて、前記ＭＩＳトランジスタにおける動作のシミュレーションを行なうことを特徴とする半導体回路装置のシミュレーション方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011099095A1 (ja) * 2010-02-09 2011-08-18 パナソニック株式会社 半導体装置及びその製造方法
JP2012124510A (ja) * 2007-08-02 2012-06-28 Tela Innovations Inc 集積回路デバイス
JP2014010839A (ja) * 2012-06-27 2014-01-20 Samsung Electronics Co Ltd 半導体集積回路とその設計方法及び製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080066025A1 (en) * 2006-09-07 2008-03-13 Masakazu Tanaka Method for analyzing characteristic of circuit included in integrated circuit based on process information and the like
JP5096719B2 (ja) * 2006-09-27 2012-12-12 パナソニック株式会社 回路シミュレーション方法及び回路シミュレーション装置
US8935146B2 (en) * 2007-03-05 2015-01-13 Fujitsu Semiconductor Limited Computer aided design apparatus, computer aided design program, computer aided design method for a semiconductor device and method of manufacturing a semiconductor circuit based on characteristic value and simulation parameter
US8935643B2 (en) * 2011-10-06 2015-01-13 Mentor Graphics Corporation Parameter matching hotspot detection
KR102279711B1 (ko) * 2014-03-11 2021-07-21 삼성전자주식회사 반도체 장치의 레이아웃 방법, 포토 마스크 및 이를 이용하여 제조된 반도체 장치
US20220367449A1 (en) * 2021-05-10 2022-11-17 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214528A (ja) * 1998-01-29 1999-08-06 Mitsubishi Electric Corp 半導体装置
FR2834575B1 (fr) 2002-01-09 2004-07-09 St Microelectronics Sa Procede de modelisation et de realisation d'un circuit integre comportant au moins un transistor a effet de champ a grille isolee, et circuit integre correspondant
JP2006054430A (ja) * 2004-07-12 2006-02-23 Renesas Technology Corp 半導体装置
JP4984600B2 (ja) * 2006-03-30 2012-07-25 富士通株式会社 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012124510A (ja) * 2007-08-02 2012-06-28 Tela Innovations Inc 集積回路デバイス
WO2011099095A1 (ja) * 2010-02-09 2011-08-18 パナソニック株式会社 半導体装置及びその製造方法
JP2011165873A (ja) * 2010-02-09 2011-08-25 Panasonic Corp 半導体装置及びその製造方法
JP2014010839A (ja) * 2012-06-27 2014-01-20 Samsung Electronics Co Ltd 半導体集積回路とその設計方法及び製造方法

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