JP2008034431A - 半導体装置の特性シミュレーション方法 - Google Patents
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Abstract
【課題】半導体装置のシミュレーション方法において、デバイス構造を2次元化したとしても、電気的特性を高速かつ収束性良く計算することを目的とする。
【解決手段】2次元構造の半導体装置の電界分布を求めるシミュレーションを行うに際し、(1)各領域41〜43の境界層となる絶縁膜11、絶縁層30を独立した物質として定義し、(2)絶縁膜11、絶縁層30の属性としてγ1、γ2、γ3というパラメータ(補正係数γ)を設定し、(3)電界分布の計算に対して、部位ごとに例えば実容量が正しくなるようパラメータγ1、γ2、γ3を反映する。
【選択図】図1
【解決手段】2次元構造の半導体装置の電界分布を求めるシミュレーションを行うに際し、(1)各領域41〜43の境界層となる絶縁膜11、絶縁層30を独立した物質として定義し、(2)絶縁膜11、絶縁層30の属性としてγ1、γ2、γ3というパラメータ(補正係数γ)を設定し、(3)電界分布の計算に対して、部位ごとに例えば実容量が正しくなるようパラメータγ1、γ2、γ3を反映する。
【選択図】図1
Description
本発明は、SOI基板に形成されたトレンチによって分離された複数の領域における電気的特性を算出する半導体装置の特性シミュレーション方法に関する。
従来より、SOI基板に形成される部分空乏型のトランジスタのデバイス動作解析を行う目的において、SPICEパラメータ抽出およびSPICE計算を行う方法が、例えば特許文献1で提案されている。この特許文献1では、SOI基板に部分空乏型トランジスタを形成したモデルにおいて、SPICEパラメータ抽出およびSPICE計算を行う場合、ボディー電流(電荷量)を0とすると共に、回路動作中の定常状態の情報をマクロパラメータとして扱うことで、ボディー電流に係るパラメータ抽出並びに回路動作中の定常状態を求める計算を省略している。
これにより、ボディー電流に係るSPICEパラメータの抽出並びに回路動作中の定常状態を求める計算の省略を図ると共に、ボディー電流の絶対値が小さいことに起因する計算精度と計算時間並びに収束性の向上を図っている。
また特許文献2においては、初期状態を初期ボディー電荷量で指定すると共に、部分空乏型トランジスタの導電型およびサイズに応じて該各部分型トランジスタの初期ボディー電荷量を決定し、該トランジスタの各端子の初期電流を0とする。これにより複数の部分空乏化トランジスタのうち等価なトランジスタの初期ボディー電荷量が同一となることで、従来に対して回路シミュレーションの収束性が向上することを図っている。
SPICEを用いたこれらの回路シミュレーションにおいては、ボディーに該当するノードの初期値としてフローティング電位を設定すると一般的には計算が収束しなくなるため、ボディー電荷量に前提を置くことにより本来フローティング電位であるボディー電位を規定することを特徴としたものである。これらの前提条件が不明な場合にはボディー電位を妥当でない値に設定してしまう可能性があり、正確なシミュレーション結果が得られない可能性がある。さらに解析モデル作成の段階において、全動作範囲に適合するSPICEパラメータの抽出は難しいため、解析できる電圧電流の範囲は制限されてしまう。
また、特に部分空乏型トランジスタが、SOI基板およびトレンチを介して、電気的に絶縁された他の複数領域に接しているような構造においては、トランジスタに隣接する各領域がトランジスタのボディーと容量的に結合する。よってあらかじめ隣接する領域の電位状態を何らかの方法で推定しない限り、トランジスタのボディー電流またはマクロパラメータを決定することができない。任意の入力に対して隣接領域の電位状態を推定するのは困難であるため、一般にデバイスシミュレーションを用いることが必要となる。以上のことにより、従来のSPICEをベースとした回路解析技術においては解析できる事象は限定されたものであることがわかる。より一般的な問題を解析するためには、デバイスシミュレーションを導入することが必要である。
デバイスシミュレーションでは、初期的にフローティングな領域もポアソン方程式に基づく解析により発散せず計算できるため、SPICEに基づく回路解析時のようなボディー電荷への作為的な初期条件設定は不要であり、より高精度な解析が可能となる。
特開2004−179502号公報
特開2003−281213号公報
しかしながら、デバイスシミュレーションでは、SOI基板およびトレンチで囲まれた複数の領域で構成されるデバイスのシミュレーションにおいては、複数の領域を分離する絶縁膜によって領域対向面に寄生容量が発生することを考慮しなければならない。SPICEのような回路解析による手段であれば、デバイスの形状から各領域間の寄生容量を計算してこれらをネットリストに追加すれば容易に実現できる。しかしながら、デバイスシミュレーションによりこの容量を考慮した電気的特性を正確に計算するためには、各領域の寸法(対向面積や膜厚等)を正確に反映させ寄生容量が実際の同等になるよう、3次元構造を解析しなければならない。しかし3次元構造のデバイスシミュレーションはたとえ単純な構造でも計算規模が大きくなるうえ、メッシュ構造に不整合がおきやすくなるため一般的に計算の収束性は低下する。
更に各領域のスケールが大幅に異なる場合、例えば巨大なフィールド領域に隣接して面積の小さな分離領域が挟まれている場合では、各領域間の面積効果を正確にするため、実際の領域長に比例させてモデル構造の寸法を決定する必要がある。このため、計算に必要なメッシュ数が多くなってしまい、計算が煩雑になると共に計算時間が膨大となってしまう。
もしデバイス構造を2次元化してデバイス構造の電気的特性をシミュレーションすることができれば、解析に必要なメッシュ数を1桁以上少なくできるため、計算速度は著しく向上し、収束性も改善される。デバイス構造を2次元とみなすためには、上記SOI基板およびトレンチによって発生する各領域間の寄生容量を正しく設定する課題を解決する必要がある。これを実現する最も簡単な方法として、各領域が接触する長さを寄生容量に比例させて変更させることが考えられる。こうすることにより寄生容量による領域間相互の電位干渉については、3次元解析と同等の結果を得ることが可能となる。
しかしながら実際の面積を境界の寸法にそのまま反映しなければならないため、3次元的に面積の小さな分離領域のモデル構造は、他の部位に対して極端に微細な寸法となってしまう。このため他の領域とのメッシュ間隔が極端に異なることによる計算収束性の悪化を招くか、あるいはこれを防止するためにより広い部位にメッシュを追加することで解析時間が膨大なものになってしまう。
また断面形状が実際のデバイスに対しデフォルメされてしまう結果、トランジスタの断面方向の寸法が実際と異なってしまうことにより、特性の計算結果が正確にならなくなってしまう。
本発明は、上記点に鑑み、半導体装置のシミュレーション方法において、デバイス構造を2次元化したとしても、電気的特性を高速かつ収束性良く計算することを目的とする。
上記目的を達成するため、本発明は、第1のシリコン基板(12)と第2のシリコン基板(13)とが絶縁膜(11)を介して貼り合わされたSOI基板(10)のうち、第2のシリコン基板に絶縁膜に達するトレンチ(20)が形成されると共に、このトレンチ内に絶縁層(30)が形成されることで第2のシリコン基板が複数の領域に絶縁分離された半導体装置において、絶縁膜のうち第1のシリコン基板と複数の領域のいずれかとに挟まれた部分の物性値、および、絶縁層のうち、複数の領域のうちの二つの領域に挟まれた部分の物性値それぞれが、絶縁膜を挟む第1のシリコン基板と複数の領域のいずれかとが対向する面積の大きさ、または絶縁層を挟む複数の領域のいずれかが対向する面積の大きさにそれぞれ応じた値となる補正係数(γ)を設定すると共に、この補正係数を用いて半導体装置の電気的特性をシミュレーションすることを特徴とする。
このようにすれば、半導体装置における各領域の実際の面積比と無関係にシミュレーション上の寸法を設定することができる。つまり、半導体装置を3次元構造としてみたとき、奥行きの寸法情報を補正係数に含めてしまうことで、半導体装置を2次元モデル化することができる。これにより、シミュレーションにおいて2次元構造の寸法に実形状を反映しなくて良いため、例えば3次元的構造であっても、平面構造すなわち2次元構造に置き換えてシミュレーションすることができる。
このように、2次元構造によってシミュレーションすることが可能となるため、より少ないメッシュで高速に解析を行うことができる。さらに、各領域の寸法を設計する際に対しても、同一の構造データにて解析を行うことができ、解析工数を低減することができる。以上のようにして、面積情報を含んだ補正係数を考慮することにより、半導体装置の電気的特性をシミュレーションする場合、デバイス構造を2次元化したとしても、電気的特性を高速かつ収束性良く計算することができる。
また、補正係数γを、絶縁膜の誘電率としても良いし、絶縁層の誘電率としても良い。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
(第1実施形態)
以下、本発明の第1実施形態について図を参照して説明する。本実施形態では、SOI基板に形成されたトレンチによって複数の領域が形成された半導体デバイスにおいて、各領域の電気的特性、例えば電位分布をシミュレーションする場合について説明する。
以下、本発明の第1実施形態について図を参照して説明する。本実施形態では、SOI基板に形成されたトレンチによって複数の領域が形成された半導体デバイスにおいて、各領域の電気的特性、例えば電位分布をシミュレーションする場合について説明する。
図1は、本発明の第1実施形態に係るシミュレーションの対象となる半導体装置を示した図であり、(a)は半導体装置を上面から見たときのレイアウトを示す平面図、(b)は(a)のA−A断面図である。
図1(b)に示すように、半導体装置は、絶縁膜11を介して第1のシリコン基板12と第2のシリコン基板13とを貼り合せたSOI基板10を用いて形成されている。この絶縁膜11として、例えばSiO2が採用される。
そして、SOI基板10のうち、第1のシリコン基板12は支持基板となるものである。また、SOI基板10において第2のシリコン基板13には、複数のトレンチ20が形成されている。このトレンチ20内には絶縁層30が形成され、この絶縁層30として例えばSiO2が採用される。
したがって、上記絶縁膜11および絶縁層30により、第2のシリコン基板13は面積の異なる複数の領域に絶縁分離される。本実施形態では、図1に示されるように、第1領域41(Field_1)、第2領域41(Field_2)、そして第3領域43(Field_3)の3つの領域に分けられている。これら各領域41〜43は、第3領域43の面積がもっとも大きく、次いで第1領域41、第2領域41の順で面積が小さくなっている。
また、上記各領域41〜43にはそれぞれ電極51〜53が形成されている。これら電極51〜53は各領域41〜43の電位を設定または測定するためのものであ。
なおここでは簡単のため、各領域41〜43それぞれにおいて内部電位分布が一定になるように各領域の不純物濃度は十分高いものとして説明する。すなわち各領域41〜43について電位は場所によらず一定値であると想定するものとする。不純物濃度がより低い場合、すなわち各領域41〜43に例えばトランジスタ等の半導体素子が形成されている構成において、例えば電位分布をシミュレーションする場合にも、以下展開する議論は成立する。
以上が、本実施形態に係るシミュレーションの対象となる半導体装置の全体構成である。
次に、上記の構造を有する半導体装置において、各領域41〜43の電位をシミュレーションにより求める方法について説明する。本実施形態では、図1(b)に示される2次元構造の半導体装置の電界を求めるシミュレーションを行うに際し、
(1)各領域41〜43の境界層となる絶縁膜11、絶縁層30を独立した物質として定義し、
(2)絶縁膜11、絶縁層30の属性としてγ1、γ2、γ3というパラメータ(補正係数γ)を設定し、
(3)電界分布の計算に対して、部位ごとに例えば実容量が正しくなるようパラメータγ1、γ2、γ3を反映する、
ことが特徴である。
(1)各領域41〜43の境界層となる絶縁膜11、絶縁層30を独立した物質として定義し、
(2)絶縁膜11、絶縁層30の属性としてγ1、γ2、γ3というパラメータ(補正係数γ)を設定し、
(3)電界分布の計算に対して、部位ごとに例えば実容量が正しくなるようパラメータγ1、γ2、γ3を反映する、
ことが特徴である。
トレンチ20内に形成された絶縁層30およびSOI基板10の絶縁膜11は、各領域41〜43が隣接する場所に応じて物性値(誘電率)が異なることを意味する。具体的には、絶縁膜11のうち第1領域41と隣接する部分に係るパラメータγ1、第2領域41を囲う絶縁膜11および絶縁層30の部分に係るパラメータγ2、絶縁膜11のうち第3領域43と隣接する部分に係るパラメータγ3をそれぞれ異なる値で設定するのである。
各パラメータγ1〜γ3がそれぞれ異なる値となることは、各領域41〜43の面積が異なることが根拠である。「面積が異なる」とは、2次元的にいうと、図1(b)に示される各領域41〜43の幅が異なることを指す。すなわち、各パラメータγ1〜γ3は、各領域41〜43の面積に依存した値になっており、各パラメータγ1〜γ3に各領域41〜43の幅を乗じた値が各領域41〜43の実面積に等しくなるように各パラメータγ1〜γ3を決定する。
このように各パラメータγ1〜γ3を設定することで、図1(b)に示される各領域41〜43の幅を任意に変更することが可能となり、各領域41〜43の実形状を反映しなくて良いため、半導体装置が実際には3次元的構造であっても、平面構造すなわち2次元構造に置き換えることが可能となる。
そして、このパラメータγ1〜γ3を用いることで、第1のシリコン基板12(支持基板)と第1領域41との間の絶縁膜11に生じる寄生容量、第1のシリコン基板12と第2領域41との間の絶縁膜11に生じる寄生容量、第1のシリコン基板12と第3領域43との間の絶縁膜11に生じる寄生容量、第1領域41と第2領域41との間の絶縁層30に生じる寄生容量、第2領域41と第3領域43との間の絶縁層30に生じる寄生容量をそれぞれ求めることができる。
なお、このようにして寄生容量を求める場合では、C=ε0×ε×(S/t)×γという一般的な式から算出することができる。ε0は真空誘電率、εは比誘電率、Sは各領域41〜43と絶縁膜11または絶縁層30とが接する面積、tは絶縁膜11または絶縁層30の幅、γは上記パラメータγ1〜γ3に相当する補正係数である。
上記のようにして各領域41〜43に接する絶縁膜11および絶縁層30の各パラメータγ1〜γ3を決定した後、このパラメータγ1〜γ3を用いて電磁気学で導かれる一般的な公式に基づき、各領域41〜43における電界分布を求める。なお、電界分布を求める際には、上記パラメータγ1〜γ3を入力することで電界分布を算出することができるソフトウェアを用いることができる。
上記のようにして各領域41〜43を分離する絶縁膜11および絶縁層30において、各領域41〜43に対応した各パラメータγ1〜γ3を設定してシミュレーションを行った。図2は、本シミュレーションのモデルを示した図である。
図2に示されるように、半導体装置の第3領域43の電極53に電源60を接続すると共に、第1領域41の電極51をグランドに接続する。そして、電源60の電圧を変化させたときの第2領域41および第1のシリコン基板12(支持基板)の各電位分布をシミュレーションにより求めた。
なお、第1のシリコン基板12はフローティング領域となっている。また、第1のシリコン基板12において絶縁膜11と反対側の面に電極層が形成されていると設定している。
また、本シミュレーションを行うに際し、第1領域41および第2領域41において、補正係数であるパラメータγ1、γ2をそれぞれ1とし、第3領域43のパラメータγ3を0.25、1、6と変化させた。すなわち、第3領域43の面積が第1、第2領域41、42よりも小さい場合(γ3=0.25)、第3領域43の面積が第1、第2領域41、42と等しい場合(γ3=1)、第3領域43の面積が第1、第2領域41、42よりも大きい場合(γ3=6)についてシミュレーションを行った。その結果を図3に示す。
図3は、シミュレーション結果を示した図であり、(a)はγ3=0.25、(b)はγ3=1、(c)はγ3=6の場合についてそれぞれ示している。
まず、γ3=0.25の場合、電位が各領域41〜43の面積に依存していることを鑑みれば、電圧が印加される第3領域43と第1のシリコン基板12との接合面積よりも、第2領域41と第1のシリコン基板12との接合面積のほうが大きいため、第1のシリコン基板12の電位よりも第2領域41の電位のほうが大きくなると推定される。
実際、図3(a)に示されるシミュレーション結果のように、第2領域41の電位は、第1のシリコン基板12の電位よりもその傾きが大きくなっており、第2領域41の電位が第1のシリコン基板12の電位よりも大きい値になる。このように、各領域41〜43の面積、すなわち幅の影響を確実に反映したシミュレーション結果が得られた。
また、γ3=1の場合、第2、第3領域42、43と第1のシリコン基板12との接合面積が等しくなるため、第2領域41の電位と第1のシリコン基板12の電位とは同じになる。図3(b)に示されるように、第2領域41、第1のシリコン基板12の各電位分布が等しくなる結果が得られた。
さらに、γ3=6の場合、第2領域41よりも第3領域43に対する第1のシリコン基板12の接合面積が大きくなるため、第2領域41よりも第1のシリコン基板12の電位のほうが大きくなると推定される。実際、図3(c)に示されるように、第2領域41よりも第1のシリコン基板12の電位が大きくなるシミュレーション結果が得られた。
なお、上記の結果は、従来方法(シミュレーション上の面積を実デバイスと一致させる方法)で計算した場合と全く一致しており、本方法により各領域41〜43間の相互干渉が正しく計算できることが確認された。
以上説明したように、本実施形態では、各領域41〜43の面積スケールが異なる構造体であっても、絶縁膜11および絶縁層30に対して面積情報を含んだ補正係数(γ1〜γ3)を設定することが特徴となっている。これにより、単一のモデル構造体によって実質的に寸法を変えた構造のシミュレーションを行うことができる。すなわち、3次元的構造を2次元構造に置き換えてシミュレーションすることができる。
また、2次元構造に置き換えてシミュレーションすることができるため、より少ないメッシュで高速に解析を行うことができ、解析工数を低減することができる。以上のように、各領域41〜43の面積情報を含んだ補正係数を絶縁膜11または絶縁層30にそれぞれ設定することにより、半導体装置を2次元化したとしても、電気的特性を高速かつ収束性良く計算することができる。
(第2実施形態)
本実施形態では、第1実施形態と異なる部分についてのみ説明する。本実施形態では、第1実施形態の図1で示されたトレンチ20で囲まれた領域(島)が複数形成されたものにおいて、島が3次元的に分離された場合についても、第1実施形態と同様に補正係数を設定することで2次元構造としてシミュレーションすることが特徴となっている。
本実施形態では、第1実施形態と異なる部分についてのみ説明する。本実施形態では、第1実施形態の図1で示されたトレンチ20で囲まれた領域(島)が複数形成されたものにおいて、島が3次元的に分離された場合についても、第1実施形態と同様に補正係数を設定することで2次元構造としてシミュレーションすることが特徴となっている。
図4は、第2実施形態に係る回路の一例を示した図である。この図において、太線が第1実施形態におけるトレンチ20および絶縁層30に相当する部分である。図4に示されるように、回路は複数の領域に分離されていると共に、各領域内に形成されたMOSトランジスタ70もトレンチ20で分離された島とされている。
上記のような回路において、例えば図4に示される各円を貫く断面図を図5(a)に示す。図5(a)に示されるように、複数の島が形成されている。また、図5(b)は島1付近の拡大図である。
図5(b)に示されるように、MOSトランジスタ70領域を囲む絶縁体80を酸化膜(例えばSiO2)とし、これに対する各フィールド間の面積を補正係数γで吸収することにより、実際の寸法比とは異なるシミュレーション構造での解析が可能となる。なお、図5(a)、(b)においてMOSトランジスタ70の具体的な構造は省略してある。また、図5(a)の「high」は電源側を示している。
例えば、MOSトランジスタ70を囲う絶縁体80の補正係数をγ=1と設定すると、MOSトランジスタ70が形成された島1に隣接する島2における絶縁体80の補正係数は島2に形成されたトランジスタを囲う領域の面積比に応じて設定することができる。
以上のように、3次元的な回路を想定した場合であっても、シミュレーションにおけるメッシュ数低減化、収束性向上への効果は上記第1実施形態と同様に成立する。
(第3実施形態)
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、SOI基板10において、MOSトランジスタ70等の素子が形成される領域が四角形の場合の補正係数について説明する。
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、SOI基板10において、MOSトランジスタ70等の素子が形成される領域が四角形の場合の補正係数について説明する。
図6は、本実施形態に係る半導体装置を示した図であり、(a)は断面斜視図、(b)は(a)のB−B断面図である。図6に示されるように、本実施形態に係る半導体装置のモデルが3次元形状に基づいている場合、3次元の形状に対するγをトレンチ20の奥行寸法(周囲長)に比例させるように設定する。また、ボックス部分(トレンチ20で囲まれた領域)については、モデルの一方向の幅を乗じたときにボックス部分の底面面積に比例する補正係数を設定する。
そこで、まず、半導体装置に各寸法を設定する。具体的には、図6(a)に示されるように、SOI基板10の第1のシリコン基板12の厚さをD2、第2のシリコン基板13の厚さをD1とする。また、一方向の長さをL1、L2、L3の3つの領域で分けると共に、その一方向に垂直な方向の長さを幅W1とする。さらに、長さL2および幅W1で囲まれる領域内に長さL2と同じ方向の長さL4(<L2)と幅W1と同じ方向の幅W2(<W1)とに囲まれた領域が形成される。
そして、図6(b)に示されるように、SOI基板10の第2のシリコン基板13に形成されたトレンチ20の幅がt1、SOI基板10において第1および第2のシリコン基板13で挟まれた絶縁膜11の厚さがt2になっている。また、トレンチ20内には絶縁層30が形成されている。なお、トレンチ20の幅t1は、Li(i=1〜4)、Wj(j=1,2)に対し十分小さいと想定している。
このような場合、長さL4および幅W2で囲まれる領域を形成するトレンチ20内の絶縁層30における補正係数をγ1aとすると、γ1a=W2+L4として表すことができる。また、絶縁膜11のうち、長さL4および幅W2で囲まれる領域に相当する部分の補正係数をγ1bとすると、γ1b=W2として表すことができる。
同様に、長さL2および幅W1で囲まれた領域を形成するトレンチ20内の絶縁層30における補正係数をγ2aとすると、γ2a=W1として表すことができる。さらに、絶縁膜11のうち、長さL2および幅W1で囲まれた領域に対応する部分から長さL4および幅W2で形成される領域に対応する部分を除いた部分の補正係数をγ2bとすると、γ2b=(L2×W1−L4×W2)/(L2−L4)として表すことができる。
そして、絶縁膜11のうち、長さL1および幅W1で囲まれた領域、長さL3および幅W1で囲まれた領域に相当する部分の補正係数をそれぞれγ3、γ4とすると、γ3=γ4=W1として表すことができる。
以上のように、絶縁膜11や絶縁層30における各補正係数を半導体装置の奥行き寸法を用いて表現することができる。これにより、3次元構造の半導体装置を2次元構造のモデルとしてシミュレーションを行う補正係数を設定することができ、2次元構造におけるシミュレーションを行うようにすることができる。
(第4実施形態)
本実施形態では、第3実施形態と異なる部分についてのみ説明する。本実施形態では、図6に示される半導体装置において長さL2および幅W1で囲まれる領域内に円筒状のトレンチが形成された場合の補正係数の設定について説明する。
本実施形態では、第3実施形態と異なる部分についてのみ説明する。本実施形態では、図6に示される半導体装置において長さL2および幅W1で囲まれる領域内に円筒状のトレンチが形成された場合の補正係数の設定について説明する。
図7は、本実施形態に係る半導体装置を示した図であり、(a)は断面斜視図、(b)は(a)のC−C断面図である。本実施形態では、図6に示される半導体装置において、長さL2および幅W1で囲まれる領域内に半径Rの円筒状のトレンチ20が形成されている。なお、半導体装置における各長さや幅等のパラメータは図6に示される場合と同じである。
このような場合、長さL2および幅W1で囲まれる領域内に形成された円筒状のトレンチ20内の絶縁層30における補正係数をγ1aとすると、γ1a’=(π×R)/2として表すことができる。また、絶縁膜11のうち、半径Rの円筒状のトレンチ20で囲まれた領域に相当する部分の補正係数をγ1b’とすると、γ1b’=π×(R2/4)/R=(π×R)/4として表すことができる。
同様に、長さL2および幅W1で囲まれた領域を形成するトレンチ20内の絶縁層30における補正係数をγ2aとすると、γ2a’=W1(=γ2a)として表すことができる。さらに、絶縁膜11のうち、長さL2および幅W1で囲まれた領域に対応する部分から半径Rの円筒状のトレンチ20で形成される領域に対応する部分を除いた部分の補正係数をγ2b’とすると、γ2b’=(L2×W1−π×R2/4)/(L2−R)として表すことができる。
そして、絶縁膜11のうち、長さL1および幅W1で囲まれた領域、長さL3および幅W1で囲まれた領域に相当する部分の補正係数をそれぞれγ3、γ4とすると、γ3’=γ4’=W1(=γ3=γ4)として表すことができる。
以上のように、円筒状のトレンチ20を形成した場合であっても、その形状を反映させた補正係数を設定することができる。
(他の実施形態)
上記各実施形態では、トレンチ20およびボックス(絶縁層30および絶縁膜11で囲まれた領域)にて絶縁分離されたフィールド領域をもつデバイス構造について示したが、一般的に絶縁体に囲まれた複数の導体におけるポテンシャル解析等に応用することも可能である。
上記各実施形態では、トレンチ20およびボックス(絶縁層30および絶縁膜11で囲まれた領域)にて絶縁分離されたフィールド領域をもつデバイス構造について示したが、一般的に絶縁体に囲まれた複数の導体におけるポテンシャル解析等に応用することも可能である。
10…SOI基板、11…絶縁膜、12…第1のシリコン基板、13…第2のシリコン基板、20…トレンチ、30…絶縁層、γ…補正係数。
Claims (2)
- 第1のシリコン基板(12)と第2のシリコン基板(13)とが絶縁膜(11)を介して貼り合わされたSOI基板(10)のうち、前記第2のシリコン基板に前記絶縁膜に達するトレンチ(20)が形成されることで前記第2のシリコン基板に複数の領域が形成されると共に、前記複数の領域が前記トレンチ内に形成された絶縁層(30)によってそれぞれ絶縁分離された半導体装置において、前記複数の領域それぞれの電気的特性を前記半導体装置の2次元構造をもとにシミュレーションする方法であって、
前記絶縁膜のうち前記第1のシリコン基板と前記複数の領域のいずれかとに挟まれた部分の物性値、および、前記絶縁層のうち、前記複数の領域のうちの二つの領域に挟まれた部分の物性値それぞれが、前記絶縁膜を挟む前記第1のシリコン基板と前記複数の領域のいずれかとが対向する面積の大きさ、または前記絶縁層を挟む前記複数の領域のいずれかが対向する面積の大きさにそれぞれ応じた値となる補正係数(γ)を設定すると共に、この補正係数を用いて前記半導体装置の電気的特性をシミュレーションすることを特徴とする半導体装置の特性シミュレーション方法。 - 前記補正係数γは、前記絶縁膜の誘電率、および前記絶縁層の誘電率であることを特徴とする請求項1に記載の半導体装置の特性シミュレーション方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006202976A JP2008034431A (ja) | 2006-07-26 | 2006-07-26 | 半導体装置の特性シミュレーション方法 |
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Publication Number | Publication Date |
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JP2008034431A true JP2008034431A (ja) | 2008-02-14 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2010157597A (ja) * | 2008-12-26 | 2010-07-15 | Toshiba Corp | 半導体装置のシミュレーション装置 |
JP2013507873A (ja) * | 2009-10-16 | 2013-03-04 | ファーフィクス リミテッド | スイッチングシステム及びスイッチング方法 |
CN117355024A (zh) * | 2023-09-15 | 2024-01-05 | 北京核力同创科技有限公司 | 一种用于回旋加速器中心区电场的计算方法 |
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2006
- 2006-07-26 JP JP2006202976A patent/JP2008034431A/ja not_active Withdrawn
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CN117355024B (zh) * | 2023-09-15 | 2024-03-12 | 北京核力同创科技有限公司 | 一种用于回旋加速器中心区电场的计算方法 |
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