JP3940591B2 - 半導体装置の電気特性のシミュレーション方法 - Google Patents
半導体装置の電気特性のシミュレーション方法 Download PDFInfo
- Publication number
- JP3940591B2 JP3940591B2 JP2001362591A JP2001362591A JP3940591B2 JP 3940591 B2 JP3940591 B2 JP 3940591B2 JP 2001362591 A JP2001362591 A JP 2001362591A JP 2001362591 A JP2001362591 A JP 2001362591A JP 3940591 B2 JP3940591 B2 JP 3940591B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- peripheral
- analyzed
- electrical characteristics
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の属する技術分野】
この発明は半導体装置のシミュレーション方法に関し、特に、熱解析による半導体装置のシミュレーション方法に関する。
【0002】
【従来の技術】
半導体装置の製造工程の最終段階では、完成ウエーハの基本的電気特性が、各チップに作りこまれているTEG(Test Element Group)と呼ばれるテスト用パターンを用いて測定される。例えば、特開平10−22376号公報にはTEGの構造について記載されている。
【0003】
また、近時では半導体装置の熱解析について検討が行われている。例えば、文献:Hirofumi Kawashima and Ryo Dang, "Non-Isothermal Device Simulation of Gate Switching and Drain Breakdown Characteristics of Si MOSFET in Transient State,"IEICE Trans., VOL.E82-C,NO.6, pp.894-899,1999. には半導体装置の熱解析についての記載がある。
【0004】
また、石原範之、入江康郎"デバイス・シミュレータVENUS-2D/Bの機能拡張”富士総研技報、Vol.6, No.1, pp.7-16, 1997. にも、半導体装置の熱解析についての記載がある。
【0005】
半導体装置の電気特性のシミュレーションは、プロセスシミュレーションとデバイスシミュレーションに大別できる。図11は、プロセスシミュレーション、デバイスシミュレーションの流れを示す模式図である。図11に示すように、プロセスシミュレーションを行う場合にはプロセスシミュレータにプロセス条件を入力し、不純物プロファル、デバイス形状などをシミュレーションする。デバイスシミュレーションを行う場合は、プロセスシミュレーションの結果得られた不純物プロファル、デバイス形状などのデータと、バイアス条件、境界条件などの諸条件をデバイスシミュレータに入力し、ポアソン方程式、電子・正孔電流連続式、熱伝導方程式などの支配方程式を用いて演算することによって電気特性をシミュレーションする。ここで得られる特性は主として電子の移動度に関するデータであり、トランジスタのI−V特性などが挙げられる。
【0006】
デバイスシミュレーションを行う場合、上述の文献に記載されている従来の方法では、熱伝導方程式の境界条件として、基板底面を温度固定境界条件、それ以外を断熱(反射)境界条件としてシミュレーションを行っている。
【0007】
図10は、TEG構造を用いて熱解析のデバイスシミュレーションを行う方法を示す模式図である。図10に示すデバイスシミュレーション方法は、素子分離絶縁膜105で囲まれた半導体基板101の活性領域に形成された、ゲート絶縁膜102、ゲート電極103及びソース(S)/ドレイン(D)拡散層104からなるMOSトランジスタの熱解析を行うものである。
【0008】
そして、熱伝導方程式の境界条件を設定する際は、上述の文献に記載されているように、半導体基板101の底面(裏面)の温度を室温などの所定の温度(ここでは300K)に固定して温度固定の境界条件を設定し、それ以外の領域を断熱(反射)境界条件とする方法が用いられている。
【0009】
このような従来の方法では、熱伝導方程式の境界条件を保証するために、断熱境界条件を設定する領域を、他の半導体支配方程式(ポアソン方程式、電子及び正孔の電流連続式)が適用される領域よりも広い領域としておく必要がある。
【0010】
【発明が解決しようとする課題】
しかしながら、デバイス内部での熱の拡がりは3次元的であり、周辺温度に等しくなるほど熱伝導方程式の解析領域を十分に広く設定する必要がある。一方、半導体支配方程式(ポアソン方程式、電子及び正孔の電流連続式)の解法で設定する解析領域は、温度変化に対して比較的狭いため、熱伝導方程式の解析領域を半導体支配方程式の解析領域と同一とすると、正確なシミュレーションを行うことはできない。
【0011】
熱伝導方程式を適用する領域と半導体支配方程式の解析領域を等しくするためには、半導体支配方程式の解析領域を拡大する方法も考えられる。しかし、この方法では、半導体支配方程式を解析するためのアルゴリズムが複雑になるという問題がある。このため、計算コストが大幅に増大することとなり、実際のシミュレーションに適用することは困難である。
【0012】
この発明は上述のような問題を解決するためになされたものであり、熱解析を用いて半導体装置の電気特性をシミュレーションする際に、熱伝導方程式の境界条件を正しく設定することにより、シミュレーションの信頼性を向上させることを目的とする。
【0013】
【課題を解決するための手段】
この発明の請求項1に係る半導体装置の電気特性のシミュレーション方法は、熱解析が行われる解析対象のトランジスタと、前記解析対象のトランジスタの周囲を囲み、前記解析対象のトランジスタとの間を通る仮想線に対して対称の位置となるように鏡像関係で配置された周辺トランジスタとを備えた半導体装置を用いて前記解析対象のトランジスタの電気特性をシミュレーションする方法であって、前記周辺トランジスタをオン状態にして、前記解析対象のトランジスタから周辺の領域に出て行く熱量と、前記周辺の領域から前記解析対象のトランジスタに入る熱量とが同一となる状態、すなわち前記解析対象のトランジスタの周囲に熱伝導方程式の断熱境界条件が成立する状態とし、前記解析対象のトランジスタの電気特性を実測する第1のステップと、前記解析対象のトランジスタの解析領域の周辺を含む領域に前記熱伝導方程式の断熱境界条件を設定し、前記第1のステップで実測した値を用いて前記解析対象のトランジスタの電気特性のシミュレーションを行う第2のステップと、前記周辺トランジスタをオフ状態、すなわち前記熱伝導方程式の断熱境界条件が成立しない状態とし、前記解析対象のトランジスタの電気特性を実測する第3のステップと、前記第2のステップで得られたシミュレーション結果に前記第3のステップで実測した値を適用して前記解析領域の周辺に設定した境界条件を適正化する第4のステップとを備え、前記第4のステップは、前記シミュレーション結果と前記第3のステップで実測した値を比較して差分を得るサブステップと、前記差分から、前記解析対象のトランジスタの解析領域の周辺に設定した前記断熱境界条件と等価の容量素子、抵抗素子を抽出するサブステップと、前記容量素子、抵抗素子を前記シミュレーション結果に適用するサブステップとを備えたことを特徴とするものである。
【0014】
この発明の請求項2に係る半導体装置の電気特性のシミュレーション方法は、請求項1 において、前記半導体装置の前記解析対象のトランジスタの周辺には、前記周辺トランジスタが複数配置され、前記複数の前記周辺トランジスタは、前記解析対象のトランジスタを中心としてマトリクス状に配置され、前記第1のステップにおいて、前記複数の前記周辺トランジスタのうち、一部のトランジスタのみをオン状態とすることを特徴とするものである。
【0015】
この発明の請求項3に係る半導体装置の電気特性のシミュレーション方法は、請求項2において、前記第1のステップにおいて、前記複数の前記周辺トランジスタのうち、前記マトリクスの縦方向、横方向又は斜め方向に位置するいずれかの前記周辺トランジスタのみをオン状態とすることを特徴とするものである。
【0016】
この発明の請求項4に係る半導体装置の電気特性のシミュレーション方法は、請求項2又は3において、前記半導体装置には、前記周辺トランジスタの拡散長、又は隣接する前記周辺トランジスタの素子間距離をパラメータとする前記解析対象のトランジスタが複数設けられ、前記第1及び第3のステップで、前記拡散長又は前記素子間距離をパラメータとして前記複数の前記解析対象のトランジスタの実測を行い、前記第4のステップにおいて、前記容量素子、前記抵抗素子を前記パラメータの関数として抽出することを特徴とするものである。
【0017】
この発明の請求項5に係る半導体装置の電気特性のシミュレーション方法は、請求項1において、前記解析対象のトランジスタは、リング状のゲート及び当該ゲートの両側に隣接するソース/ドレインを有し、前記周辺トランジスタは、前記解析対象のトランジスタを囲むようにリング状に形成され、リング状のゲート及び当該ゲートの両側に隣接するソース/ドレインを有することを特徴とするものである。
【0018】
この発明の請求項6に係る半導体装置の電気特性のシミュレーション方法は、請求項5において、前記解析対象のトランジスタ及び前記周辺トランジスタのゲート及びソース/ドレインの外形が、正方形であることを特徴とするものである。
【0019】
【発明の実施の形態】
実施の形態1.
図1は、この発明の実施の形態1にかかる半導体装置を示す平面図であり、熱解析の境界条件評価用TEG構造を示している。図1の半導体装置は、複数のMOSトランジスタTr1〜Tr9(以下、Tr1〜Tr9という)から構成されたTEG構造を備えており、Tr1〜Tr9の各々は熱伝導方程式の境界条件を正しく評価するために一定の規則に従って配置されている。
【0020】
Tr1〜Tr9の各々は半導体基板上に形成され、ゲート(G;Gate)、ソース(S;Source)、ドレイン(D;Drain)を備えている。そして、図1に示すように、実施の形態1ではTr1〜Tr9をマトリクス状に配置し、中心部に解析対象となるTr5を配置している。
【0021】
Tr1〜Tr9の各々は形状、寸法、構成する各膜の材料、不純物濃度などのデバイス構成上のパラメータが全て同一に形成されており、同一の電気的特性を備えたものである。そして、図1に示すように、解析対象であるTr5の周囲には、Tr5に対して鏡像関係となるようにTr1〜Tr4及びTr6〜Tr9が配置されている。
【0022】
例えば、Tr2とTr5は、この2つのトランジスタの間を通る仮想線に対して対称となるようにミラー配置されている。すなわち、両トランジスタのゲート(G)に対するソース(S)とドレイン(D)の向きは互いに逆向きとなるように配置されている。従って、Tr2のソース(S)とTr5のソース(S)は、互いに向かい合うように対向している。Tr8とTr5の関係についても同様であり、Tr8のドレイン(D)とTr5のドレイン(D)は、互いに向かい合うように対向している。
【0023】
また、Tr4とTr5は、この2つのトランジスタの間を通る仮想線に対して対称となるようにミラー配置されている。従って、Tr4のソース(S)とTr5のソース(S)とが対向し、また、Tr4のドレイン(D)とTr5のドレイン(D)とが対向するように配置されている。Tr6とTr5の関係についても同様である。
【0024】
更に、Tr5の斜め方向に配置されたTr1,Tr3,Tr7,Tr9のうち、Tr1とTr3はTr2と同じ向きに配置されている。また、Tr7とTr9はTr8と同じ向きに配置されている。
【0025】
従って、このTEG構造では、解析対象のTr5のソース(S)に対しては、周囲のトランジスタのソース(S)が対向するよう配置され、Tr5のドレイン(D)に対しては、周囲のトランジスタのドレイン(D)が対向するよう配置されている。
【0026】
これにより、測定対象のTr5の周囲における熱的な環境をTr5と同一条件に設定することができ、Tr5から周辺の領域に出て行く熱量と、周辺の領域からTr5に入る熱量とを同一の熱量として設定できる。従って、Tr5の周囲で断熱境界(反射型)条件が成立するようにTEG構造を構成できる。
【0027】
そして、境界条件を評価する際は、Tr5の周辺の8個のトランジスタをオン(ON)/オフ(OFF)の2つの条件に設定し、この2つの条件下でTr5の端子電流値を測定する。周辺の8個のトランジスタを全てオフにした場合は断熱境界条件が成立しない。一方、周辺の8個のトランジスタを全てオンとした場合は、上述のように断熱境界条件が成立する。従って、周辺の8個のトランジスタのオン/オフによるTr5の電流値の差を求めることによって、境界条件の影響によるTr5の電気特性の差を求めることができる。そして、この差を考慮してMOSトランジスタの電気特性をシミュレーションすることにより、適正な断熱境界条件を設定して熱解析を行うことが可能となる。
【0028】
次に、図2〜図4に基づいて、具体的な境界条件の評価方法について説明する。実施の形態1では、TEG構造の境界条件を評価するため9個のトランジスタTr1〜Tr9に3通りの電圧設定を行う。以下、図2、図3及び図4に基づいて、この3通りの電圧設定方法について説明する。
【0029】
図2の方法は、9個のトランジスタTr1〜Tr9からなる回路に6つの端子1〜6を接続し、それぞれの端子1〜6からTr1〜Tr9のゲート(G)、ソース(S)、ドレイン(D)及び半導体基板(B)に所定の電圧を印加するものである。
【0030】
図2は、端子1〜6とTr1〜Tr9の回路構成との関係を示す模式図である。ここで、図2(a)はTr1〜Tr9に接続された端子1〜6を示す模式図である。また、図2(b)は、Tr1〜Tr9のゲート(G)、ソース(S)、ドレイン(D)及び半導体基板(B)に対する各端子1〜6の接続状態を示す模式図である。
【0031】
図2の例では、図2(a)に示すように、Tr1〜Tr9に対して6つの端子1〜6が接続される。
【0032】
そして、図2(b)に示すように、端子1は全てのTr1〜Tr9のソース(S)と共通に接続され、端子2は半導体基板(B;Bulk)と接続される。また、端子3はTr5のゲート(G)に接続され、端子4はTr5のドレイン(D)に接続される。
【0033】
また、端子5はTr5以外の全てのトランジスタのゲート(G)に接続され、端子6はTr5以外の全てのトランジスタのドレイン(D)に接続される。
【0034】
図2の方法では、各端子1,2,5,6に所定の電圧を印加すると、Tr5の周囲に隣接するTr1〜Tr4及びTr6〜Tr9の全てにおいて、ゲート(G)、ソース(S)、ドレイン(D)、半導体基板(B)の電位が等しくなる。この状態で、端子3、端子4に所定の電圧を印加することによって、Tr5と隣接する周囲のTr1〜Tr4及びTr6〜Tr9との間での熱の出入りを実質的に0とすることでき、測定対象のTr5を囲むように断熱境界条件を設定することができる。また、端子3、端子4に所定の電圧を印加した状態で、他の全てのトランジスタをオフすなわち端子2、端子5、端子6へ印加する電圧を0とすることにより、断熱境界条件が実際には成立しない状態で電気特性を求めることができる。このように、断熱条件が成立する状態での電気特性と、断熱状態が成立しない状態での電気特性を求めることにより、設定した熱伝導方程式の境界条件を評価することが可能となる。
【0035】
また、図2の方法では、測定対象のTr5とその周辺のTr1〜Tr4及びTr6〜Tr9に一部共通の端子を割り当てるため、端子数を少なくすることができ、TEGの面積を縮小することが可能となる。
【0036】
図3の方法は、図3(a)に示すように、9個のトランジスタTr1〜Tr9からなる回路に8つの端子1〜8を接続し、それぞれの端子1〜8からTr1〜Tr9のゲート(G)、ソース(S)、ドレイン(D)及び半導体基板(B)に所定の電圧を印加するものである。
【0037】
図3(b)に示すように、端子1は全てのトランジスタのソース(S)と共通に接続されており、端子2は半導体基板(B)と接続される。また、端子3はTr5のゲート(G)に接続され、端子4はTr5のドレイン(D)に接続される。ここまでの接続は図2の場合と同様である。
【0038】
そして、端子5はTr2、Tr4、Tr6、Tr8のゲート(G)と接続され、端子6はTr2、Tr4、Tr6、Tr8のドレイン(D)と接続される。また、端子7はTr1、Tr3、Tr7、Tr9のゲート(G)と接続され、端子8はTr1、Tr3、Tr7、Tr9のドレイン(D)と接続される。
【0039】
図3の方法では、各端子1,2,5,6に所定の電圧を印加すると、Tr5の縦横方向に隣接するTr2、Tr4、Tr6、Tr8がオンする。また、各端子1,2,7,8に所定の電圧を印加すると、Tr5の斜め方向に隣接するTr1、Tr3、Tr7、Tr9がオンする。従って、端子1,2,3,4に所定の電圧を印加してTr5をオン状態とし、端子5,6と端子7,8のオン/オフ状態を交互に切り替えることにより、Tr5の縦横方向と斜め方向の境界条件をそれぞれ評価することが可能となる。
【0040】
図4の方法は、図4(a)に示すように、9個のトランジスタTr1〜Tr9からなる回路に12個の端子1〜12を接続し、それぞれの端子からTr1〜Tr9のゲート(G)、ソース(S)、ドレイン(D)及び半導体基板(B)に所定の電圧を印加するものである。
【0041】
図4(b)に示すように、端子1は全てのトランジスタのソース(S)と共通に接続されており、端子2は半導体基板(B)と接続される。また、端子3はTr5のゲート(G)に接続され、端子4はTr5のドレイン(D)に接続される。ここまでの接続は図2の場合と同様である。
【0042】
そして、端子5はTr2のゲート(G)と接続され、端子6はTr2のドレイン(D)と接続される。また、端子7はTr8のゲート(G)と接続され、端子8はTr8のドレイン(D)と接続される。
【0043】
更に、端子9はTr4、Tr6のゲート(G)と接続され、端子10はTr4、Tr6のドレイン(D)と接続される。そして、端子11はTr1、Tr3、Tr7、Tr9のゲート(G)と接続され、端子12はTr1、Tr3、Tr7、Tr9のドレイン(D)と接続される。
【0044】
図4の方法では、図3の方法に加えて、Tr2、Tr8、そして、Tr4及びTr6を別々にオン/オフできるようにしたため、Tr5のソース(S)側からの熱の影響とドレイン(D)側からの熱の影響を分離して評価することができ、ソース(S)側の境界条件とドレイン(D)側の境界条件を別々に評価することができる。
【0045】
以上説明したように実施の形態1によれば、解析対象のTr5の前後左右斜め方向に対して、断熱(反射型)境界条件が成立するようにTr1〜Tr4及びTr6〜Tr9を配置し、Tr1〜Tr4及びTr6〜Tr9をオン/オフの2つの条件下に設定してTr5の端子電流値を測定するようにした。これにより、オン/オフの2つの条件下における測定値の差が境界条件の影響による電流値の差となり、測定値から境界条件を評価することが可能となる。なお、Tr5の周辺に配置するトランジスタの数は8個に限定されるものではなく、任意の数のトランジスタを配置することができる。
【0046】
実施の形態2.
図5は、この発明の実施の形態2にかかる半導体装置を示す模式図であって、熱解析の境界条件評価用TEG構造を示している。ここで、図5(a)はTEG構造の平面図を、図5(b)は断面図を示している。
【0047】
図5(a)及び図5(b)に示すように、このTEG構造はゲート(G)21、ソース(S)22、ドレイン(D)23からなるトランジスタTr1と、ゲート(G)24、ソース(S)25、ドレイン(D)26からなるトランジスタTr2とを備えている。そして、Tr1のゲート(G)21、ソース(S)22、ドレイン(D)23及びTr2のゲート(G)24、ソース(S)25、ドレイン(D)26はリング状に形成され、全周でそれぞれ同一の幅で形成されている。
【0048】
Tr1とTr2の境界にはシャロートレンチ素子分離膜(STI)27が設けられている。また、Tr2の外周にもシャロートレンチ素子分離膜28が設けられている。図5(a)に示すように、Tr1のゲート(G)21及びTr2のゲート24の幅はLgであり、Tr1のソース(S)22の幅はLS,Tr1のドレイン(D)23、Tr2のソース(S)25及びドレイン(D)26の幅はLSDである。また、シャロートレンチ素子分離膜27,28の幅はLSTIである。
【0049】
Tr1のゲート幅(チャネル幅W)は、正方形に形成されたゲート(G)21の全周の長さとなる。図5(a)に示すように、ゲート(G)21のリングの一辺の長さが(LS+Lg)であるため、全周の長さは(LS+Lg)×4となる。
【0050】
トランジスタTr2のゲート幅(チャネル幅W)は、正方形に形成されたゲート(G)24の全周の長さとなる。図5(a)に示すように、リングの一辺の長さはLg+(LS D+LSTI+LSD+Lg)×2+LSであるから、全周の長さは4×(LS+3Lg+4LSD+2LSTI)となる。
【0051】
また、図5(b)に示すように、Tr1とTr2の配置は断熱(反射型)境界条件を満たすように、ドレイン(D)23とドレイン(D)26を向かい合わせた鏡像配置としている。すなわち、シャロートレンチ素子分離膜27を境にTr1のゲート(G)21、ソース(S)22及びドレイン(D)23とTr2のゲート(G)24、ソース(S)25及びドレイン(D)26とが鏡像関係となるように配置されている。そして、Tr1の周囲を囲むように形成されたTr2のオン/オフの条件を切り替えることにより、境界条件の違いによる電流値の差を確実に測定することができ、Tr2のオン/オフの2つの条件下で境界条件の妥当性を測定することができる。
【0052】
図6は、実施の形態2のTEG構造における各端子と回路構成の関係とを示す模式図である。ここで、図6(a)はTr1,Tr2に接続された端子1〜6を示す模式図である。また、図6(b)は、Tr1、Tr2のゲート(G)、ソース(S)、ドレイン(D)及び半導体基板(B)に対する各端子1〜6の接続状態を示す模式図である。
【0053】
図6(a)に示すように、実施の形態2では2つのTr1,Tr2に対して6つの端子が接続される。そして、図6(b)に示すように、端子1はTr1,Tr2双方のソース(S)と共通に接続されており、端子2は半導体基板(B)と接続される。また、端子3はTr1のゲート(G)に接続され、端子4はTr1のドレイン(D)に接続される。更に、端子5はTr2のゲート(G)に接続され、端子6はTr2のドレイン(D)に接続される。
【0054】
この接続方法により、Tr1,Tr2のそれぞれのゲート(G)、ドレイン(D)に別々に電圧を印加することが可能となる。従って、実施の形態1と同様に、Tr2をオン/オフの2通りの状態に設定し、Tr1に電圧を印加した際に流れる電流を比較することで境界条件の妥当性について評価を行うことが可能となる。
【0055】
更に、実施の形態2においては、Tr1のゲート幅((LS+Lg)×4)及びTr1のゲート幅(4×(LS+3Lg+4LSD+2LSTI))を十分大きくしているため、Tr1,Tr2において熱の発生効率を増加させることができる。これにより、測定結果に熱の影響を色濃く出すことができ、境界条件の評価をより高精度に行うことが可能となる。
【0056】
また、実施の形態2では、解析対象のTr1から放射状に広がる熱の分布に合うようにTr1,Tr2の形状を正方形に近づけたため、トランジスタの形状に起因する熱解析の誤差を最小限に抑えることができる。また、実際の測定においては電流測定装置のトータルの許容電流値が決まっている場合が多く、実施の形態2のようにトランジスタの総数を減らすことによって測定値を許容電流値内に納めることが可能となる。
【0057】
以上説明したように実施の形態2によれば、Tr1,Tr2のゲート幅を十分大きくしたため、熱の発生効率を増加させることができ、測定結果に熱の影響を色濃く出すことによって境界条件の評価をより高精度に行うことが可能となる。
【0058】
実施の形態3.
次に、図7及び図8に基づいてこの発明の実施の形態3について説明する。実施の形態3は、実施の形態1及び実施の形態2で説明した境界条件評価用TEGを利用して、実際のデバイスのモデリングに応用する方法である。図7は、境界条件評価用TEGを実際のデバイスのモデリングに応用する方法の手順を示すフローチャートである。
【0059】
先ず、ステップS1では、測定対象のトランジスタの周辺に配置したトランジスタを全てオンとし、測定対象のトランジスタの端子電流値を測定する。実施の形態3を実施の形態1に適用する場合、測定対象のトランジスタは図1に示したTr1であり、実施の形態2に適用する場合の測定対象は図5に示したTr1である。
【0060】
次に、ステップS2では、半導体装置の熱解析における熱伝導方程式の境界条件を、半導体基板1の底面を固定境界条件、それ以外を断熱境界条件としてシミュレーションし、モデルパラメータを抽出する。
【0061】
境界条件を設定する際、半導体基板1の底面については、周辺温度と等しくなるほど十分深く解析領域を設定することで固定境界条件を適用できる。また基板上端面については、通常、シリコン(Si)より2桁以上熱伝導係数が小さい材料(例えばシリコン酸化膜(SiO2))を基板上部に形成しているため、断熱条件がほぼ適用できる。一方、これ以外の領域については、断熱境界条件として仮定しておく。
【0062】
そして、ステップS2では、このような境界条件を用いてシミュレーションした結果を、ステップS1で測定した電流値に合わせ込む方法により、電子の移動度やインパクトイオン化などのモデルパラメータを抽出する。ステップS1では周辺のトランジスタをオンにして測定を行っているため、解析領域の周辺で断熱境界条件を適用でき、合わせ込みによって得られた値は信頼性の高いものとなる。
【0063】
次のステップS3では、測定対象のトランジスタの周辺に配置したトランジスタを全てオフとし、測定対象のトランジスタの端子電流値を測定する。この測定値は、実デバイスの実測値に相当する。
【0064】
そして、実デバイスへ応用する際には、ステップS2で抽出したモデルパラメータ及び抽出した時の境界条件を実デバイスへ適用する。このため、ステップS3で測定した実測値をステップS2の結果に適用する。
【0065】
このため、次のステップS4では、解析領域の周辺領域に断熱境界条件を適用した際に生じる解析領域周辺の影響を、外部抵抗(RL)、外部キャパシタ(CL)に置き換えて、RLとCLの値を実測値とシミュレーション値の差から抽出する。具体的には、ステップS3で測定した実測値とステップS2のシミュレーション結果とを比較し、差分を外部抵抗(RL)、外部キャパシタ(CL)で置き換える。
【0066】
図8は解析領域周辺の影響を外部抵抗(RL)、外部キャパシタ(CL)で置き換えた状態を示す模式図である。このように、半導体基板1、ゲート酸化膜2、ゲート(G)3、ソース(S)/ドレイン(D)拡散層4からなるMOSトランジスタの解析領域の周辺を外部抵抗(RL)、外部キャパシタ(CL)で置き換えることにより、解析領域のみに断熱境界条件を設定でき、シミュレーションを適正化できる。従って、仮定した断熱境界条件による誤差の影響を最小限に抑えることができ、モデルパラメータ等を高精度に測定することが可能である。
【0067】
また、置き換えの際に外部抵抗(RL)、外部キャパシタ(CL)を用いるため、少ないパラメータで解析対象周辺の影響をシミュレーションに取り入れることができる。
【0068】
以上説明したように実施の形態3によれば、解析対象のトランジスタの解析領域周辺を外部抵抗(RL)、外部キャパシタ(CL)で置き換えることにより、仮定した断熱境界条件による誤差の影響を最小限に抑えることができ、モデルパラメータ等を高精度に測定することが可能となる。
【0069】
実施の形態4.
図9は、この発明の実施の形態4にかかる、熱解析の境界条件評価用TEG構造を備えた半導体装置を示す模式図である。実施の形態4は、実施の形態3で説明した方法で半導体装置の熱解析における解析領域周辺の影響を熱抵抗や熱キャパシタとして取り入れる際に、素子間やソース/ドレイン拡散長の寸法をパラメータとし、熱抵抗や熱キャパシタをこれらの寸法の関数として表現するようにTEG構造を構成したものである。
【0070】
図9は、実施の形態4のTEG構造において、隣接する2つのMOSトランジスタTr1,Tr2を示している。Tr1、Tr2のそれぞれはゲート(G)、ソース(S)、ドレイン(D)を備えている。そして、このTEG構造では、Tr1とTr2の素子間の距離LSTIと、ソース(S)、ドレイン(D)の拡散長LSDを変数とし、実施の形態3で説明した外部抵抗(RL)、外部キャパシタ(CL)をLSTIとLSDの関数として表している。このため、解析領域周辺の影響をLSTIとLSDの関数として抽出することができる。
【0071】
そして、LSDIやLSDをパラメータとして変更した場合のそれぞれに対して、実施の形態3の手法を用いて外部抵抗RLや外部キャパシタCLを抽出し、LSTIやLSDの関数として外部抵抗RL、外部キャパシタ(CL)をモデル化する。これにより、解析領域周辺の影響をデバイスの寸法、形状に基づいて解析できる。
【0072】
例えば、関数RL(LSTI,LSD)、CL(LSTI,LSD)は応答曲面法によりモデル化することができる。また、この方法は様々な材質も適用可能である。
【0073】
応答曲面法については、文献R.Cartuyvels, R.Booth, S.Kubicek, L. Dupas, and K. De Meyer, "A Powerful TCAD System Including Advanced RSM Techniques for Various Engineering Optimization Problems," SISPEP’93 Vienna, Austria, pp.29-32, 1993.に記載されており、この方法でモデル化を行うことができる。
【0074】
なお、パラメータとしては、図9に示すゲート長LS、拡散層幅Wなどの他の値を用いてもよい。
【0075】
実施の形態4によれば、TEG構造を利用して熱抵抗(外部抵抗RL)や熱キャパシタ(外部キャパシタCL)を周辺材質形状(寸法)の関数としてモデル化することができる。従って、モデル化した関数から測定ポイントにない周辺の材質、形状による効果も予測することができる。
【0076】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【0077】
この発明の半導体装置によれば、解析対象のトランジスタに対して略同一の構造の周辺トランジスタを鏡像関係で配置したため、周辺トランジスタに所定の電圧が印加された場合に解析対象のトランジスタの周囲に熱伝導方程式の断熱境界条件を設定できる。これにより、周辺トランジスタのオン/オフの条件下における測定値の差が境界条件の影響による電流値の差となり、測定値から境界条件を評価することが可能となる。
【0078】
また、解析対象のトランジスタの周囲を囲むように複数の周辺トランジスタを配置したため、解析対象のトランジスタの周囲の全周に渡って断熱境界条件を設定できる。
【0079】
また、マトリクス状に配置された周辺トランジスタのうちの一部に所定の電圧を印加することにより、解析対象のトランジスタの周囲の一部に断熱境界条件を設定することができ、解析対象のトランジスタの周辺の特定の方向における境界条件を評価できる。
【0080】
マトリクスの縦方向、横方向又は斜め方向に位置する周辺トランジスタに所定の電圧を印加することにより、解析対象のトランジスタの縦方向、横方向又は斜め方向に断熱境界条件を設定することができ、それぞれの方向における境界条件を評価できる。
【0081】
複数の周辺トランジスタの形状を規定する寸法をそれぞれ異なるようにしたため、これらの寸法をパラメータとしてモデル化した関数から測定ポイントにない周辺の材質、形状による効果も予測することができる。
【0082】
また、解析対象のトランジスタを囲むようにリング状の周辺トランジスタを形成したため、ゲート幅を大きくして電流値を増大させることができる。そして、解析対象のトランジスタと周辺トランジスタを鏡像関係に配置したため、周辺トランジスタに所定の電圧が印加された場合に解析対象のトランジスタの周囲に熱伝導方程式の断熱境界条件を設定できる。これにより、電流値の増加により熱の影響を増大させて測定結果を得ることができ、境界条件の評価をより高精度に行うことが可能となる。
【0083】
また、解析対象のトランジスタ及び周辺トランジスタの外形を略正方形としたため、解析対象のトランジスタの中心から放射状に広がる熱の分布に対してトランジスタの形状を適合させることができ、トランジスタの形状に起因する熱解析の誤差を最小限に抑えることができる。
【0084】
この発明の半導体装置の電気特性のシミュレーション方法によれば、周辺トランジスタをオン状態にして解析対象のトランジスタの周囲に熱伝導方程式の断熱境界条件が成立する状態で解析対象のトランジスタから実測した値をシミュレーションに用いるようにしたため、シミュレーションレーションの精度を高めることができる。また、周辺トランジスタをオフ状態にして解析対象のトランジスタの電気特性を実測してシミュレーション結果に適用するようにしたため、解析領域周辺に設定した断熱境界条件による影響を考慮してシミュレーションを行うことができる。
【0085】
また、シミュレーション結果と周辺トランジスタをオフにして得た実測値とを比較して得た差分を容量素子、抵抗素子に置き換えるようにしたため、少ないパラメータで解析対象トランジスタの周辺における断熱境界条件の影響をシミュレーションに取り入れることができる。
【0086】
また、複数の周辺トランジスタの寸法をパラメータとし、容量素子、抵抗素子をこれらの寸法の関数としたため、モデル化した関数から測定ポイントにない周辺の材質、形状による効果も予測することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1にかかる熱解析の境界条件評価用TEG構造を備えた半導体装置を示す模式図である。
【図2】 実施の形態1にかかる境界条件評価用TEG構造への端子接続方法の一例を示す模式図である。
【図3】 実施の形態1にかかる境界条件評価用TEG構造への端子接続方法の別の例を示す模式図である。
【図4】 実施の形態1にかかる境界条件評価用TEG構造への端子接続方法の更に別の例を示す模式図である。
【図5】 この発明の実施の形態2にかかる熱解析の境界条件評価用TEG構造を備えた半導体装置を示す模式図である。
【図6】 実施の形態2にかかる境界条件評価用TEG構造への端子接続方法の一例を示す模式図である。
【図7】 境界条件評価用TEGを実際のデバイスのモデリングに応用する方法の手順を示すフローチャートである。
【図8】 解析領域周辺の影響を外部抵抗(RL)、外部キャパシタ(CL)で置き換えた状態を示す模式図である。
【図9】 実施の形態4にかかる熱解析の境界条件評価用TEG構造を備えた半導体装置を示す模式図である。
【図10】 従来の熱解析のデバイスシミュレーション方法を示す模式図である。
【図11】 プロセスシミュレーション、デバイスシミュレーションの流れを示す模式図である。
【符号の説明】
1 半導体基板、 2 ゲート酸化膜、 3,21,24 ゲート、 4 ソース(S)/ドレイン(D)拡散層、 22,25 ソース(S)、 23,26 ドレイン、 27,28 シャロートレンチ素子分離膜。
Claims (6)
- 熱解析が行われる解析対象のトランジスタと、前記解析対象のトランジスタの周囲を囲み、前記解析対象のトランジスタとの間を通る仮想線に対して対称の位置となるように鏡像関係で配置された周辺トランジスタとを備えた半導体装置を用いて前記解析対象のトランジスタの電気特性をシミュレーションする方法であって、
前記周辺トランジスタをオン状態にして、前記解析対象のトランジスタから周辺の領域に出て行く熱量と、前記周辺の領域から前記解析対象のトランジスタに入る熱量とが同一となる状態、すなわち前記解析対象のトランジスタの周囲に熱伝導方程式の断熱境界条件が成立する状態とし、前記解析対象のトランジスタの電気特性を実測する第1のステップと、
前記解析対象のトランジスタの解析領域の周辺を含む領域に前記熱伝導方程式の断熱境界条件を設定し、前記第1のステップで実測した値を用いて前記解析対象のトランジスタの電気特性のシミュレーションを行う第2のステップと、
前記周辺トランジスタをオフ状態、すなわち前記熱伝導方程式の断熱境界条件が成立しない状態とし、前記解析対象のトランジスタの電気特性を実測する第3のステップと、
前記第2のステップで得られたシミュレーション結果に前記第3のステップで実測した値を適用して前記解析領域の周辺に設定した境界条件を適正化する第4のステップとを備え、
前記第4のステップは、
前記シミュレーション結果と前記第3のステップで実測した値を比較して差分を得るサブステップと、
前記差分から、前記解析対象のトランジスタの解析領域の周辺に設定した前記断熱境界条件と等価の容量素子、抵抗素子を抽出するサブステップと、
前記容量素子、抵抗素子を前記シミュレーション結果に適用するサブステップとを備えたことを特徴とする半導体装置の電気特性のシミュレーション方法。 - 前記半導体装置の前記解析対象のトランジスタの周辺には、前記周辺トランジスタが複数配置され、
前記複数の前記周辺トランジスタは、前記解析対象のトランジスタを中心としてマトリクス状に配置され、
前記第1のステップにおいて、前記複数の前記周辺トランジスタのうち、一部のトランジスタのみをオン状態とすることを特徴とする請求項1に記載の半導体装置の電気特性のシミュレーション方法。 - 前記第1のステップにおいて、前記複数の前記周辺トランジスタのうち、前記マトリクスの縦方向、横方向又は斜め方向に位置するいずれかの前記周辺トランジスタのみをオン状態とすることを特徴とする請求項2に記載の半導体装置の電気特性のシミュレーション方法。
- 前記半導体装置には、前記周辺トランジスタの拡散長、又は隣接する前記周辺トランジスタの素子間距離をパラメータとする前記解析対象のトランジスタが複数設けられ、
前記第1及び第3のステップで、前記拡散長又は前記素子間距離をパラメータとして前記複数の前記解析対象のトランジスタの実測を行い、
前記第4のステップにおいて、前記容量素子、前記抵抗素子を前記パラメータの関数として抽出することを特徴とする請求項2又は3に記載の半導体装置の電気特性のシミュレーション方法。 - 前記解析対象のトランジスタは、リング状のゲート及び当該ゲートの両側に隣接するソース/ドレインを有し、
前記周辺トランジスタは、前記解析対象のトランジスタを囲むようにリング状に形成され、リング状のゲート及び当該ゲートの両側に隣接するソース/ドレインを有することを特徴とする請求項1に記載の半導体装置の電気特性のシミュレーション方法。 - 前記解析対象のトランジスタ及び前記周辺トランジスタのゲート及びソース/ドレインの外形が、正方形であることを特徴とする請求項5に記載の半導体装置の電気特性のシミュレーション方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001362591A JP3940591B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体装置の電気特性のシミュレーション方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001362591A JP3940591B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体装置の電気特性のシミュレーション方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003163279A JP2003163279A (ja) | 2003-06-06 |
JP3940591B2 true JP3940591B2 (ja) | 2007-07-04 |
Family
ID=19173070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001362591A Expired - Fee Related JP3940591B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体装置の電気特性のシミュレーション方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3940591B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4592634B2 (ja) | 2005-06-17 | 2010-12-01 | パナソニック株式会社 | 半導体装置 |
JP5132891B2 (ja) * | 2006-03-23 | 2013-01-30 | 新電元工業株式会社 | 半導体集積回路 |
AT526462A1 (de) * | 2022-09-07 | 2024-03-15 | Voidsy Gmbh | Thermographische Bauteilprüfung |
-
2001
- 2001-11-28 JP JP2001362591A patent/JP3940591B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003163279A (ja) | 2003-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Bhushan et al. | Ring oscillators for CMOS process tuning and variability control | |
US8412487B2 (en) | Self heating monitor for SiGe and SOI CMOS devices | |
JP3926148B2 (ja) | 電子回路設計シミュレータ | |
JP4343892B2 (ja) | 半導体集積回路のレイアウト解析方法及びレイアウト解析装置 | |
US8664968B2 (en) | On-die parametric test modules for in-line monitoring of context dependent effects | |
US9659920B2 (en) | Performance-driven and gradient-aware dummy insertion for gradient-sensitive array | |
JP5096719B2 (ja) | 回路シミュレーション方法及び回路シミュレーション装置 | |
TWI468964B (zh) | 製作電性正確的積體電路的方法 | |
US7272460B2 (en) | Method for designing a manufacturing process, method for providing manufacturing process design and technology computer-aided design system | |
US10846451B1 (en) | Methods of modelling irregular shaped transistor devices in circuit simulation | |
Garegnani et al. | Wafer level measurements and numerical analysis of self-heating phenomena in nano-scale SOI MOSFETs | |
US6097884A (en) | Probe points and markers for critical paths and integrated circuits | |
US8108175B2 (en) | Method for determining self-heating free I-V characterstics of a transistor | |
JP3940591B2 (ja) | 半導体装置の電気特性のシミュレーション方法 | |
JP2000260973A (ja) | シミュレーション装置、シミュレーション方法、製造プロセス条件設定方法及び記録媒体 | |
JP5009702B2 (ja) | 半導体評価素子、半導体集積回路装置および評価方法 | |
Saxena et al. | Test structures and analysis techniques for estimation of the impact of layout on MOSFET performance and variability | |
JP2007300046A (ja) | 半導体評価装置及びそれを用いた評価方法 | |
Gettings et al. | Study of CMOS process variation by multiplexing analog characteristics | |
JP2008034431A (ja) | 半導体装置の特性シミュレーション方法 | |
CN109376483A (zh) | 一种lod应力效应spice建模的方法 | |
KR100300055B1 (ko) | 반도체 소자의 게이트 크기 평가방법 | |
US10804170B2 (en) | Device/health of line (HOL) aware eBeam based overlay (EBO OVL) structure | |
Chu et al. | Modeling and Test Structures for Accurate Current Sensing in Vertical Power FETs | |
CN115544955A (zh) | 衬底电流模型及其提取方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050511 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060531 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070402 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |