JP5132891B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に電流比を設定するための技術に関する。

従来、カレントミラー回路に代表されるように、電流比を設定するための半導体集積回路が知られている。
図４に、１対１０の電流比を設定する場合のカレントミラー回路の構成例を示す。同図において、ｐ型ＭＯＳトランジスタＴＰ３００のソースは電源ＶＣＣに接続されると共に、そのゲートはドレインに接続される。また、ｐ型ＭＯＳトランジスタＴＰ３００のドレインは、このカレントミラー回路の基準側の出力ノードＮ３１に接続される。

一方、１０個のｐ型ＭＯＳトランジスタＴＰ３０１〜ＴＰ３１０のソースは電源ＶＣＣに共通接続され、それらのゲートは上述の基準側の出力ノードＮ３１に共通接続される。また、これらｐ型ＭＯＳトランジスタＴＰ３０１〜ＴＰ３１０のドレインは、このカレントミラー回路の出力側の出力ノードＮ３２に共通接続される。

この例では、トランジスタＴＰ３００〜ＴＰ３１０の個々のトランジスタは同等の電気的特性を有しており、基準側を構成するｐ型ＭＯＳトランジスタＴＰ３００の個数と出力側を構成するｐ型ＭＯＳトランジスタＴＰ３０１〜ＴＰ３１０の個数との比を１対１０に設定することにより、基準側の出力ノードＮ３１に現れる電流Ｉ３１と出力側の出力ノードＮ３２に現れる電流Ｉ３２の比を１対１０に設定している。

図５に、上述の図４に示すｐ型ＭＯＳトランジスタＴＰ３００〜ＴＰ３１０のレイアウトパターンを示す。図５において、「Ａ」は基準側のトランジスタＴＰ３００を示し、「Ｂ」は出力側のトランジスタＴＰ３０１〜ＴＰ３１０を示し、各トランジスタのレイアウトパターンとして、アクティブパターンＡＣとゲートパターンＧＴとコンタクトパターンＣＮとが示されている。同図に示すように、ｐ型ＭＯＳトランジスタＴＰ３００〜ＴＰ３１０のそれぞれは同一のレイアウトパターンを有し、マトリックス状に配列されている。

このような電流比を設定するための技術は、例えばＡ／Ｄ変換器で用いられている（特許文献１参照）。
特開平５−２５２０３８号公報

上述の従来技術によれば、基準側のトランジスタの個数と出力側のトランジスタの個数との比をそのまま電流比として設定するので、大きな電流比を設定する場合にはトランジスタの個数を増やす必要があり、そのレイアウトパターンの面積が増加するという問題がある。上述の従来例では、１対１０の電流比を設定する場合、基準側の１個のトランジスタと出力側の１０個のトランジスタとで合計１１個のトランジスタを必要とし、そのレイアウトパターンの面積が大きくなる。

本発明は、トランジスタの個数の増加を有効に抑制しながら、電流比を大きく設定することができ、そのレイアウトパターンが占める面積の増加を有効に抑えることができる半導体集積回路を提供することを目的とする。

本発明は、電流経路が所定電位ノードと第１出力ノードとの間に直列接続されると共に制御電極が前記第１出力ノードに共通接続された複数の第１トランジスタと、電流経路が前記所定電位ノードと第２出力ノードとの間に並列接続されると共に制御電極が前記第１出力ノードに共通接続された複数の第２トランジスタとを備え、前記第１トランジスタおよび前記第２トランジスタの各電気的特性は互いに同等であり、前記複数の第１トランジスタおよび複数の第２トランジスタは、一定間隔でマトリックス状に配列され、前記複数の第１トランジスタ及び複数の第２トランジスタの各ゲートの向きは列方向に設定され、前記複数の第１トランジスタは、同一列上に配置され、前記複数の第２トランジスタは、前記複数の第１トランジスタに対して対称に同一行上に配置され、前記複数の第１トランジスタに対して対称に同一行上に配置されない残りの第２トランジスタは、前記複数の第１トランジスタに対して同一列上に配置された半導体集積回路の構成を有する。

この構成によれば、第１出力ノードに現れる電流は、第１トランジスタの個数分の１になり、第２出力ノードに現れる電流は第２トランジスタの個数倍になり、その電流の比率は、第１出力ノードに現れる電流を１とすると、第２出力ノードに現れる電流は、第１トランジスタの個数に第２トランジスタの個数を乗算した値になる。例えば、直列接続された第１トランジスタの個数を２とし、並列接続された第２トランジスタの個数を３とすれば、第１出力ノードに現れる電流と第２出力ノードに現れる電流ととの比率は、１対６になる。従って、少ない個数のトランジスタを用いて電流の比率を大きな値に設定することが可能になる。
また、前記複数の第１トランジスタおよび複数の第２トランジスタは、一定間隔でマトリックス状に配列されるので、パターンの疎密に起因するいわゆるマイクロローディング効果による各トランジスタの電気的特性のバラツキが抑えられる。
更に、前記複数の第２トランジスタは、前記複数の第１トランジスタに関して対称に配置されるので、第１トランジスタを基準として、第２トランジスタの電気的特性のバラツキが抑えられる。

前記複数の第１トランジスタを介して前記第１出力ノードに現れる第１電流と前記複数の第２トランジスタを介して前記第２出力ノードに現れる第２電流との比率を１対Ｎとしたときに、Ｎは、素数を除く４以上の整数である。
この構成によれば、電気的特性が同等の複数のトランジスタを用いて、第１トランジスタの個数と第２トランジスタの個数との比よりも大きな電流比を設定することが可能になる。

前記第１トランジスタおよび前記第２トランジスタの各レイアウトパターンは互いに同等である。この構成によれば、各トランジスタの個数によって電流比を決定することが可能になる。

前記複数の第１トランジスタおよび前記複数の第２トランジスタの各ゲートの向きは互いに同一方向に設定される。この構成によれば、ウェハプロセス工程に起因する各トランジスタの電気的特性のバラツキが抑えられる。

前記レイアウトパターンは、アクティブパターンとコンタクトパターンとゲートパターンとを含む。この構成によれば、トランジスタのソース、ドレイン、ゲートの各形成工程に起因する各トランジスタの電気的特性のバラツキが抑えられる。

本発明によれば、トランジスタの個数の増加を有効に抑えながら電流比を精度よく設定することができると共に、そのレイアウトパターンが占める面積の増加を有効に抑制することが可能になる。

以下、図面を参照しながら、本発明の実施形態を説明する。
図１に、本実施形態に係る半導体集積回路の一例として、カレントミラー回路の構成を示す。本カレントミラー回路は、１対１０の電流比を実現するものであり、同図に示すように、互いに直列接続された２個のｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２と、互いに並列接続された５個のｐ型ＭＯＳトランジスタＴＰ１１１〜ＴＰ１１５とから構成され、このうち、ｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２は、本カレントミラー回路の一次側回路を構成し、ｐ型ＭＯＳトランジスタＴＰ１１１〜ＴＰ１１５は、本カレントミラー回路の出力側回路を構成する。

基準側回路のｐ型ＭＯＳトランジスタＴＰ１０１のソースは電源ＶＣＣに接続され、このｐ型ＭＯＳトランジスタＴＰ１０１のドレインには、ｐ型ＭＯＳトランジスタＴＰ１０２のソースが接続され、このｐ型ＭＯＳトランジスタＴＰ１０２のドレインは、本カレントミラー回路の第１出力ノードＮ１１に接続される。即ち、これらｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２の電流経路（ソース−ドレイン間の経路）は、電源ＶＣＣ（所定電位ノード）と第１出力ノードＮ１１との間に直列接続される。また、それらのゲート電極（制御電極）は第１出力ノードＮ１１に共通接続される。

一方、出力側回路のｐ型ＭＯＳトランジスタＴＰ１１１〜ＴＰ１１５のソースは電源ＶＣＣに共通接続され、それらのドレインは出力ノードＮ１２に共通接続される。即ち、これらｐ型ＭＯＳトランジスタＴＰ１１１〜ＴＰ１１５の電流経路（ソース−ドレイン間の経路）は、電源ＶＣＣ（所定電位ノード）と第２出力ノードＮ１２との間に並列接続される。また、それらのゲート電極（制御電極）は、上述の基準側回路のｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２のゲートと共に、第１出力ノードＮ１１に共通接続される。

ここで、ｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２およびｐ型ＭＯＳトランジスタＴＰ１１１〜ＴＰ１１５の個々のトランジスタの電気的特性は互いに同等に設定されている。これは、各トランジスタのレイアウトパターンを互いに同等にすることにより実現される。

図２に、上述の図１に示す各トランジスタのレイアウトパターンの一例を示す。同図において、「Ａ」は基準側回路を構成するトランジスタＴＰ１０１，ＴＰ１０２を示し、「Ｂ」は出力側回路を構成するトランジスタＴＰ１１１〜ＴＰ１１５を示す。この例では、電気的特性、とりわけ電流特性に直接的な影響を与えるアクティブパターンＡＣとゲート層パターンとコンタクトパターンＣＮのみが示されているが、実際には、配線パターン（図示なし）等の他のレイアウトパターンも存在する。

本実施形態では、電流特性に直接的な影響を与えるアクティブパターンＡＣとゲートパターンＧＴとコンタクトパターンＣＮは、基準側および出力側回路を問わず、各トランジスタ間で同等である。また、各トランジスタのレイアウトパターンは一定間隔でマトリックス状に配列されていると共に、各トランジスタのゲートパターンＧＴの向きは互いに同一方向に設定されている。この例では、何れのトランジスタについてもゲートパターンＧＴがアクティブパターンＡＣを紙面上下方向に縦断するように配置されている。

このように、各トランジスタのレイアウトパターンを同等にすることにより、各トランジスタのプロセス処理条件が同等になり、レイアウトパターンに起因する電気的特性のバラツキを抑えることができる。

また、出力側回路を構成するｐ型ＭＯＳトランジスタＴＰ１１１〜ＴＰ１１５は、基準側回路を構成するｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２を基準として対称に配置されている。即ち、基準側回路を構成するｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２は、紙面上下方向に隣り合うようにして同一列上に配置されている。そして、ｐ型ＭＯＳトランジスタＴＰ１０１を基準として、出力側回路を構成するｐ型ＭＯＳトランジスタＴＰ１１１とｐ型ＭＯＳトランジスタＴＰ１１２とが左右対称に同一行上に配置されると共に、ｐ型ＭＯＳトランジスタＴＰ１０２を基準として、出力側回路を構成するｐ型ＭＯＳトランジスタＴＰ１１３とｐ型ＭＯＳトランジスタＴＰ１１４とが左右対称に同一行上に配置されている。残りのｐ型ＭＯＳトランジスタＴＰ１１５は、基準側回路のｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２と同一列上に配置されている。

このように、基準側回路のトランジスタを基準にして出力側回路のトランジスタを対称に配置することにより、基準側回路の電気的特性に対する出力側回路の電気的特性のバラツキを抑えることができる。

図３に、他のレイアウトパターンの例を示す。
同図に示す例は、上述の図２に示す例において、トランジスタＴＰ１１５の左右に、実際には使用されないダミートランジスタＴＰＤ１，ＴＰＤ２のダミーパターンを配置している。このようにダミーパターンを配置することによりトランジスタの密度を均一化し、いわゆるマイクロローディング効果によるバラツキを抑えることができる。図には示さないが、図３において、マトリックス状に配列されたトランジスタ群の外側を取り囲むように更に複数のダミートランジスタを配列することにより、マイクロローディング効果に起因する電気的特性のバラツキを一層抑えることができる。

次に、図１の回路図を参照しながら、電流比に着目して、本実施形態に係るカレントミラー回路の動作を説明する。
図１に示す回路構成によれば、基準側のｐ型ＭＯＳトランジスタＴＰ１０１，ＴＰ１０２のゲート電圧は、出力側の５個のｐ型ＭＯＳトランジスタＴＰ１１１〜ＴＰ１１５のゲート電圧と同一になる。

ここで各MOSトランジスタのドレイン電流（Ｉｄ）は、下式で表すことが出来る。
Id=(1/2)×μ×Cox×(W/L)×(Vgs-Vt)²
上式において、μは移動度、Coxはゲート酸化膜容量、Wはチャネル幅、Lはチャネル長、Vgsはゲート〜ソース間電圧、Vtはしきい値電圧を示す。μ及びCoxは、ウェハプロセスで決まる定数、Vgs及びVtは一定と考える事ができる。
上式より、基準側のｐ型MOSトランジスタを介してノードＮ１１に現れる電流Ｉ１１(第1電流)は、Id=(1/2)×μ×Cox×｛W/(2×L)｝×(Vgs-Vt)²となる。
また、出力側のp型MOSトランジスタを介してノードＮ１２に現れるＩ１２(第2電流)は、Id=(1/2)×μ×Cox×｛(5×W)/L｝×(Vgs-Vt)²となる。

従って、基準側のｐ型ＭＯＳトランジスタを介してノードＮ１１に現れる電流Ｉ１１(第１電流)と、出力側のｐ型ＭＯＳトランジスタを介してノードＮ１２に現れるＩ１２(第２電流)との比は、W/(2×L)対(W×5)/Lになり、電流比として、１対１０が設定される。

図１に示す本実施形態の回路と、図４に示す従来回路とを比較すると、１対１０の電流比を設定する場合、図４の従来回路では１１個のトランジスタを必要とするのに対し、図１の本発明の回路では７個のトランジスタで足りる。即ち、この場合、本発明の実施形態によれば、従来回路と比較して４個のトランジスタを削減することができる。

上述の例では、１対１０の電流比を設定する場合を説明したが、他の電流比を設定する場合にも、本発明を適用することができる。即ち、本発明によれば、基準側の電流Ｉ１１と出力側の電流Ｉ１２との比を１対Ｎに拡張することができる。ただし、Ｎは、素数を除く４以上の整数である。

上述した本実施形態によれば、トランジスタの個数を有効に削減することができる。このため、回路を構成するトランジスタを狭い領域内に形成することができる。従って、各トランジスタのプロセス条件を極めて整合させることができ、バラツキを有効に抑えることができる。よって、小面積で精度よく電流比を設定することができるカレントミラー回路を実現することができる。

以上、本発明の実施形態を説明したが、本発明はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲で変形することが可能である。
例えば、上述の実施形態では、ｐ型ＭＯＳトランジスタを用いたが、ｎ型ＭＯＳトランジスタを用いて構成することも可能である。

また、上述の実施形態では、基準側のトランジスタを基準にして出力側のトランジスタを対称に配置したが、逆に、出力側のトランジスタを基準にして基準側のトランジスタを対称に配置することも可能である。
さらに、トランジスタの総数によっては、必ずしもトランジスタを対称に配置できない場合があるが、このような場合にはダミートランジスタで補ってもよい。

本発明の実施形態による半導体集積回路（カレントミラー回路）の構成を示す図である。 本発明の実施形態による半導体集積回路（カレントミラー回路）を構成するトランジスタのレイアウトパターンの一例を示す図である。 本発明の実施形態による半導体集積回路（カレントミラー回路）を構成するトランジスタの他のレイアウトパターンを示す図である。 従来技術によるカレントミラー回路の構成を示す図である。 従来技術によるカレントミラー回路を構成するトランジスタのレイアウトパターンの一例を示す図である。

符号の説明

ＴＰ１０１，ＴＰ１０２，ＴＰ１１１〜ＴＰ１１５ ｐ型ＭＯＳトランジスタ
ＴＰＤ１，ＴＰＤ２ ダミートランジスタ
ＡＣ アクティブパターン
ＧＴ ゲートパターン
ＣＮ コンタクトパターン

Claims (4)

1. 電流経路が所定電位ノードと第１出力ノードとの間に直列接続されると共に制御電極が前記第１出力ノードに共通接続された複数の第１トランジスタと、
   電流経路が前記所定電位ノードと第２出力ノードとの間に並列接続されると共に制御電極が前記第１出力ノードに共通接続された複数の第２トランジスタとを備え、
   前記第１トランジスタおよび前記第２トランジスタの各電気的特性は互いに同等であり、
   前記複数の第１トランジスタおよび複数の第２トランジスタは、一定間隔でマトリックス状に配列され、
   前記複数の第１トランジスタ及び複数の第２トランジスタの各ゲートの向きは列方向に設定され、
   前記複数の第１トランジスタは、同一列上に配置され、
   前記複数の第２トランジスタは、前記複数の第１トランジスタに対して対称に同一行上に配置され、
   前記複数の第１トランジスタに対して対称に同一行上に配置されない残りの第２トランジスタは、前記複数の第１トランジスタに対して同一列上に配置された半導体集積回路。
2. 前記複数の第１トランジスタを介して前記第１出力ノードに現れる第１電流と前記複数の第２トランジスタを介して前記第２出力ノードに現れる第２電流との比率を１対Ｎとしたときに、Ｎは、素数を除く４以上の整数であることを特徴とする請求項１記載の半導体集積回路。
3. 前記第１トランジスタおよび前記第２トランジスタの各レイアウトパターンは互いに同等であることを特徴とする請求項１または２の何れか１項記載の半導体集積回路。
4. 前記レイアウトパターンは、アクティブパターンとコンタクトパターンとゲートパターンとを含むことを特徴とする請求項３記載の半導体集積回路。

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