JP2011108994A - 半導体装置 - Google Patents

Abstract

【課題】トランジスタの距離に依存したばらつきに対して、電流源の出力電流誤差を均一にする事ができる、レイアウト構成の半導体装置の提供。
【解決手段】第１の電流源を構成するトランジスタＡと、第１の電流源の電流を基準とした第２の電流源を構成する複数のＭＯＳトランジスタＢを備えたカレントミラー回路のレイアウトとして、ＭＯＳトランジスタＡの周囲に、ＭＯＳトランジスタＢを均等に配置し、入力電流端子及び出力電流端子から、ＭＯＳトランジスタＡ、複数のトランジスタＢの同一の端子への配線に関して、それらの特性（寄生抵抗容量）を該配線間で均等化させるレイアウトを有する。
【選択図】図３

Description

本発明は半導体装置に関し、特に、電流源等に適用して好適な配置・配線構造を備えた半導体装置に関する。

半導体装置のばらつきの発生要因として、例えば製造ばらつき、動作時の環境ばらつき、ツール誤差等がある。このうち製造ばらつきとしては、例えばマスクの近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）、リソグラフィーのずれやエッチング、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のむら等がある。また、動作時の環境ばらつきには、例えば電源電圧のばらつきや温度ばらつき等がある。ツール誤差には、例えばＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ツールなどによる測定誤差等がある。

近時、半導体微細プロセスの進展によるトランジスタの寸法の縮小により製造ばらつき等が回路特性に与える影響が顕在化し、このため、半導体装置のばらつきの低減を図るレイアウトが各種提案されている。このうち、製造プロセスのばらつきによる、電流源の電流値の誤差を電流源セルの配置レイアウトを工夫することにより低減し、線形性を向上させる電流源セル配置構造が、例えば特許文献１に開示されている。

この特許文献１には、電流源セルがマトリクス配置された電流源セルマトリクスの各電流源セルを複数組み合わせて所要電流量を有する定電流源を構成する電流源セル配置構造において、プロセスばらつき等、一定の傾向を持ったばらつきにより、電流源セルマトリクス両端において、各電流源の電流値が大きく異なってしまい、線形性が得られないという課題に対して、電流源セルマトリクスをマトリクス配列の中心に対して、対称配置される複数ブロックに分割し、定電流源が各ブロックから行又は列方向に選択された等数の電流源セルの組み合わせからなる構成が開示されている。特許文献１において、マトリクス配列の中心の電流源セルは、特許文献１の図５に示されるように、ノンアクティブ（不使用）とされるか、あるいは特許文献１の図７に示されるように削除される。なお、この特許文献１には、基準素子を備えたカレントミラー構成のばらつきへの対策は開示されていない。

特許文献２には、電流源セルがマトリクス配置された電流源セル配置構造において、電流源セルの出力電流に山状あるいは谷状のばらつきがあっても、ばらつきを低減するような電流源セル同士を組み合わせることでばらつきをなくし、配線抵抗によるＩＲドロップによるばらつきもほとんど解消するようにした構成が開示されている。

特許文献３には、カレントモードロジック（ＣＭＬ）論理回路を構成する素子を配置した機能セルの構造として、セル中心点に対して９０°毎に回転対称になるように、該素子を配置した十文字型構造、あるいは、セル中心を通るＸ軸、Ｙ軸に対して線対称に折り返して配置した十文字型構造を有する半導体集積回路が開示されている。

以下では、電流源として、第１の電流源に流れる第１の電流に対応した第２の電流（ミラー電流）を出力する第２の電流源を備えたカレントミラーについて説明する。図１には、よく知られたカレントミラーの回路構成が示されている。図１を参照すると、ソースが電源ＶＳＳに接続されたＭＯＳトランジスタＭ１、Ｍ２のゲートが共通接続され、ＭＯＳトランジスタＭ１のドレインとゲートが接続されている。ＭＯＳトランジスタＭ１のドレイン・ソース電圧（Ｖ_ＧＳ１）が閾値電圧Ｖ_ＴＨよりも高く、ドレイン・ゲート間電圧（Ｖ_ＤＧ１）が０Ｖであるため、ＭＯＳトランジスタＭ１は常に飽和領域で動作し、ＭＯＳトランジスタＭ２のドレイン・ソース間電圧（Ｖ_ＤＳ２）がＶ_ＧＳ１−Ｖ_ＴＨ１よりも大きい場合、ＭＯＳトランジスタＭ１、Ｍ２はともに飽和領域で動作する。飽和領域におけるＭＯＳトランジスタのドレイン・ソース間電流Ｉ_ＤＳは以下で与えられる。

・・・（１−１）

ただし、Ｖ_ＧＳはゲート・ソース間電圧、Ｖ_ＴＨは閾値電圧、Ｖ_ＤＳはドレイン・ソース間電圧、λはチャネル長変調係数、βは利得係数である。βはμをチャネル移動度、Ｃ_ｏｘを単位面積のゲート容量、Ｗをチャネル幅、Ｌをチャネル長として、次式（１−２）で与えられる。

・・・（１−２）

式（１−１）で与えられるＭＯＳトランジスタＭ１とＭ２のドレイン・ソース間電流Ｉ_ＤをＩ_ＩＮ、Ｉ_ＯＵＴ、としてＩ_ＯＵＴ／Ｉ_ＩＮによりマッチング精度が求まる。

・・・（２）

ＭＯＳトランジスタＭ１、Ｍ２のゲート・ソース間電圧Ｖ_ＧＳ１、Ｖ_ＧＳ２、閾値電圧Ｖ_ＴＨ１、Ｖ_ＴＨ２、ドレイン・ソース間電圧Ｖ_ＤＳ１、Ｖ_ＤＳ２、チャネル長変調係数λ_１、λ_２を等しいもとのした場合（あるいはチャネル長変調効果を無視した場合）、入力電流Ｉ_ＩＮと出力電流Ｉ_ＯＵＴの比（電流利得）は、次式（３）で与えられる。

・・・（３）

ＭＯＳトランジスタＭ１、Ｍ２のＷ／Ｌが互いに等しい場合、Ｉ_ＩＮ＝Ｉ_ＯＵＴとなる。入力電流Ｉ_ＩＮと出力電流Ｉ_ＯＵＴの電流比を１：Ｎにする場合、例えばＭＯＳトランジスタＭ１とＷが同一のＭＯＳトランジスタＭ２をＮ個並列に接続する。

カレントミラーを構成するＭＯＳトランジスタの特性のばらつきについて、例えば、ガウス雑音等に対応するばらつき（非特許文献１では、「局所ばらつき」と呼んでいる）と、位置によるばらつき成分（非特許文献１では、「大域ばらつき」と呼んでいる）に分けて考察される。以下、非特許文献１の記載に基づき、トランジスタのばらつきを概説しておく。なお、以下では、あくまでも説明の便宜上、非特許文献１等に記載されたばらつきモデルを参照して説明を行うが、非特許文献１に記載されたばらつきモデル以外のばらつきモデル等を排除するものでないことは勿論である。

トランジスタの回路特性Ｐについて、基準となる原点（０，０）のトランジスタＭ_０の特性Ｐ_０に対して、（Δｘ，Δｙ）のトランジスタＭ_ｉの特性Ｐ_ｉは一次のモデルとして、式（４）で与えられる。すなわち、特性Ｐ_ｉのばらつき（式（４）のバーは平均を示す）はトランジスタＭ_０の特性Ｐ_０に対してその位置（Δｘ，Δｙ）によって決定される（非特許文献１の第２６頁、式（２．８））。

・・・（４）

入力電流Ｉ_ＩＮを入力するＭＯＳトランジスタ（図１のＭ１）と出力電流Ｉ_ＯＵＴを出力するＭＯＳトランジスタ（図１のＭ２）を含むカレントミラーの出力電流誤差は、次式（５）のように、ＭＯＳトランジスタの寸法ＷＬとトランジスタ間距離（Δｘ）により表される（非特許文献１の第４０頁、式（２．４６））。

・・・（５）

（５）式において、右辺第１項におけるｒａｎｄは標準正規分布を表し、Ａ_ΔＩはばらつきモデルのパラメータである。（５）式の第１項は、ガウス雑音の局所ばらつきに対応し、第２項は、距離に依存したばらつき（大域ばらつき）に対応する。トランジスタのサイズ（ゲート寸法）ＷＬが大きくなると、局所ばらつきは小さくなる。逆に、トランジスタのゲート寸法が小さくなるほど、局所ばらつきは大きくなる。

（５）式の第２項から、カレントミラーの出力電流誤差の距離に依存したばらつき成分は、カレントミラーを構成するＭＯＳトランジスタ（図１のＭ１、Ｍ２）の中心間の距離（Δｘ）に比例する。すなわち、トランジスタの距離が離れるほど、出力電流誤差は異なったものとなる。トランジスタの出力電流誤差（（Ｉ_ＯＵＴ−Ｉ_ＩＮ）／Ｉ_ＩＮ）以外の特性ｑについても、（５）式と同様にして、その比精度（トランジスタの特性の一致具合を示す指標、「相対精度」ともいう）Δｑは、次式（６）のように、トランジスタのゲート寸法ＷＬとトランジスタ間距離Δｘにより表される（非特許文献１の第４１頁の式（２．５４））。

・・・（６）

（６）式の第１項の局所ばらつきは、トランジスタの特性の変動幅がトランジスタのゲート寸法（ＷＬ）で決定されることを表している。

カレントミラーのトランジスタの配置として、２つの出力側のトランジスタＢ−１、Ｂ−２を並列に一列に配置する構成を図２に示す。図２（Ａ）は回路図、図２（Ｂ）はレイアウト図である。図２（Ａ）に示すように、ＭＯＳトランジスタＡ、Ｂ−１、Ｂ−２のソースは電源ＶＳＳに接続され、ゲートが共通接続され、ＭＯＳトランジスタＡのドレインとゲートが接続されている。

図２（Ｂ）において、「Ａ」、「Ｂ−１」、「Ｂ−２」の矩形領域は、トランジスタＡ、Ｂ−１、Ｂ−２のゲート（電極）を示し、短辺がゲート長（チャネル長）Ｌ、拡散層の幅に対応する長辺がゲート幅（チャネル幅）Ｗに対応し、ゲートの両側の四角は拡散層（ドレイン、ソース）上のメタル配線（１層）を表し、四角はコンタクト（コンタクトホール、プラグ）を示す。トランジスタＢ−１、Ｂ−２はトランジスタＡと同一の単位セル構造からなり、ゲートサイズであるチャネル幅（Ｗ）、チャネル長（Ｌ）等の回路パラメータは互いに同一とする。トランジスタＢ−１、Ｂ−２の出力電流（ドレイン電流）の和はトランジスタＡの入力電流の２倍となる。

図２（Ｂ）において、トランジスタＡとトランジスタＢ−１のチャネル方向のトランジスタ間距離（ゲート中心間の距離）をΔｘとすると、トランジスタＡとトランジスタＢ−２のトランジスタ間距離は２Δｘとなり、式（５）から、トランジスタＡとトランジスタＢ−２の出力電流誤差の距離に依存したばらつきの差は、トランジスタＡとトランジスタＢ−１の出力電流誤差の距離に依存したばらつきの差のほぼ２倍となる。

なお、カレントミラーにおいて、図２（Ｂ）のように、トランジスタＢ−１、Ｂ−２を並列配置する構成以外にも、種々のものが提案されている（非特許文献１、非特許文献２、３）。例えば対となるトランジスタを２分割し、それぞれ対角の位置に配置したレイアウト（コモンセントロイド）をはじめとする点対称型レイアウト、トランジスタを平行に配置したものやトランジスタを折り返して平行に配置した線対称型レイアウト等に分けることができる。このうち、点対称型トランジスタ対は大域ばらつきの影響を受けないものとされている。

特開２００２−００９２４７号公報 特開２００７−１５８１６６号公報 特許第３１６９８８３号公報

「集積回路における性能ばらつき解析に関する研究」、岡田健一、＜インターネットＵＲＬ：http://repository.kulib.kyoto-u.ac.jp/dspace/bitstream/2433/59292/1/D_Okada_Kenichi.pdf＞ H.Elzinga, "On the impact of spatial parametric variations on MOS transistor mismatch," Proceedings of IEEE International Conference of Microelectronic test Structures, Vol.9, pp.173-177, March 1996. J.Bastos, M.Steyert, B. Graindourze and W. Sansen, "Matching of MOS transistors with different layout styles," Proceedings of IEEE International Conference of Microelectronic test Structures, Vol.9, pp.17-18 March 1996.

上記したように、非特許文献１乃至３等に開示されたカレントミラーには、トランジスタ間の距離に依存したばらつきの影響を受けないようにしたカレントミラーが提案されている。本発明は、比精度（相対精度）が必要な電流源素子の出力電流誤差に対してそのばらつきを低減する配置・配線構造を備えた半導体装置を提供するものである。

本発明によれば、第１の電流源を構成する第１のトランジスタと、第１の電流源から生成される一つの第２の電流源又は複数の第２の電流源を構成する複数の第２のトランジスタと、を備え、複数の第２のトランジスタは、第１のトランジスタの周囲に配置され、複数の第２のトランジスタのうち同一な方向に配置される複数のトランジスタは、第１のトランジスタを中心に、互いに均等な距離に配置され、第１と第２のトランジスタは、互いに同一な電流供給能力を有する。また、本発明によれば、第１の電流源を構成する第１のトランジスタと、第１の電流源から生成される一つの第２の電流源又は複数の第２の電流源を構成する複数の第２のトランジスタと、を備え、複数の第２のトランジスタの少なくとも一部であり同一な方向に配置される複数のトランジスタは、第１のトランジスタを基準として第１のトランジスタの周囲を示す第１の枠の内に、第１のトランジスタを中心に、互いに均等な距離に配置され、第１と第２のトランジスタは、互いに同一な電流供給能力を有する。

本発明によれば、トランジスタの距離に依存したばらつきに対して、電流源の出力電流誤差を均一にできる。

カレントミラーの回路構成を示す図である。 カレントミラーの出力トランジスタを並列配置した回路とレイアウト構成を示す図（比較例；関連図）である。 本発明によるレイアウト構成の一例（実施形態１）を示す図である。 カレントミラーの出力トランジスタを並列配置した回路とレイアウト構成を示す図（比較例；関連図）である。 本発明によるレイアウト構成の一例（実施形態２）を示す図である。 図５の配線の一例を示す図である。 本発明によるレイアウト構成の別の例（実施形態３）を示す図である。 本発明によるレイアウト構成のさらに別の例（実施形態４）を示す図である。 本発明による図２（Ａ）のパラメータが異なる回路を示す図である。 本発明による図９のレイアウト構成を示す図である。 本発明による図９の別のレイアウト構成を示す図である。 本発明によるカレントミラーの出力トランジスタを並列配置した回路を示す図である。 本発明による図１２のレイアウト構成を示す図である。 本発明による図１２の別のレイアウト構成を示す図である。 本発明によるカレントミラーの出力トランジスタを並列配置した回路を示す図である。 本発明による図１５のレイアウト構成を示す図である。 本発明によるカレントミラーの出力トランジスタを並列配置した回路を示す図である。 本発明による図１７のレイアウト構成を示す図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。本発明によれば、電流を入力する第１のトランジスタの配置位置を基準として、出力電流を与える複数のトランジスタを、第１のトランジスタの周囲に均等に配置する。また、前記複数のトランジスタにそれぞれ接続される複数の配線の特性（寄生容量、配線抵抗）が、配線間で均等化する配線構造を備えている。例えば、第１の電流源を構成するトランジスタＡと、第１の電流源の電流を基準とした第２の電流源を構成する複数のＭＯＳトランジスタＢを備えた半導体装置のレイアウトとして、ＭＯＳトランジスタＡｓの周囲に、ＭＯＳトランジスタＢを均等に配置し、入力電流端子及び出力電流端子から、ＭＯＳトランジスタＡ、複数のトランジスタＢの同一の端子への配線に関して、それらの特性（寄生抵抗容量）を該配線間で均等化させるレイアウトを有する。

＜実施形態１＞
図２（Ｂ）を参照して説明したレイアウトに対して、本発明によれば、例えば図３（実施形態１）に示すように、第１の電流源となるＭＯＳトランジスタＡ（カレントミラーの入力側トランジスタ）を間に挟んで、チャネル長方向（便宜上、ｘ軸とする）に沿って、その両側に、複数の第２の電流源となるＭＯＳトランジスタＢ−１、Ｂ−２が、互いに等しいトランジスタ間距離（Δｘ）で並列に配置されている。図３においては、第１の電流源と複数の第２の電流源のそれぞれの電流利得は共に「１」である。第２の電流源の電流利得が「１」よりも大きな場合の本願の技術思想に従ったレイアウトは、後述する。

尚、図３の特徴を詳述すると、電流利得が「１」である第１の電流源（トランジスタＡ）に対して、それぞれが第１の電流源と同じ電流利得（「１」）である互いに独立した２個の第２の電流源（トランジスタＢ−１、Ｂ−２）を、入力側トランジスタＡから、等距離に、同一方向（Ｘ軸方向）に配置している。

本実施形態においては、２つの第２の電流源をＹ軸方向に配置しても良い。

更に「トランジスタＡを挟んでその両側に並列に配置」とは、「トランジスタＡのチャネル領域（ゲート電圧によって電流が流れる反転領域）」を一つの基準点とし、多角形である該チャネル領域の形状（図３においては、Ｙ軸方向に長方形なチャネル形状）を、一つの点として捉え、その点を中心に、その両側である周囲に、互いに独立した複数の第２の電流源（複数のトランジスタＢ）を対象に配置する、ことである。

よって、本発明の特徴の一つは、図３に示されるトランジスタＡを基準（トランジスタＡの反転チャネル領域を基点）として、トランジスタＢ−１、Ｂ−２のそれぞれが、Δｘに対応する半径ｒの距離に配置される、ことである。その理由は、後述する図２（Ｂ）のレイアウトとの対比の説明において詳述される。

なお、図３において、ＭＯＳトランジスタＢ−１、Ｂ−２は、それぞれ、図２（Ｂ）と同様、ＭＯＳトランジスタＡと同一ゲート幅Ｗ、同一ゲート長Ｌ、同一拡散層構成の単位セル構造からなる。尚、チャネル長方向とは、ドレインとソース端子間を流れる電流の方向を示し、ＭＯＳトランジスタのＷ／Ｌに対応するチャネル幅／チャネル長のうちチャネル長を示す。チャネル幅（Ｗ）は電流の総量に関連し、チャネル長（Ｌ）は単位面積当たりの電流量に関連する。尚、チャネル幅（Ｗ）をゲート幅（Ｗ）、チャネル長（Ｌ）をゲート長（Ｌ）と呼ぶ場合もある。更に、「反転チャネル領域」を単に「チャネル領域」と呼ぶことがある。

以下では、実施形態の説明を容易化するため、一例として、上記した非特許文献１等による、トランジスタ間距離に依存したばらつきモデル（１次モデル）を用いて解析を行うが、ばらつきの解析手法は、かかる手法に限定されるものでないことは勿論であり、また、以下の解析手法が、本発明を制限するものと解すべきでないことは勿論である。ＭＯＳトランジスタＢ−１の回路特性ｑ（例えば出力電流誤差）のＭＯＳトランジスタＡに対するトランジスタ間距離Δｘに依存したばらつき成分の差は、それぞれの局所ばらつき成分が等しいものとして式（６）から、

・・・（７）
となる。

同様に、トランジスタＢ−２の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対するトランジスタ間距離Δｘに依存したばらつき成分の差も局所ばらつき成分が等しいものとして、式（８）で与えられる。

・・・（８）

本発明（図３）のＭＯＳトランジスタＢ−２の回路特性ｑ（出力電流誤差）とＭＯＳトランジスタＡに対するトランジスタ間距離に依存するばらつき成分（７）、（８）は、図２（Ｂ）のＭＯＳトランジスタＢ−２よりも低減されている。

回路特性Ｐの分散σ^２（ΔＰ）は、局所ばらつきと、距離Ｄに関するばらつきＳ_ΔPの２乗和に基づき式（９）で計算される（非特許文献１の第２９頁の式（２．２５）、非特許文献２参照）。なお、式（９）は、式（５）又は式（６）の第１項の２乗と第２項の２乗の和に対応する。

・・・（９）

図２（Ｂ）の構成の場合、距離Ｄの最大値は２Δｘであり、式（９）から、トランジスタＢ−２の回路特性Ｐの分散σ^２（ΔＰ）には距離２Δｘの２乗、すなわち４（Δｘ）^２に比例した項（Ｓ_ΔP）^２４（Δｘ）^２が含まれることになる。これに対して、本発明（図３）によれば、トランジスタＢ−１、Ｂ−２の回路特性Ｐの分散σ^２（ΔＰ）には、（Ｓ_ΔP）^２（Δｘ）^２が寄与するだけであり、回路特性のばらつきを抑えることができる。

なお、式（７）と（８）から、それぞれのばらつき成分の極性が異なり、大きさは同一であるため、ＭＯＳトランジスタＢ−１、Ｂ−２の出力電流の和をとり、電流利得を２とした場合、出力電流和において、ばらつきモデルの上で、ＭＯＳトランジスタＢ−１、Ｂ−２のそれぞれの出力電流誤差のトランジスタ間距離に依存するばらつき成分は、相殺されることになる。

＜実施形態２＞
＜比較例＞
図４（Ａ）に、本発明の比較例を示す。図４（Ｂ）は、カレントミラーの回路構成を示す図である。図４（Ｂ）に示すように、カレントミラーの入力側のＭＯＳトランジスタＡのゲート幅Ｗ＝５（ただし、５はある単位を基準とした値）に対して、出力側のＭＯＳトランジスタのゲート幅をＷ＝２０とし、ゲート幅Ｗ＝５の４つの出力トランジスタＢが並列に配置される。出力側のＭＯＳトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４と、基準となる入力側のＭＯＳトランジスタＡとの間のトランジスタ間距離はそれぞれΔｘ、２Δｘ、３Δｘ、４Δｘとなる。したがってＭＯＳトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対するトランジスタ間距離に依存したばらつき成分は、それぞれ、

・・・（１０）
となり、Δｘ、２Δｘ、３Δｘ、４Δｘに比例した値となる。

図５（実施形態２）は、本発明によって、図４（Ｂ）の回路構成を実現したレイアウト構成を示す図である。図５に示すように、カレントミラーの入力側のＭＯＳトランジスタＡを中心に、ＭＯＳトランジスタＡの四方に、ＭＯＳトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４が均等に配置されている。ＭＯＳトランジスタＢ−１、Ｂ−３はトランジスタＡのチャネル長方向（ｘ軸）に沿って、ＭＯＳトランジスタＡを間に挟んで両側にトランジスタ間距離（Δｘ）が等しくなるように配置されている。ＭＯＳトランジスタＢ−２、Ｂ−４は、各ゲートがＭＯＳトランジスタＡのゲートと一直線に位置するように、その延長線上に、ＭＯＳトランジスタＡを間に挟んで両側に、トランジスタ間距離（Δｙ）が等しくなるように配置されている。ここで、ＭＯＳトランジスタＡのゲートの中心を原点とすると、トランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４のゲートの中心座標は、それぞれ（−Δｘ，０），（０，Δｙ），（０，＋Δｘ），（０，−Δｙ）となる。なお、チャネル長方向をｘ軸とした場合のトランジスタ間距離（Δｘ）と、チャネル幅方向をｙ軸とした場合のトランジスタ間距離（Δｙ）は、単位セル領域のサイズ、ＭＯＳトランジスタのゲート寸法（ＷとＬ）等によって規定され、同一であってもよいことは勿論である。なお、Δｘ＝Δｙの場合、出力電流に対してのバラツキが同等となり電流供給先により等しい電流を供給できる。また、配線長もより等しい形状にできる。

次に本実施形態におけるばらつきについて解析する。以下では、実施形態の説明を容易化するため、一例として、上記した非特許文献１等による、トランジスタ間距離に依存したばらつきモデル（１次モデル）を用いて解析を行うが、ばらつきの解析手法は、かかる手法に限定されるものでないことは勿論であり、また、以下の解析手法が、本発明を制限するものと解すべきでないことは勿論である。

図５において、ＭＯＳトランジスタＢ−１の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対するトランジスタ間距離Δｘに依存したばらつき成分は、式（７）で与えられ、Δｘに比例した値となる。

ＭＯＳトランジスタＢ−２の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対するトランジスタ間距離Δｙに依存したばらつき成分は、式（１１）で与えられ、Δｙに比例した値となる。

・・・（１１）

ＭＯＳトランジスタＢ−３の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対するトランジスタ間距離Δｘに依存したばらつき成分は、式（８）で与えられ、Δｘに比例した値となる。

ＭＯＳトランジスタＢ−４の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対するトランジスタ間距離Δｙに依存したばらつき成分は、式（１２）で与えられ、Δｙに比例した値となる。

・・・（１２）

カレントミラーの出力側のトランジスタＢ−１、Ｂ−３の回路特性Ｐ（例えば出力電流誤差）の分散σ^２（ΔＰ）には、式（９）からＳ_ｐ ^２（Δｘ）^２が含まれる。また出力側のトランジスタＢ−２、Ｂ−４の回路特性Ｐの分散σ^２（ΔＰ）にはＳ_ｐ ^２（Δｙ）^２が含まれる。

これに対して、比較例の図４（Ａ）の場合、ＭＯＳトランジスタＡから最遠端のトランジスタＢ−４の回路特性Ｐ（例えば出力電流誤差）の分散σ^２（ΔＰ）には、式（９）からＳ_ｐ ^２（４Δｘ）^２が＝１６Ｓ_ｐ ^２（Δｘ）^２が含まれ、本実施形態のレイアウトにより、回路特性ｑ（例えば出力電流誤差）のばらつきを特段に低減していることがわかる。

なお、式（７）と（８）は極性が異なり、大きさは同一であり、式（１１）と（１２）は極性が異なり、大きさは同一であるため、ＭＯＳトランジスタＢ−１、Ｂ−３とＢ−２、Ｂ−４の出力電流の和をとり、電流利得を４とした場合、これらのトランジスタの出力電流の和電流の誤差において、それぞれのトランジスタの出力電流誤差の距離に依存したばらつき成分は相殺されることになる。

なお、図５では、電流利得が４のカレントミラーにおいて、電流利得が１である第１の電流源（トランジスタＡ）に対して、それぞれが第１の電流源と同じ電流利得（＝１）である４個の出力側のトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４を、入力側トランジスタＡから、等距離に、９０度毎の等間隔で配置している。４個の出力側のトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４で一つの電流源（第２の電流源）を形成している。本実施形態においては、Ｎ個の出力側のトランジスタＢを入力側トランジスタＡからそれぞれ等距離の位置に、互いに等間隔の角度で離間させ、同心円上あるいは正多角形の頂点に配置するようにしてもよい。

本実施形態においては、上記したような、ＭＯＳトランジスタＡを中心にその周囲にＭＯＳトランジスタＢを対称に配置したレイアウト構造に対して、配線層の配線も配線長、電気的特性が均一化するような構成としている。

尚、より詳細には、「トランジスタＡを中心に配置」とは、「トランジスタＡのチャネル領域（ゲート電圧によって電流が流れる反転領域）」を示し、多角形である該チャネル領域の形状（図５においては、Ｙ軸方向に長方形なチャネル形状）を、一つの点として捉え、その点を中心にその周囲にトランジスタＢを対象に配置する、ことである。

多角形は、Ｙ軸方向に線分が長い長方形とも言える。また、図５において、トランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４は、トランジスタＡのチャネル領域から楕円の領域（楕円の線上）に配置されるとも言える。この楕円は、Ｘ軸方向に半径ｒ１（＝ΔＸ）、Ｙ軸方向に半径ｒ２（＝ΔＹ）の形状で定義される。

図６は、本発明の一実施形態の配線構造を説明する図である。図６（Ａ）は、図５のレイアウトに対する配線構造の一例を示す図であり、図６（Ｂ）はその回路構成を示す図である。カレントミラーの入力側のＭＯＳトランジスタＡのドレインとゲート、及び、出力側の４つのＭＯＳトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４のゲートは、ＰＩＮ＿Ａに接続され、出力側の４つのＭＯＳトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４のドレインはＰＩＮ＿Ｂに共通接続され、トランジスタＡ、Ｂ−１〜Ｂ−４のソースが電源ＶＳＳに接続されている。

図６（Ａ）において、１−１〜１−５は１層目の配線層の配線、２−１〜２−５は２層目の配線層の配線、３−１〜３−６は３層目の配線層の配線、４−１〜４−５は２層目から１層目（又はゲート電極）へのスルーホール、５−１〜５−５は３層目から１層目のコンタクト部へのスルーホールである。

図６（Ａ）を参照すると、ＰＩＮ＿Ａはカレントミラーの入力電流端子であり、特に制限されないが、図６に示す例では、２層目の配線層の配線２−１に接続され、配線２−１は接続部２−６に接続され、接続部２−６から接続先のトランジスタに分岐している。すなわち、２層目の配線２−１に接続部２−６を介して接続された２層目の配線２−３はスルーホール４−１を介してＭＯＳトランジスタＡのゲート電極に接続されるとともにドレイン拡散層のコンタクト部に接続され、さらに、配線２−３はＭＯＳトランジスタＢ−１の位置まで延在され、スルーホール４−２を介して、ＭＯＳトランジスタＢ−１のゲート電極と接続されている。接続部２−６から分岐している２層目の配線２−２、２−４、２−５は、それぞれスルーホール４−３、４−４、４−５を介してＭＯＳトランジスタＢ−２、Ｂ−３、Ｂ−４のゲート電極に接続される。

端子ＰＩＮ＿Ａに接続された配線２−１は、配線２−２〜２−５が直交して交差する十字付近に接続されている。特に制限されないが、図６では、配線２−１は、直交する配線２−３と２−５の間を斜めに（ほぼ４５度の角度にて）、接続部２−６に接続されている。

ＰＩＮ＿Ｂはカレントミラーの出力電流端子であり、特に制限されないが、図６に示す例では、３層目の配線層の配線３−１に接続されている。３層目の配線層の配線３−１に接続部３−６で接続された３層目の配線３−２は、スルーホール５−１を介してトランジスタＢ−１のドレイン拡散層のコンタクト部と接続されている。配線３−１と接続部３−６で接続された３層目の配線層の配線３−３、３−４、３−６は、それぞれスルーホール５−２、５−３、５−４を介してトランジスタＢ−２、Ｂ−３、Ｂ−４のドレイン拡散層のコンタクト部に接続される。３層目の配線の接続部３−６において、配線３−１は、配線３−３〜３−５が直交して交差する十字付近に接続されている。端子ＰＩＮ＿Ｂに接続された配線３−１は、直交する配線３−２と３−４の間を斜めに（ほぼ４５度の角度にて）接続部３−６に接続されている。

電源ＶＳＳに接続された３層目の配線３−６はスルーホール５−５を介して一層目の配線１−１に接続され、配線１−２、１−３、１−４、１−５、１−６を介してＭＯＳトランジスタＢ−１、Ｂ−３、Ｂ−４、Ａ、Ｂ−２のソースに接続される。

本実施形態（図６）においては、ＭＯＳトランジスタＡとＭＯＳトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４間を接続する配線については、特定の出力側トランジスタが他の出力側トランジスタと異なる配線抵抗（寄生抵抗）、配線容量（寄生容量）とならないように、入力端子ＰＩＮ＿Ａに接続する配線を、同一の２層目の配線層に配線し、出力端子ＰＩＮ＿Ｂに接続する配線を同一の３層目の配線層に配線し、入力端子ＰＩＮ＿Ａ、ＰＩＮ＿Ｂに接続する配線をそれぞれ十字接続部２０−６、３０−６に接続し、同一配線層の配線は、同一なスルーホール層／コンタクト層、同一のスルーホールの接続回数としている。よって、３つのトランジスタのうち、特定のトランジスタのみが、スルーホールの乗り換え（例えば、３層目の配線層の配線から２層目の配線層へは第１のスルーホールで接続し、２層目の配線層上を配線で別の箇所まで引き回し、当該別の箇所で２層目の配線層から１層目の配線層に別のスルーホール（第２のスルーホール）で接続するというように、別のスルーホールに接続すること）を無くしている。言い換えれば、本願特徴の一つは、トランジスタＡに対して接続する複数のトランジスタ（Ｂ−１、Ｂ−２、Ｂ−３、Ｂ−４）に関して、複数のトランジスタのうちの特定のトランジスタのみが、その他のトランジスタと異なる配線長、異なるスルーホールタイプ、異なるスルーホール回数となることを抑止している。

本実施形態においては、ＭＯＳトランジスタＢ−１〜Ｂ−４のゲートに接続する２層目の配線２−２〜２−５を、端子ＰＩＮ＿Ａへ接続するための２層目の配線２−１を、接続部２−６の十字交差部付近に接続することで、接続部２−６を端子ＰＩＮ＿Ａに引き出すための配線２−１の負荷や電気長を、十字接続される各配線２−２〜２−５間で均等に分配するようにしている。これに対して、例えば配線２−１を配線２−３に接続した場合、配線２−３にのみ、配線２−１の負荷が見えることになり、他の配線２−２、２−４、２−５との間でアンバランスが生じる。

また、３層目の配線３−２〜３−５を、端子ＰＩＮ＿Ｂへ接続するための３層目の配線３−１を、接続部３−６の十字交差部付近に接続することで、端子ＰＩＮ＿Ａへ接続するための２層目の配線３−１の長さ（負荷）を十字接続される各配線３−２〜３−５間で均等化している。

＜実施形態３＞
次に本発明のさらに別の実施形態を説明する。図７は、カレントミラーの入力側ＭＯＳトランジスタＡの周囲に８個の出力側ＭＯＳトランジスタＢを均等に配置したものである。入力側ＭＯＳトランジスタＡのゲート幅Ｗ＝５に対して出力側ＭＯＳトランジスタＢのゲート幅Ｗ＝４０である。

図７を参照すると、ＭＯＳトランジスタＡを中心としてトランジスタＢを、行方向に等間隔に配置し、及び、列方向に等間隔に配置し、３行、３列トランジスタ配列を備えている。図７のレイアウトは、図５の４個の出力ＭＯＳトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４に対して、さらに、ＭＯＳトランジスタＢ−２を間に挟んでチャネル方向両側に２個のＭＯＳトランジスタＢ−６、Ｂ−７が追加され、ＭＯＳトランジスタＢ−４を間に挟んでチャネル方向両側に２個のＭＯＳトランジスタＢ−５、Ｂ−８が追加されている。

出力ＭＯＳトランジスタＢ−１とＢ−３は、第１の方向に配置される。出力ＭＯＳトランジスタＢ−２とＢ−４は、第２の方向に配置される。出力ＭＯＳトランジスタＢ−５とＢ−７は、第３の方向に配置される。出力ＭＯＳトランジスタＢ−６とＢ−７は、第４の方向に配置される。

ＭＯＳトランジスタＡのゲートの中心を原点とすると、ＭＯＳトランジスタＢ−１〜Ｂ−８のゲート座標は、それぞれ（−Δｘ，０），（０，Δｙ），（０，＋Δｘ），（０，−Δｙ），（−Δｘ，−Δｙ），（−Δｘ，＋Δｙ），（Δｘ，Δｙ），（Δｘ，−Δｙ）となる。４個の出力ＭＯＳトランジスタＢ−１、Ｂ−２、Ｂ−３、Ｂ−４のトランジスタＡに対するばらつきが低減されることは、前述した通りである。

次に本実施形態におけるばらつきについて解析する。以下では、実施形態の説明を容易化するため、一例として、上記した非特許文献１等による、トランジスタ間距離に依存したばらつきモデル（１次モデル）を用いて解析を行うが、ばらつきの解析手法は、かかる手法に限定されるものでないことは勿論であり、また、以下の解析手法が、本発明を制限するものと解すべきでないことは勿論である。ＭＯＳトランジスタＢ−５の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対する大域ばらつきは、１次モデルで、（１３）で与えられる。

・・・（１３）

トランジスタＢ−６の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対する大域ばらつきは、１次モデルで、（１４）で与えられる。

・・・（１４）

トランジスタＢ−７の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対する大域ばらつきは、１次モデルで、（１５）で与えられる。

・・・（１５）

トランジスタＢ−８の回路特性ｑ（例えば出力電流誤差）のトランジスタＡに対する大域ばらつきは、１次モデルで、（１６）で与えられる。

・・・（１６）

ここで、仮に、実施形態２の比較例である図４（Ａ）に示した方式と同様にして、ＭＯＳトランジスタＢを８個等間隔（Δｘ）に一列に並列配置した場合、ＭＯＳトランジスタＡからチャネル長方向に直線上、最遠端に位置する８番目のトランジスタＢの距離は８Δｘに比例する。上式（９）から、最遠端の８番目のトランジスタの回路特性Ｐの分散σ^２（ΔＰ）には、Ｓ_ｐ ^２（８Δｘ）^２＝６４Ｓ_ｐ ^２（Δｘ）^２が含まれる。同様にｉ番目（ｉ＝〜７）のトランジスタの回路特性Ｐの分散σ^２（ΔＰ）にはＳ_ｐ ^２（ｉΔｘ）^２＝ｉ^２Ｓ_ｐ ^２（Δｘ）^２が含まれる。

これに対して、図７（実施形態３）のレイアウトによれば、原点のトランジスタＡに対してｘ軸上両側等しいトランジスタ間距離（Δｘ）に配置されたトランジスタＢ−１、Ｂ−３のトランジスタの回路特性Ｐの分散σ^２（ΔＰ）にはＳ_ｐ ^２（Δｘ）^２、ｙ軸上両側に等しいトランジスタ間距離（Δｙ）に配置されたトランジスタＢ−２、Ｂ−４の回路特性Ｐの分散σ^２（ΔＰ）にはＳ_ｐ ^２（Δｙ）^２、斜め方向にトランジスタＡを挟んで両側に配置されるトランジスタＢ−５とＢ−７、トランジスタＢ−６とＢ−８の回路特性Ｐの分散σ^２（ΔＰ）には、Ｓ_ｐ ^２｛（Δｘ）^２＋（Δｙ）^２｝が含まれ、いずれも、一列に並列配置した場合の最遠端の８番目と較べて、ばらつきを大幅に低減している。一列に並列配置した場合の３番目乃至７番目のトランジスタと較べて、ばらつきを大幅に低減している。

また、本実施形態によれば、ＭＯＳトランジスタＢ−１〜Ｂ−８の出力電流の和をとった場合、ばらつきの一次モデルにおいて、それぞれの出力電流誤差の大域ばらつき成分は、ｘ方向、ｙ方向に関してともに相殺されることになる。

＜実施形態４＞
図８は、本発明のさらに別の実施形態の構成を示す図であり、カレントミラーの入力側トランジスタＡの周囲に２４個の出力トランジスタＢを均等に配置したものである。入力側トランジスタＡのゲート幅Ｗ＝５に対して出力側トランジスタＢのゲート幅Ｗ＝１２０である（電流ゲイン＝２４）。図８を参照すると、ＭＯＳトランジスタＡを中心としてトランジスタＢを、行方向に等間隔に配置し、及び、列方向に等間隔に配置し、５行、５列トランジスタ配列を備えている。

図８のレイアウトにおいて、図７の８個のトランジスタＢ−１〜Ｂ−７の外周（第１の枠）に沿って１６個のトランジスタＢが第２の枠の沿ってｘ軸方向（チャネル長方向）にΔｘ、ｙ軸方向にΔｙで等間隔に配置されている。

第２の枠と前記第１の方向（図７）との２つの交点には、トランジスタＡを挟んで２つのトランジスタＢが、第１の方向と同じ第５の方向に配置される。

第２の枠と前記第２の方向（図７）との２つの交点には、トランジスタＡを挟んで２つのトランジスタＢが、第２の方向と同じ第６の方向に配置される。

第２の枠と前記第３の方向（図７）との２つの交点には、トランジスタＡを挟んで２つのトランジスタＢが、第３の方向と同じ第７の方向に配置される。

第２の枠と前記第４の方向（図７）との２つの交点には、トランジスタＡを挟んで２つのトランジスタＢが、第４の方向と同じ第８の方向に配置される。

加えて、第２の枠と第９の方向（図８）との２つの交点には、トランジスタＡを挟んで２つのトランジスタＢが配置される。

第２の枠と第１０の方向（図８）との２つの交点には、トランジスタＡを挟んで２つのトランジスタＢが配置される。

第２の枠と第１１の方向（図８）との２つの交点には、トランジスタＡを挟んで２つのトランジスタＢが配置される。

第２の枠と第１２の方向（図８）との２つの交点には、トランジスタＡを挟んで２つのトランジスタＢが配置される。トランジスタＡ，Ｂは同一の単位セル構造よりなる。

なお、ばらつきの低減のため、カレントミラーの入力側トランジスタＡを中心に（Ｎ×Ｎ−１）個（図８ではＮ＝５）の出力側トランジスタＢを、上下、左右対称に配置して、Ｎ×Ｎのトランジスタ構成のカレントミラーとし、電流ゲインを（Ｎ×Ｎ−１）としているが、電流ゲインは（Ｎ×Ｎ−１）以外の値としてもよい。例えば、図８では、電流ゲインを２４としたが、トランジスタＢを一つ削減し電流ゲインを２３としてもよい。この場合、トランジスタＡとのばらつき成分の差が最も大きな最外周の４隅のトランジスタ（トランジスタＡと（±２Δｘ、±２Δｙ）離れている）を１つ削減するようにしてもよい。

上記実施形態では、入力側のＮＭＯＳトランジスタＡのドレインとゲートの接続ノードに出力側ＮＭＯＳトランジスタＢのゲートを共通に接続し、トランジスタＢのドレインからシンク（吸込）電流を供給するカレントミラー回路を例に説明したが、トランジスタＡ、ＢをＰＭＯＳトランジスタで構成し、トランジスタＢのドレインからソース（吐出）電流を出力する構成としてもよい。

さらに、ＭＯＳトランジスタＭ１、Ｍ２に対してダイオード接続されたＭＯＳトランジスタと該ＭＯＳトランジスタにゲートが接続されたＭＯＳトランジスタを縦積みしたカスコード・カレントミラーや、に対しても、適用可能であることは勿論である。あるいは、図１のトランジスタＭ１のドレインを不図示の抵抗Ｒを介して電源ＶＤＤに接続し、トランジスタＭ２のドレイン端子から基準電流Ｉ_ＲＥＦ（＝（Ｖ_ＤＤ−Ｖ_ＧＳ）／Ｒ）を出力する構成としてもよい。さらに、電流源回路（Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ）として、ユニティゲインのカレントミラーを所望の動作点（入力電流＝出力電流）に設定するスタートアップ回路を備えたブートストラップ電流源等に対しても、適用できることは勿論である。

上記実施形態では、複数のトランジスタＢはトランジスタＡと同一の単位セルを使い、トランジスタＢのゲート寸法（ゲート長）等について、ローディング効果の影響（トランジスタのゲート寸法が素子自体の幅や近接した素子への距離に依存して設計値からのずれが生じる）について特に言及しなかったが、トランジスタＢの回路特性の比精度を均一化するため、近接したパターンの幅を考慮して設計値から、製造後のゲート寸法を導出するようにしてもよい。

本発明によれば、カレントミラーを用いた電流源に限定されるものでなく、カレントミラーを用いた電圧源、差動回路等の増幅回路、信号処理回路に適用可能であることは勿論である。また、上記実施形態では、本発明をカレントミラー回路に適用した場合を例に説明したが、本発明の対象がこれに限定されるものではない。つまり、基準電流源の電流からその他の電流源を生成する回路であればよい。当業者ならば、本願の基本的技術思想により容易に理解できる。

更に、本発明の技術思想によれば、実施形態１〜実施形態４を組み合わせる事も有用である。例えば、実施形態１（図２（Ａ）の回路図に対するレイアウト図３）において、
ＭＯＳトランジスタＢ−１とＭＯＳトランジスタＢ−２のそれぞれのゲート幅Ｗが、ＭＯＳトランジスタＡのゲート幅（Ｗ＝５）の２倍（Ｗ＝１０）である図９の回路構成の場合、即ち、それぞれの電流ゲイン＝２である場合、
図１０のように、
２つのＭＯＳトランジスタＢ−１、Ｂ−２を、ＭＯＳトランジスタＡの第１の方向である両側（同一Ｘ軸上）に配置し、
２つのＭＯＳトランジスタＣ−１、Ｃ−２を、ＭＯＳトランジスタＡの第２の方向である両側（同一Ｙ軸上）に配置しても良い。

ゲート幅が３倍以上である場合、Ｘ軸とＹ軸のそれぞれ間の角度方向であるＺ軸（第３乃至第４の方向）に、更に展開すれば良い。

また、図１１のように、２つのＭＯＳトランジスタＢ−１、Ｂ−２と２つのＭＯＳトランジスタＣ−１、Ｃ−２が、互いにトランジスタＡから等しい距離（半径ｒ３（＝ΔＸ、ΔＹのうち長い線分長を示す））に配置することもできる。

２つのＭＯＳトランジスタＢ−１、Ｂ−２と２つのＭＯＳトランジスタＣ−１、Ｃ−２とのいずれか一方が第１の方向であり、いずれか他方が第２の方向であることはいうまでもない。

また、第１の方向を絶対軸のＸ軸又はＹ軸に合わせることに何ら困難性はない。よって、図１１は、比精度（相対精度）が必要な電流源素子の出力電流誤差に対してそのばらつきを低減する最も理想的な配置の一例である。当業者ならば、本願の基本的技術思想により容易に理解できる。

このように考えると、図１０で示したレイアウトは、ΔＸがΔＹよりも短い長方形の第１枠（言い換えれば楕円枠）でることから、比較例としてあげた図２、図４よりも比精度（相対精度）が必要な電流源素子の出力電流誤差に対してそのばらつきを低減することができ、レイアウト全体の面積も効率的であることが分かる。

他方、図１１で示したレイアウトは、比精度（相対精度）が必要な電流源素子の出力電流誤差に対してそのばらつきを低減する最も理想的な配置であることが分かる。

更に、本発明の技術思想によれば、実施形態１〜実施形態４を組み合わせる事も有用である。

例えば、実施形態１（図２（Ａ）の回路図に対するレイアウト図３）において、
ＭＯＳトランジスタＢ−１とＭＯＳトランジスタＢ−２のそれぞれのゲート幅Ｗが、ＭＯＳトランジスタＡのゲート幅（Ｗ＝５）の２倍（Ｗ＝１０）であり、且つ、
第３の出力ＭＯＳトランジスタＤが加わり、出力ＭＯＳトランジスタＤのゲート幅Ｗが、ＭＯＳトランジスタＡのゲート幅（Ｗ＝５）の４倍（Ｗ＝２０）である図１２の回路構成の場合、即ち、それぞれの電流ゲイン＝２又は４である場合、
図１３に示すように、
２つのＭＯＳトランジスタＢ−１、Ｂ−２をＭＯＳトランジスタＡの第１の方向である両側（同一Ｘ軸上）に配置し、
２つのＭＯＳトランジスタＣ−１、Ｃ−２をＭＯＳトランジスタＡの第２の方向である両側（同一Ｙ軸上）に配置し、更に、
２つのＭＯＳトランジスタＤ−１、Ｄ−２を、ＭＯＳトランジスタＡの第３の方向である両側に配置し、且つ、
２つのＭＯＳトランジスタＤ−３、Ｄ−４をＭＯＳトランジスタＡの第４の方向である両側に配置しても良い。

尚、すべてのトランジスタＢ、ＣとＤが、図１４に示すように、互いにトランジスタＡから等しい距離（半径ｒ３（＝ΔＸ、ΔＹ））に配置することもできる。

更に、本発明の技術思想によれば、実施形態１〜実施形態４を組み合わせる事も有用である。

例えば、実施形態１（図２（Ａ）の回路図に対するレイアウト図３）において、
ＭＯＳトランジスタＢ−１とＭＯＳトランジスタＢ−２のそれぞれのゲート幅Ｗが、ＭＯＳトランジスタＡのゲート幅（Ｗ＝５）の２倍（Ｗ＝１０）であり、且つ、
第３の出力ＭＯＳトランジスタＤが加わり、出力ＭＯＳトランジスタＤのゲート幅Ｗが、ＭＯＳトランジスタＡのゲート幅（Ｗ＝５）の２倍（Ｗ＝１０）である図１５の回路構成の場合、即ち、それぞれの電流ゲイン＝２である場合、
図１６に示すように、
２つのＭＯＳトランジスタＢ−１、Ｂ−２を、ＭＯＳトランジスタＡの第１の方向である両側（同一Ｘ軸上）に配置し、
２つのＭＯＳトランジスタＣ−１、Ｃ−２を、ＭＯＳトランジスタＡの第２の方向である両側（同一Ｙ軸上）に配置し、更に、
２つのＭＯＳトランジスタＤ−１、Ｄ−２をＭＯＳトランジスタＡの第３の方向又は第４の方向である両側に配置しても良い。

尚、すべてのトランジスタＢ、ＣとＤが、図１４に示すように、互いにトランジスタＡから等しい距離（半径ｒ３）に配置することもできる。

尚、第３の方向又は第４の方向を第１の方向（Ｘ軸）と第２の方向（Ｙ軸）の１／２である４５度とすると、ｒ３は√（ルート）２ΔＹとなる。また、図６のように、楕円とすることも可能である。

更に、本発明の技術思想によれば、実施形態１〜実施形態４を組み合わせる事も有用である。

例えば、実施形態１（図２（Ａ）の回路図に対するレイアウト図３）において、
ＭＯＳトランジスタＢ−１とＭＯＳトランジスタＢ−２のそれぞれのゲート幅Ｗが、ＭＯＳトランジスタＡのゲート幅（Ｗ＝５）の８倍（Ｗ＝４０）である図１７の回路構成の場合、即ち、それぞれの電流ゲイン＝８である場合、
図１８に示すように、
４つのＭＯＳトランジスタＢ−１〜Ｂ−４を、ＭＯＳトランジスタＡの第１の方向である両側（同一Ｘ軸上）に、それぞれ２つずつ、第１の枠と第２の枠に対応して配置し、
４つのＭＯＳトランジスタＢ−５〜Ｂ−８を、ＭＯＳトランジスタＡの第２の方向である両側（同一Ｙ軸上）に、それぞれ２つずつ、第１の枠と第２の枠に対応して配置する。
他方、４つのＭＯＳトランジスタＣ−１〜Ｃ−４を、ＭＯＳトランジスタＡの第３の方向である両側に、それぞれ２つずつ、第１の枠と第２の枠に対応して配置し、
４つのＭＯＳトランジスタＣ−５〜Ｃ−８を、ＭＯＳトランジスタＡの第４の方向である両側に、それぞれ２つずつ、第１の枠と第２の枠に対応して配置する。

尚、第１の枠は図１４で述べたｒ３の枠と同じ第１枠（真円）であり、第２の枠は、第１枠の外周である第２枠（真円）である。尚、第１と第２の枠は真円に限定されるものでなく例えば楕円であっても良い。

更に、第３と第４の方向と第１と第２の枠との夫々の交点に配置されるトランジスタ（Ｃ−１〜Ｃ−４、Ｃ−５〜Ｃ−８）は、第１と第２の枠上において、それぞれのトランジスタが配置される象限（第１〜第４象限）に属していれば、問題ない。

例えば、第１象限と第３象限に配置されるトランジスタＣ−３とＣ−４は、夫々対応する第２枠の線上に配置されれば良く、夫々のトランジスタＡからの角度は問わない。これによって、レイアウトがフレキシブルになる。

更に、出力トランジスタＢ又はＣのゲート幅（Ｗ）が増大する（例えば、トランジスタがＢ＝４０から５０に増大する）場合には、図８の考え方に準じて、例えば図１８において、
第２枠上でありトランジスタＢ−７とＣ−４との間、且つ、
第２枠上でありトランジスタＢ−３とＣ−３との間に、
それぞれ増大したトランジスタＢに対応するトランジスタを追加すれば良い。

更に、第１象限、第２象限、第３象限、第４象限に、夫々いくつのトランジスタＢとトランジスタＣの個数を配置するかは任意である。

トランジスタＡを中心（基準）にして、例えば第１象限に配置されるトランジスタＢの個数、第３証言に配置されるトランジスタＣの個数がバランス良く吊り合っていれば、比精度（相対精度）が必要な電流源素子の出力電流誤差に対してそのばらつきを低減することができる。第１象限と第３象限にそれぞれ配置されるトランジスタＢとＣの個数であっても良い。

更に、本願の技術は、様々なトランジスタの種類の構造、半導体基板の構造、トランジスタ等を接続する配線構造に適用できる。また、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｃｉｒｃｕｉｔ）等の半導体製品全般に、本願の請求項が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。また、Ｐチャンネル型のトランジスタ又はＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタ又はＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体基板であっても、それ以外の半導体基板であっても良い。

なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

以下、本発明で開示した内容を付記としてまとめて記載する。

付記１

第１の電流源を構成する第１のトランジスタと、
前記第１の電流源から生成される一つの第２の電流源又は複数の第２の電流源を構成する複数の第２のトランジスタと、を備え、
前記複数の第２のトランジスタは、前記第１のトランジスタの周囲に配置され、
前記複数の第２のトランジスタのうち同一な方向に配置される複数のトランジスタは、前記第１のトランジスタを中心に、互いに均等な距離に配置され、
前記第１と第２のトランジスタは、互いに同一な電流供給能力を有する、半導体装置。

付記２

前記複数の第２のトランジスタに含まれる第３と第４のトランジスタが、前記第１のトランジスタを中心に、前記第１のトランジスタに隣接して、第１の方向に対称に配置される、付記１記載の半導体装置。

付記３

前記複数の第２のトランジスタに含まれる第５と第６のトランジスタが、前記第１のトランジスタを中心に、前記第１のトランジスタに隣接して、前記第１の方向とは異なる第２の方向に対称に配置される、付記２記載の半導体装置。

付記４

前記複数の第２のトランジスタに含まれる第７と第８のトランジスタが、前記第１のトランジスタを中心に、前記第１のトランジスタに隣接して、前記第１と第２の方向とは異なる第３の方向に対称に配置される、付記３記載の半導体装置。

付記５

前記複数の第２のトランジスタに含まれる第９と第１０のトランジスタが、前記第１のトランジスタを中心に、前記第１のトランジスタに隣接して、前記第１、第２及び第３の方向とは異なる第４の方向に対称に配置される、付記４記載の半導体装置。

付記６

前記第１のトランジスタから前記第３と第４のトランジスタまでのそれぞれの距離を示す第１の距離と、前記第１のトランジスタから前記第５と第６のトランジスタまでの距離を示す第２の距離とは、異なる距離である、付記３記載の半導体装置。

付記７

前記第１のトランジスタから前記第３と第４のトランジスタまでのそれぞれの距離を示す第１の距離、前記第１のトランジスタから前記第５と第６のトランジスタまでの距離を示す第２の距離及び前記第１のトランジスタから前記第７と第８のトランジスタまでのそれぞれの距離を示す第３の距離は、異なる距離である、付記４記載の半導体装置。

付記８

前記第１のトランジスタから前記第７と第８のトランジスタまでのそれぞれの距離を示す第３の距離と、前記第１のトランジスタから前記第９と第１０のトランジスタまでのそれぞれの距離を示す第４の距離とは、同一な距離である、付記５記載の半導体装置。

付記９

前記第１のトランジスタから前記第３と第４のトランジスタまでのそれぞれの距離を示す第１の距離と、前記第１のトランジスタから前記第５と第６のトランジスタまでのそれぞれの距離を示す第２の距離とは、同一な距離である、付記３記載の半導体装置。

付記１０

前記第１のトランジスタから前記第３と第４のトランジスタまでのそれぞれの距離を示す第１の距離、前記第１のトランジスタから前記第５と第６のトランジスタまでのそれぞれの距離を示す第２の距離及び前記第１のトランジスタから前記第７と第８のトランジスタまでのそれぞれの距離を示す第３の距離は、同一な距離である、付記４記載の半導体装置。

付記１１

前記第１のトランジスタから前記第３と第４のトランジスタまでのそれぞれの距離を示す第１の距離、前記第１のトランジスタから前記第５と第６のトランジスタまでのそれぞれの距離を示す第２の距離、前記第１のトランジスタから前記第７と第８のトランジスタまでのそれぞれの距離を示す第３の距離及び前記第１のトランジスタから前記第７と第８のトランジスタまでのそれぞれの距離を示す第３の距離は、同一な距離である、付記３記載の半導体装置。

付記１２

前記複数の第２のトランジスタに含まれる第１１と第１２のトランジスタが、前記第１のトランジスタと前記第５乃至第１０のトランジスタとを一つの領域とした第１領域に隣接して、且つ前記第１のトランジスタを中心に、前記第１乃至第４の方向のいずれか一つの方向である第５の方向に対称に配置される、付記５記載の半導体装置。

付記１３

前記複数の第２のトランジスタに含まれる第１３と第１４のトランジスタが、前記第１の領域に隣接して、且つ前記第１のトランジスタを中心に、前記第１乃至第４の方向のいずれか一つの方向であり且つ前記第５の方向とは異なる第６の方向に対称に配置される、付記１２記載の半導体装置。

付記１４

前記複数の第２のトランジスタに含まれる第１５と第１６のトランジスタが、前記第１の領域に隣接して、且つ前記第１のトランジスタを中心に、前記第１乃至第４の方向のいずれか一つの方向であり且つ前記第５と第６の方向とは異なる第７の方向に対称に配置される、付記１３記載の半導体装置。

付記１５

前記複数の第２のトランジスタに含まれる第１７と第１８のトランジスタが、前記第１の領域に隣接して、且つ前記第１のトランジスタを中心に、前記第１乃至第４の方向のいずれか一つの方向であり且つ前記第５、第６及び第７の方向とは異なる第８の方向に対称に配置される、付記１４記載の半導体装置。

付記１６

前記複数の第２のトランジスタに含まれる第１９と第２０のトランジスタが、前記第１の領域に隣接して、且つ前記第１のトランジスタを中心に、前記第５乃至第８の方向とは異なる第９の方向に対称に配置される、付記１５記載の半導体装置。

付記１７

前記複数の第２のトランジスタに含まれる第２１と第２２のトランジスタが、前記第１の領域に隣接して、且つ前記第１のトランジスタを中心に、前記第５乃至第９の方向とは異なる第１０の方向に対称に配置される、付記１６記載の半導体装置。

付記１８

前記複数の第２のトランジスタに含まれる第２３と第２４のトランジスタが、前記第１の領域に隣接して、且つ前記第１のトランジスタを中心に、前記第５乃至第１０の方向とは異なる第１１の方向に対称に配置される、付記１７記載の半導体装置。

付記１９

前記複数の第２のトランジスタに含まれる第２５と第２６のトランジスタが、前記第１の領域に隣接して、且つ前記第１のトランジスタを中心に、前記第５乃至第１１の方向とは異なる第１２の方向に対称に配置される、付記１８記載の半導体装置。

付記２０

前記複数の第２のトランジスタによって、前記一つの第２の電流源を構成する、付記１乃至１９いずれか一に記載載の半導体装置。

付記２１

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成する、付記１乃至１９いずれか一に記載の半導体装置。

付記２２

前記複数の第２の電流源に含まれる第３の電流源は、前記第１のトランジスタを基準にして第１の方向に対称に配置される前記所定の数の前記第２のトランジスタで構成する、付記２１記載の半導体装置。

付記２３

前記複数の第２の電流源に含まれる第４の電流源は、前記第１のトランジスタを基準にして前記第１の方向とは異なる第２の方向に対称に配置される前記所定の数の前記第２のトランジスタで構成する、付記２２記載の半導体装置。

付記２４

前記複数の第２の電流源に含まれる第５の電流源は、前記第１のトランジスタを基準にして前記第１と第２の方向とは異なる第３の方向に対称に配置される前記所定の数の前記第２のトランジスタで構成する、付記２３記載の半導体装置。

付記２５

前記複数の第２の電流源に含まれる第６の電流源は、前記第１のトランジスタを基準にして前記第１、第２及び第３の方向とは異なる第４の方向に対称に配置される前記所定の数の前記第２のトランジスタで構成する、付記２４記載の半導体装置。

付記２６

前記複数の第２の電流源は、前記第３乃至第５の電流源のうちいずれか２つの電流源で構成された一つの電流源と、前記第３乃至第５の電流源のうち残りの一つの電流源と、で構成する、付記２４記載の半導体装置。

付記２７

前記複数の第２の電流源は、前記第３乃至第６の電流源のうちいずれか３つの電流源で構成された一つの電流源と、前記第３乃至第６の電流源のうち残りの一つの電流源と、で構成する、付記２５記載の半導体装置。

付記２８

前記複数の第２の電流源は、前記第３乃至第６の電流源のうちいずれか２つの電流源で構成された一つの電流源と、前記第３乃至第６の電流源のうち残りのいずれか２つの電流源で構成された一つの電流源と、で構成する、付記２５記載の半導体装置。

付記２９

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記所定の数の前記第２のトランジスタは、前記第１のトランジスタを基準にして前記第１の方向と、前記第１の方向と直交する前記第２の方向とでそれぞれ区切られた第１乃至第４象限のうちのいずれかの象限に配置される、付記３乃至１９いずれか一に記載の半導体装置。

付記３０

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる第３の電流源は、前記第３のトランジスタであり、
前記複数の第２の電流源に含まれる第４の電流源は、前記第４のトランジスタである、付記２記載の半導体装置。

付記３１

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる前記第３の電流源は、前記第３と第５のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第４の電流源は、前記第４と第６のトランジスタで構成する、付記３記載の半導体装置。

付記３２

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる前記第３の電流源は、前記第３、第５及び第７のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第４の電流源は、前記第４、第６及び第８のトランジスタで構成する、付記４記載の半導体装置。

付記３３

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる前記第３の電流源は、前記第３、第５、第７及び第９のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第４の電流源は、前記第４、第６、第８及び第１０のトランジスタで構成する、付記５記載の半導体装置。

付記３４

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる前記第３の電流源は、前記第３と第４のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第４の電流源は、前記第５と第６のトランジスタで構成する、付記３記載の半導体装置。

付記３５

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる前記第３の電流源は、前記第３と第４のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第４の電流源は、前記第５と第６のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第５の電流源は、前記第７と第８のトランジスタで構成する、付記４記載の半導体装置。

付記３６

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる前記第３の電流源は、前記第３、第４、及び第７のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第４の電流源は、前記第５、第６及び第８のトランジスタで構成する、付記４記載の半導体装置。

付記３７

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる前記第３の電流源は、前記第３と第４のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第４の電流源は、前記第５と第６のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第５の電流源は、前記第７と第８のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第６の電流源は、前記第９と第１０のトランジスタで構成する、付記５記載の半導体装置。

付記３８

それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
前記複数の第２の電流源に含まれる前記第３の電流源は、前記第３乃至第５のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第４の電流源は、前記第６から第８のトランジスタで構成し、
前記複数の第２の電流源に含まれる前記第５の電流源は、前記第９と第１０のトランジスタで構成する、付記５記載の半導体装置。

付記３９

前記第１のトランジスタと前記複数の第２のトランジスタは、それらすべてのチャネル長が、同一な方向である、付記１記載の半導体装置。

付記４０

前記第１のトランジスタと前記複数の第２のトランジスタは、それらすべての電流が流れる方向が、同一な方向である、付記３９記載の半導体装置。

付記４１

第１のノードから、前記複数の第２のトランジスタの所定の端子にそれぞれ接続される複数の配線は、前記配線の電気的特性が配線間で均等化するように配線されている、付記１記載の半導体装置。

付記４２

第１の配線層に含まれる、前記複数の第２のトランジスタの第１の信号端子にそれぞれ接続する複数の第１の配線と、前記複数の第１の配線が共通に接続する第１の接続点と、前記第１のトランジスタの第２の信号端子に接続する第２の配線とが設けられ、
前記第２の配線は、前記第１の接続点に接続され、
前記複数の第１の配線は、前記第１の接続点からそれぞれ対応する前記第１の信号端子までにおいて、それぞれのスルーホール層／コンタクト層を同一、且つそれぞれのスルーホールの接続回数を同一としている、付記１記載の半導体装置。

付記４３

前記第２の信号端子が、スルーホール層／コンタクト層、前記第２の配線を介して前記第１の接続点に接続される、付記４２記載の半導体装置。

付記４４

前記第１の配線層とは異なる第２の配線層に含まれる、前記複数の第２のトランジスタの第３の信号端子にそれぞれ接続する複数の第３の配線と、前記複数の第３の配線が共通に接続する第２の接続点と、前記第１のトランジスタの第４の端子に接続する第４の配線とが設けられ、
前記第４の配線は前記第２の接続点に接続され、
前記複数の第３の配線は、前記第２の接続点からそれぞれ対応する前記第３の信号端子までにおいて、それぞれのスルーホール層／コンタクト層を同一、且つそれぞれのスルーホールの接続回数を同一としている、付記４２又は４３記載の半導体装置。

付記４５

前記第１の配線層の前記第１の接続点は、前記第１のトランジスタが配置される領域に配置される、付記４２に記載の半導体装置。

付記４６

前記第１の配線層の前記第１の接続点と、前記第２の配線層の前記第２の接続点は、それぞれ前記第１のトランジスタが配置される領域に配置される、付記４４記載の半導体装置。

付記４７

前記第１の電流源が、カレントミラー回路の入力側を構成し、
前記一つの第２の電流源が、カレントミラー回路の出力側を構成し、
前記第１のトランジスタの第１の信号端子と第２の信号端子が接続され、
前記第１のトランジスタの第１の信号端子と前記複数の第２のトランジスタの複数の第１の信号端子が共通接続され、
前記複数の第２のトランジスタの複数の第２の信号端子が共通に接続され、
前記第１のトランジスタの第３の信号端子と前記複数の第２のトランジスタの複数の第３の信号端子が共通接続される、付記１記載の半導体装置。

付記４８

前記第１の電流源が、カレントミラー回路の入力側を構成し、
前記複数の第２の電流源が、それぞれ対応する複数のカレントミラー回路の出力側を構成し、
前記第１のトランジスタの第１の信号端子と第２の信号端子が接続され、
前記第１のトランジスタの第１の信号端子と前記複数の第２のトランジスタの複数の第１の信号端子が共通接続され、
前記複数の第２のトランジスタのうち同一な方向に配置される複数のトランジスタにそれぞれ対応する複数の第２の信号端子が、前記複数のカレントミラー回路の出力側にそれぞれ対応し、
前記第１のトランジスタの第３の信号端子と前記複数の第２のトランジスタの複数の第３の信号端子が共通接続される、付記１記載の半導体装置。

付記４９

前記第１の電流源が、カレントミラー回路の入力側を構成し、
前記複数の第２の電流源が、それぞれ対応する複数のカレントミラー回路の出力側を構成し、
前記第１のトランジスタの第１の信号端子と第２の信号端子が接続され、
前記第１のトランジスタの第１の信号端子と前記複数の第２のトランジスタの複数の第１の信号端子が共通接続され、
前記複数の第２のトランジスタのうち同一な方向である第１の方向に配置される複数のトランジスタにそれぞれ対応する複数の第２の信号端子が、共通に接続され、前記複数のカレントミラー回路のうちの一方の出力側に対応し、
前記複数の第２のトランジスタのうち同一な方向であり前記第１の方向とは異なる第２の方向に配置される複数のトランジスタにそれぞれ対応する複数の第２の信号端子が、共通に接続され、前記複数のカレントミラー回路のうちの他方の出力側に対応し、
前記第１のトランジスタの第３の信号端子と前記複数の第２のトランジスタの複数の第３の信号端子が共通接続される、付記１記載の半導体装置。

付記５０

前記第１のトランジスタと、前記複数の第２のトランジスタの各トランジスタとが、同一構成の単位セルからなる、付記１乃至４９のいずれか一に記載の半導体装置。

付記５１

第１の電流源を構成する第１のトランジスタと、
前記第１の電流源から生成される一つの第２の電流源又は複数の第２の電流源を構成する複数の第２のトランジスタと、を備え、
前記複数の第２のトランジスタの少なくとも一部であり同一な方向に配置される複数のトランジスタは、前記第１のトランジスタを基準として前記第１のトランジスタの周囲を示す第１の枠の内に、前記第１のトランジスタを中心に、互いに均等な距離に配置され、
前記第１と第２のトランジスタは、互いに同一な電流供給能力を有する、半導体装置。

付記５２

前記第１の枠は、前記第１のトランジスタが流す電流の方向を示す第１の方向の第１の距離と、前記第１の方向と直交する第２の方向の第２の距離を含み、
前記第１の距離は前記第２の距離よりも短く、
前記第１の枠の形状は、前記第２の方向の線分が前記第１の方向の線分よりも長い長方形である、付記５１記載の半導体装置。

付記５３

前記第１の枠は、前記第１のトランジスタが流す電流の方向を示す第１の方向の第１の距離と、前記第１の方向と直交する第２の方向の第２の距離を含み、
前記第１の距離と前記第２の距離は同一な距離であり、
前記第１の枠は、前記第１のトランジスタを軸とする真円である、付記５１記載の半導体装置。

付記５４

前記複数の第２のトランジスタの少なくとも一部は、前記第１の枠の内において前記第１の方向に配置される前記複数のトランジスタと、前記第１の枠の内において前記第２の方向に配置される前記複数のトランジスタと、を含む、付記５２又は５３記載の半導体装置。

付記５５

前記複数の第２のトランジスタの少なくとも一部は、前記第１の枠の内において前記第１と第２の方向と異なる第３の方向に配置される前記複数のトランジスタと、前記第１の枠の内において前記第１乃至第３の方向と異なる第４の方向に配置される前記複数のトランジスタと、を含む、付記５４記載の半導体装置。

付記５６

前記複数の第２のトランジスタの残りの一部は、前記第１の枠と、前記第１のトランジスタを基準として前記第１の枠の更に外側である第２の枠との内に、前記第１乃至第４の方向のいずれか一方の方向に配置される前記複数のトランジスタを含む、付記５５記載の半導体装置。

付記５７

前記複数の第２のトランジスタの残りの一部は、前記第１の枠と前記第２の枠との内に前記第１乃至第４の方向のいずれか他方の方向に配置される前記複数のトランジスタを含む、付記５６記載の半導体装置。

付記５８

前記複数の第２のトランジスタの残りの一部は、前記第１の枠と前記第２の枠との内に前記第１乃至第４の方向と異なる第５の方向に配置される前記複数のトランジスタを含む、付記５７記載の半導体装置。

付記５９

前記複数の第２のトランジスタの残りの一部は、前記第１の枠と、前記第１のトランジスタを基準として前記第１の枠の更に外側である第２の枠との内に、前記第１乃至第４の方向と異なる第５の方向に配置される前記複数のトランジスタを含む、付記５５記載の半導体装置。

１−１〜１−６ １層目の配線
２−１〜２−５ ２層目の配線
２−６ 接続点（配線十字接続点）
３−１〜３−５ ３層目の配線
３−６ 接続点（配線十字接続点）
４−１〜４−５ スルーホール
５−１〜５−４ スルーホール
Ａ、Ｍ１ トランジスタ（入力側トランジスタ）
Ｂ、Ｂ−１〜Ｂ−８、Ｍ２ トランジスタ（出力側トランジスタ）

Claims (20)

1. 第１の電流源を構成する第１のトランジスタと、
   前記第１の電流源から生成される一つの第２の電流源または複数の第２の電流源を構成する複数の第２のトランジスタと、
   を備え、
   前記複数の第２のトランジスタは、前記第１のトランジスタの周囲に配置され、
   前記複数の第２のトランジスタのうち同一な方向に配置される複数のトランジスタは、前記第１のトランジスタを中心に、互いに均等な距離に配置され、
   前記第１と第２のトランジスタは、互いに同一な電流供給能力を有する、半導体装置。
2. 前記複数の第２のトランジスタに含まれる第３と第４のトランジスタが、前記第１のトランジスタを中心に、前記第１のトランジスタに隣接して、第１の方向に対称に配置される、請求項１記載の半導体装置。
3. 前記複数の第２のトランジスタに含まれる第５と第６のトランジスタが、前記第１のトランジスタを中心に、前記第１のトランジスタに隣接して、前記第１の方向とは異なる第２の方向に対称に配置される、請求項２記載の半導体装置。
4. 前記複数の第２のトランジスタに含まれる第７と第８のトランジスタが、前記第１のトランジスタを中心に、前記第１のトランジスタに隣接して、前記第１と第２の方向とは異なる第３の方向に対称に配置される、請求項３記載の半導体装置。
5. 前記複数の第２のトランジスタに含まれる第９と第１０のトランジスタが、前記第１のトランジスタを中心に、前記第１のトランジスタに隣接して、前記第１、第２及び第３の方向とは異なる第４の方向に対称に配置される、請求項４記載の半導体装置。
6. 前記複数の第２のトランジスタに含まれる第１１と第１２のトランジスタが、前記第１のトランジスタと前記第５乃至第１０のトランジスタとを一つの領域とした第１領域に隣接して、且つ前記第１のトランジスタを中心に、前記第１乃至第４の方向のいずれか一つの方向である第５の方向に対称に配置される、請求項５記載の半導体装置。
7. それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
   前記所定の数の前記第２のトランジスタは、前記第１のトランジスタを基準にして前記第１の方向と、前記第１の方向と直交する前記第２の方向とでそれぞれ区切られた第１乃至第４象限のうちのいずれかの象限に配置される、請求項３乃至６いずれか一項に記載の半導体装置。
8. それぞれが、所定の数の前記第２のトランジスタで構成する前記複数の第２の電流源を構成し、
   前記複数の第２の電流源に含まれる第３の電流源は、前記第３のトランジスタであり、
   前記複数の第２の電流源に含まれる第４の電流源は、前記第４のトランジスタである、請求項２記載の半導体装置。
9. 第１のノードから、前記複数の第２のトランジスタの所定の端子にそれぞれ接続される複数の配線は、前記配線の電気的特性が配線間で均等化するように配線されている、請求項１記載の半導体装置。
10. 前記第１の電流源が、カレントミラー回路の入力側を構成し、
    前記一つの第２の電流源が、カレントミラー回路の出力側を構成し、
    前記第１のトランジスタの第１の信号端子と、第２の信号端子が接続され、
    前記第１のトランジスタの第１の信号端子と前記複数の第２のトランジスタの複数の第１の信号端子同士が共通接続され、
    前記複数の第２のトランジスタの複数の第２の信号端子同士が共通に接続され、
    前記第１のトランジスタの第３の信号端子と前記複数の第２のトランジスタの複数の第３の信号端子同士が共通接続される、請求項１記載の半導体装置。
11. 前記第１の電流源が、カレントミラー回路の入力側を構成し、
    前記複数の第２の電流源が、それぞれ対応する複数のカレントミラー回路の出力側を構成し、
    前記第１のトランジスタの第１の信号端子と第２の信号端子が接続され、
    前記第１のトランジスタの第１の信号端子と前記複数の第２のトランジスタの複数の第１の信号端子が共通接続され、
    前記複数の第２のトランジスタのうち同一な方向に配置される複数のトランジスタにそれぞれ対応する複数の第２の信号端子が、前記複数のカレントミラー回路の出力側にそれぞれ対応し、
    前記第１のトランジスタの第３の信号端子と前記複数の第２のトランジスタの複数の第３の信号端子が共通接続される、請求項１記載の半導体装置。
12. 前記第１の電流源が、カレントミラー回路の入力側を構成し、
    前記複数の第２の電流源が、それぞれ対応する複数のカレントミラー回路の出力側を構成し、
    前記第１のトランジスタの第１の信号端子と第２の信号端子が接続され、
    前記第１のトランジスタの第１の信号端子と前記複数の第２のトランジスタの複数の第１の信号端子が共通接続され、
    前記複数の第２のトランジスタのうち同一な方向である第１の方向に配置される複数のトランジスタにそれぞれ対応する複数の第２の信号端子が、共通に接続され、前記複数のカレントミラー回路のうちの一方の出力側に対応し、
    前記複数の第２のトランジスタのうち同一な方向であり前記第１の方向とは異なる第２の方向に配置される複数のトランジスタにそれぞれ対応する複数の第２の信号端子が、共通に接続され、前記複数のカレントミラー回路のうちの他方の出力側に対応し、
    前記第１のトランジスタの第３の信号端子と前記複数の第２のトランジスタの複数の第３の信号端子が共通接続される、請求項１記載の半導体装置。
13. 第１の電流源を構成する第１のトランジスタと、
    前記第１の電流源から生成される一つの第２の電流源または複数の第２の電流源を構成する複数の第２のトランジスタと、を備え、
    前記複数の第２のトランジスタの少なくとも一部であり同一な方向に配置される複数のトランジスタは、前記第１のトランジスタを基準として前記第１のトランジスタの周囲を示す第１の枠の内に、前記第１のトランジスタを中心に、互いに均等な距離に配置され、
    前記第１と第２のトランジスタは、互いに同一な電流供給能力を有する、半導体装置。
14. 前記第１の枠は、前記第１のトランジスタが流す電流の方向を示す第１の方向の第１の距離と、前記第１の方向と直交する第２の方向の第２の距離を含み、
    前記第１の距離は前記第２の距離よりも短く、
    前記第１の枠の形状は、前記第２の方向の線分が前記第１の方向の線分よりも長い長方形である、請求項１３記載の半導体装置。
15. 前記第１の枠は、前記第１のトランジスタが流す電流の方向を示す第１の方向の第１の距離と、前記第１の方向と直交する第２の方向の第２の距離を含み、
    前記第１の距離と前記第２の距離は同一な距離であり、
    前記第１の枠は、前記第１のトランジスタを軸とする真円である、請求項１３記載の半導体装置。
16. 前記複数の第２のトランジスタの少なくとも一部は、前記第１の枠の内において前記第１の方向に配置される前記複数のトランジスタと、前記第１の枠の内において前記第２の方向に配置される前記複数のトランジスタと、を含む、請求項１４または１５記載の半導体装置。
17. 前記複数の第２のトランジスタの少なくとも一部は、前記第１の枠の内において前記第１と第２の方向と異なる第３の方向に配置される前記複数のトランジスタと、前記第１の枠の内において前記第１乃至第３の方向と異なる第４の方向に配置される前記複数のトランジスタと、を含む、請求項１６記載の半導体装置。
18. 前記複数の第２のトランジスタの残りの一部は、前記第１の枠と、前記第１のトランジスタを基準として前記第１の枠の更に外側である第２の枠との内に、前記第１乃至第４の方向のいずれか一方の方向に配置される前記複数のトランジスタを含む、請求項１７記載の半導体装置。
19. 前記複数の第２のトランジスタの残りの一部は、前記第１の枠と前記第２の枠との内に前記第１乃至第４の方向のいずれか他方の方向に配置される前記複数のトランジスタを含む、請求項１８記載の半導体装置。
20. 前記複数の第２のトランジスタの残りの一部は、前記第１の枠と、前記第１のトランジスタを基準として前記第１の枠の更に外側である第２の枠との内に、前記第１乃至第４の方向と異なる第５の方向に配置される前記複数のトランジスタを含む、請求項１７記載の半導体装置。

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