JPH0964139A - 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法 - Google Patents
絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法Info
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- JPH0964139A JPH0964139A JP7218875A JP21887595A JPH0964139A JP H0964139 A JPH0964139 A JP H0964139A JP 7218875 A JP7218875 A JP 7218875A JP 21887595 A JP21887595 A JP 21887595A JP H0964139 A JPH0964139 A JP H0964139A
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Abstract
(57)【要約】
【課題】 絶縁ゲート電界効果トランジスタのコンタク
ト抵抗を除外した特性の測定およびコンタクト抵抗を含
む特性とコンタクト抵抗の同時測定をすることができる
評価素子およびそれを用いた評価回路および評価方法を
提供する。 【解決手段】 矩形の拡散層領域３に、ゲート電極５近
傍の接続部（ドレイン用接続部）１０および（ソース用
接続部）１２のほかに、遠方の接続部１１および１３を
設け、接続部１０および１２から分岐配線されるそれぞ
れ２個の端子２０，２１および２３，２４を設け、これ
ら２個ずつの端子の１個ずつおよび遠方の接続部１１，
１３から配線される端子２２，２５を測定用端子として
使用する。
ト抵抗を除外した特性の測定およびコンタクト抵抗を含
む特性とコンタクト抵抗の同時測定をすることができる
評価素子およびそれを用いた評価回路および評価方法を
提供する。 【解決手段】 矩形の拡散層領域３に、ゲート電極５近
傍の接続部（ドレイン用接続部）１０および（ソース用
接続部）１２のほかに、遠方の接続部１１および１３を
設け、接続部１０および１２から分岐配線されるそれぞ
れ２個の端子２０，２１および２３，２４を設け、これ
ら２個ずつの端子の１個ずつおよび遠方の接続部１１，
１３から配線される端子２２，２５を測定用端子として
使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート電界効
果トランジスタの特性を厳密に評価する評価素子とそれ
を用いた評価回路および評価方法に関する。
果トランジスタの特性を厳密に評価する評価素子とそれ
を用いた評価回路および評価方法に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタは、微
細加工技術の進歩とともに寸法の縮小がはかられ、スケ
ーリング則に従って素子の能力が向上してきた。スケー
リング則は絶縁ゲート電界効果トランジスタの金属／絶
縁膜／半導体構造のチャネル部を特に考慮していたが、
実際には拡散層、接続部、配線などの寄生抵抗が直列に
つながって存在しているため、これらの寄生抵抗を考慮
に含めることが必要である。電界一定のスケーリング則
では、チャネル抵抗は素子が微細化されても一定に保た
れるが、拡散層抵抗や配線抵抗は逆比例で増加し、また
接続部のコンタクト抵抗は２乗に逆比例して増加してし
まう。このように、今後素子が微細化されるとますます
寄生抵抗とりわけコンタクト抵抗が、素子の特性を決め
る要因として重要になる。また、素子が微細化されるに
従って、各素子の特性のバラツキがそれらを多数用いる
ＬＳＩの性能や動作安定性に大きく影響してくる。その
際、素子本来のチャネル部のバラツキと寄生抵抗、とり
わけコンタクト抵抗のバラツキのどちらが主なバラツキ
を生じているかを正しく評価することは、ますます重要
になる。
細加工技術の進歩とともに寸法の縮小がはかられ、スケ
ーリング則に従って素子の能力が向上してきた。スケー
リング則は絶縁ゲート電界効果トランジスタの金属／絶
縁膜／半導体構造のチャネル部を特に考慮していたが、
実際には拡散層、接続部、配線などの寄生抵抗が直列に
つながって存在しているため、これらの寄生抵抗を考慮
に含めることが必要である。電界一定のスケーリング則
では、チャネル抵抗は素子が微細化されても一定に保た
れるが、拡散層抵抗や配線抵抗は逆比例で増加し、また
接続部のコンタクト抵抗は２乗に逆比例して増加してし
まう。このように、今後素子が微細化されるとますます
寄生抵抗とりわけコンタクト抵抗が、素子の特性を決め
る要因として重要になる。また、素子が微細化されるに
従って、各素子の特性のバラツキがそれらを多数用いる
ＬＳＩの性能や動作安定性に大きく影響してくる。その
際、素子本来のチャネル部のバラツキと寄生抵抗、とり
わけコンタクト抵抗のバラツキのどちらが主なバラツキ
を生じているかを正しく評価することは、ますます重要
になる。
【０００３】以下、図面を参照しながら、従来の絶縁ゲ
ート電界効果トランジスタの評価素子とそれを用いた評
価回路および評価方法を説明する。図７（ａ）は、従来
の評価素子の構成例を示す平面図であり、図７（ｂ）は
図７（ａ）中のＢ−Ｂ’における構造を示す断面図であ
る。ｐ型シリコン基板１の表面にフィールド酸化膜２に
よって画定された活性領域３が設けられ、その表面に形
成されるゲート絶縁膜４上に活性領域３を横切るように
ゲート電極５が形成され、また活性領域３の表面にゲー
ト電極５を挟んで第１のｎ型拡散層６と第２のｎ型拡散
層７が形成され、これらの表面に堆積された層間絶縁膜
８上に、ゲート接続部６１を介してゲート電極５および
ゲート端子６７に至るゲート配線６４が接続され、また
第１のｎ型拡散層６は、ドレイン接続部６２ａ，６２ｂ
を介してドレイン端子６８に至るドレイン配線６５に接
続され、同様に第２のｎ型拡散層７は、ソース接続部６
３ａ，６３ｂを介し、ソース端子６９に至るソース配線
６６に接続されている。
ート電界効果トランジスタの評価素子とそれを用いた評
価回路および評価方法を説明する。図７（ａ）は、従来
の評価素子の構成例を示す平面図であり、図７（ｂ）は
図７（ａ）中のＢ−Ｂ’における構造を示す断面図であ
る。ｐ型シリコン基板１の表面にフィールド酸化膜２に
よって画定された活性領域３が設けられ、その表面に形
成されるゲート絶縁膜４上に活性領域３を横切るように
ゲート電極５が形成され、また活性領域３の表面にゲー
ト電極５を挟んで第１のｎ型拡散層６と第２のｎ型拡散
層７が形成され、これらの表面に堆積された層間絶縁膜
８上に、ゲート接続部６１を介してゲート電極５および
ゲート端子６７に至るゲート配線６４が接続され、また
第１のｎ型拡散層６は、ドレイン接続部６２ａ，６２ｂ
を介してドレイン端子６８に至るドレイン配線６５に接
続され、同様に第２のｎ型拡散層７は、ソース接続部６
３ａ，６３ｂを介し、ソース端子６９に至るソース配線
６６に接続されている。
【０００４】図８は、図７に示す評価素子を用いた評価
回路を示したものである。ゲート端子６７に電源４１、
ドレイン端子６８に電流計４４を介して電源４２、ｐ型
シリコン基板１に電源４３が接続され、ソース端子６９
は接地されている。ドレイン端子６８とソース端子６９
の間には、ドレイン配線抵抗７６、ドレイン端子６８と
ソース端子６９の間には、ドレイン配線抵抗７６、ドレ
イン接続部抵抗７３ａ，７３ｂ、第１の拡散層抵抗７
０、ゲート電圧によって変調されるトランジスタのチャ
ネル抵抗、第２の拡散層抵抗７１、ソース接続部抵抗７
４ａ，７４ｂ、ソース配線抵抗７７を通る電流の経路７
７が構成され、絶縁ゲート電界効果トランジスタの電流
として電流計４４で測定される。
回路を示したものである。ゲート端子６７に電源４１、
ドレイン端子６８に電流計４４を介して電源４２、ｐ型
シリコン基板１に電源４３が接続され、ソース端子６９
は接地されている。ドレイン端子６８とソース端子６９
の間には、ドレイン配線抵抗７６、ドレイン端子６８と
ソース端子６９の間には、ドレイン配線抵抗７６、ドレ
イン接続部抵抗７３ａ，７３ｂ、第１の拡散層抵抗７
０、ゲート電圧によって変調されるトランジスタのチャ
ネル抵抗、第２の拡散層抵抗７１、ソース接続部抵抗７
４ａ，７４ｂ、ソース配線抵抗７７を通る電流の経路７
７が構成され、絶縁ゲート電界効果トランジスタの電流
として電流計４４で測定される。
【０００５】図８に示したような評価素子を用いて絶縁
ゲート電界効果トランジスタの特性を評価すると、流れ
る電流はゲート電圧によって変調されるチャネル部抵抗
ばかりでなく、特に接続部抵抗、すなわち、コンタクト
抵抗によって大きく影響され、トランジスタの本来もっ
ている電流駆動能力であるチャネル抵抗とコンタクト抵
抗を分離して厳密に評価することはできない。
ゲート電界効果トランジスタの特性を評価すると、流れ
る電流はゲート電圧によって変調されるチャネル部抵抗
ばかりでなく、特に接続部抵抗、すなわち、コンタクト
抵抗によって大きく影響され、トランジスタの本来もっ
ている電流駆動能力であるチャネル抵抗とコンタクト抵
抗を分離して厳密に評価することはできない。
【０００６】コンタクト抵抗が絶縁ゲート電界効果トラ
ンジスタの特性とを独立して測定する方法として、特開
平４−３７３１４５号公報に半導体装置ＭＯＳＦＥＴの
構成とそれを用いた評価回路および評価方法が示されて
いる。図９は、上の公報に示された半導体装置の構成図
（ａ）および評価回路（ｂ）である。図９において、８
１はゲート電極を形成する多結晶シリコン層、８２はソ
ース・ドレイン領域を形成するｎ型拡散層、８３は金属
配線層であり、金属配線層８３はソース、ドレイン、ゲ
ート領域と金属／シリコンコンタクトを介して接続さ
れ、６７はそのゲート端子、６９はソース端子、８４は
第１ドレイン端子、８５は第２ドレイン端子、８６は第
３ドレイン端子、８７は第４ドレイン端子である。８８
はドレインコンタクト抵抗、８９は電流計、９０は電圧
計、９１は電流源、１００はｐ型シリコン基板端子であ
る。
ンジスタの特性とを独立して測定する方法として、特開
平４−３７３１４５号公報に半導体装置ＭＯＳＦＥＴの
構成とそれを用いた評価回路および評価方法が示されて
いる。図９は、上の公報に示された半導体装置の構成図
（ａ）および評価回路（ｂ）である。図９において、８
１はゲート電極を形成する多結晶シリコン層、８２はソ
ース・ドレイン領域を形成するｎ型拡散層、８３は金属
配線層であり、金属配線層８３はソース、ドレイン、ゲ
ート領域と金属／シリコンコンタクトを介して接続さ
れ、６７はそのゲート端子、６９はソース端子、８４は
第１ドレイン端子、８５は第２ドレイン端子、８６は第
３ドレイン端子、８７は第４ドレイン端子である。８８
はドレインコンタクト抵抗、８９は電流計、９０は電圧
計、９１は電流源、１００はｐ型シリコン基板端子であ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記図
９に記載の構成では、コンタクト抵抗は分離して測定で
きるが、コンタクト抵抗を除外した絶縁ゲート電界効果
トランジスタの特性を測定することはできない。また、
従来通常用いられた評価素子と異なり、ドレイン側のｎ
型拡散層は分岐パターンとなり、煩雑な形状となってい
る。このため、絶縁ゲート電界効果トランジスタの特性
を測定する際の電流経路とコンタクト抵抗を測定する際
の電流経路が異なってしまう。すなわち、絶縁ゲート電
界効果トランジスタの特性を測定する場合、電流は第１
のドレイン端子８４、ゲート電極に最も近い第１のドレ
イン端子に接続したドレインコンタクト孔、ドレインｎ
型拡散層、絶縁ゲート電界効果トランジスタのチャネ
ル、ソースｎ型拡散層、ソース端子に接続したソースコ
ンタクト孔、ソース端子６９と流れ、一方、コンタクト
抵抗を測定する場合は、電流は第４ドレイン端子８７、
第４ドレイン端子に接続したドレインコンタクト孔、第
４ドレイン端子８７に接続したドレインコンタクト孔と
第３ドレイン端子８６に接続したドレインコンタクト孔
の間のドレイン側ｎ型拡散層、第３ドレイン端子８６に
接続したドレインコンタクト孔、第３ドレイン端子８６
と流れる。図９（ａ）のように、ゲート電極に近いドレ
インコンタクト孔の数が１個の場合は、電流経路が異な
っても測定されたコンタクト抵抗は絶縁ゲート電界効果
トランジスタの特性を測定する場合と同じであるが、従
来技術の例（図７）のように、コンタクト孔（接続部）
が複数存在する場合、測定されたコンタクト抵抗には複
数個のコンタクト孔の間のドレイン側のｎ型拡散層の抵
抗が含まれてしまい、厳密なコンタクト抵抗を求めるこ
とができない。また、図９（ｂ）に示す評価回路では、
コンタクト抵抗を測定する場合、絶縁ゲート電界効果ト
ランジスタの特性を測定するのに用いられる電源と異な
る電流源９１を用いるために、絶縁ゲート電界効果トラ
ンジスタの特性測定とコンタクト抵抗の測定を同時に行
うことができない。
９に記載の構成では、コンタクト抵抗は分離して測定で
きるが、コンタクト抵抗を除外した絶縁ゲート電界効果
トランジスタの特性を測定することはできない。また、
従来通常用いられた評価素子と異なり、ドレイン側のｎ
型拡散層は分岐パターンとなり、煩雑な形状となってい
る。このため、絶縁ゲート電界効果トランジスタの特性
を測定する際の電流経路とコンタクト抵抗を測定する際
の電流経路が異なってしまう。すなわち、絶縁ゲート電
界効果トランジスタの特性を測定する場合、電流は第１
のドレイン端子８４、ゲート電極に最も近い第１のドレ
イン端子に接続したドレインコンタクト孔、ドレインｎ
型拡散層、絶縁ゲート電界効果トランジスタのチャネ
ル、ソースｎ型拡散層、ソース端子に接続したソースコ
ンタクト孔、ソース端子６９と流れ、一方、コンタクト
抵抗を測定する場合は、電流は第４ドレイン端子８７、
第４ドレイン端子に接続したドレインコンタクト孔、第
４ドレイン端子８７に接続したドレインコンタクト孔と
第３ドレイン端子８６に接続したドレインコンタクト孔
の間のドレイン側ｎ型拡散層、第３ドレイン端子８６に
接続したドレインコンタクト孔、第３ドレイン端子８６
と流れる。図９（ａ）のように、ゲート電極に近いドレ
インコンタクト孔の数が１個の場合は、電流経路が異な
っても測定されたコンタクト抵抗は絶縁ゲート電界効果
トランジスタの特性を測定する場合と同じであるが、従
来技術の例（図７）のように、コンタクト孔（接続部）
が複数存在する場合、測定されたコンタクト抵抗には複
数個のコンタクト孔の間のドレイン側のｎ型拡散層の抵
抗が含まれてしまい、厳密なコンタクト抵抗を求めるこ
とができない。また、図９（ｂ）に示す評価回路では、
コンタクト抵抗を測定する場合、絶縁ゲート電界効果ト
ランジスタの特性を測定するのに用いられる電源と異な
る電流源９１を用いるために、絶縁ゲート電界効果トラ
ンジスタの特性測定とコンタクト抵抗の測定を同時に行
うことができない。
【０００８】本発明の目的は、絶縁ゲート電界効果トラ
ンジスタの、コンタクト抵抗を除外した特性を測定する
ことができる評価回路およびコンタクト抵抗を含む絶縁
ゲート電界効果トランジスタの特性を測定すると同時に
コンタクト抵抗を測定することができる評価回路を構成
することができる絶縁ゲート電界効果トランジスタの評
価素子、これを用いる評価回路および評価方法を提供す
ることである。
ンジスタの、コンタクト抵抗を除外した特性を測定する
ことができる評価回路およびコンタクト抵抗を含む絶縁
ゲート電界効果トランジスタの特性を測定すると同時に
コンタクト抵抗を測定することができる評価回路を構成
することができる絶縁ゲート電界効果トランジスタの評
価素子、これを用いる評価回路および評価方法を提供す
ることである。
【０００９】
【課題を解決する手段】本発明の絶縁ゲート電界効果ト
ランジスタの評価素子は、被評価素子である絶縁ゲート
電界効果トランジスタのゲート電極を挟んでドレインお
よびソース両方向に拡大された第１および第２の拡散層
領域が設けられ、この領域に増設される接続部を介して
配線された測定用端子を有し、さらにドレイン用および
ソース用接続部から分岐配線され、ドレイン端子、ソー
ス端子とは別に設けられる測定用端子が増設された構造
を有する。
ランジスタの評価素子は、被評価素子である絶縁ゲート
電界効果トランジスタのゲート電極を挟んでドレインお
よびソース両方向に拡大された第１および第２の拡散層
領域が設けられ、この領域に増設される接続部を介して
配線された測定用端子を有し、さらにドレイン用および
ソース用接続部から分岐配線され、ドレイン端子、ソー
ス端子とは別に設けられる測定用端子が増設された構造
を有する。
【００１０】すなわち、ゲート電極に第１の接続部を介
して第１の配線と接続する第１の端子と、第１の拡散層
領域にゲート電極近傍に形成された第２の接続部を介し
て分岐された第２の配線と接続する第２および第３の２
つの端子と、同じ第１の拡散層領域にゲート電極に対し
第２の接続部より遠方に形成された第３の接続部を介し
て第３の配線と接続する第４の端子と、第２の拡散層領
域にゲート電極近傍に形成された第４の接続部を介して
第４の配線と接続する第５および第６の２つの端子と、
同じ第２の拡散層領域にゲート電極に対し第４の接続部
より遠方に形成された第５の接続部を介して第５の配線
と接続する第７の端子とを有する。
して第１の配線と接続する第１の端子と、第１の拡散層
領域にゲート電極近傍に形成された第２の接続部を介し
て分岐された第２の配線と接続する第２および第３の２
つの端子と、同じ第１の拡散層領域にゲート電極に対し
第２の接続部より遠方に形成された第３の接続部を介し
て第３の配線と接続する第４の端子と、第２の拡散層領
域にゲート電極近傍に形成された第４の接続部を介して
第４の配線と接続する第５および第６の２つの端子と、
同じ第２の拡散層領域にゲート電極に対し第４の接続部
より遠方に形成された第５の接続部を介して第５の配線
と接続する第７の端子とを有する。
【００１１】上記の評価素子を用いる絶縁ゲート電界効
果トランジスタの評価回路は、電源に接続された第４の
端子と接地された第７の端子との間に接続された電流計
と、第３の端子と第６の端子の間に接続された電圧計
と、第１の端子と第６の端子の間に接続された電圧計
と、第６の端子と基板の間に接続された電圧計を有す
る。
果トランジスタの評価回路は、電源に接続された第４の
端子と接地された第７の端子との間に接続された電流計
と、第３の端子と第６の端子の間に接続された電圧計
と、第１の端子と第６の端子の間に接続された電圧計
と、第６の端子と基板の間に接続された電圧計を有す
る。
【００１２】上記の評価回路を用いる絶縁ゲート電界効
果トランジスタの評価方法は、第６の端子の電圧を基準
電圧であるソース電圧とし、第３の端子と第６の端子の
間の電圧差をドレイン電圧とし、第１の端子と第６の端
子の間の電圧をゲート電圧とし、基板と第６の端子の間
の電圧を基板電圧とする絶縁ゲート電界効果トランジス
タの、第２および第４の接続部における接続部抵抗を除
外した特性を測定するものである。
果トランジスタの評価方法は、第６の端子の電圧を基準
電圧であるソース電圧とし、第３の端子と第６の端子の
間の電圧差をドレイン電圧とし、第１の端子と第６の端
子の間の電圧をゲート電圧とし、基板と第６の端子の間
の電圧を基板電圧とする絶縁ゲート電界効果トランジス
タの、第２および第４の接続部における接続部抵抗を除
外した特性を測定するものである。
【００１３】前記の評価素子を用いる今１つの評価回路
は、電源に接続された第２の端子と接地された第５の端
子との間に接続された電流計と、第２の端子と第５の端
子の間に接続された電圧計と、第１の端子と第５の端子
の間に接続された電圧計と、第５の端子と基板の間に接
続された電圧計と、第３の端子と第４の端子の間に接続
された電圧計と、第６の端子と第７の端子に接続された
電圧計を有する。
は、電源に接続された第２の端子と接地された第５の端
子との間に接続された電流計と、第２の端子と第５の端
子の間に接続された電圧計と、第１の端子と第５の端子
の間に接続された電圧計と、第５の端子と基板の間に接
続された電圧計と、第３の端子と第４の端子の間に接続
された電圧計と、第６の端子と第７の端子に接続された
電圧計を有する。
【００１４】上記今１つの評価回路を用いる絶縁ゲート
電界効果トランジスタの評価方法は、第５の端子の電圧
を基準電圧であるソース電圧とし、第２の端子と第５の
端子の間の電圧差をドレイン電圧とし、第１の端子と第
５の端子の間の電圧をゲート電圧とし、基板と第５の端
子の間の電圧を基板電圧とする絶縁ゲート電界効果トラ
ンジスタの第２および第４の接続部における接続抵抗を
含む特性を測定するとともに、第３の端子と第４の端子
の間の電圧差と電流から第２の接続部抵抗を測定し、第
６の端子と第７の端子の間の電圧差と電流から第４の接
続部抵抗を測定するものである。
電界効果トランジスタの評価方法は、第５の端子の電圧
を基準電圧であるソース電圧とし、第２の端子と第５の
端子の間の電圧差をドレイン電圧とし、第１の端子と第
５の端子の間の電圧をゲート電圧とし、基板と第５の端
子の間の電圧を基板電圧とする絶縁ゲート電界効果トラ
ンジスタの第２および第４の接続部における接続抵抗を
含む特性を測定するとともに、第３の端子と第４の端子
の間の電圧差と電流から第２の接続部抵抗を測定し、第
６の端子と第７の端子の間の電圧差と電流から第４の接
続部抵抗を測定するものである。
【００１５】
【発明の実施の形態】次に、図面を参照し、本発明の実
施の形態について説明する。
施の形態について説明する。
【００１６】図１は本発明の第１の実施形態としての絶
縁ゲート電界効果トランジスタの評価素子の構造を示す
平面図（ａ）と断面図（ｂ）である。ｐ型シリコン基板
１の表面にフィールド酸化膜２によって画定された矩形
の活性領域３が形成され、活性領域の表面に形成された
ゲート酸化膜４上に、活性領域３を横切るように多結晶
シリコンからなるゲート電極５が形成され、活性領域３
の表面にゲート電極５を挟んで第１のｎ型拡散層６と第
２のｎ型拡散層７が形成され、それらの表面にシリコン
酸化膜からなる層間絶縁膜８が堆積されている。ゲート
電極５に第１の接続部９によって接続された第１の配線
１４が形成され、第１の配線１４は第１の端子１９に接
続されている。第１のｎ型拡散層６に、ゲート電極から
異なる距離を置いて２つの接続部が形成され、ゲート電
極５の近傍に形成された第２の接続部１０に接続された
第２の配線１５が形成され、第２の配線１５は２つに分
れ、第２の端子２０および第３の端子２１に接続され、
ゲート電極５の遠方に形成された第３の接続部１１と接
続された第３の配線１６は第４の端子２２に接続されて
いる。また第２のｎ型拡散層７にもゲート電極から異な
る距離を置いて２つの接続部が形成され、ゲート電極５
の近傍に形成された第４の接続部１２と接続された第４
の配線１７は２つに分れ、第５の端子２３および第６の
端子２４に接続され、ゲート電極５の遠方に形成された
第５の接続部１３と接続された第５の配線１８は第７の
端子２５に接続されている。
縁ゲート電界効果トランジスタの評価素子の構造を示す
平面図（ａ）と断面図（ｂ）である。ｐ型シリコン基板
１の表面にフィールド酸化膜２によって画定された矩形
の活性領域３が形成され、活性領域の表面に形成された
ゲート酸化膜４上に、活性領域３を横切るように多結晶
シリコンからなるゲート電極５が形成され、活性領域３
の表面にゲート電極５を挟んで第１のｎ型拡散層６と第
２のｎ型拡散層７が形成され、それらの表面にシリコン
酸化膜からなる層間絶縁膜８が堆積されている。ゲート
電極５に第１の接続部９によって接続された第１の配線
１４が形成され、第１の配線１４は第１の端子１９に接
続されている。第１のｎ型拡散層６に、ゲート電極から
異なる距離を置いて２つの接続部が形成され、ゲート電
極５の近傍に形成された第２の接続部１０に接続された
第２の配線１５が形成され、第２の配線１５は２つに分
れ、第２の端子２０および第３の端子２１に接続され、
ゲート電極５の遠方に形成された第３の接続部１１と接
続された第３の配線１６は第４の端子２２に接続されて
いる。また第２のｎ型拡散層７にもゲート電極から異な
る距離を置いて２つの接続部が形成され、ゲート電極５
の近傍に形成された第４の接続部１２と接続された第４
の配線１７は２つに分れ、第５の端子２３および第６の
端子２４に接続され、ゲート電極５の遠方に形成された
第５の接続部１３と接続された第５の配線１８は第７の
端子２５に接続されている。
【００１７】上の半導体評価素子は、基板上の実用回路
を構成する絶縁ゲート電界効果トランジスタの評価用で
あり、その構造は評価のための測定に用いられる端子す
なわちゲート電極の遠方に設けられる第３および第５の
接続部１１，１３を介する第４および第７の端子２２，
２５と、ゲート電極の近傍にあって本来電流駆動用の第
２および第４の接続部１０，１２から分岐配線される端
子とが増設されていることを除き、実用回路の絶縁ゲー
ト電界効果トランジスタの構造と全く同一である。
を構成する絶縁ゲート電界効果トランジスタの評価用で
あり、その構造は評価のための測定に用いられる端子す
なわちゲート電極の遠方に設けられる第３および第５の
接続部１１，１３を介する第４および第７の端子２２，
２５と、ゲート電極の近傍にあって本来電流駆動用の第
２および第４の接続部１０，１２から分岐配線される端
子とが増設されていることを除き、実用回路の絶縁ゲー
ト電界効果トランジスタの構造と全く同一である。
【００１８】図２は、図１に示す評価素子を用いた評価
回路を示したものである。２６は図１における第１のｎ
型拡散層６における、トランジスタのチャネルと第２の
接続部１０との間の第１の拡散層抵抗、２７は第１のｎ
型拡散層６における第２の接続部１０と第３の接続部１
１との間の第２の拡散層抵抗、２８は第２のｎ型拡散層
７における、トランジスタのチャネルと第４の接続部１
２との間の第３の拡散層抵抗、２９は第２のｎ型拡散層
７における第４の接続部１２と第５の接続部１３との間
の第４の拡散層抵抗、３０は第１の接続部９における第
１の接続部抵抗、３１は第２の接続部１０における第２
の接続部抵抗、３２は第３の接続部１１における第３の
接続部抵抗、３３は第４の接続部１２における第４の接
続部抵抗、３４は第５の接続部１３における第５の接続
部抵抗、３５は第１の接続部９から第１の端子１９まで
の第１の配線１４における第１の配線抵抗、３６は第２
の配線１５のうち第２の接続部１０から第３の端子２１
への分岐配線の第２の配線抵抗、３７は第３の接続部１
１から第４の端子２２までの第３の配線における第３の
配線抵抗、３８は第４の配線１７のうち第４の接続部１
２から第６の端子２４への分岐配線の第４の配線抵抗、
３９は第５の接続部１３から第７の端子２５までの第５
の配線１８における第５の配線抵抗、４０は基板抵抗で
ある。４１はゲート電極への電源、４２は第１の拡散層
への電源、４３は基板への電源である。４４は第４の端
子２２に流れる電流を測定する電流計、４５は第３の端
子２１と第６の端子２４の間の電圧差を測定する電圧
計、４６は第１の端子２１と第６の端子２４の間の電圧
差を測定する電圧計、４７は基板と第６の端子２４の間
の電圧差を測定する電圧計である。４８は、トランジス
タに流れる電流経路を示したものである。
回路を示したものである。２６は図１における第１のｎ
型拡散層６における、トランジスタのチャネルと第２の
接続部１０との間の第１の拡散層抵抗、２７は第１のｎ
型拡散層６における第２の接続部１０と第３の接続部１
１との間の第２の拡散層抵抗、２８は第２のｎ型拡散層
７における、トランジスタのチャネルと第４の接続部１
２との間の第３の拡散層抵抗、２９は第２のｎ型拡散層
７における第４の接続部１２と第５の接続部１３との間
の第４の拡散層抵抗、３０は第１の接続部９における第
１の接続部抵抗、３１は第２の接続部１０における第２
の接続部抵抗、３２は第３の接続部１１における第３の
接続部抵抗、３３は第４の接続部１２における第４の接
続部抵抗、３４は第５の接続部１３における第５の接続
部抵抗、３５は第１の接続部９から第１の端子１９まで
の第１の配線１４における第１の配線抵抗、３６は第２
の配線１５のうち第２の接続部１０から第３の端子２１
への分岐配線の第２の配線抵抗、３７は第３の接続部１
１から第４の端子２２までの第３の配線における第３の
配線抵抗、３８は第４の配線１７のうち第４の接続部１
２から第６の端子２４への分岐配線の第４の配線抵抗、
３９は第５の接続部１３から第７の端子２５までの第５
の配線１８における第５の配線抵抗、４０は基板抵抗で
ある。４１はゲート電極への電源、４２は第１の拡散層
への電源、４３は基板への電源である。４４は第４の端
子２２に流れる電流を測定する電流計、４５は第３の端
子２１と第６の端子２４の間の電圧差を測定する電圧
計、４６は第１の端子２１と第６の端子２４の間の電圧
差を測定する電圧計、４７は基板と第６の端子２４の間
の電圧差を測定する電圧計である。４８は、トランジス
タに流れる電流経路を示したものである。
【００１９】なお図１において、第２の接続部１０から
分岐配線される第２の端子２０および第４の接続部１２
から分岐配線される第５の端子２３は図２の評価回路の
構成には使用されない。（すなわち、図２の評価回路の
構成上は第２および第４の接続部から端子を分岐する必
要はない。） 図２に示した評価回路を用いて、接続部のコンタクト抵
抗を除外したトランジスタの特性を測定することができ
る。すなわち、電流は図１における第４の端子２２、第
３の配線１６、第３の接続部１１、第１のｎ型拡散層
６、トランジスタのチャネル部、第２のｎ型拡散層７、
第５の接続部１３、第５の配線１８、第７の端子２５の
順に流れる。一方、トランジスタの基準電圧となるソー
ス電圧は第４の接続部１２直下の第２のｎ型拡散層の電
圧であり、ドレイン電圧は第２の接続部１０直下の第１
のｎ型拡散層の電圧であるため、第３の端子２１と第６
の端子２４の間に流れる電流は無視することができ、電
圧計４５によって電圧差が測定される。すなわち、第２
の接続部１０の第２の接続部抵抗３１の電圧降下と第４
の接続部１２の第４の接続部抵抗の電圧降下は除外して
測定される。
分岐配線される第２の端子２０および第４の接続部１２
から分岐配線される第５の端子２３は図２の評価回路の
構成には使用されない。（すなわち、図２の評価回路の
構成上は第２および第４の接続部から端子を分岐する必
要はない。） 図２に示した評価回路を用いて、接続部のコンタクト抵
抗を除外したトランジスタの特性を測定することができ
る。すなわち、電流は図１における第４の端子２２、第
３の配線１６、第３の接続部１１、第１のｎ型拡散層
６、トランジスタのチャネル部、第２のｎ型拡散層７、
第５の接続部１３、第５の配線１８、第７の端子２５の
順に流れる。一方、トランジスタの基準電圧となるソー
ス電圧は第４の接続部１２直下の第２のｎ型拡散層の電
圧であり、ドレイン電圧は第２の接続部１０直下の第１
のｎ型拡散層の電圧であるため、第３の端子２１と第６
の端子２４の間に流れる電流は無視することができ、電
圧計４５によって電圧差が測定される。すなわち、第２
の接続部１０の第２の接続部抵抗３１の電圧降下と第４
の接続部１２の第４の接続部抵抗の電圧降下は除外して
測定される。
【００２０】図３は、図１に示す評価素子を用いた他の
評価回路を示したものである。図３に示した評価回路を
用いて、コンタクト抵抗を含めたトランジスタ特性とコ
ンタクト抵抗を測定することができる。すなわち、トラ
ンジスタのドレインを第３の端子２１とし、基準電圧と
なるソースを第５の端子２３とし、ゲートを第１の端子
とし、基板は図２と同様にして、それぞれソース端子に
対する電圧を測定する電圧計４５，５１，５２を設け
る。ソース・ドレイン間を流れる電流はドレイン端子に
接続された電流計４４で測定する。トランジスタのドレ
インのコンタクト抵抗である第２の接続部抵抗３１は、
第３の端子２１と第４の端子２２の電圧差を電圧計５３
で測定し、ソースのコンタクト抵抗である第４の接続部
抵抗３３は、第６の端子２４と第７の端子２５の電圧差
を電圧計５４で測定すれば、ソース・ドレイン間に流れ
る電流の経路５５において、トランジスタの特性とコン
タクト抵抗を同時に測定することができる。
評価回路を示したものである。図３に示した評価回路を
用いて、コンタクト抵抗を含めたトランジスタ特性とコ
ンタクト抵抗を測定することができる。すなわち、トラ
ンジスタのドレインを第３の端子２１とし、基準電圧と
なるソースを第５の端子２３とし、ゲートを第１の端子
とし、基板は図２と同様にして、それぞれソース端子に
対する電圧を測定する電圧計４５，５１，５２を設け
る。ソース・ドレイン間を流れる電流はドレイン端子に
接続された電流計４４で測定する。トランジスタのドレ
インのコンタクト抵抗である第２の接続部抵抗３１は、
第３の端子２１と第４の端子２２の電圧差を電圧計５３
で測定し、ソースのコンタクト抵抗である第４の接続部
抵抗３３は、第６の端子２４と第７の端子２５の電圧差
を電圧計５４で測定すれば、ソース・ドレイン間に流れ
る電流の経路５５において、トランジスタの特性とコン
タクト抵抗を同時に測定することができる。
【００２１】図４は本発明の第２の実施形態として絶縁
ゲート電界効果トランジスタ評価素子の構造を示す平面
図（ａ）と断面図（ｂ）である。第１の実施形態と異な
る点は、活性領域の幅が第１の実施例より広くなり、第
２の配線１５、第３の配線１６、第４の配線１７、第５
の配線１８に接続される接続部の数が２個になった場合
である。
ゲート電界効果トランジスタ評価素子の構造を示す平面
図（ａ）と断面図（ｂ）である。第１の実施形態と異な
る点は、活性領域の幅が第１の実施例より広くなり、第
２の配線１５、第３の配線１６、第４の配線１７、第５
の配線１８に接続される接続部の数が２個になった場合
である。
【００２２】図５は、図４に示す評価素子を用いた評価
回路を示したものであり、図６は、図４に示す評価素子
を用いた他の評価回路を示したものである。いずれも電
流容量の増大によりゲート幅が大きくなるに伴い、拡散
層に形成された接続部が２つに増えたことによって、拡
散層と配線の間の接続部抵抗が並列になっている。
回路を示したものであり、図６は、図４に示す評価素子
を用いた他の評価回路を示したものである。いずれも電
流容量の増大によりゲート幅が大きくなるに伴い、拡散
層に形成された接続部が２つに増えたことによって、拡
散層と配線の間の接続部抵抗が並列になっている。
【００２３】図１および図４に示す評価素子はいずれも
矩形形状の拡散層で足り、パターン設計において通常の
矩形の活性領域を用いることができる。
矩形形状の拡散層で足り、パターン設計において通常の
矩形の活性領域を用いることができる。
【００２４】以上、本発明の第１および第２の実施形態
において、ｎチャネル絶縁ゲート電界効果トランジスタ
の例を示したが、これに限定するものでなく、ｐチャネ
ル絶縁ゲート電界効果トランジスタでもよい。
において、ｎチャネル絶縁ゲート電界効果トランジスタ
の例を示したが、これに限定するものでなく、ｐチャネ
ル絶縁ゲート電界効果トランジスタでもよい。
【００２５】また、本発明の第２の実施形態においてｎ
型拡散層と配線との間の接続部の数を２個としたが、こ
の数に限定するものではなく、３個以上でもかまわな
い。
型拡散層と配線との間の接続部の数を２個としたが、こ
の数に限定するものではなく、３個以上でもかまわな
い。
【００２６】
【発明の効果】以上述べたように本発明の絶縁ゲート電
界効果トランジスタの評価素子は、被評価素子のドレイ
ン用およびゲート用接続部の外方に設けた測定用端子
と、ドレイン用およびゲート用接続部から分岐配線され
た測定用端子を設けることにより、コンタクト抵抗を除
外した絶縁ゲート電界効果トランジスタの特性を測定で
きるほか、コンタクト抵抗を含む特性とコンタクト抵抗
を同時に測定することができる評価回路および評価方法
の構成を可能とする効果がある。
界効果トランジスタの評価素子は、被評価素子のドレイ
ン用およびゲート用接続部の外方に設けた測定用端子
と、ドレイン用およびゲート用接続部から分岐配線され
た測定用端子を設けることにより、コンタクト抵抗を除
外した絶縁ゲート電界効果トランジスタの特性を測定で
きるほか、コンタクト抵抗を含む特性とコンタクト抵抗
を同時に測定することができる評価回路および評価方法
の構成を可能とする効果がある。
【００２７】また、本発明の評価回路および評価方法
は、コンタクト抵抗を除外した絶縁ゲート電界効果トラ
ンジスタの特性を測定できるため、接続部の数や金属／
シリコン界面の接触抵抗のばらつき等によりコンタクト
抵抗がばらついた場合にも、本来の絶縁ゲート電界効果
トランジスタのチャネル部の特性を厳密に評価すること
が可能であり、また通常行われるコンタクト抵抗を含め
た絶縁ゲート電界効果トランジスタの特性の測定と同時
にコンタクト抵抗を測定することができる効果がある。
は、コンタクト抵抗を除外した絶縁ゲート電界効果トラ
ンジスタの特性を測定できるため、接続部の数や金属／
シリコン界面の接触抵抗のばらつき等によりコンタクト
抵抗がばらついた場合にも、本来の絶縁ゲート電界効果
トランジスタのチャネル部の特性を厳密に評価すること
が可能であり、また通常行われるコンタクト抵抗を含め
た絶縁ゲート電界効果トランジスタの特性の測定と同時
にコンタクト抵抗を測定することができる効果がある。
【図１】本発明の第１の実施形態における評価素子の構
造を示す平面図（ａ）と断面図（ｂ）である。
造を示す平面図（ａ）と断面図（ｂ）である。
【図２】図１に示す評価素子を用いる評価回路を示す図
である。
である。
【図３】図１に示す評価素子を用いる他の評価回路を示
す図である。
す図である。
【図４】本発明の第２の実施形態における評価素子の構
造を示す平面図（ａ）と断面図（ｂ）である。
造を示す平面図（ａ）と断面図（ｂ）である。
【図５】図４に示す評価素子を用いる評価回路を示す図
である。
である。
【図６】図４に示す評価素子を用いる他の評価回路を示
す図である。
す図である。
【図７】従来技術の評価素子の構造例を示す平面図
（ａ）と断面図（ｂ）である。
（ａ）と断面図（ｂ）である。
【図８】図７に示す評価素子を用いる評価回路を示す図
である。
である。
【図９】特開平４−３７３１４５号公報に示された評価
素子の構成例およびその評価回路の図である。
素子の構成例およびその評価回路の図である。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ 活性領域 ４ ゲート酸化膜 ５ ゲート電極 ６ 第１のｎ型拡散層 ７ 第２のｎ型拡散層 ８ 層間絶縁膜 ９ 第１の接続部 １０，１０ａ，１０ｂ 第２の接続部 １１，１１ａ，１１ｂ 第３の接続部 １２，１２ａ，１２ｂ 第４の接続部 １３，１３ａ，１３ｂ 第５の接続部 １４ 第１の配線 １５ 第２の配線 １６ 第３の配線 １７ 第４の配線 １８ 第５の配線 １９ 第１の端子 ２０ 第２の端子 ２１ 第３の端子 ２２ 第４の端子 ２３ 第５の端子 ２４ 第６の端子 ２５ 第７の端子 ２６ 第１の拡散層抵抗 ２７ 第２の拡散層抵抗 ２８ 第３の拡散層抵抗 ２９ 第４の拡散層抵抗 ３０ 第１の接続部抵抗 ３１，３１ａ，３１ｂ 第２の接続部抵抗 ３２，３２ａ，３２ｂ 第３の接続部抵抗 ３３，３３ａ，３３ｂ 第４の接続部抵抗 ３４，３４ａ，３４ｂ 第５の接続部抵抗 ３５ 第１の配線抵抗 ３６ 第３の端子２１への第２の配線抵抗 ３７ 第３の配線抵抗 ３８ 第６の端子２４への第４の配線抵抗 ３９ 第５の配線抵抗 ４０ 基板抵抗 ４１，４２，４３ 電源 ４４，８９ 電流計 ４５，４６，４７，５１，５２，５３，５４，９０
電圧計 ４８，５５，７８ 電流の経路 ４９ 第２の端子２０への第２の配線抵抗 ５０ 第５の端子２３への第４の配線抵抗 ６１ ゲート接続部 ６２ａ，６２ｂ ドレイン接続部 ６３ａ，６３ｂ ソース接続部 ６４ ゲート配線 ６５ ドレイン配線 ６６ ソース配線 ６７ ゲート端子 ６８ ドレイン端子 ６９ ソース端子 ７０ 第１の拡散層抵抗 ７１ 第２の拡散層抵抗 ７２ ゲート接続部抵抗 ７３ａ，７３ｂ ドレイン接続部抵抗 ７４ａ，７４ｂ ソース接続部抵抗 ７５ ゲート配線抵抗 ７６ ドレイン配線抵抗 ７７ ソース配線抵抗 ８１ 多結晶シリコン層 ８２ ｎ型拡散層 ８３ 金属配線 ８４ 第１ドレイン端子 ８５ 第２ドレイン端子 ８６ 第３ドレイン端子 ８７ 第４ドレイン端子 ８８ ドレインコンタクト抵抗Ｒc ９１ 電流源 １００ ｐ型シリコン基板端子
電圧計 ４８，５５，７８ 電流の経路 ４９ 第２の端子２０への第２の配線抵抗 ５０ 第５の端子２３への第４の配線抵抗 ６１ ゲート接続部 ６２ａ，６２ｂ ドレイン接続部 ６３ａ，６３ｂ ソース接続部 ６４ ゲート配線 ６５ ドレイン配線 ６６ ソース配線 ６７ ゲート端子 ６８ ドレイン端子 ６９ ソース端子 ７０ 第１の拡散層抵抗 ７１ 第２の拡散層抵抗 ７２ ゲート接続部抵抗 ７３ａ，７３ｂ ドレイン接続部抵抗 ７４ａ，７４ｂ ソース接続部抵抗 ７５ ゲート配線抵抗 ７６ ドレイン配線抵抗 ７７ ソース配線抵抗 ８１ 多結晶シリコン層 ８２ ｎ型拡散層 ８３ 金属配線 ８４ 第１ドレイン端子 ８５ 第２ドレイン端子 ８６ 第３ドレイン端子 ８７ 第４ドレイン端子 ８８ ドレインコンタクト抵抗Ｒc ９１ 電流源 １００ ｐ型シリコン基板端子
Claims (7)
- 【請求項１】 半導体基板の所定の領域に形成される絶
縁ゲート電界効果トランジスタの評価素子において、 評価対象である絶縁ゲート電界効果トランジスタのゲー
ト電極を挟みドレインおよびソースの両方向に拡大され
た第１および第２の拡散層領域が設けられ、該領域に増
設される接続部を介して配線された測定用端子を有する
構造をとることを特徴とする絶縁ゲート電界効果トラン
ジスタの評価素子。 - 【請求項２】 前記ドレインおよびソースの端子が配線
接続される接続部から分岐配線された測定用端子を有す
る請求項１に記載の絶縁ゲート電界効果トランジスタの
評価素子。 - 【請求項３】 前記ゲート電極に第１の接続部を介して
第１の配線と接続する第１の端子と、前記第１の拡散層
領域に前記ゲート電極近傍に形成された第２の接続部を
介して分岐された第２の配線と接続する第２および第３
の２つの端子と、前記第１の拡散層領域に前記ゲート電
極に対し前記第２の接続部より遠方に形成された第３の
接続部を介する第３の配線と接続する第４の端子と、前
記第２の拡散層領域に前記ゲート電極近傍に形成された
第４の接続部を介して第４の配線と接続する第５および
第６の２つの端子と、前記第２の拡散層領域に前記ゲー
ト電極に対し前記第４の接続部より遠方に形成された第
５の接続部を介する第５の配線と接続する第７の端子と
を有する請求項２に記載の絶縁ゲート電界効果トランジ
スタの評価素子。 - 【請求項４】 請求項３に記載の評価素子を用いる絶縁
ゲート電界効果トランジスタの評価回路において、電源
に接続された第４の端子と接地された第７の端子との間
に接続された電流計と、第３の端子と第６の端子の間に
接続された電圧計と、第１の端子と第６の端子の間に接
続された電圧計と、第６の端子と基板の間に接続された
電圧計を有することを特徴とする絶縁ゲート電界効果ト
ランジスタの評価回路。 - 【請求項５】 請求項４に記載の評価回路を用いる絶縁
ゲート電界効果トランジスタの評価方法において、第６
の端子の電圧を基準電圧であるソース電圧とし、第３の
端子と第６の端子の間の電圧差をドレイン電圧とし、第
１の端子と第６の端子の間の電圧をゲート電圧とし、基
板と第６の端子の間の電圧を基板電圧とする絶縁ゲート
電界効果トランジスタの、第２および第４の接続部にお
ける接続部抵抗を除外した特性を測定することを特徴と
する絶縁ゲート電界効果トランジスタの評価方法。 - 【請求項６】 請求項３に記載の半導体評価素子を用い
る評価回路において、電源に接続された第２の端子と接
地された第５の端子との間に接続された電流計と、第２
の端子と第５の端子の間に接続された電圧計と、第１の
端子と第５の端子の間に接続された電圧計と、第５の端
子と基板の間に接続された電圧計と、第３の端子と第４
の端子の間に接続された電圧計と、第６の端子と第７の
端子の間に接続された電圧計を有することを特徴とする
半導体評価素子の評価回路。 - 【請求項７】 請求項６に記載の評価回路を用いる絶縁
ゲート電界効果トランジスタの評価方法において、第５
の端子の電圧を基準電圧であるソース電圧とし、第２の
端子と第５の端子の間の電圧差をドレイン電圧とし、第
１の端子と第５の端子の間の電圧をゲート電圧とし、基
板と第５の端子の間の電圧を基板電圧とする絶縁ゲート
電界効果トランジスタの第２および第４の接続部におけ
る接続抵抗を含む特性を測定するとともに、第３の端子
と第４の端子の間の電圧差と電流から第２の接続部抵抗
を測定し、第６の端子と第７の端子の間の電圧差と電流
から第４の接続部抵抗を測定することを特徴とする絶縁
ゲート電界効果トランジスタの評価方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7218875A JP2822951B2 (ja) | 1995-08-28 | 1995-08-28 | 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法 |
| KR1019960035724A KR100237278B1 (ko) | 1995-08-28 | 1996-08-27 | 절연 게이트 전계 효과 트랜지스터의 평가 소자와 그를 이용한 평가 회로 및 평가 방법 |
| US08/917,757 US5760600A (en) | 1995-08-28 | 1997-08-27 | Test device for insulated-gate field effect transistor and testing circuit and testing method using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7218875A JP2822951B2 (ja) | 1995-08-28 | 1995-08-28 | 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964139A true JPH0964139A (ja) | 1997-03-07 |
| JP2822951B2 JP2822951B2 (ja) | 1998-11-11 |
Family
ID=16726683
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|---|---|---|---|
| JP7218875A Expired - Fee Related JP2822951B2 (ja) | 1995-08-28 | 1995-08-28 | 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法 |
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| Country | Link |
|---|---|
| US (1) | US5760600A (ja) |
| JP (1) | JP2822951B2 (ja) |
| KR (1) | KR100237278B1 (ja) |
Cited By (4)
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| Publication number | Publication date |
|---|---|
| US5760600A (en) | 1998-06-02 |
| JP2822951B2 (ja) | 1998-11-11 |
| KR100237278B1 (ko) | 2000-01-15 |
| KR970013167A (ko) | 1997-03-29 |
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