JP2000311953A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 Ｈブリッジ回路のレイアウト面積を小さくす
る。 【解決手段】 半導体チップにＨブリッジ回路を構成す
るＰチャネル型およびＮチャネル型の横型電界効果トラ
ンジスタＱｐ，Ｑｎをパターン配置するとき、トランジ
スタＱｐのセル部面積Ｓｐ＝Ｘｐ・Ｙｐとトランジスタ
Ｑｎのセル部面積Ｓｎ＝Ｘｎ・Ｙｎとの比Ｓｐ／Ｓｎを
Ｋ、セル幅をＷｐ，Ｗｎ、単位ゲート幅当りの抵抗をｒ
ｐ，ｒｎとして、トランジスタＱｐとトランジスタＱｎ
のセル部面積和Ｓ＝Ｓｐ＋ＳｎをＫの関数で表わし、Ｓ
をＫで偏微分してＳが最小となるＫを（ｒｐ・Ｗｐ／
（ｒｎ・Ｗｎ））の平方根で表わし、各セル部の面積Ｓ
ｐ，Ｓｎ、横寸法Ｘｐ，Ｘｎおよび縦寸法Ｙｐ，Ｙｎを
決定する。
る。 【解決手段】 半導体チップにＨブリッジ回路を構成す
るＰチャネル型およびＮチャネル型の横型電界効果トラ
ンジスタＱｐ，Ｑｎをパターン配置するとき、トランジ
スタＱｐのセル部面積Ｓｐ＝Ｘｐ・Ｙｐとトランジスタ
Ｑｎのセル部面積Ｓｎ＝Ｘｎ・Ｙｎとの比Ｓｐ／Ｓｎを
Ｋ、セル幅をＷｐ，Ｗｎ、単位ゲート幅当りの抵抗をｒ
ｐ，ｒｎとして、トランジスタＱｐとトランジスタＱｎ
のセル部面積和Ｓ＝Ｓｐ＋ＳｎをＫの関数で表わし、Ｓ
をＫで偏微分してＳが最小となるＫを（ｒｐ・Ｗｐ／
（ｒｎ・Ｗｎ））の平方根で表わし、各セル部の面積Ｓ
ｐ，Ｓｎ、横寸法Ｘｐ，Ｘｎおよび縦寸法Ｙｐ，Ｙｎを
決定する。
Description
【０００１】
【発明の属する技術分野】本発明はＨブリッジ回路を有
する半導体集積回路装置に関し、特にＨブリッジ回路を
構成するＰチャネル型およびＮチャネル型の横型電界効
果トランジスタのトータルオン抵抗が与えられたときの
トランジスタのレイアウト面積和を最小にした半導体集
積回路装置に関する。
する半導体集積回路装置に関し、特にＨブリッジ回路を
構成するＰチャネル型およびＮチャネル型の横型電界効
果トランジスタのトータルオン抵抗が与えられたときの
トランジスタのレイアウト面積和を最小にした半導体集
積回路装置に関する。
【０００２】
【従来の技術】パワートランジスタで構成されるＨブリ
ッジ回路は例えば、モータの駆動制御に広く使用されて
おり、近年では半導体集積回路装置に内臓されたものが
使用されている。このＨブリッジ回路の一例は図５に示
すように、２組の直列接続したＰチャネル型およびＮチ
ャネル型ＭＯＳゲートの横型電界効果トランジスタＱp
1，Ｑn1とＱp2，Ｑn2とを並列接続して、電源端子ＶM
と接地端子Ｇnd間に接続し、各直列接続点をモータへの
出力端子Ｔ１，Ｔ２に接続している。このＨブリッジ回
路の動作は、出力端子Ｔ１，Ｔ２に負荷が接続され、電
源端子ＶM と接地端子Ｇnd間に電圧が供給された状態
で、トランジスタＱp1，Ｑn2がオン状態に制御されると
出力端子Ｔ１，Ｔ２間には方向の電流が流れ、トラン
ジスタＱp2，Ｑn1がオン状態に制御されると出力端子Ｔ
１，Ｔ２間には方向の電流が流れる。この動作時のＨ
ブリッジ回路の抵抗は方向の電流が流れるときはトラ
ンジスタＱp1のオン抵抗とトランジスタＱn2のオン抵抗
の和のトータルオン抵抗となり、方向の電流が流れる
ときはトランジスタＱp2のオン抵抗とトランジスタＱn1
のオン抵抗の和のトータルオン抵抗となる。通常、トラ
ンジスタＱp1のオン抵抗とトランジスタＱp2のオン抵抗
が同一、およびトランジスタＱn1のオン抵抗とトランジ
スタＱn2のオン抵抗が同一に設計され、従ってトランジ
スタＱp1，Ｑn2のトータルオン抵抗とトランジスタＱp
2，Ｑn1のトータルオン抵抗も同一に設計される。以下
の説明を簡明にするため、トランジスタＱp1，Ｑn2また
はトランジスタＱp2，Ｑn1をトランジスタＱp ，Ｑn と
する。
ッジ回路は例えば、モータの駆動制御に広く使用されて
おり、近年では半導体集積回路装置に内臓されたものが
使用されている。このＨブリッジ回路の一例は図５に示
すように、２組の直列接続したＰチャネル型およびＮチ
ャネル型ＭＯＳゲートの横型電界効果トランジスタＱp
1，Ｑn1とＱp2，Ｑn2とを並列接続して、電源端子ＶM
と接地端子Ｇnd間に接続し、各直列接続点をモータへの
出力端子Ｔ１，Ｔ２に接続している。このＨブリッジ回
路の動作は、出力端子Ｔ１，Ｔ２に負荷が接続され、電
源端子ＶM と接地端子Ｇnd間に電圧が供給された状態
で、トランジスタＱp1，Ｑn2がオン状態に制御されると
出力端子Ｔ１，Ｔ２間には方向の電流が流れ、トラン
ジスタＱp2，Ｑn1がオン状態に制御されると出力端子Ｔ
１，Ｔ２間には方向の電流が流れる。この動作時のＨ
ブリッジ回路の抵抗は方向の電流が流れるときはトラ
ンジスタＱp1のオン抵抗とトランジスタＱn2のオン抵抗
の和のトータルオン抵抗となり、方向の電流が流れる
ときはトランジスタＱp2のオン抵抗とトランジスタＱn1
のオン抵抗の和のトータルオン抵抗となる。通常、トラ
ンジスタＱp1のオン抵抗とトランジスタＱp2のオン抵抗
が同一、およびトランジスタＱn1のオン抵抗とトランジ
スタＱn2のオン抵抗が同一に設計され、従ってトランジ
スタＱp1，Ｑn2のトータルオン抵抗とトランジスタＱp
2，Ｑn1のトータルオン抵抗も同一に設計される。以下
の説明を簡明にするため、トランジスタＱp1，Ｑn2また
はトランジスタＱp2，Ｑn1をトランジスタＱp ，Ｑn と
する。
【０００３】
【発明が解決しようとする課題】ところで、Ｈブリッジ
回路を半導体集積回路装置内に構成するとき、従来の方
法では、トランジスタＱp ，Ｑn のトータルオン抵抗Ｒ
onが与えられると、経験や試行錯誤等により、先ずトラ
ンジスタＱp のオン抵抗Ｒｐ（またはトランジスタＱn
のオン抵抗Ｒｎ）を決定し，トランジスタＱn のオン抵
抗ＲｎはＲonとＲｐの差（またはトランジスタＱp のオ
ン抵抗ＲｐはＲonとＲｎの差）で決定していた。従っ
て、トランジスタＱp のレイアウト面積とトランジスタ
Ｑn のレイアウト面積の和が必ずしも最小とはならなか
った。発明は上記問題点に鑑みてなされたものであり、
トランジスタＱp ，Ｑn のトータルオン抵抗Ｒonが与え
られたとき、レイアウト寸法を最適化することによりト
ランジスタＱP のレイアウト面積とトランジスタＱn の
レイアウト面積の和を最小化した半導体集積回路装置を
提供することを目的とする。
回路を半導体集積回路装置内に構成するとき、従来の方
法では、トランジスタＱp ，Ｑn のトータルオン抵抗Ｒ
onが与えられると、経験や試行錯誤等により、先ずトラ
ンジスタＱp のオン抵抗Ｒｐ（またはトランジスタＱn
のオン抵抗Ｒｎ）を決定し，トランジスタＱn のオン抵
抗ＲｎはＲonとＲｐの差（またはトランジスタＱp のオ
ン抵抗ＲｐはＲonとＲｎの差）で決定していた。従っ
て、トランジスタＱp のレイアウト面積とトランジスタ
Ｑn のレイアウト面積の和が必ずしも最小とはならなか
った。発明は上記問題点に鑑みてなされたものであり、
トランジスタＱp ，Ｑn のトータルオン抵抗Ｒonが与え
られたとき、レイアウト寸法を最適化することによりト
ランジスタＱP のレイアウト面積とトランジスタＱn の
レイアウト面積の和を最小化した半導体集積回路装置を
提供することを目的とする。
【０００４】
【課題を解決するための手段】（１）本発明の半導体集
積回路装置は、矩形のセル部を含むＰチャネル型および
Ｎチャネル型の横型電界効果トランジスタからなるＨブ
リッジ回路を有する半導体集積回路装置において、前記
Ｐチャネル型とＮチャネル型のセル部面積比をＫとし、
前記Ｐチャネル型とＮチャネル型のセル部面積和ＳをＫ
の関数で表わし、ＳをＫで偏微分してＳが最小となるＫ
を求め、前記各セル部の面積を決定したことを特徴とす
る。 （２）本発明の半導体集積回路装置は（１）項におい
て、前記Ｐチャネル型とＮチャネル型のトランジスタの
セル幅をＷｐ，Ｗｎ、単位ゲート幅当りの抵抗をｒｐ，
ｒｎとして、前記Ｋが、 （ｒｐ・Ｗｐ／（ｒｎ・Ｗｎ））の平方根 で表わされることを特徴とする。 （３）本発明の半導体集積回路装置は（２）項におい
て、前記Ｐチャネル型とＮチャネル型のトランジスタの
トータルオン抵抗をＲｏｎとして、前記Ｓが、 ｛ｒｎ・Ｗｎ（１＋Ｋ）＋ｒｐ・Ｗｐ（１＋１／Ｋ）｝
／Ｒｏｎ で表わされることを特徴とする。 （４）本発明の半導体集積回路装置は（３）項におい
て、前記Ｐチャネル型とＮチャネル型のトランジスタの
ゲート本数をＮｐ，Ｎｎとして、前記トランジスタのＹ
方向寸法Ｙｐ，Ｙｎが、 Ｙｐ＝Ｎｐ・Ｗｐ、Ｙｎ＝Ｎｎ・Ｗｎ で表わされ、前記トランジスタのＸ方向寸法Ｘｐ，Ｘｎ
が、 Ｘｎ＝Ｓ／（Ｙｎ（Ｋ＋１））、Ｘｐ＝Ｋ・Ｘｎ・Ｙｎ
／Ｙｐ で表わされることを特徴とする。 （５）本発明の半導体集積回路装置は（１）項におい
て、前記各トランジスタの電極は二層電極からなり、下
層電極としてのソース電極およびドレイン電極はＹ方向
に交互に配置したＸ方向のストライプ状パターンであ
り、上層電極としてのソース引出し電極およびドレイン
引出し電極は前記セル部をＸ方向に２分して配置した矩
形状パターンであることを特徴とする。 （６）本発明の半導体集積回路装置は（５）項におい
て、前記上層電極および下層電極がアルミニウム層であ
ることを特徴とする。 （７）本発明の半導体集積回路装置は（５）項におい
て、前記ソース電極およびドレイン電極は半導体基板に
形成されたストライプ状パターンのソース領域およびド
レイン領域に層間絶縁膜を開口したソースコンタクトホ
ールおよびドレインコンタクトホールを介して接触し、
前記ソース引出し電極およびドレイン引出し電極は前記
ソース電極およびドレイン電極にそれぞれＸ方向の片半
分の位置で層間絶縁膜を開口したソーススルーホールお
よびドレインスルーホールを介して接続したことを特徴
とする。 （８）本発明の半導体集積回路装置は（５）項におい
て、前記ソース引出し電極およびドレイン引出し電極の
Ｙ方向一端がＹ方向に延長された位置にソースパッドお
よびドレインパッドが形成されたことを特徴とする。 （９）本発明の半導体集積回路装置は（５）項におい
て、前記Ｐチャネル型トランジスタが第１および第２ト
ランジスタからなり、前記Ｎチャネル型トランジスタが
第３および第４トランジスタからなり、前記第１および
第３トランジスタのドレイン引出し電極、前記第２およ
び第４トランジスタのドレイン引出し電極、前記第３お
よび第４トランジスタのソース引出し電極がそれぞれ一
体形成されたことを特徴とする。
積回路装置は、矩形のセル部を含むＰチャネル型および
Ｎチャネル型の横型電界効果トランジスタからなるＨブ
リッジ回路を有する半導体集積回路装置において、前記
Ｐチャネル型とＮチャネル型のセル部面積比をＫとし、
前記Ｐチャネル型とＮチャネル型のセル部面積和ＳをＫ
の関数で表わし、ＳをＫで偏微分してＳが最小となるＫ
を求め、前記各セル部の面積を決定したことを特徴とす
る。 （２）本発明の半導体集積回路装置は（１）項におい
て、前記Ｐチャネル型とＮチャネル型のトランジスタの
セル幅をＷｐ，Ｗｎ、単位ゲート幅当りの抵抗をｒｐ，
ｒｎとして、前記Ｋが、 （ｒｐ・Ｗｐ／（ｒｎ・Ｗｎ））の平方根 で表わされることを特徴とする。 （３）本発明の半導体集積回路装置は（２）項におい
て、前記Ｐチャネル型とＮチャネル型のトランジスタの
トータルオン抵抗をＲｏｎとして、前記Ｓが、 ｛ｒｎ・Ｗｎ（１＋Ｋ）＋ｒｐ・Ｗｐ（１＋１／Ｋ）｝
／Ｒｏｎ で表わされることを特徴とする。 （４）本発明の半導体集積回路装置は（３）項におい
て、前記Ｐチャネル型とＮチャネル型のトランジスタの
ゲート本数をＮｐ，Ｎｎとして、前記トランジスタのＹ
方向寸法Ｙｐ，Ｙｎが、 Ｙｐ＝Ｎｐ・Ｗｐ、Ｙｎ＝Ｎｎ・Ｗｎ で表わされ、前記トランジスタのＸ方向寸法Ｘｐ，Ｘｎ
が、 Ｘｎ＝Ｓ／（Ｙｎ（Ｋ＋１））、Ｘｐ＝Ｋ・Ｘｎ・Ｙｎ
／Ｙｐ で表わされることを特徴とする。 （５）本発明の半導体集積回路装置は（１）項におい
て、前記各トランジスタの電極は二層電極からなり、下
層電極としてのソース電極およびドレイン電極はＹ方向
に交互に配置したＸ方向のストライプ状パターンであ
り、上層電極としてのソース引出し電極およびドレイン
引出し電極は前記セル部をＸ方向に２分して配置した矩
形状パターンであることを特徴とする。 （６）本発明の半導体集積回路装置は（５）項におい
て、前記上層電極および下層電極がアルミニウム層であ
ることを特徴とする。 （７）本発明の半導体集積回路装置は（５）項におい
て、前記ソース電極およびドレイン電極は半導体基板に
形成されたストライプ状パターンのソース領域およびド
レイン領域に層間絶縁膜を開口したソースコンタクトホ
ールおよびドレインコンタクトホールを介して接触し、
前記ソース引出し電極およびドレイン引出し電極は前記
ソース電極およびドレイン電極にそれぞれＸ方向の片半
分の位置で層間絶縁膜を開口したソーススルーホールお
よびドレインスルーホールを介して接続したことを特徴
とする。 （８）本発明の半導体集積回路装置は（５）項におい
て、前記ソース引出し電極およびドレイン引出し電極の
Ｙ方向一端がＹ方向に延長された位置にソースパッドお
よびドレインパッドが形成されたことを特徴とする。 （９）本発明の半導体集積回路装置は（５）項におい
て、前記Ｐチャネル型トランジスタが第１および第２ト
ランジスタからなり、前記Ｎチャネル型トランジスタが
第３および第４トランジスタからなり、前記第１および
第３トランジスタのドレイン引出し電極、前記第２およ
び第４トランジスタのドレイン引出し電極、前記第３お
よび第４トランジスタのソース引出し電極がそれぞれ一
体形成されたことを特徴とする。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態のＨブ
リッジ回路を有する半導体集積回路装置を図１乃至図４
を参照して説明する。図１に示すように半導体集積回路
装置としての半導体チップ１にＰチャネル型およびＮチ
ャネル型ＭＯＳゲートの横型電界効果トランジスタＱp
1，Ｑn1，Ｑn2，Ｑp2からなるＨブリッジ回路２を具備
している。Ｈブリッジ回路２はトランジスタＱp1，Ｑn
1，Ｑn2，Ｑp2を構成する略矩形パターンのセル部３，
４，５，６と、トランジスタＱp1，Ｑp2のソースを電源
端子ＶMに接続するために形成されソースパッド７を含
む略矩形パターンのソース引出し電極８と、トランジス
タＱp1，Ｑn1のドレインを出力端子Ｔ１に接続するため
に形成されドレインパッド９を含む略矩形パターンのド
レイン引出し電極１０と、トランジスタＱn2，Ｑp2のド
レインを出力端子Ｔ２に接続するために形成されドレイ
ンパッド１１を含む略矩形パターンのドレイン引出し電
極１２と、トランジスタＱn1，Ｑn2のソースを接地端子
Ｇndに接続するために形成されソースパッド１３を含む
略矩形パターンのソース引出し電極１４とを有してい
る。ソースパッド７，１３、ドレインパッド９，１１は
ソース引出し電極８，１４、ドレイン引出し電極１０，
１２の一端がセル部３，４，５，６より図面上の上方
（チップの外周側）に延長され、その延長部分上に形成
されて外部への電極引出しが可能となっている。
リッジ回路を有する半導体集積回路装置を図１乃至図４
を参照して説明する。図１に示すように半導体集積回路
装置としての半導体チップ１にＰチャネル型およびＮチ
ャネル型ＭＯＳゲートの横型電界効果トランジスタＱp
1，Ｑn1，Ｑn2，Ｑp2からなるＨブリッジ回路２を具備
している。Ｈブリッジ回路２はトランジスタＱp1，Ｑn
1，Ｑn2，Ｑp2を構成する略矩形パターンのセル部３，
４，５，６と、トランジスタＱp1，Ｑp2のソースを電源
端子ＶMに接続するために形成されソースパッド７を含
む略矩形パターンのソース引出し電極８と、トランジス
タＱp1，Ｑn1のドレインを出力端子Ｔ１に接続するため
に形成されドレインパッド９を含む略矩形パターンのド
レイン引出し電極１０と、トランジスタＱn2，Ｑp2のド
レインを出力端子Ｔ２に接続するために形成されドレイ
ンパッド１１を含む略矩形パターンのドレイン引出し電
極１２と、トランジスタＱn1，Ｑn2のソースを接地端子
Ｇndに接続するために形成されソースパッド１３を含む
略矩形パターンのソース引出し電極１４とを有してい
る。ソースパッド７，１３、ドレインパッド９，１１は
ソース引出し電極８，１４、ドレイン引出し電極１０，
１２の一端がセル部３，４，５，６より図面上の上方
（チップの外周側）に延長され、その延長部分上に形成
されて外部への電極引出しが可能となっている。
【０００６】セル部３，６とセル部４，５は導電型およ
びセルサイズが異なるがパターン形状は略同一であり、
以下、トランジスタＱn2を構成するセル部５を図２およ
び図３を参照して説明する。図２に示すように半導体チ
ップ１に、半導体チップ１の表面からみて略矩形パター
ンのセル部５が形成されている。このセル部５には二層
構造のアルミニウム層からなる電極が形成されている。
上層電極としては図１で説明したソースパッド１３を含
むソース引出し電極１４とドレインパッド１１を含むド
レイン引出し電極１２とがセル部５上の左方半分と右方
半分とに分かれて配置されている。下層電極としてはソ
ース電極１０１とドレイン電極１０２とがＸ方向（図面
上で横方向）のストライプ状でＹ方向（図面上で縦方
向）に交互に配置されている。このソース電極１０１、
ドレイン電極１０２はストライプ状のソース領域１０
３、ドレイン領域１０４とに層間絶縁膜（図示せず）を
開口した方形のソースコンタクトホール１０５、ドレイ
ンコンタクトホール１０６を介して接触している。ソー
ス引出し電極１４、ドレイン引出し電極１２はソース引
出し電極１４とソース電極１０１間、ドレイン引出し電
極１２とドレイン電極１０２間の層間絶縁膜（図示せ
ず）を開口した方形のソーススルーホール１０７、ドレ
インスルーホール１０８を介してソース電極１０１、ド
レイン電極１０２に接続されている。従って、ソース電
極１０１のうちドレイン引出し電極１２の直下（ソース
電極１０１の串刺し部と称する）、ドレイン電極１０２
のうちソース引出し電極１４の直下（ドレイン電極１０
２の串刺し部と称する）はソース引出し電極１４、ドレ
イン引出し電極１２とは直接接続されずにソース引出し
電極１４の直下のソース電極１０１、ドレイン引出し電
極１２の直下のドレイン電極１０２を介して接続されて
いる。また、１０９はソース電極１０１とドレイン電極
１０２間にストライプ状に配置された多結晶シリコンか
らなるゲート電極で、このゲート電極１０９は延長され
て図示しない集積回路の所定位置に接続されている。
尚、上記のソースコンタクトホール１０５、ドレインコ
ンタクトホール１０６およびソーススルーホール１０
７、ドレインスルーホール１０８の形状は方形に限定さ
れず円形でも他の形状であってもよい。
びセルサイズが異なるがパターン形状は略同一であり、
以下、トランジスタＱn2を構成するセル部５を図２およ
び図３を参照して説明する。図２に示すように半導体チ
ップ１に、半導体チップ１の表面からみて略矩形パター
ンのセル部５が形成されている。このセル部５には二層
構造のアルミニウム層からなる電極が形成されている。
上層電極としては図１で説明したソースパッド１３を含
むソース引出し電極１４とドレインパッド１１を含むド
レイン引出し電極１２とがセル部５上の左方半分と右方
半分とに分かれて配置されている。下層電極としてはソ
ース電極１０１とドレイン電極１０２とがＸ方向（図面
上で横方向）のストライプ状でＹ方向（図面上で縦方
向）に交互に配置されている。このソース電極１０１、
ドレイン電極１０２はストライプ状のソース領域１０
３、ドレイン領域１０４とに層間絶縁膜（図示せず）を
開口した方形のソースコンタクトホール１０５、ドレイ
ンコンタクトホール１０６を介して接触している。ソー
ス引出し電極１４、ドレイン引出し電極１２はソース引
出し電極１４とソース電極１０１間、ドレイン引出し電
極１２とドレイン電極１０２間の層間絶縁膜（図示せ
ず）を開口した方形のソーススルーホール１０７、ドレ
インスルーホール１０８を介してソース電極１０１、ド
レイン電極１０２に接続されている。従って、ソース電
極１０１のうちドレイン引出し電極１２の直下（ソース
電極１０１の串刺し部と称する）、ドレイン電極１０２
のうちソース引出し電極１４の直下（ドレイン電極１０
２の串刺し部と称する）はソース引出し電極１４、ドレ
イン引出し電極１２とは直接接続されずにソース引出し
電極１４の直下のソース電極１０１、ドレイン引出し電
極１２の直下のドレイン電極１０２を介して接続されて
いる。また、１０９はソース電極１０１とドレイン電極
１０２間にストライプ状に配置された多結晶シリコンか
らなるゲート電極で、このゲート電極１０９は延長され
て図示しない集積回路の所定位置に接続されている。
尚、上記のソースコンタクトホール１０５、ドレインコ
ンタクトホール１０６およびソーススルーホール１０
７、ドレインスルーホール１０８の形状は方形に限定さ
れず円形でも他の形状であってもよい。
【０００７】次に図２のＡ−Ａ線に沿ったセル部５の断
面を下層電極より下側で図３を参照して説明する。図に
おいて、ゲート電極１０９はｐ型半導体基板１１０の表
面上にゲート酸化膜１１１を介して設けられており、ソ
ース領域１０３とドレイン領域１０４とはこのゲート電
極１０９の端を利用してセルフアラインにｐ型半導体基
板１１０の表面層にｎ型で形成されている。ソース電極
１０１，ドレイン電極１０２はソース領域１０３，ドレ
イン領域１０４の上に層間絶縁膜１１２に開口したソー
スコンタクトホール１０５、ドレインコンタクトホール
１０６を介して電気的接触して形成されている。尚、セ
ル部４の場合は図３とはミラー対称のパターン図とな
り、図４とはミラー対称の断面図となる。また、セル部
３の場合は図３、図４とはセルサイズが異なりドレイン
領域およびソース領域がｎウエル内にｐ型で形成されて
いる以外は同一図となり、セル部６の場合はセル部３の
場合の図とはミラー対称の図となる。
面を下層電極より下側で図３を参照して説明する。図に
おいて、ゲート電極１０９はｐ型半導体基板１１０の表
面上にゲート酸化膜１１１を介して設けられており、ソ
ース領域１０３とドレイン領域１０４とはこのゲート電
極１０９の端を利用してセルフアラインにｐ型半導体基
板１１０の表面層にｎ型で形成されている。ソース電極
１０１，ドレイン電極１０２はソース領域１０３，ドレ
イン領域１０４の上に層間絶縁膜１１２に開口したソー
スコンタクトホール１０５、ドレインコンタクトホール
１０６を介して電気的接触して形成されている。尚、セ
ル部４の場合は図３とはミラー対称のパターン図とな
り、図４とはミラー対称の断面図となる。また、セル部
３の場合は図３、図４とはセルサイズが異なりドレイン
領域およびソース領域がｎウエル内にｐ型で形成されて
いる以外は同一図となり、セル部６の場合はセル部３の
場合の図とはミラー対称の図となる。
【０００８】セル部５の動作は、ソースパッド１３とド
レインパッド１１間にソースパッド１３に対してドレイ
ンパッド１１側が正となる電圧を印加した状態で、ゲー
ト電極１０９に正の信号を与えると、ゲート電極１０９
直下のｐ型半導体基板１１０の表面層に反転層を生じ、
ドレインパッド１１からドレイン引出し電極１２、ドレ
イン電極１０２、ドレイン領域１０４、反転層、ソース
領域１０３、ソース電極１０１、およびソース引出し電
極１４を順に経由してソースパッド１３に電流が流れ
る。ゲート電極１０９の信号を取り去れば、ｐ型半導体
基板１１０の表面層の反転層が消滅し、ドレインパッド
１１とソースパッド１３間が遮断される。
レインパッド１１間にソースパッド１３に対してドレイ
ンパッド１１側が正となる電圧を印加した状態で、ゲー
ト電極１０９に正の信号を与えると、ゲート電極１０９
直下のｐ型半導体基板１１０の表面層に反転層を生じ、
ドレインパッド１１からドレイン引出し電極１２、ドレ
イン電極１０２、ドレイン領域１０４、反転層、ソース
領域１０３、ソース電極１０１、およびソース引出し電
極１４を順に経由してソースパッド１３に電流が流れ
る。ゲート電極１０９の信号を取り去れば、ｐ型半導体
基板１１０の表面層の反転層が消滅し、ドレインパッド
１１とソースパッド１３間が遮断される。
【０００９】上記構成の半導体集積回路装置のＨブリッ
ジ回路２は動作時のＰチャネル型トランジスタとＮチャ
ネル型トランジスタとのトータルオン抵抗のねらい目に
対して、Ｐチャネル型トランジスタのセル部とＮチャネ
ル型トランジスタのセル部との面積和が最小となるよう
に、以下に説明するレイアウト方法によりレイアウトさ
れている。
ジ回路２は動作時のＰチャネル型トランジスタとＮチャ
ネル型トランジスタとのトータルオン抵抗のねらい目に
対して、Ｐチャネル型トランジスタのセル部とＮチャネ
ル型トランジスタのセル部との面積和が最小となるよう
に、以下に説明するレイアウト方法によりレイアウトさ
れている。
【００１０】以下、レイアウト方法について説明する。
尚、セルサイズがトランジスタＱp1とＱp2とで同一、ト
ランジスタＱn1とＱn2とで同一に設計され、トランジス
タＱp1，Ｑn2のトータルオン抵抗とトランジスタＱp2，
Ｑn1のトータルオン抵抗は同一になるので、以下の説明
を簡明にするため、トランジスタＱp1，Ｑp2、トランジ
スタＱn1，Ｑn2をそれぞれトランジスタＱp 、トランジ
スタＱn とし、トランジスタＱp ，Ｑn のトータルオン
抵抗Ｒonが与えられたとき、トランジスタＱPのレイア
ウト面積とトランジスタＱn のレイアウト面積の和を最
小化する設計方法について、そのセル部の簡略化したパ
ターン図を図４に示して説明する。 （１）各パラメータの定義（尚、添字ｐ，ｎはＰチャネ
ル型，Ｎチャネル型トランジスタにおけるパラメータを
表わすために付加している） ・Ｘｐ，Ｘｎ：セル部のＸ方向長さ（図面上で横方向） ・Ａ：セル部のＸ方向長さＸｎに対するＸｐの比（Ｘｐ
／Ｘｎ） ・Ｙｐ，Ｙｎ：セル部のＹ方向長さ（図面上で縦方向） ・Ｂ：セル部のＹ方向長さＹｎに対するＹｐの比（Ｙｐ
／Ｙｎ） ・Ｓｐ，Ｓｎ：セル部レイアウト面積 ・Ｓ：セル部レイアウト面積ＳｐとＳｎとの和（Ｓｐ＋
Ｓｎ） ・Ｎｐ，Ｎｎ：ゲート本数 ・Ｗｐ，Ｗｎ：ソース領域とドレイン領域のストライプ
幅方向の中心間の距離で表わすセル幅 ・ｒｐ，ｒｎ：単位ゲート幅当りの抵抗 ・Ｒp，Ｒn：各トランジスタのオン抵抗 ・Ｒon：トータルオン抵抗（Ｒp＋Ｒn）
尚、セルサイズがトランジスタＱp1とＱp2とで同一、ト
ランジスタＱn1とＱn2とで同一に設計され、トランジス
タＱp1，Ｑn2のトータルオン抵抗とトランジスタＱp2，
Ｑn1のトータルオン抵抗は同一になるので、以下の説明
を簡明にするため、トランジスタＱp1，Ｑp2、トランジ
スタＱn1，Ｑn2をそれぞれトランジスタＱp 、トランジ
スタＱn とし、トランジスタＱp ，Ｑn のトータルオン
抵抗Ｒonが与えられたとき、トランジスタＱPのレイア
ウト面積とトランジスタＱn のレイアウト面積の和を最
小化する設計方法について、そのセル部の簡略化したパ
ターン図を図４に示して説明する。 （１）各パラメータの定義（尚、添字ｐ，ｎはＰチャネ
ル型，Ｎチャネル型トランジスタにおけるパラメータを
表わすために付加している） ・Ｘｐ，Ｘｎ：セル部のＸ方向長さ（図面上で横方向） ・Ａ：セル部のＸ方向長さＸｎに対するＸｐの比（Ｘｐ
／Ｘｎ） ・Ｙｐ，Ｙｎ：セル部のＹ方向長さ（図面上で縦方向） ・Ｂ：セル部のＹ方向長さＹｎに対するＹｐの比（Ｙｐ
／Ｙｎ） ・Ｓｐ，Ｓｎ：セル部レイアウト面積 ・Ｓ：セル部レイアウト面積ＳｐとＳｎとの和（Ｓｐ＋
Ｓｎ） ・Ｎｐ，Ｎｎ：ゲート本数 ・Ｗｐ，Ｗｎ：ソース領域とドレイン領域のストライプ
幅方向の中心間の距離で表わすセル幅 ・ｒｐ，ｒｎ：単位ゲート幅当りの抵抗 ・Ｒp，Ｒn：各トランジスタのオン抵抗 ・Ｒon：トータルオン抵抗（Ｒp＋Ｒn）
【００１１】（２）Ｒonは次のように表わされる。 Ｒp＝ｒｐ／（Ｘｐ・Ｎｐ），Ｒn＝ｒｎ／（Ｘｎ・Ｎｎ）， Ｎｐ＝Ｙｐ／Ｗｐ，Ｎｎ＝Ｙｎ／Ｗｎ，Ｘｐ＝Ａ・Ｘｎ，Ｙｐ＝Ｂ・Ｙｎより Ｒon＝ｒｐ／（Ｘｐ・Ｎｐ）＋ｒｎ／（Ｘｎ・Ｎｎ） ＝ｒｐ・Ｗｐ／（Ｘｐ・Ｙｐ）＋ｒｎ・Ｗｎ／（Ｘｎ・Ｙｎ） ＝ｒｐ・Ｗｐ／（Ａ・Ｂ・Ｘｎ・Ｙｎ） ＋ｒｎ・Ｗｎ／（Ｘｎ・Ｙｎ） ……………（１） （３）Ｓは次のように表わされる。 Ｓｐ＝Ｘｐ・Ｙｐ，Ｓｎ＝Ｘｎ・Ｙｎ，Ｘｐ＝Ａ・Ｘｎ，Ｙｐ＝Ｂ・Ｙｎより 、 Ｓ＝Ｘｐ・Ｙｐ＋Ｘｎ・Ｙｎ＝Ａ・Ｂ・Ｘｎ・Ｙｎ＋Ｘｎ・Ｙｎ ＝Ｘｎ・Ｙｎ（Ａ・Ｂ＋１） ……………（２） 式（１）より、 Ｘｎ・Ｙｎ＝｛ｒｐ・Ｗｐ／（Ａ・Ｂ）＋ｒｎ・Ｗｎ｝／Ｒon …（３） 式（３）を式（２）に代入し、Ｋ＝Ａ・Ｂとおいて、 Ｓ＝｛ｒｎ・Ｗｎ・Ａ・Ｂ＋ｒｐ・Ｗｐ／（Ａ・Ｂ） ＋ｒｎ・Ｗｎ＋ｒｐ・Ｗｐ｝／Ｒon ＝（ｒｎ・Ｗｎ・Ｋ＋ｒｐ・Ｗｐ／Ｋ ＋ｒｎ・Ｗｎ＋ｒｐ・Ｗｐ）／Ｒon ……………（４）
【００１２】（４）Ｓが最小となるＫは次のように表わ
される。式（４）をＫにて偏微分して、 ＳのＫによる偏微分＝ｒｎ・Ｗｎ―ｒｐ・Ｗｐ／Ｋ2 ……（５） 式（５）よりＳのＫによる偏微分＝０となるＫを求める
と、 Ｋ＝（ｒｐ・Ｗｐ／（ｒｎ・Ｗｎ））の平方根 ……………（６） （５）Ｒｏｎ＝Ｒｏｎ１、ｒｐ＝ｒｐ１、ｒｎ＝ｒｎ
１、Ｗｐ＝Ｗｐ１、Ｗｎ＝Ｗｎ１が与えられたときのレ
イアウト最小面積Ｓ＝Ｓ１は次のように計算される。式
（６）にｒｐ＝ｒｐ１、ｒｎ＝ｒｎ１、Ｗｐ＝Ｗｐ１、
Ｗｎ＝Ｗｎ１を代入するとＫ＝Ｋ１が決定され、式
（４）にｒｐ＝ｒｐ１、ｒｎ＝ｒｎ１、Ｗｐ＝Ｗｐ１、
Ｗｎ＝Ｗｎ１、Ｒｏｎ＝Ｒｏｎ１、Ｋ＝Ｋ１を代入する
とＳ＝Ｓ１が決定される。
される。式（４）をＫにて偏微分して、 ＳのＫによる偏微分＝ｒｎ・Ｗｎ―ｒｐ・Ｗｐ／Ｋ2 ……（５） 式（５）よりＳのＫによる偏微分＝０となるＫを求める
と、 Ｋ＝（ｒｐ・Ｗｐ／（ｒｎ・Ｗｎ））の平方根 ……………（６） （５）Ｒｏｎ＝Ｒｏｎ１、ｒｐ＝ｒｐ１、ｒｎ＝ｒｎ
１、Ｗｐ＝Ｗｐ１、Ｗｎ＝Ｗｎ１が与えられたときのレ
イアウト最小面積Ｓ＝Ｓ１は次のように計算される。式
（６）にｒｐ＝ｒｐ１、ｒｎ＝ｒｎ１、Ｗｐ＝Ｗｐ１、
Ｗｎ＝Ｗｎ１を代入するとＫ＝Ｋ１が決定され、式
（４）にｒｐ＝ｒｐ１、ｒｎ＝ｒｎ１、Ｗｐ＝Ｗｐ１、
Ｗｎ＝Ｗｎ１、Ｒｏｎ＝Ｒｏｎ１、Ｋ＝Ｋ１を代入する
とＳ＝Ｓ１が決定される。
【００１３】（６）Ｓ＝Ｓ１のときのＸｐ＝Ｘｐ１、Ｘ
ｎ＝Ｘｎ１、Ｙｐ＝Ｙｐ１、Ｙｎ＝Ｙｎ１を求める。 Ｙｐ＝Ｙｐ１、Ｙｎ＝Ｙｎ１を求める。Ｙｐ＝Ｎｐ・
Ｗｐ、Ｙｎ＝Ｎｎ・Ｗｎにおいて、Ｎｐ＝Ｎｐ１、Ｎｎ
＝Ｎｎ１はＨブリッジ回路の出力電流値によりソース電
極およびドレイン電極のマイグレーションや溶断電流を
考慮して決定され、またＷｐ＝Ｗｐ１、Ｗｎ＝Ｗｎ１よ
り、Ｙｐ＝Ｙｐ１，Ｙｎ＝Ｙｎ１も決定される。 Ａ＝Ａ１、Ｂ＝Ｂ１を求める。Ｂ＝Ｙｐ／Ｙｎより、
Ｙｐ＝Ｙｐ１、Ｙｎ＝Ｙｎ１のときのＢ＝Ｂ１が決定さ
れ、Ｋ＝Ａ・Ｂより、Ｂ＝Ｂ１、Ｋ＝Ｋ１のときのＡ＝
Ａ１が決定される。 Ｘｐ＝Ｘｐ１、Ｘｎ＝Ｘｎ１を求める。式（２）よ
り、Ｓ＝Ｓ１、Ｙｎ＝Ｙｎ１、Ａ・Ｂ＝Ｋ１のときのＸ
ｎ＝Ｘｎ１が決定され、Ａ＝Ｘｐ／Ｘｎより、Ａ＝Ａ
１、Ｘｎ＝Ｘｎ１のときのＸｐ＝Ｘｐ１が決定される。
以上のようにしてＲｏｎ＝Ｒｏｎ１が与えられたとき最
小面積Ｓ１となるレイアウトを設計することができる。
ｎ＝Ｘｎ１、Ｙｐ＝Ｙｐ１、Ｙｎ＝Ｙｎ１を求める。 Ｙｐ＝Ｙｐ１、Ｙｎ＝Ｙｎ１を求める。Ｙｐ＝Ｎｐ・
Ｗｐ、Ｙｎ＝Ｎｎ・Ｗｎにおいて、Ｎｐ＝Ｎｐ１、Ｎｎ
＝Ｎｎ１はＨブリッジ回路の出力電流値によりソース電
極およびドレイン電極のマイグレーションや溶断電流を
考慮して決定され、またＷｐ＝Ｗｐ１、Ｗｎ＝Ｗｎ１よ
り、Ｙｐ＝Ｙｐ１，Ｙｎ＝Ｙｎ１も決定される。 Ａ＝Ａ１、Ｂ＝Ｂ１を求める。Ｂ＝Ｙｐ／Ｙｎより、
Ｙｐ＝Ｙｐ１、Ｙｎ＝Ｙｎ１のときのＢ＝Ｂ１が決定さ
れ、Ｋ＝Ａ・Ｂより、Ｂ＝Ｂ１、Ｋ＝Ｋ１のときのＡ＝
Ａ１が決定される。 Ｘｐ＝Ｘｐ１、Ｘｎ＝Ｘｎ１を求める。式（２）よ
り、Ｓ＝Ｓ１、Ｙｎ＝Ｙｎ１、Ａ・Ｂ＝Ｋ１のときのＸ
ｎ＝Ｘｎ１が決定され、Ａ＝Ｘｐ／Ｘｎより、Ａ＝Ａ
１、Ｘｎ＝Ｘｎ１のときのＸｐ＝Ｘｐ１が決定される。
以上のようにしてＲｏｎ＝Ｒｏｎ１が与えられたとき最
小面積Ｓ１となるレイアウトを設計することができる。
【００１４】
【実施例】実施例として、第１の実施の形態の具体的な
数値例を説明する。 （１）設計値を次のように与える。 Ｒｏｎ＝Ｒｏｎ１＝１．２４７Ω ｒｐ＝ｒｐ１＝３０Ω・ｍｍ ｒｎ＝ｒｎ１＝１５Ω・ｍｍ Ｗｐ＝Ｗｐ１＝０．００３５２ｍｍ Ｗｎ＝Ｗｎ１＝０．００４１２ｍｍ Ｎｐ＝Ｎｐ１＝１８６本 Ｎｎ＝Ｎｎ１＝１６０本 （２）Ｋ１を求める。式（６）より Ｋ＝Ｋ１＝（ｒｐ・Ｗｐ／（ｒｎ・Ｗｎ））の平方根 ＝（（３０×０．００３５２）／（１５×０．００４１２））の平方根 ＝１．３０７ （３）Ｓ１を求める。式（４）より、 Ｓ＝Ｓ１＝（ｒｎ・Ｗｎ・Ｋ＋ｒｐ・Ｗｐ／Ｋ ＋ｒｎ・Ｗｎ＋ｒｐ・Ｗｐ）／Ｒon ＝｛ｒｎ・Ｗｎ（１＋Ｋ）＋ｒｐ・Ｗｐ（１＋１／Ｋ）｝／Ｒon ＝（１５×０．００４１２×２．３０７ ＋３０×０．００３５２×１．７６５）／１．２４７ ＝（０．１４２６＋０．１８６４）／１．２４７＝０．２６３８ｍｍ2 （４）Ｘｐ１、Ｘｎ１、Ｙｐ１、Ｙｎ１を求める。 Ｙｐ１、Ｙｎ１を求める。 Ｙｐ１＝Ｎｐ１・Ｗｐ１＝１８６×０．００３５２＝
０．６５４７ｍｍ Ｙｎ１＝Ｎｎ１・Ｗｎ１＝１６０×０．００４１２＝
０．６５９２ｍｍ Ａ１、Ｂ１を求める。 Ｂ１＝Ｙｐ１／Ｙｎ１＝０．６５４７／０．６５９２＝
０．９９３２ Ａ１＝Ｋ１／Ｂ１＝１．３０７／０．９９３２＝１．３
１６ Ｘｐ１、Ｘｎ１を求める。式（２）より、 Ｘｎ１＝Ｓ１／（Ｙｎ１（Ｋ１＋１）） ＝０．２６３８／（０．６５９２×２．３０７）＝０．１７３５ｍｍ Ｘｐ１＝Ａ１・Ｘｎ１＝１．３１６×０．１７３５＝０．２２８３ｍｍ Ｓｐ１、Ｓｎ１を求める。 Ｓｐ１＝Ｘｐ１・Ｙｐ１＝０．２２８３×０．６５４７
＝０．１４９５ｍｍ2 Ｓｎ１＝Ｘｎ１・Ｙｎ１＝０．１７３５×０．６５９２
＝０．１１４４ｍｍ2 以上より、ねらい目のトータルオン抵抗が与えられたと
きのＨブリッジ回路のレイアウト面積を最小にした半導
体集積回路装置を設計することができる。
数値例を説明する。 （１）設計値を次のように与える。 Ｒｏｎ＝Ｒｏｎ１＝１．２４７Ω ｒｐ＝ｒｐ１＝３０Ω・ｍｍ ｒｎ＝ｒｎ１＝１５Ω・ｍｍ Ｗｐ＝Ｗｐ１＝０．００３５２ｍｍ Ｗｎ＝Ｗｎ１＝０．００４１２ｍｍ Ｎｐ＝Ｎｐ１＝１８６本 Ｎｎ＝Ｎｎ１＝１６０本 （２）Ｋ１を求める。式（６）より Ｋ＝Ｋ１＝（ｒｐ・Ｗｐ／（ｒｎ・Ｗｎ））の平方根 ＝（（３０×０．００３５２）／（１５×０．００４１２））の平方根 ＝１．３０７ （３）Ｓ１を求める。式（４）より、 Ｓ＝Ｓ１＝（ｒｎ・Ｗｎ・Ｋ＋ｒｐ・Ｗｐ／Ｋ ＋ｒｎ・Ｗｎ＋ｒｐ・Ｗｐ）／Ｒon ＝｛ｒｎ・Ｗｎ（１＋Ｋ）＋ｒｐ・Ｗｐ（１＋１／Ｋ）｝／Ｒon ＝（１５×０．００４１２×２．３０７ ＋３０×０．００３５２×１．７６５）／１．２４７ ＝（０．１４２６＋０．１８６４）／１．２４７＝０．２６３８ｍｍ2 （４）Ｘｐ１、Ｘｎ１、Ｙｐ１、Ｙｎ１を求める。 Ｙｐ１、Ｙｎ１を求める。 Ｙｐ１＝Ｎｐ１・Ｗｐ１＝１８６×０．００３５２＝
０．６５４７ｍｍ Ｙｎ１＝Ｎｎ１・Ｗｎ１＝１６０×０．００４１２＝
０．６５９２ｍｍ Ａ１、Ｂ１を求める。 Ｂ１＝Ｙｐ１／Ｙｎ１＝０．６５４７／０．６５９２＝
０．９９３２ Ａ１＝Ｋ１／Ｂ１＝１．３０７／０．９９３２＝１．３
１６ Ｘｐ１、Ｘｎ１を求める。式（２）より、 Ｘｎ１＝Ｓ１／（Ｙｎ１（Ｋ１＋１）） ＝０．２６３８／（０．６５９２×２．３０７）＝０．１７３５ｍｍ Ｘｐ１＝Ａ１・Ｘｎ１＝１．３１６×０．１７３５＝０．２２８３ｍｍ Ｓｐ１、Ｓｎ１を求める。 Ｓｐ１＝Ｘｐ１・Ｙｐ１＝０．２２８３×０．６５４７
＝０．１４９５ｍｍ2 Ｓｎ１＝Ｘｎ１・Ｙｎ１＝０．１７３５×０．６５９２
＝０．１１４４ｍｍ2 以上より、ねらい目のトータルオン抵抗が与えられたと
きのＨブリッジ回路のレイアウト面積を最小にした半導
体集積回路装置を設計することができる。
【００１５】
【発明の効果】本発明によれば、ねらい目のトータルオ
ン抵抗が与えられたときのＨブリッジ回路のＰチャネル
型およびＮチャネル型ＭＯＳゲートの横型電界効果トラ
ンジスタのセル部の面積比を最適化することによりＰチ
ャネル型とＮチャネル型のセル部面積の和を最小面積に
でき、Ｈブリッジ回路のレイアウト面積を最小とするこ
とができ、チップ面積を最小にした半導体集積回路装置
を容易に設計することができる。
ン抵抗が与えられたときのＨブリッジ回路のＰチャネル
型およびＮチャネル型ＭＯＳゲートの横型電界効果トラ
ンジスタのセル部の面積比を最適化することによりＰチ
ャネル型とＮチャネル型のセル部面積の和を最小面積に
でき、Ｈブリッジ回路のレイアウト面積を最小とするこ
とができ、チップ面積を最小にした半導体集積回路装置
を容易に設計することができる。
【図１】 本発明の第１の実施の形態による半導体集積
回路装置の要部平面図。
回路装置の要部平面図。
【図２】 図１に示す半導体集積回路装置に含まれる横
型電界効果トランジスタの要部平面図。
型電界効果トランジスタの要部平面図。
【図３】図２に示す横型電界効果トランジスタのＡ−Ａ
断面図。
断面図。
【図４】図１に示す半導体集積回路装置に含まれるＰチ
ャネル型およびＮチャネル型の横型電界効果トランジス
タのセル部の概略パターン図。
ャネル型およびＮチャネル型の横型電界効果トランジス
タのセル部の概略パターン図。
【図５】Ｐチャネル型およびＮチャネル型電界効果トラ
ンジスタからなるＨブリッジ回路を示す回路図。
ンジスタからなるＨブリッジ回路を示す回路図。
１ 半導体チップ ２ Ｈブリッジ回路 ３、４，５，６ セル部 ８、１４ ソース引出し電極 ７、１３ ソースパッド １０、１２ ドレイン引出し電極 ９、１１ ドレインパッド １０１ ソース電極 １０２ ドレイン電極 １０３ ソース領域 １０４ ドレイン領域 １０５ ソースコンタクトホール １０６ ドレインコンタクトホール １０７ ソーススルーホール １０８ ドレインスルーホール １０９ ゲート電極 １１０ ｐ型半導体基板 １１１ ゲート酸化膜 １２２ 層間絶縁膜
Claims (9)
- 【請求項１】矩形のセル部を含むＰチャネル型およびＮ
チャネル型の横型電界効果トランジスタからなるＨブリ
ッジ回路を有する半導体集積回路装置において、 前記Ｐチャネル型とＮチャネル型のセル部面積比をＫと
し、前記Ｐチャネル型とＮチャネル型のセル部面積和Ｓ
をＫの関数で表わし、ＳをＫで偏微分してＳが最小とな
るＫを求め、前記各セル部の面積を決定したことを特徴
とする半導体集積回路装置。 - 【請求項２】前記Ｐチャネル型とＮチャネル型のトラン
ジスタのセル幅をＷｐ，Ｗｎ、単位ゲート幅当りの抵抗
をｒｐ，ｒｎとして、前記Ｋが、 （ｒｐ・Ｗｐ／（ｒｎ・Ｗｎ））の平方根 で表わされることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項３】前記Ｐチャネル型とＮチャネル型のトラン
ジスタのトータルオン抵抗をＲｏｎとして、前記Ｓが、 ｛ｒｎ・Ｗｎ（１＋Ｋ）＋ｒｐ・Ｗｐ（１＋１／Ｋ）｝
／Ｒｏｎ で表わされることを特徴とする請求項２記載の半導体集
積回路装置。 - 【請求項４】前記Ｐチャネル型とＮチャネル型のトラン
ジスタのゲート本数をＮｐ，Ｎｎとして、前記トランジ
スタのＹ方向寸法Ｙｐ，Ｙｎが、 Ｙｐ＝Ｎｐ・Ｗｐ、Ｙｎ＝Ｎｎ・Ｗｎ で表わされ、前記トランジスタのＸ方向寸法Ｘｐ，Ｘｎ
が、 Ｘｎ＝Ｓ／（Ｙｎ（Ｋ＋１））、Ｘｐ＝Ｋ・Ｘｎ・Ｙｎ
／Ｙｐ で表わされることを特徴とする請求項３記載の半導体集
積回路装置。 - 【請求項５】前記各トランジスタの電極は二層電極から
なり、下層電極としてのソース電極およびドレイン電極
はＹ方向に交互に配置したＸ方向のストライプ状パター
ンであり、上層電極としてのソース引出し電極およびド
レイン引出し電極は前記セル部をＸ方向に２分して配置
した矩形状パターンである請求項１記載の半導体集積回
路装置。 - 【請求項６】前記上層電極および下層電極がアルミニウ
ム層であることを特徴とする請求項５記載の半導体集積
回路装置。 - 【請求項７】前記ソース電極およびドレイン電極は半導
体基板に形成されたストライプ状パターンのソース領域
およびドレイン領域に層間絶縁膜を開口したソースコン
タクトホールおよびドレインコンタクトホールを介して
接触し、前記ソース引出し電極およびドレイン引出し電
極は前記ソース電極およびドレイン電極にそれぞれＸ方
向の片半分の位置で層間絶縁膜を開口したソーススルー
ホールおよびドレインスルーホールを介して接続したこ
とを特徴とする請求項５記載の半導体集積回路装置。 - 【請求項８】前記ソース引出し電極およびドレイン引出
し電極のＹ方向一端がＹ方向に延長された位置にソース
パッドおよびドレインパッドが形成されたことを特徴と
する請求項５記載の半導体集積回路装置。 - 【請求項９】前記Ｐチャネル型トランジスタが第１およ
び第２トランジスタからなり、前記Ｎチャネル型トラン
ジスタが第３および第４トランジスタからなり、前記第
１および第３トランジスタのドレイン引出し電極、前記
第２および第４トランジスタのドレイン引出し電極、前
記第３および第４トランジスタのソース引出し電極がそ
れぞれ一体形成されたことを特徴とする請求項５記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120906A JP2000311953A (ja) | 1999-04-28 | 1999-04-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120906A JP2000311953A (ja) | 1999-04-28 | 1999-04-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311953A true JP2000311953A (ja) | 2000-11-07 |
Family
ID=14797935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11120906A Withdrawn JP2000311953A (ja) | 1999-04-28 | 1999-04-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009181996A (ja) * | 2008-01-29 | 2009-08-13 | Nec Electronics Corp | 半導体装置 |
| US7851926B2 (en) | 2007-10-30 | 2010-12-14 | Renesas Electronics Corporation | Semiconductor device |
| US10714465B2 (en) | 2017-08-30 | 2020-07-14 | Seiko Epson Corporation | Motor drive circuit, semiconductor apparatus, and electronic device |
-
1999
- 1999-04-28 JP JP11120906A patent/JP2000311953A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851926B2 (en) | 2007-10-30 | 2010-12-14 | Renesas Electronics Corporation | Semiconductor device |
| JP2009181996A (ja) * | 2008-01-29 | 2009-08-13 | Nec Electronics Corp | 半導体装置 |
| US8237491B2 (en) | 2008-01-29 | 2012-08-07 | Renesas Electronics Corporation | Semiconductor device |
| US10714465B2 (en) | 2017-08-30 | 2020-07-14 | Seiko Epson Corporation | Motor drive circuit, semiconductor apparatus, and electronic device |
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