JP2004523104A - 半導体チップ設計のためのゲート長制御 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000002789 length control Methods 0.000 title 1
- 229920005591 polysilicon Polymers 0.000 claims abstract description 157
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 154
- 239000002184 metal Substances 0.000 claims abstract description 62
- 239000000523 sample Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 19
- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
- 238000005859 coupling reaction Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
半導体デバイスは、チップ上に第一及び第二のポリシリコン領域を含む。第一のポリシリコン領域は、半導体デバイスの回路素子に対応する。第一のポリシリコンのうちの少なくともいくつかは、ポリシリコン・ゲートに対応する。第二のポリシリコンのうちの少なくともいくつかは、半導体デバイスのコンタクトを含む。金属がポリシリコンのコンタクトを覆う。
Description
【技術分野】
【０００１】
本発明は、ＲＦスイッチのような半導体チップの設計に関する。
発明の背景と従来技術
ＣＭＯＳデバイスの性能は、デバイスのゲート長の寸法の制御により、しばしば大いに影響を受ける。製造可能ゲート画定プロセスは、ゲートのパターニング及びエッチングを含む。例えば、ＲＦ ＣＭＯＳデバイスのゲート形成においては、可能な限り少ないポリシリコンを用いることが一般的に望ましいが、そのようなＣＭＯＳデバイスの形成に用いられる典型的なポリシリコンのエッチング・プロセスは、これらのゲートに必要とされるよりも多くのポリシリコンを利用することを必要とする。
【０００２】
すなわち、ゲートのエッチングは、「マイクロ・ローディング」効果に敏感である。マイクロ・ローディングは通常、ゲートとチップの間のチップ面積の利用と定義される。マイクロ・ローディングは一般に、チップ面積全体に対するゲート面積の割合が１０％又はそれ以上である典型的なＬＳＩ回路については、関係がない。しかし、極めて高い性能と限られたゲート面積とを要求するＲＦスイッチのような或る種のアプリケーションにとっては、小さいゲート面積を必要とするために、ゲートの化学エッチング又はバイアス状態の重大な調整が、通常活用される。
【０００３】
本発明は、チップ・レイアウトの際、プローブ・パッドの下にポリシリコン・パッドを置くことにより、従来のゲートのエッチング・プロセスの利用を可能にする。従って、デバイスのより良い作動のために、チップ面積に対するゲート・ポリシリコンの割合を少なく維持しながら、従来のゲートのエッチング・プロセスが利用されるよう、チップ面積に対するポリシリコンの全体の割合が増加され得る。加えて、チップ・レイアウトにおけるポリシリコン面積を増やすことにより、ディープ・サブミクロン・アプリケーションのためのゲートのエッチング・プロセスの余地が改良される。
【０００４】
発明の概要
本発明の一つの態様によれば、半導体デバイスは、第一及び第二のポリシリコン及び金属のパッドを備える。第一のポリシリコンは、チップ上に半導体デバイスの回路素子を形成し、少なくともいくつかの回路素子は、ポリシリコン・ゲートを含む。第二のポリシリコンは、チップ上に半導体デバイスのポリシリコン・パッドを形成する。金属パッドはポリシリコン・パッドを覆う。
【０００５】
本発明の他の態様によれば、半導体デバイス・チップは、第一、第二及び第三のトランジスタ、複数のポリシリコン抵抗、複数のポリシリコン・パッド、及びコンタクトを含む。第一のトランジスタは、ゲート領域と、交互のソース領域及びドレイン領域とを含む。第一のトランジスタの個々のゲート領域は、一対の隣接するソース領域及びドレイン領域の間にあり、第一のトランジスタの個々のゲート領域はポリシリコンを含む。第二のトランジスタは、ゲート領域と、交互のソース領域及びドレイン領域とを含む。第二のトランジスタの個々のゲート領域は、一対の隣接するソース領域及びドレイン領域の間にあり、第二のトランジスタの個々のゲート領域はポリシリコンを含む。第三のトランジスタは、ゲート領域と、交互のソース領域及びドレイン領域とを含む。第三のトランジスタの個々のゲート領域は、一対の隣接するソース領域及びドレイン領域の間にあり、第三のトランジスタの個々のゲート領域はポリシリコンを含む。コンタクトはポリシリコン・パッドを覆う。
【０００６】
本発明の更に他の態様によれば、ＲＦスイッチを作る方法は、ポリシリコン・パッドとポリシリコン・ゲートとの間に実質的にほとんどＲＦ結合がないように、チップ上に複数のポリシリコン・ゲートを形成する工程と、チップ上に複数のポリシリコン・パッドを形成する工程とを含む。
【０００７】
詳細な説明
これら及び他の特徴及び利点は、図面と関連付けた本発明の詳細な考察により、より明らかになる。
【０００８】
図１は、チップの一部を形成する半導体デバイス１０を、概略的な形で示す。例えば、半導体デバイス１０はＲＦスイッチを含み得、また、図示されてはいないが、チップは、半導体デバイス形成においてよく知られているように、シリコン基板を含み得る。半導体デバイス１０は、トランジスタ１２、１４及び１６を含む。トランジスタ１２は、ソース１８、ドレイン２０及びゲート２２を有する。ソース１８は金属層２４に結合され、ドレイン２０は金属層２６に結合され、ゲート２２は金属層２８に結合される。抵抗３０は、金属層２８を金属層３２に結合する。トランジスタ１２のチャネルは金属層３４に結合され、金属層３４は抵抗３６により金属層３８に結合される。
【０００９】
トランジスタ１４は、ソース４０、ドレイン４２及びゲート４４を有する。ソース４０は金属層４６に結合され、ドレイン４２は金属層２６に結合され、ゲート４４は金属層４８に結合される。抵抗５０は、金属層４８を金属層３２に結合する。トランジスタ１４のチャネルは金属層５２に結合され、金属層５２は抵抗５４により金属層５６に結合される。
【００１０】
トランジスタ１６はソース５８、ドレイン６０及びゲート６２を有する。ソース５８は金属層２６に結合され、ドレイン６０は金属層６４に結合され、ゲート６２は金属層６６に結合される。抵抗６８は、金属層６６を金属層７０に結合する。
【００１１】
図２に示されるように、トランジスタ１２のソース１８は、金属層２４により互いに結合された複数のソース領域７２を含む。同様に、トランジスタ１２のドレイン２０は、金属層２６により互いに結合された複数のドレイン領域７４を含む。ソース領域７２及びドレイン領域７４は、図２に示されるように交互に配置される。トランジスタ１２のゲート２２は、ポリシリコン片７８及び８０により互いに結合された複数のポリシリコン・ゲート領域７６を含み、ポリシリコン片７８及び８０は、金属層２８に結合される。個々のゲート領域７６は、ソース領域７２のうちの一つと、ドレイン領域７４のうちの隣接する一つとの間にある。
【００１２】
図３に示すように、トランジスタ１４のソース４０は、金属層４６により互いに結合された複数のソース領域８２を含む。同様に、トランジスタ１４のドレイン４２は、金属層２６により互いに結合された複数のドレイン領域８４を含む。ソース領域８２及びドレイン領域８４は、図３に示されるように交互に配置される。トランジスタ１４のゲート４４は、ポリシリコン片８８及び９０により互いに結合された複数のポリシリコン・ゲート領域８６を含み、ポリシリコン片８８及び９０は、金属層４８に結合される。個々のゲート領域８６は、ソース領域８２のうちの一つと、ドレイン領域８４のうちの隣接する一つとの間にある。明瞭にするため、金属層３４及び５２と、対応するトランジスタ１２及び１４のチャネルとの間の結合は、図２及び図３に示されていない。
【００１３】
図４に示されるように、トランジスタ１６のソース５８は、金属層２６により互いに結合された複数のソース領域９２を含む。同様に、トランジスタ１６のドレイン６０は、金属層６４により互いに結合された複数のドレイン領域９４を含む。ソース領域９２及びドレイン領域９４は、図４に示されるように交互に配置される。トランジスタ１６のゲート６２は、ポリシリコン片９８により結合された複数のポリシリコン・ゲート領域９６を含み、ポリシリコン片９８は、金属層６６に結合される。個々のゲート領域９６は、ソース領域９２のうちの一つと、ドレイン領域９４のうちの隣接する一つとの間にある。
【００１４】
図５に示されるように、半導体デバイス１０を含むチップのためのパッド・レイアウト１００は、プローブ・パッド１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８、１２０、１２２及び１２４を含む。プローブ・パッド１０２、１０６、１０８、１１２、１１４、１１８、１２０及び１２４は金属であり得、接地のような基準電位に結合された金属テンプレート１２６の下にあり得る。プローブ・パッド１０４は金属テンプレート１２６のウィンドウ１２８の中にあり、プローブ・パッド１１０は金属テンプレート１２６のウィンドウ１３０の中にあり、プローブ・パッド１１６は金属テンプレート１２６のウィンドウ１３２の中にあり、プローブ・パッド１２２は金属テンプレート１２６のウィンドウ１３０の中にある。
【００１５】
やはり図５に示されるように、金属層３２は、金属テンプレート１２６の下に広がり、トランジスタ１２及び１４のゲート２２及び４４と、対応する抵抗３０及び５０とを、プローブ・パッド１０４に結合する。例えば、プローブ・パッド１０４は、トランジスタ１２及び１４のゲート２２及び４４に制御信号を伝える制御端子として機能し得る。金属層２４はウィンドウ１３０の下に広がり、トランジスタ１２のソース１８をプローブ・パッド１２２に結合する。例えば、プローブ・パッド１２２は、例えば入力ＲＦ信号のような入力信号をトランジスタ１２のソース１８に伝える入力端子として機能し得る。
【００１６】
金属層４６は、ウィンドウ１３０の下に広がり、トランジスタ１４のソース４０をプローブ・パッド１１０へ結合する。例えば、プローブ・パッド１１０は、トランジスタ１４から例えば出力ＲＦ信号のような出力信号を伝える出力端子として機能し得る。金属層７０は、金属テンプレート１２６の下に広がり、トランジスタ１６のゲート６２と抵抗６８とをプローブ・パッド１１６へ結合する。例えば、プローブ・パッド１１６は、トランジスタ１６のゲート６２へ制御信号を運ぶ制御端子として機能し得る。
【００１７】
金属層３８は、トランジスタ１２のチャネル及び抵抗３６を、金属テンプレート１２６の部分１３４へ結合する。同様に、金属層５６は、トランジスタ１４のチャネル及び抵抗５４を、金属テンプレート１２６の部分１３６へ結合する。最後に、金属層６４は、トランジスタ１６のドレイン６０を、金属テンプレート１２６の部分１３８へ結合する。半導体デバイス１０の抵抗３０、３６、５０、５４及び６８だけではなくトランジスタ１２、１４及び１６は、全て金属テンプレート１２６のウィンドウ１３０内に置かれる。
【００１８】
図６は、ポリシリコン・レイアウト１４０を示す。ポリシリコン・レイアウト１４０は、（i）トランジスタ１２のポリシリコン・ゲート領域７６及びポリシリコン片７８及び８０、（ii）トランジスタ１４のポリシリコン・ゲート領域８６及びポリシリコン片８８及び９０、及び（iii）トランジスタ１６のポリシリコン・ゲート領域９６及びポリシリコン片９８を含む。加えて、抵抗３０、３６、５０、５４及び６８は、ポリシリコン片により形成され、従って、図６のポリシリコン・レイアウト１４０内に図示される。抵抗３０、３６、５０、５４及び６８のポリシリコン片の端は、対応する抵抗を形成するため、図示されるように結合される。最後に、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４は、図６のポリシリコン・レイアウト１４０内に設けられる。ポリシリコン・レイアウト１４０の全てのポリシリコンは、半導体デバイス１０を含むチップの基板上に設けられる。
【００１９】
ポリシリコン・パッド１４２はプローブ・パッド１０２の下に形成され、ポリシリコン・パッド１４４はプローブ・パッド１０４の下に形成され、ポリシリコン・パッド１４６はプローブ・パッド１０６の下に形成され、ポリシリコン・パッド１４８はプローブ・パッド１０８の下に形成され、ポリシリコン・パッド１５０はプローブ・パッド１１０の下に形成され、ポリシリコン・パッド１５２はプローブ・パッド１１２の下に形成され、ポリシリコン・パッド１５４はプローブ・パッド１１４の下に形成され、ポリシリコン・パッド１５６はプローブ・パッド１１６の下に形成され、ポリシリコン・パッド１５８はプローブ・パッド１１８の下に形成され、ポリシリコン・パッド１６０はプローブ・パッド１２０の下に形成され、ポリシリコン・パッド１６２はプローブ・パッド１２２の下に形成され、ポリシリコン・パッド１６４はプローブ・パッド１２４の下に形成される。
【００２０】
個々のポリシリコン・ゲート領域７６は、０．３５μの長さを持ち、０．０５μの許容差を有し得る。図２及び図６に見られるように、ゲート長は、個々のゲート領域７６の水平方向の寸法である。同様に、個々のポリシリコン・ゲート領域８６は、０．３５μの長さを持ち、０．０５μの許容差を有し得、個々のポリシリコン・ゲート領域９６は、０．３５μの長さを持ち、０．０５μの許容差を有し得る。
【００２１】
ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４は、ポリシリコン・ゲート領域７６、８６及び９６がポリシリコンのエッチング中に適切に形成されるよう、追加のポリシリコンを加えるために設けられる。例えば、チップの面積が図５に示される金属テンプレート１２６に比例する場合、ポリシリコン・ゲートの面積のチップ面積に対する比は１％より小さい。これらのゲートがチップ上のポリシリコンの全てを提供する場合、ゲートはエッチングの後で図７に示される外観を有する。図７から理解されるように、ゲートは垂直の壁を持たず、代わりに足を有する。
【００２２】
しかし、ポリシリコン・ゲート２２、４４及び６２の面積とポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４の面積とを加えた面積の、チップ面積に対する比は約１４％である。結果として、ゲートのエッチングのあと、ポリシリコン・ゲート領域７６、７８及び９６は実質的に、図８に示されるような垂直面を有する。
【００２３】
さらに、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４を、対応するプローブ・パッド１０２、１０６、１０８、１１２、１１４、１１８、１２０及び１２４の下に置くことにより、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４は、半導体デバイス１０の動作に悪影響を及ぼさない。例えば、半導体デバイス１０がＲＦスイッチとして作動させられる場合、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４のこの配置は、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４のポリシリコンとトランジスタ１２、１４及び１６のポリシリコンとの間に、実質的にほとんどＲＦ結合を生じさせない。
【００２４】
本発明の属する技術分野において活動する者には、本発明の修正が想起され得る。従って、本発明の説明は単に実例とみなされるべきであり、本技術分野における技能を有する者に対し本発明を実行する最良の形態を教示することを目的とする。発明の趣旨を逸脱することなく細部の実質的な変更がなされ得、添付の特許請求の範囲内の全ての修正の排他的な利用が留保される。
【００２５】
排他的な所有又は権利が請求される本発明の具体的表現は、特許請求の範囲のように定義される。
【図面の簡単な説明】
【００２６】
【図１】本発明の一つの実施の形態に従うチップの半導体デバイスを示す。
【図２】図１に示される半導体デバイスの第一のトランジスタを、さらに詳細に示す。
【図３】図１に示される半導体デバイスの第二のトランジスタを、さらに詳細に示す。
【図４】図１に示される半導体デバイスの第三のトランジスタを、さらに詳細に示す。
【図５】図１に示された半導体デバイスを有するチップのためのパッドのレイアウトを示す。
【図６】図１に示された半導体デバイスを有するチップのためのポリシリコンのレイアウトを示す。
【図７】チップ上にポリシリコン・パッドが設けられない場合のエッチング後のゲートを示す。
【図８】チップ上にポリシリコン・パッドが設けられる場合のエッチング後のゲートを示す。
【０００１】
本発明は、ＲＦスイッチのような半導体チップの設計に関する。
発明の背景と従来技術
ＣＭＯＳデバイスの性能は、デバイスのゲート長の寸法の制御により、しばしば大いに影響を受ける。製造可能ゲート画定プロセスは、ゲートのパターニング及びエッチングを含む。例えば、ＲＦ ＣＭＯＳデバイスのゲート形成においては、可能な限り少ないポリシリコンを用いることが一般的に望ましいが、そのようなＣＭＯＳデバイスの形成に用いられる典型的なポリシリコンのエッチング・プロセスは、これらのゲートに必要とされるよりも多くのポリシリコンを利用することを必要とする。
【０００２】
すなわち、ゲートのエッチングは、「マイクロ・ローディング」効果に敏感である。マイクロ・ローディングは通常、ゲートとチップの間のチップ面積の利用と定義される。マイクロ・ローディングは一般に、チップ面積全体に対するゲート面積の割合が１０％又はそれ以上である典型的なＬＳＩ回路については、関係がない。しかし、極めて高い性能と限られたゲート面積とを要求するＲＦスイッチのような或る種のアプリケーションにとっては、小さいゲート面積を必要とするために、ゲートの化学エッチング又はバイアス状態の重大な調整が、通常活用される。
【０００３】
本発明は、チップ・レイアウトの際、プローブ・パッドの下にポリシリコン・パッドを置くことにより、従来のゲートのエッチング・プロセスの利用を可能にする。従って、デバイスのより良い作動のために、チップ面積に対するゲート・ポリシリコンの割合を少なく維持しながら、従来のゲートのエッチング・プロセスが利用されるよう、チップ面積に対するポリシリコンの全体の割合が増加され得る。加えて、チップ・レイアウトにおけるポリシリコン面積を増やすことにより、ディープ・サブミクロン・アプリケーションのためのゲートのエッチング・プロセスの余地が改良される。
【０００４】
発明の概要
本発明の一つの態様によれば、半導体デバイスは、第一及び第二のポリシリコン及び金属のパッドを備える。第一のポリシリコンは、チップ上に半導体デバイスの回路素子を形成し、少なくともいくつかの回路素子は、ポリシリコン・ゲートを含む。第二のポリシリコンは、チップ上に半導体デバイスのポリシリコン・パッドを形成する。金属パッドはポリシリコン・パッドを覆う。
【０００５】
本発明の他の態様によれば、半導体デバイス・チップは、第一、第二及び第三のトランジスタ、複数のポリシリコン抵抗、複数のポリシリコン・パッド、及びコンタクトを含む。第一のトランジスタは、ゲート領域と、交互のソース領域及びドレイン領域とを含む。第一のトランジスタの個々のゲート領域は、一対の隣接するソース領域及びドレイン領域の間にあり、第一のトランジスタの個々のゲート領域はポリシリコンを含む。第二のトランジスタは、ゲート領域と、交互のソース領域及びドレイン領域とを含む。第二のトランジスタの個々のゲート領域は、一対の隣接するソース領域及びドレイン領域の間にあり、第二のトランジスタの個々のゲート領域はポリシリコンを含む。第三のトランジスタは、ゲート領域と、交互のソース領域及びドレイン領域とを含む。第三のトランジスタの個々のゲート領域は、一対の隣接するソース領域及びドレイン領域の間にあり、第三のトランジスタの個々のゲート領域はポリシリコンを含む。コンタクトはポリシリコン・パッドを覆う。
【０００６】
本発明の更に他の態様によれば、ＲＦスイッチを作る方法は、ポリシリコン・パッドとポリシリコン・ゲートとの間に実質的にほとんどＲＦ結合がないように、チップ上に複数のポリシリコン・ゲートを形成する工程と、チップ上に複数のポリシリコン・パッドを形成する工程とを含む。
【０００７】
詳細な説明
これら及び他の特徴及び利点は、図面と関連付けた本発明の詳細な考察により、より明らかになる。
【０００８】
図１は、チップの一部を形成する半導体デバイス１０を、概略的な形で示す。例えば、半導体デバイス１０はＲＦスイッチを含み得、また、図示されてはいないが、チップは、半導体デバイス形成においてよく知られているように、シリコン基板を含み得る。半導体デバイス１０は、トランジスタ１２、１４及び１６を含む。トランジスタ１２は、ソース１８、ドレイン２０及びゲート２２を有する。ソース１８は金属層２４に結合され、ドレイン２０は金属層２６に結合され、ゲート２２は金属層２８に結合される。抵抗３０は、金属層２８を金属層３２に結合する。トランジスタ１２のチャネルは金属層３４に結合され、金属層３４は抵抗３６により金属層３８に結合される。
【０００９】
トランジスタ１４は、ソース４０、ドレイン４２及びゲート４４を有する。ソース４０は金属層４６に結合され、ドレイン４２は金属層２６に結合され、ゲート４４は金属層４８に結合される。抵抗５０は、金属層４８を金属層３２に結合する。トランジスタ１４のチャネルは金属層５２に結合され、金属層５２は抵抗５４により金属層５６に結合される。
【００１０】
トランジスタ１６はソース５８、ドレイン６０及びゲート６２を有する。ソース５８は金属層２６に結合され、ドレイン６０は金属層６４に結合され、ゲート６２は金属層６６に結合される。抵抗６８は、金属層６６を金属層７０に結合する。
【００１１】
図２に示されるように、トランジスタ１２のソース１８は、金属層２４により互いに結合された複数のソース領域７２を含む。同様に、トランジスタ１２のドレイン２０は、金属層２６により互いに結合された複数のドレイン領域７４を含む。ソース領域７２及びドレイン領域７４は、図２に示されるように交互に配置される。トランジスタ１２のゲート２２は、ポリシリコン片７８及び８０により互いに結合された複数のポリシリコン・ゲート領域７６を含み、ポリシリコン片７８及び８０は、金属層２８に結合される。個々のゲート領域７６は、ソース領域７２のうちの一つと、ドレイン領域７４のうちの隣接する一つとの間にある。
【００１２】
図３に示すように、トランジスタ１４のソース４０は、金属層４６により互いに結合された複数のソース領域８２を含む。同様に、トランジスタ１４のドレイン４２は、金属層２６により互いに結合された複数のドレイン領域８４を含む。ソース領域８２及びドレイン領域８４は、図３に示されるように交互に配置される。トランジスタ１４のゲート４４は、ポリシリコン片８８及び９０により互いに結合された複数のポリシリコン・ゲート領域８６を含み、ポリシリコン片８８及び９０は、金属層４８に結合される。個々のゲート領域８６は、ソース領域８２のうちの一つと、ドレイン領域８４のうちの隣接する一つとの間にある。明瞭にするため、金属層３４及び５２と、対応するトランジスタ１２及び１４のチャネルとの間の結合は、図２及び図３に示されていない。
【００１３】
図４に示されるように、トランジスタ１６のソース５８は、金属層２６により互いに結合された複数のソース領域９２を含む。同様に、トランジスタ１６のドレイン６０は、金属層６４により互いに結合された複数のドレイン領域９４を含む。ソース領域９２及びドレイン領域９４は、図４に示されるように交互に配置される。トランジスタ１６のゲート６２は、ポリシリコン片９８により結合された複数のポリシリコン・ゲート領域９６を含み、ポリシリコン片９８は、金属層６６に結合される。個々のゲート領域９６は、ソース領域９２のうちの一つと、ドレイン領域９４のうちの隣接する一つとの間にある。
【００１４】
図５に示されるように、半導体デバイス１０を含むチップのためのパッド・レイアウト１００は、プローブ・パッド１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８、１２０、１２２及び１２４を含む。プローブ・パッド１０２、１０６、１０８、１１２、１１４、１１８、１２０及び１２４は金属であり得、接地のような基準電位に結合された金属テンプレート１２６の下にあり得る。プローブ・パッド１０４は金属テンプレート１２６のウィンドウ１２８の中にあり、プローブ・パッド１１０は金属テンプレート１２６のウィンドウ１３０の中にあり、プローブ・パッド１１６は金属テンプレート１２６のウィンドウ１３２の中にあり、プローブ・パッド１２２は金属テンプレート１２６のウィンドウ１３０の中にある。
【００１５】
やはり図５に示されるように、金属層３２は、金属テンプレート１２６の下に広がり、トランジスタ１２及び１４のゲート２２及び４４と、対応する抵抗３０及び５０とを、プローブ・パッド１０４に結合する。例えば、プローブ・パッド１０４は、トランジスタ１２及び１４のゲート２２及び４４に制御信号を伝える制御端子として機能し得る。金属層２４はウィンドウ１３０の下に広がり、トランジスタ１２のソース１８をプローブ・パッド１２２に結合する。例えば、プローブ・パッド１２２は、例えば入力ＲＦ信号のような入力信号をトランジスタ１２のソース１８に伝える入力端子として機能し得る。
【００１６】
金属層４６は、ウィンドウ１３０の下に広がり、トランジスタ１４のソース４０をプローブ・パッド１１０へ結合する。例えば、プローブ・パッド１１０は、トランジスタ１４から例えば出力ＲＦ信号のような出力信号を伝える出力端子として機能し得る。金属層７０は、金属テンプレート１２６の下に広がり、トランジスタ１６のゲート６２と抵抗６８とをプローブ・パッド１１６へ結合する。例えば、プローブ・パッド１１６は、トランジスタ１６のゲート６２へ制御信号を運ぶ制御端子として機能し得る。
【００１７】
金属層３８は、トランジスタ１２のチャネル及び抵抗３６を、金属テンプレート１２６の部分１３４へ結合する。同様に、金属層５６は、トランジスタ１４のチャネル及び抵抗５４を、金属テンプレート１２６の部分１３６へ結合する。最後に、金属層６４は、トランジスタ１６のドレイン６０を、金属テンプレート１２６の部分１３８へ結合する。半導体デバイス１０の抵抗３０、３６、５０、５４及び６８だけではなくトランジスタ１２、１４及び１６は、全て金属テンプレート１２６のウィンドウ１３０内に置かれる。
【００１８】
図６は、ポリシリコン・レイアウト１４０を示す。ポリシリコン・レイアウト１４０は、（i）トランジスタ１２のポリシリコン・ゲート領域７６及びポリシリコン片７８及び８０、（ii）トランジスタ１４のポリシリコン・ゲート領域８６及びポリシリコン片８８及び９０、及び（iii）トランジスタ１６のポリシリコン・ゲート領域９６及びポリシリコン片９８を含む。加えて、抵抗３０、３６、５０、５４及び６８は、ポリシリコン片により形成され、従って、図６のポリシリコン・レイアウト１４０内に図示される。抵抗３０、３６、５０、５４及び６８のポリシリコン片の端は、対応する抵抗を形成するため、図示されるように結合される。最後に、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４は、図６のポリシリコン・レイアウト１４０内に設けられる。ポリシリコン・レイアウト１４０の全てのポリシリコンは、半導体デバイス１０を含むチップの基板上に設けられる。
【００１９】
ポリシリコン・パッド１４２はプローブ・パッド１０２の下に形成され、ポリシリコン・パッド１４４はプローブ・パッド１０４の下に形成され、ポリシリコン・パッド１４６はプローブ・パッド１０６の下に形成され、ポリシリコン・パッド１４８はプローブ・パッド１０８の下に形成され、ポリシリコン・パッド１５０はプローブ・パッド１１０の下に形成され、ポリシリコン・パッド１５２はプローブ・パッド１１２の下に形成され、ポリシリコン・パッド１５４はプローブ・パッド１１４の下に形成され、ポリシリコン・パッド１５６はプローブ・パッド１１６の下に形成され、ポリシリコン・パッド１５８はプローブ・パッド１１８の下に形成され、ポリシリコン・パッド１６０はプローブ・パッド１２０の下に形成され、ポリシリコン・パッド１６２はプローブ・パッド１２２の下に形成され、ポリシリコン・パッド１６４はプローブ・パッド１２４の下に形成される。
【００２０】
個々のポリシリコン・ゲート領域７６は、０．３５μの長さを持ち、０．０５μの許容差を有し得る。図２及び図６に見られるように、ゲート長は、個々のゲート領域７６の水平方向の寸法である。同様に、個々のポリシリコン・ゲート領域８６は、０．３５μの長さを持ち、０．０５μの許容差を有し得、個々のポリシリコン・ゲート領域９６は、０．３５μの長さを持ち、０．０５μの許容差を有し得る。
【００２１】
ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４は、ポリシリコン・ゲート領域７６、８６及び９６がポリシリコンのエッチング中に適切に形成されるよう、追加のポリシリコンを加えるために設けられる。例えば、チップの面積が図５に示される金属テンプレート１２６に比例する場合、ポリシリコン・ゲートの面積のチップ面積に対する比は１％より小さい。これらのゲートがチップ上のポリシリコンの全てを提供する場合、ゲートはエッチングの後で図７に示される外観を有する。図７から理解されるように、ゲートは垂直の壁を持たず、代わりに足を有する。
【００２２】
しかし、ポリシリコン・ゲート２２、４４及び６２の面積とポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４の面積とを加えた面積の、チップ面積に対する比は約１４％である。結果として、ゲートのエッチングのあと、ポリシリコン・ゲート領域７６、７８及び９６は実質的に、図８に示されるような垂直面を有する。
【００２３】
さらに、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４を、対応するプローブ・パッド１０２、１０６、１０８、１１２、１１４、１１８、１２０及び１２４の下に置くことにより、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４は、半導体デバイス１０の動作に悪影響を及ぼさない。例えば、半導体デバイス１０がＲＦスイッチとして作動させられる場合、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４のこの配置は、ポリシリコン・パッド１４２、１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２及び１６４のポリシリコンとトランジスタ１２、１４及び１６のポリシリコンとの間に、実質的にほとんどＲＦ結合を生じさせない。
【００２４】
本発明の属する技術分野において活動する者には、本発明の修正が想起され得る。従って、本発明の説明は単に実例とみなされるべきであり、本技術分野における技能を有する者に対し本発明を実行する最良の形態を教示することを目的とする。発明の趣旨を逸脱することなく細部の実質的な変更がなされ得、添付の特許請求の範囲内の全ての修正の排他的な利用が留保される。
【００２５】
排他的な所有又は権利が請求される本発明の具体的表現は、特許請求の範囲のように定義される。
【図面の簡単な説明】
【００２６】
【図１】本発明の一つの実施の形態に従うチップの半導体デバイスを示す。
【図２】図１に示される半導体デバイスの第一のトランジスタを、さらに詳細に示す。
【図３】図１に示される半導体デバイスの第二のトランジスタを、さらに詳細に示す。
【図４】図１に示される半導体デバイスの第三のトランジスタを、さらに詳細に示す。
【図５】図１に示された半導体デバイスを有するチップのためのパッドのレイアウトを示す。
【図６】図１に示された半導体デバイスを有するチップのためのポリシリコンのレイアウトを示す。
【図７】チップ上にポリシリコン・パッドが設けられない場合のエッチング後のゲートを示す。
【図８】チップ上にポリシリコン・パッドが設けられる場合のエッチング後のゲートを示す。
Claims (37)
- チップ上の半導体デバイスの回路素子を形成するポリシリコンであって、前記回路素子のうちの少なくともいくつかがポリシリコン・ゲートを含む第一のポリシリコンと、
前記チップ上の前記半導体デバイスのポリシリコン・パッドを形成する第二のポリシリコンと、
前記ポリシリコン・パッドを覆う金属パッドと、
を備える半導体デバイス。 - 請求項１記載の半導体デバイスであって、前記第一及び第二のポリシリコンが、前記第一のポリシリコンと前記第二のポリシリコンとの間の結合が実質的にほとんど存在しないように前記チップ上に形成される半導体デバイス。
- 請求項１記載の半導体デバイスであって、個々の前記ポリシリコン・ゲートが約０．３５μの長さである半導体デバイス。
- 請求項１記載の半導体デバイスであって、前記ポリシリコン・ゲートが少なくとも第一及び第二のグループに分けられ、前記第一のグループの前記ポリシリコン・ゲートが相互に結合され、前記第二のグループの前記ポリシリコン・ゲートが相互に結合され、個々の前記ポリシリコン・ゲートが約０．３５μの長さである半導体デバイス。
- 請求項１記載の半導体デバイスであって、前記ポリシリコン・パッドを覆う前記金属パッドのうちの少なくとも３個がプローブ・パッドであり、第一の前記プローブ・パッドが前記半導体デバイスの入力を含み、第二の前記プローブ・パッドが前記半導体デバイスの出力を含み、第三の前記プローブ・パッドが前記半導体デバイスの制御を含む半導体デバイス。
- 請求項５記載の半導体デバイスであって、少なくとも６個の金属パッドのそれぞれが、対応するポリシリコン・パッドを覆う半導体デバイス。
- 請求項６記載の半導体デバイスであって、少なくとも１０個の金属パッドのそれぞれが、対応するポリシリコン・パッドを覆う半導体デバイス。
- 請求項６記載の半導体デバイスであって、前記チップが面積を有し、前記第一及び第二のポリシリコンが前記チップの前記面積の１３〜１６％を含む半導体デバイス。
- 請求項８記載の半導体デバイスであって、前記第一のポリシリコンが、前記チップの前記面積の１％又はそれ以下を含む半導体デバイス。
- 請求項６記載の半導体デバイスであって、前記チップが面積を有し、前記第一及び第二のポリシリコンが前記チップの前記面積の実質的に１４％を含む半導体デバイス。
- 請求項１０記載の半導体デバイスであって、前記第一のポリシリコンが、前記チップの前記面積の１％又はそれ以下を含む半導体デバイス。
- 請求項１記載の半導体デバイスであって、前記ポリシリコン・ゲートのうちの少なくとも一部がトランジスタのゲートを形成し、前記トランジスタが交互のソース領域及びドレイン領域を含み、前記トランジスタの個々のポリシリコン・ゲートが一対の隣接するソース領域及びドレイン領域の間にある半導体デバイス。
- 請求項１２記載の半導体デバイスであって、更に、少なくとも一つのポリシリコン抵抗を含む半導体デバイス。
- ゲート領域と、交互のソース領域及びドレイン領域とを含む第一のトランジスタであって、前記第一のトランジスタの個々のゲート領域が一対の隣接するソース領域及びドレイン領域の間にあり、前記第一のトランジスタの個々のゲート領域がポリシリコンを含む第一のトランジスタと、
ゲート領域と、交互のソース領域及びドレイン領域とを含む第二のトランジスタであって、前記第二のトランジスタの個々のゲート領域が一対の隣接するソース領域及びドレイン領域の間にあり、前記第二のトランジスタの個々のゲート領域がポリシリコンを含む第二のトランジスタと、
ゲート領域と、交互のソース領域及びドレイン領域とを含む第三のトランジスタであって、前記第三のトランジスタの個々のゲート領域が一対の隣接するソース領域及びドレイン領域の間にあり、前記第三のトランジスタの個々のゲート領域がポリシリコンを含む第三のトランジスタと、
複数のポリシリコン抵抗と、
複数のポリシリコン・パッドと、
前記ポリシリコン・パッドを覆うコンタクトと、
を含む半導体デバイス・チップ。 - 請求項１４記載の半導体デバイス・チップであって、前記第一、第二及び第三のトランジスタの前記ゲート領域、前記ポリシリコン抵抗、並びに前記ポリシリコン・パッドが、前記第一、第二及び第三のトランジスタ及び前記抵抗の前記ポリシリコンと、前記ポリシリコン・パッドの前記ポリシリコンとの間のＲＦ結合が実質的にほとんど無いように配置される半導体デバイス・チップ。
- 請求項１４記載の半導体デバイス・チップであって、前記ゲート領域、ポリシリコン抵抗及びポリシリコン・パッドのポリシリコンの量が、前記ゲート領域が実質的に垂直な壁を持つようにポリシリコン・エッチングを行うことを可能とする半導体デバイス・チップ。
- 請求項１４記載の半導体デバイス・チップであって、個々の前記第一、第二及び第三のトランジスタの個々の前記ゲート領域が、約０．３５μの長さである半導体デバイス・チップ。
- 請求項１４記載の半導体デバイス・チップであって、前記複数のポリシリコン・パッドが、対応する数の前記コンタクトで覆われる少なくとも３個のポリシリコン・パッドを含み、第一の前記コンタクトが前記半導体デバイス・チップの入力を含み、第二の前記コンタクトが前記半導体デバイス・チップの出力を含み、第三の前記コンタクトが前記半導体デバイス・チップの制御端子を含む半導体デバイス・チップ。
- 請求項１８記載の半導体デバイス・チップであって、前記複数のポリシリコン・パッドが少なくとも６個のポリシリコン・パッドを含む半導体デバイス・チップ。
- 請求項１８記載の半導体デバイス・チップであって、前記複数のポリシリコン・パッドが少なくとも１０個のポリシリコン・パッドを含む半導体デバイス・チップ。
- 請求項１４記載の半導体デバイス・チップであって、該チップが面積を有し、前記ゲート領域、前記抵抗及び前記ポリシリコン・パッドの前記ポリシリコンが、前記半導体デバイス・チップの前記面積の１３〜１６％を含む半導体デバイス・チップ。
- 請求項２１記載の半導体デバイス・チップであって、前記ゲート領域の前記ポリシリコンが、前記半導体デバイス・チップの前記面積の１％より小さい半導体デバイス・チップ。
- 請求項１４記載の半導体デバイス・チップであって、該チップが面積を有し、前記ゲート領域、前記抵抗及び前記ポリシリコン・パッドの前記ポリシリコンが、前記半導体デバイス・チップの前記面積の実質的に１４％を含む半導体デバイス・チップ。
- 請求項２３記載の半導体デバイス・チップであって、前記ゲート領域の前記ポリシリコンが、前記半導体デバイス・チップの前記面積の１％より小さい半導体デバイス・チップ。
- ＲＦスイッチを作る方法であって、
チップ上に複数のポリシリコン・ゲートを形成する工程と、
前記チップ上に、複数のポリシリコン・パッドを、前記ポリシリコン・パッドと前記ポリシリコン・ゲートとの間のＲＦ結合が実質的にほとんどないように形成する工程と、
を含む方法。 - 請求項２５記載の方法であって、前記複数のポリシリコン・ゲートの前記形成が、それぞれが約０．３５μの長さである複数のポリシリコン・ゲートを形成する工程を含む方法。
- 請求項２５記載の方法であって、前記複数のポリシリコン・ゲートの前記形成が、ポリシリコン片により互いに結合された複数のポリシリコン・ゲートを形成する工程を含み、個々の前記ポリシリコン・ゲートが約０．３５ミクロンの長さである方法。
- 請求項２５記載の方法であって、前記複数のポリシリコン・パッドの前記形成が、少なくとも３個のポリシリコン・パッドを形成する工程を含み、個々の前記ポリシリコン・パッドが金属パッドにより覆われ、第一の前記金属パッドが前記ＲＦスイッチのＲＦ入力を含み、第二の前記金属パッドが前記ＲＦスイッチのＲＦ出力を含み、第三の前記金属パッドが前記ＲＦスイッチの制御端子を含む方法。
- 請求項２８記載の方法であって、前記ポリシリコン・パッドの前記形成が、それぞれが金属パッドにより覆われた少なくとも６個のポリシリコン・パッドを形成する工程を含む方法。
- 請求項２８記載の方法であって、前記ポリシリコン・パッドの前記形成が、それぞれが金属パッドにより覆われた少なくとも１０個のポリシリコン・パッドを形成する工程を含む方法。
- 請求項２５記載の方法であって、前記チップが面積を有し、前記パッド及びゲートの前記ポリシリコンが、前記チップの前記面積の１３〜１６％を含む方法。
- 請求項３１記載の方法であって、前記ゲートの前記ポリシリコンが、前記チップの前記面積の１％より小さい方法。
- 請求項２５記載の方法であって、前記チップが面積を有し、前記パッド及びゲートの前記ポリシリコンが、前記チップの前記面積の実質的に１４％を含む方法。
- 請求項３３記載の方法であって、前記ゲートの前記ポリシリコンが、前記チップの前記面積の１％より小さい方法。
- 請求項２５記載の方法であって、チップ上における複数のポリシリコン・ゲートの前記形成が、前記チップ上に少なくとも一つのトランジスタを形成する工程を含み、前記トランジスタが更に交互のソース領域及びドレイン領域を含み、個々のポリシリコン・ゲートが一対の隣接するソース領域及びドレイン領域の間にある方法。
- 請求項３５記載の方法であって、更に、前記チップ上に少なくとも一つのポリシリコン抵抗を形成する工程を含む方法。
- 請求項２５記載の方法であって、前記ポリシリコン・ゲート及び前記ポリシリコン・パッドのポリシリコンの前記量が、前記ポリシリコン・ゲートが実質的に垂直な壁を持つようにポリシリコン・エッチングを行うことを可能にする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/745,239 US6674108B2 (en) | 2000-12-20 | 2000-12-20 | Gate length control for semiconductor chip design |
| PCT/US2001/047243 WO2002050908A2 (en) | 2000-12-20 | 2001-12-05 | Gate length control for semiconductor chip design |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004523104A true JP2004523104A (ja) | 2004-07-29 |
Family
ID=24995836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002551912A Pending JP2004523104A (ja) | 2000-12-20 | 2001-12-05 | 半導体チップ設計のためのゲート長制御 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6674108B2 (ja) |
| EP (1) | EP1344252A2 (ja) |
| JP (1) | JP2004523104A (ja) |
| CA (1) | CA2431162A1 (ja) |
| WO (1) | WO2002050908A2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7672558B2 (en) * | 2004-01-12 | 2010-03-02 | Honeywell International, Inc. | Silicon optical device |
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| TWI467746B (zh) * | 2010-12-15 | 2015-01-01 | Sony Corp | 半導體元件及其製造方法與電子裝置 |
| CN103219365B (zh) * | 2012-01-19 | 2016-06-22 | 三星电机株式会社 | 高频半导体开关 |
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| JPS57180138A (en) | 1981-04-30 | 1982-11-06 | Nec Corp | Semiconductor device |
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| JPS6367749A (ja) | 1986-09-09 | 1988-03-26 | Fujitsu Ltd | 半導体装置 |
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-
2001
- 2001-12-05 CA CA002431162A patent/CA2431162A1/en not_active Abandoned
- 2001-12-05 WO PCT/US2001/047243 patent/WO2002050908A2/en not_active Application Discontinuation
- 2001-12-05 JP JP2002551912A patent/JP2004523104A/ja active Pending
- 2001-12-05 EP EP01996172A patent/EP1344252A2/en not_active Withdrawn
-
2003
- 2003-07-31 US US10/631,596 patent/US6939758B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020074564A1 (en) | 2002-06-20 |
| WO2002050908A2 (en) | 2002-06-27 |
| CA2431162A1 (en) | 2002-06-27 |
| WO2002050908A3 (en) | 2003-03-13 |
| US6939758B2 (en) | 2005-09-06 |
| US6674108B2 (en) | 2004-01-06 |
| US20040021157A1 (en) | 2004-02-05 |
| EP1344252A2 (en) | 2003-09-17 |
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|
| A02 | Decision of refusal |
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