JPH0461347A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH0461347A JPH0461347A JP17218590A JP17218590A JPH0461347A JP H0461347 A JPH0461347 A JP H0461347A JP 17218590 A JP17218590 A JP 17218590A JP 17218590 A JP17218590 A JP 17218590A JP H0461347 A JPH0461347 A JP H0461347A
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- JP
- Japan
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- electrode
- gate electrode
- wirings
- wiring
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 4
- 125000006850 spacer group Chemical group 0.000 abstract description 10
- 239000008188 pellet Substances 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 230000001105 regulatory effect Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 241000867610 Chlorocebus pygerythrus Species 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート電極とソース・ドレイン領域とを有し
、特に、ベレ・ットチェック用に使用され〔発明の概要
〕 本発明は、上記の様なＭＩＳ型半導体装置において、ゲ
ート電極と同一の材料から成る配線をゲート電極に沿っ
て半導体基体上に延在させ、且つこの配線をソース・ド
レイン領域に接続することによって、実際の集積回路装
置内におけるＭＩＳ型半導体装置の特性を正確にチエツ
クすることができる様にしたものである。
、特に、ベレ・ットチェック用に使用され〔発明の概要
〕 本発明は、上記の様なＭＩＳ型半導体装置において、ゲ
ート電極と同一の材料から成る配線をゲート電極に沿っ
て半導体基体上に延在させ、且つこの配線をソース・ド
レイン領域に接続することによって、実際の集積回路装
置内におけるＭＩＳ型半導体装置の特性を正確にチエツ
クすることができる様にしたものである。
第２図は、ベレットチエツク用のＭＯＳトランジスタの
一従来例を示している。この−従来例では、半導体基体
１１のＰウェル１２中の素子形成領域１３上を、多結晶
Ｓｉ膜から成るゲート電極１４が横切っている。
一従来例を示している。この−従来例では、半導体基体
１１のＰウェル１２中の素子形成領域１３上を、多結晶
Ｓｉ膜から成るゲート電極１４が横切っている。
ゲート電極１４にはＳｉＯ□膜から成る側壁スペーサ１
５が設けられており、ゲート電極１４の両側の素子形成
領域１３内には、ソース・ドレイン領域であるＮ゛拡散
層１６の他にＮ−拡散層１７が形成されている。つまり
、このＭＯＳ）ランジスタはＬＤＤ構造になっている。
５が設けられており、ゲート電極１４の両側の素子形成
領域１３内には、ソース・ドレイン領域であるＮ゛拡散
層１６の他にＮ−拡散層１７が形成されている。つまり
、このＭＯＳ）ランジスタはＬＤＤ構造になっている。
半導体基体１１上の眉間絶縁膜１８には、コンタクト孔
２１．２２が設けられている。そして、ＡＡ配線２３が
コンタクト孔２１を介してＮ゛拡散層１６に接続されて
おり、へ２配線２４がコンタクト孔２２を介してゲート
電極１４に接続されている。
２１．２２が設けられている。そして、ＡＡ配線２３が
コンタクト孔２１を介してＮ゛拡散層１６に接続されて
おり、へ２配線２４がコンタクト孔２２を介してゲート
電極１４に接続されている。
以上の様な一従来例では、多結晶Ｓｉ膜で形成されてい
るのは単一のゲート電極１４のみであり、このゲート電
極１４は略完全に孤立している。
るのは単一のゲート電極１４のみであり、このゲート電
極１４は略完全に孤立している。
ところで、ゲート電極１４は多結晶Ｓｉ膜に対するＲＩ
Ｅによってパターニングされるが、上述の様にゲート電
極１４が略完全に孤立していると、第２Ｂ図に示す様に
、このゲート電極１４の断面形状が順テーパ状になり易
い。
Ｅによってパターニングされるが、上述の様にゲート電
極１４が略完全に孤立していると、第２Ｂ図に示す様に
、このゲート電極１４の断面形状が順テーパ状になり易
い。
しかし、集積回路装置であるメモリ装置におけるメモリ
セル等では、第３図に示す様に、同一層の多結晶Ｓｉ膜
から成っており同時にバターニングされた複数のゲート
電極１４が、狭い間隔で高密度に配置されている。
セル等では、第３図に示す様に、同一層の多結晶Ｓｉ膜
から成っており同時にバターニングされた複数のゲート
電極１４が、狭い間隔で高密度に配置されている。
ところが、ゲート電極１４同士の間隔が１μｍ程度より
も狭くなると、マイクロローディング効果と称される現
象が生し、パターン密度によってゲート電極１４の断面
形状が異なる。即ち、第３Ｂ図に示す様に、ゲート電極
１４の断面形状が垂直か逆テーパ状になる。
も狭くなると、マイクロローディング効果と称される現
象が生し、パターン密度によってゲート電極１４の断面
形状が異なる。即ち、第３Ｂ図に示す様に、ゲート電極
１４の断面形状が垂直か逆テーパ状になる。
この様なマイクロローディング効果は、近年において使
用され始めたマイクロ波プラズマエツチング装置によっ
てＲＩＥを行う場合に特に顕著に現れる。
用され始めたマイクロ波プラズマエツチング装置によっ
てＲＩＥを行う場合に特に顕著に現れる。
一方、５ｉＯｚ膜から成る側壁スペーサ１５の幅は、Ｃ
ＶＤで堆積されるＳｉＯ□膜の段差被覆性に左右される
。ところが、この段差被覆性はゲート電極１４同士の間
隔に左右されるので、結局、ゲート電極１４同士の間隔
と側壁スペーサ１５の幅との間には第３図に示す様な関
係がある。
ＶＤで堆積されるＳｉＯ□膜の段差被覆性に左右される
。ところが、この段差被覆性はゲート電極１４同士の間
隔に左右されるので、結局、ゲート電極１４同士の間隔
と側壁スペーサ１５の幅との間には第３図に示す様な関
係がある。
このため、第２図に示したー従来例の様にゲート電ｉ１
４が略孤立して存在しているＭＯＳ）ランジスタと、第
３図に示したメモリセル内におけるＭＯＳ）ランジスタ
の様にゲート電極１４の密度が高くゲート電極１４同士
の間隔が狭いＭＯＳトランジスタとでは、側壁スペーサ
１５の幅が互いに異なる。
４が略孤立して存在しているＭＯＳ）ランジスタと、第
３図に示したメモリセル内におけるＭＯＳ）ランジスタ
の様にゲート電極１４の密度が高くゲート電極１４同士
の間隔が狭いＭＯＳトランジスタとでは、側壁スペーサ
１５の幅が互いに異なる。
以上の様に、第２図に示したー従来例と第３図に示した
実際の集積回路装置内におけるＭＯＳトランジスタとで
は、ゲート電極１４の断面形状も側壁スペーサ１５の幅
も互いに異なっており、トランジスタの特性が互いに同
じではない。
実際の集積回路装置内におけるＭＯＳトランジスタとで
は、ゲート電極１４の断面形状も側壁スペーサ１５の幅
も互いに異なっており、トランジスタの特性が互いに同
じではない。
従って、第３図に示した実際の集積回路装置内における
ＭＯＳ）ランジスタの特性を、第２図に示したー従来例
で代表させて正確にチエツクすることができなかった。
ＭＯＳ）ランジスタの特性を、第２図に示したー従来例
で代表させて正確にチエツクすることができなかった。
本発明におけるＭＩＳ型半導体装置では、ゲート電極１
４と同一の材料から成る配線２５が前記ゲート電極１４
に沿って半導体基体ＩＩ上に延在しており、前記配線２
５がソース・ドレイン領域１６に接続されている。
４と同一の材料から成る配線２５が前記ゲート電極１４
に沿って半導体基体ＩＩ上に延在しており、前記配線２
５がソース・ドレイン領域１６に接続されている。
［作用］
本発明によるＭＩＳ型半導体装置では、ゲート電極１４
と配線２５との間隔を調整することによって、実際の集
積回路装置内におけるゲート電極同士の間隔を実現する
ことができる。従って、ゲート電極１４の断面形状やゲ
ート電極１４の側壁スペーサ１５の幅を、実際の集積回
路装置内のものと同じにすることができる。
と配線２５との間隔を調整することによって、実際の集
積回路装置内におけるゲート電極同士の間隔を実現する
ことができる。従って、ゲート電極１４の断面形状やゲ
ート電極１４の側壁スペーサ１５の幅を、実際の集積回
路装置内のものと同じにすることができる。
しかも、配線２５がソース・ドレイン領域１６に接続さ
れているので、ＭＩＳ型半導体装置を実際に動作させる
ことができる。
れているので、ＭＩＳ型半導体装置を実際に動作させる
ことができる。
以下、ペレットチエツク用のＭＯＳ）ランジスタに適用
した本発明の一実施例を、第１図を参照しながら説明す
る。
した本発明の一実施例を、第１図を参照しながら説明す
る。
本実施例でもゲート電極１４は単一であるが、ゲート電
極１４と同一層の多結晶Ｓｉ膜から成る一対の配線２５
が、ゲート電極１４の両側でこのゲート電極１４に沿っ
て半導体基体１１上に延在している。従って、これらの
ゲート電極１４と配線２５とは、１回のＲＩＥによって
同時にバターニングされたものである。
極１４と同一層の多結晶Ｓｉ膜から成る一対の配線２５
が、ゲート電極１４の両側でこのゲート電極１４に沿っ
て半導体基体１１上に延在している。従って、これらの
ゲート電極１４と配線２５とは、１回のＲＩＥによって
同時にバターニングされたものである。
ゲート電極１４と配線２５との間隔は、ベレットチエツ
クを行いたい実際の集積回路装置内におけるゲート電極
同士の間隔、例えば、第３図に示したゲート電極１４同
士の間隔と同じ値に調整されている。
クを行いたい実際の集積回路装置内におけるゲート電極
同士の間隔、例えば、第３図に示したゲート電極１４同
士の間隔と同じ値に調整されている。
配線２５は、コンタクト孔２１を介して、Ｎ゛拡散層１
６に埋込みコンタクトされている。なお、Ｎ゛拡散層１
６に対する配線２５の接続は、いゆるシェアドコンタク
ト等によって行われていてもよい。
６に埋込みコンタクトされている。なお、Ｎ゛拡散層１
６に対する配線２５の接続は、いゆるシェアドコンタク
ト等によって行われていてもよい。
層間絶縁膜１日にはコンタクト孔２２．２６が設けられ
ており、Ａｌ配線２４は第２図に示したー従来例と同様
にコンタクト孔２２を介してゲート電極１４に接続され
ている。しかし、Ａｌ配線２３はコンタクト孔２６を介
して配線２５に接続されている。
ており、Ａｌ配線２４は第２図に示したー従来例と同様
にコンタクト孔２２を介してゲート電極１４に接続され
ている。しかし、Ａｌ配線２３はコンタクト孔２６を介
して配線２５に接続されている。
以上の様な本実施例では、ゲート電極１４と配線２５と
の間隔が、ベレットチエツクを行いたい実際の集積回路
装置内におけるゲート電極同士の間隔と同じ値に調整さ
れているので、ゲート電極１４の断面形状やゲート電極
１４の側壁スペーサ１５の幅が、実際の集積回路装置内
のものと同し、例えば、第３図のものと同じになってい
る。
の間隔が、ベレットチエツクを行いたい実際の集積回路
装置内におけるゲート電極同士の間隔と同じ値に調整さ
れているので、ゲート電極１４の断面形状やゲート電極
１４の側壁スペーサ１５の幅が、実際の集積回路装置内
のものと同し、例えば、第３図のものと同じになってい
る。
しかも、配線２５がＮ°拡散層１６に接続されており、
Ａｆ配線２３が配線２５に接続されているので、このＭ
Ｏ３Ｉ−ランジスタを実際に動作させることができる。
Ａｆ配線２３が配線２５に接続されているので、このＭ
Ｏ３Ｉ−ランジスタを実際に動作させることができる。
従って、ベレットチエツクを行いたい実際の集積回路装
置内におけるＭＯＳ）ランジスタの特性を、本実施例の
ＭＯＳ）ランジスタで代表させて正確にチエツクするこ
とができる。
置内におけるＭＯＳ）ランジスタの特性を、本実施例の
ＭＯＳ）ランジスタで代表させて正確にチエツクするこ
とができる。
［発明の効果］
本発明によるＭＩＳ型半導体装置では、ゲート電極の断
面形状やゲート電極の側壁スペーサの幅を実際の集積回
路装置内のものと同じにすることができ、しかもＭＩＳ
型半導体装置を実際に動作させることができる。
面形状やゲート電極の側壁スペーサの幅を実際の集積回
路装置内のものと同じにすることができ、しかもＭＩＳ
型半導体装置を実際に動作させることができる。
従って、このＭＩＳ型半導体装置をベレットチエツク用
に使用しても、実際の集積回路装置内におけるＭＩＳ型
半導体装置の特性を正確にチエツクすることができる。
に使用しても、実際の集積回路装置内におけるＭＩＳ型
半導体装置の特性を正確にチエツクすることができる。
１５−・
２５−・
である。
半導体基体
ゲート電極
側壁スペーサ
Ｎ゛拡散層
配線
Claims (1)
- 【特許請求の範囲】 半導体基体上にゲート絶縁膜を介してゲート電極が形
成されており、前記半導体基体にソース・ドレイン領域
が形成されているＭＩＳ型半導体装置において、 前記ゲート電極と同一の材料から成る配線が前記ゲート
電極に沿って前記半導体基体上に延在しており、 前記配線が前記ソース・ドレイン領域に接続されている
ＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17218590A JPH0461347A (ja) | 1990-06-29 | 1990-06-29 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17218590A JPH0461347A (ja) | 1990-06-29 | 1990-06-29 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461347A true JPH0461347A (ja) | 1992-02-27 |
Family
ID=15937156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17218590A Pending JPH0461347A (ja) | 1990-06-29 | 1990-06-29 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5368980A (en) * | 1993-10-25 | 1994-11-29 | Minnesota Mining And Manufacturing Company | Process of developing a diffusion transfer printing plate |
| JP2003086702A (ja) * | 2001-09-10 | 2003-03-20 | Sharp Corp | 半導体装置 |
-
1990
- 1990-06-29 JP JP17218590A patent/JPH0461347A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5368980A (en) * | 1993-10-25 | 1994-11-29 | Minnesota Mining And Manufacturing Company | Process of developing a diffusion transfer printing plate |
| JP2003086702A (ja) * | 2001-09-10 | 2003-03-20 | Sharp Corp | 半導体装置 |
| JP4545360B2 (ja) * | 2001-09-10 | 2010-09-15 | シャープ株式会社 | 半導体装置 |
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