KR100398043B1 - 반도체 소자의 모스 캐패시터 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H—ELECTRICITY
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Abstract
본 발명은 반도체 소자의 모스 캐패시터 제조방법을 제공하는 것으로, N웰이 형성된 실리콘기판상에 산화막 및 폴리실리콘층을 패터닝하여 폴리실리콘 극판을 형성한 후 실리콘기판상의 소정부분에 절연막을 형성하고, 실리콘기판의 소정부분에 N웰에 바이어스를 걸어주기 위한 N+확산영역과 P+소스드레인 접합영역을 인접하게 형성한 다음 실리콘기판의 전체 상부면에 금속층을 형성한다.
Description
본 발명은 반도체 소자중 모스 캐패시터로서 동일한 면적내에서 폴리실리콘 극판을 넓게 형성할 수 있는 반도체 소자의 모스 캐패시터 제조방법에 관한 것이다.
일반적으로 캐패시터의 정전용량 "" 로서, 정전용량을 넓히기 위하여 유전상수(ε1)가 높은 물질을 사용하거나 캐패시터의 면적(A)을 넓히거나 아니면 막의 두께(d)를 낮추는 방법이 있다.
종래의 벌크 바이어스(Bulk Bias)를 공급하여 사용하는 모스 캐패시터의 제조방법은 도 1A 내지 1C에 도시된 바와 같으며, 먼저 도 1A는 N웰(2)이 형성된 실리콘기판(1) 상에 산화막(3) 및 폴리실리콘층(4)을 패터닝하여 폴리실리콘 극판을 형성한 상태를 도시한다. 도 1B는 실리콘기판(1)의 상부면에 절연막(6)을 형성한 후 N웰(2)에 바이어스를 걸어주기 위한 N+확산영역(5B)과 P+소스드레인 접합영역(5A)을 형성한 상태를 도시한다. 도 1C는 실리콘기판(1)의 전체 상부면에 금속층(7)을 형성한 상태를 도시한다. 여기서 모스 캐패시터의 용량은 폴리실리콘층(4)으로 이루어진 폴리실리콘 극판의 면적에 의하여 결정되는데, N+확산영역(5B)과 P+소스드레인 접합영역(5A)간에 공간은 캐패시터 영역으로 확장이 불가능하다. 그러므로 캐패시터의 용량을 크게 하기 위해서는 N웰을 더 확장시켜야 하는 문제가 발생된다.
따라서 본 발명은 반도체 소자 중 모스 캐패시터에 관한 것으로 동일한 면적내에서 폴리실리콘 극판을 넓게 형성하여 캐패시터의 용량을 증대시킬 수 있는 반도체 소자의 모스 캐패시터 제조방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 모스 캐패시터 제조방법은 N웰이 형성된 실리콘기판상에 산화막 및 폴리실리콘층을 패터닝하여 폴리실리콘 극판을 형성하는 단계와, 상기 단계로부터 실리콘기판상의 소정부분에 절연막을 형성하는 단계와, 상기 단계로부터 실리콘기판의 소정부분에 N+확산영역과 P+소스드레인 접합영역을 인접하게 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 금속층을 형성하는 단계로 이루어진다.
도 1A 내지 1C는 종래 반도체 소자의 모스 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
도 2A 내지 2C는 본 발명에 따른 반도체 소자의 모스 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 및 11 : 실리콘기판2 및 12 : N웰
3 및 13 : 산화막4 및 14 : 폴리실리콘층
5A 및 15A : P+소스드레인 접합영역5B 및 15B : N+확산영역
6 및 16 : 절연막7 및 17 : 금속층
이하, 본 발명에 따른 반도체 소자의 모스 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2A는 N웰(12)이 형성된 실리콘기판(11) 상에 산화막(13) 및 폴리실리콘층(14)을 패터닝하여 폴리실리콘 극판을 형성한 상태를 도시한다.
도 2B는 실리콘기판(11)상의 소정부분에 절연막(16)을 형성한 후 N웰(12)에 바이어스를 걸어주기 위해 N+확산영역(15B)과 P+소스드레인 접합영역(15A)을 형성한 상태를 도시한다. 이때, N+확산영역(15B)과 P+소스드레인 접합영역(15A)이 인접하도록 형성되며 따라서 동일면적 내에서 폴리실리콘 극판의 면적을 크게하므로써 캐패시터의 용량을 증가시킬 수 있다.
도 2C는 실리콘기판(11)의 전체 상부면에 금속층(17)을 형성한 상태를 도시한다.
본 실시예에서는 투윈(Twin)웰을 갖는 실리콘기판에 적용하였으나 이것에 한정되는 것은 아니며, 트리플(Triple)웰에 적용할 수 있음은 물론이다.
상술한 바와 같이 본 발명에 의하면 N웰이 형성된 실리콘기판상에 N+확산영역과 P+소스드레인 접합영역을 인접하게 형성하여 동일면적 내에서 폴리실리콘 극판의 면적을 크게하므로써 캐패시터의 용량을 증가시킬 수 있는 탁월한 효과가 있다.
Claims (1)
- 반도체 소자의 모스 캐패시터 제조방법에 있어서,N웰이 형성된 실리콘기판상에 산화막 및 폴리실리콘층을 패터닝하여 폴리실리콘 극판을 형성하는 단계와,상기 단계로부터 실리콘기판상의 소정부분에 절연막을 형성하는 단계와,상기 단계로부터 실리콘기판의 소정부분에 N+확산영역과 P+소스드레인 접합영역을 인접하게 형성하는 단계와,상기 단계로부터 실리콘기판의 전체 상부면에 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 모스 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075174A KR100398043B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 모스 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075174A KR100398043B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 모스 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980055937A KR19980055937A (ko) | 1998-09-25 |
| KR100398043B1 true KR100398043B1 (ko) | 2004-05-17 |
Family
ID=37422196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960075174A KR100398043B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 모스 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100398043B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311179B1 (ko) * | 1999-10-21 | 2001-11-02 | 박종섭 | 모스캐패시터 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR870003571A (ko) * | 1985-09-10 | 1987-04-18 | 와타리 스기이찌로 | 반도체 기억장치 및 그 제조방법 |
| KR870006639A (ko) * | 1985-12-27 | 1987-07-13 | 시기모리야 | 기판전위 발생장치 |
| JPS6329966A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPH07221599A (ja) * | 1994-02-08 | 1995-08-18 | Nippondenso Co Ltd | キャパシタ回路及びそれを用いたスイッチトキャパシタフィルタ |
-
1996
- 1996-12-28 KR KR1019960075174A patent/KR100398043B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR870003571A (ko) * | 1985-09-10 | 1987-04-18 | 와타리 스기이찌로 | 반도체 기억장치 및 그 제조방법 |
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| JPH07221599A (ja) * | 1994-02-08 | 1995-08-18 | Nippondenso Co Ltd | キャパシタ回路及びそれを用いたスイッチトキャパシタフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980055937A (ko) | 1998-09-25 |
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