KR100311179B1 - 모스캐패시터 - Google Patents
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Abstract
본 발명은 모스 캐패시터에 관한 것으로서, 특히, 기생 캐패시터와 그 상부에 별도의 캐패시터를 이중구조로 형성하므로서 고집적 대용량에 적합하도록 한 반도체장치의 모스캐패시터에 관한 것이다. 본 발명은 게이트절연막을 개재시키고 반도체기판의 활성영역 소정부위 상에 위치한 제 1 게이트와, 제 1 게이트의 제 1 방향으로 양측 하단 부위의 활성영역에 형성된 소스/드레인과, 제 1 게이트와 소스/드레인을 덮는 제 1 유전막과, 제 1 유전막을 관통하는 제 1 콘택을 통하여 소스/드레인과 단락되며 제 1 게이트의 일측을 개방시키는 형태로 제 1 게이트를 에워싸는 제 2 게이트와, 제 2 콘택을 통하여 제 1 게이트와 단락되며 개방된 상기 제 1 게이트의 일측 상부에 형성된 제 1 배선과, 제 2 게이트, 제 1 배선 및 제 1 유전막을 덮는 제 1 절연막과, 제 1 절연막과 제 1 유전막을 관통하는 제 3 콘택을 통하여 소스/드레인과 단락되며 소스/드레인 및 제 1 게이트의 소정부위와 중첩되도록 제 1 절연막 상에 위치한 제 3 게이트와, 제 3 게이트를 덮는 제 2 유전막과, 제 2 게이트, 소스/드레인, 제 1 배선을 포함하는 부위와 중첩되도록 제 2 유전막상에 위치한 제 4 게이트와, 제 1 배선과 제 4 캐패시터를 전기적으로 연결하는 제 4 콘택을 통하여 제 1 게이트와 제 4 게이트에 전기적으로 연결된 제 2 배선을 포함하여 이루어진다.
Description
본 발명은 모스 캐패시터에 관한 것으로서, 특히, 기생 캐패시터와 그 상부에 별도의 캐패시터를 이중구조로 형성하므로서 고집적 대용량에 적합하도록 한 반도체장치의 모스캐패시터에 관한 것이다.
종래 기술에 따른 캐패시터는 제 2 게이트에 의하여 단락된 소스/드레인과 제 1 게이트전극 사이의 유전체에 의하여 기생 캐패시터를 구성하게 된다. 즉, 제 1 게이트전극에 Vcc의 전압이 인가되면 채널이 형성되어 제 1 게이트전극과 소스/드레인 사이에 기색 캐패시턴스가 생성되어 캐패시터로 동작하게 된다.
도 1은 종래 기술에 따른 모스 캐패시터의 레이아웃이다.
도 1을 참조하면, 반도체기판인 실리콘기판(도시안함) 상에 소자의 활성영역인 소스/드레인(11)이 제 1 게이트(12)를 사이에 두고 마주보고 있다. 즉, 도핑된 폴리실리콘 등의 도전성물질로 이루어진 제 1 게이트(12)가 산화막 등으로 이루어진 게이트절연막(도시안함)을 기판사이에 개재시킨 상태로 기판 상에 형성되어 있고, 제 1 게이트(12)의 양측에 소스/드레인(11)이 기판의 표면으로부터 소정 깊이에 형성되어 있다.
이와 같은 소스/드레인(11)을 전기적으로 도통시키기 위하여 제 2 게이트(13)가 제 1 게이트(12)의 일측을 개방시킨 형태로 제 1 게이트(12)를 에워싸고 있다.
제 2 게이트(13)와 소스/드레인(11)은 도전성 물질로 이루어진 제 1 콘택(14)에 의하여 서로 전기적으로 연결된다.
제 2 게이트(13)와 동일한 재료 및 공정으로 제 1 게이트(12)에 게이트전압을 인가하기 위한 제 1 배선(130)이 제 2 게이트(13)가 형성되지 않은 부위의 제 1 게이트(12) 상부에 형성되어 있다.
제 1 배선(130)은 제 1 콘택(14)과 동일한 재료와 공정으로 형성된 제 2 콘택(140)에 의하여 상호 전기적으로 연결되어 있다.
제 1 배선(130)의 일단에는 금속 등으로 이루어진 제 2 배선(15)이 형성되어 있고, 제 2 배선(15)과 제 1 배선(130)은 도전성 물질로 이루어진 제 3 콘택(16)에 의하여 상호 전기적으로 연결되어 있다.
제 2 게이트(13)에 의하여 단락된 소스/드레인(11)과 제 1 게이트(12) 사이에는 절연체인 유전막(dielectric, 140)이 위치하고 있어, 게이트전압 인가시 캐패시터로 동작하게 된다.
도 2는 도 1의 절단선 I-I'에 따른 모스 캐패시터의 단면도이다.
도 2를 참조하면, 반도체기판인 실리콘기판(10) 상에 소자의 활성영역인 소스/드레인(11)이 제 1 게이트(12)를 사이에 두고 마주보고 있다. 즉, 도핑된 폴리실리콘 등의 도전성물질로 이루어진 제 1 게이트(12)가 산화막 등으로 이루어진 게이트절연막(도시안함)을 기판사이에 개재시킨 상태로 기판 상에 형성되어 있고, 제 1 게이트(12)의 양측에 소스/드레인(11)이 기판의 표면으로부터 소정 깊이에 형성되어 있다.
이와 같은 소스/드레인(11)을 전기적으로 도통시키기 위하여 제 2 게이트(13)가 제 1 게이트(12)의 일측을 개방시킨 형태로 제 1 게이트(12)를 에워싸고 있다.
제 2 게이트(13)와 소스/드레인(11)은 도전성 물질로 이루어진 제 1 콘택(14)에 의하여 서로 전기적으로 연결된다.
제 2 게이트(13)와 동일한 재료 및 공정으로 제 1 게이트(12)에 게이트전압을 인가하기 위한 제 1 배선(130)이 제 2 게이트(13)가 형성되지 않은 부위의 제 1 게이트(12) 상부에 형성되어 있다.
제 1 배선(130)은 제 1 콘택(14)과 동일한 재료와 공정으로 형성된 제 2 콘택(140)에 의하여 상호 전기적으로 연결되어 있다.
제 1 배선(130)의 일단에는 금속 등으로 이루어진 제 2 배선(15)이 형성되어 있고, 제 2 배선(15)과 제 1 배선(130)은 도전성 물질로 이루어진 제 3 콘택(16)에 의하여 상호 전기적으로 연결되어 있다.
제 2 게이트(13)에 의하여 단락된 소스/드레인(11)과 제 1 게이트(12) 사이에는 절연체인 유전막(dielectric, 140)이 위치하고 있어, 게이트전압 인가시 캐패시터로 동작하게 된다.
또한, 도 1과 도 2에 따른 종래 기술의 모스 캐패시터의 회로도가 도 3에 도시되어 있다.
그러나, 상술한 종래의 모스 캐패시터는 대용량의 캐패시턴스를 확보하기 위하여 모스 트랜지스터의 크기를 확대하여야 하므로 별도의 캐패시터 제조를 위한 공간이 필요하여 소자의 고집적화에 불리하고, 특히, 디램(DRAM)에 있어서 칩의 싸이즈가 감소할수록 캐패시터가 차지하는 면적비율이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 대용량의 캐패시턴스를 확보하기 위하여 별도의 면적이 필요없이 모스 캐패시터 상에 수직적으로 추가 캐패시터를 형성하므로서 종래 기술에 비해 캐패시터가 칩에서 차지하는 면적을 1/2 이하로 감소시키는 모스트랜지스터를 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 모스 트랜지스터는 게이트절연막을 개재시키고 반도체기판의 활성영역 소정부위 상에 위치한 제 1 게이트와, 제 1 게이트의 제 1 방향으로 양측 하단 부위의 활성영역에 형성된 소스/드레인과, 제 1 게이트와 소스/드레인을 덮는 제 1 유전막과, 제 1 유전막을 관통하는 제 1 콘택을 통하여 소스/드레인과 단락되며 제 1 게이트의 일측을 개방시키는 형태로 제 1 게이트를 에워싸는 제 2 게이트와, 제 2 콘택을 통하여 제 1 게이트와 단락되며 개방된 상기 제 1 게이트의 일측 상부에 형성된 제 1 배선과, 제 2 게이트, 제 1 배선 및 제 1 유전막을 덮는 제 1 절연막과, 제 1 절연막과 제 1 유전막을 관통하는 제 3 콘택을 통하여 소스/드레인과 단락되며 소스/드레인 및 제 1 게이트의 소정부위와 중첩되도록 제 1 절연막 상에 위치한 제 3 게이트와, 제 3 게이트를 덮는 제 2 유전막과, 제 2 게이트, 소스/드레인, 제 1 배선을 포함하는 부위와 중첩되도록 제 2 유전막상에 위치한 제 4 게이트와, 제 1 배선과 제 4 캐패시터를 전기적으로 연결하는 제 4 콘택을 통하여 제 1 게이트와 제 4 게이트에 전기적으로 연결된 제 2 배선을 포함하여 이루어진다.
도 1은 종래 기술에 따른 모스 캐패시터의 레이아웃
도 2는 도 1의 절단선 I-I'에 따른 모스 캐패시터의 단면도
도 3은 종래 기술의 모스 캐패시터의 회로도
도 4는 본 발명에 따른 모스 캐패시터의 레이아웃
도 5는 도 4의 절단선 II-II'에 따른 모스 캐패시터의 단면도
도 6은 본 발명의 모스 캐패시터의 회로도
일반적으로 대용량의 캐패시턴스를 구현하기 위하여 두 도전체의 유전막과 접촉면적을 확장시키는 방법으로 캐패시터를 크게 형성한다. 따라서, 캐패시터가 기판의 수평방향으로 확대되므로 전체적인 소자의 고잡적화에 불리하게 된다.
본 발명에서는 캐패시터를 적층된 형태로 형성하여 캐패시턴스가 차지하는 면적을 종래에 비하여 절반 이하로 줄이므로서 칩 싸이즈를 감소시켜 소자의 경쟁력을 크게 확보한다.
본 발명은 종래 기술과 유사하게 캐패시터는 제 2 게이트에 의하여 단락된 소스/드레인과 제 1 게이트전극 사이의 유전체에 의하여 기생 캐패시터인 제 1 캐패시터를 구성하고, 제 2 게이트 상부에 역시 소스/드레인과 단락된 제 3 게이트와 유전막을 개재시킨 제 4 게이트로 이루어진 제 2 캐패시터를 형성하므로서 수직적으로 캐패시터의 용량을 증대시킨다. 따라서, 제 1 게이트전극과 제 4 게이트에 Vcc의 전압이 인가되면 제 1 캐패시터에는 채널이 형성되어 제 1 게이트전극과 소스/드레인 사이에 기색 캐패시턴스가 생성되어 캐패시터로 동작하고, 동시에 제 2 캐패시터 역시 제 4 게이트와 제 3 게이트 사이의 유전막에 의하여 캐패시터로 동작하게 된다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
도 4는 본 발명에 따른 모스 캐패시터의 레이아웃이다.
도 4를 참조하면, 반도체기판인 실리콘기판(도시안함) 상에 소자의 활성영역인 소스/드레인(21)이 제 1 게이트(22)를 사이에 두고 마주보고 있다. 즉, 도핑된 폴리실리콘 등의 도전성물질로 이루어진 제 1 게이트(22)가 산화막 등으로 이루어진 게이트절연막(도시안함)을 기판사이에 개재시킨 상태로 기판 상에 형성되어 있고, 제 1 게이트(22)의 양측에 소스/드레인(21)이 기판의 표면으로부터 소정 깊이에 형성되어 있다.
이와 같은 소스/드레인(21)을 전기적으로 도통시키기 위하여 제 2 게이트(23)가 제 1 게이트(22)의 일측을 개방시킨 형태로 제 1 게이트(22)를 에워싸고 있다. 이때, 개방된 제 2 게이트(23)의 상기 일측 방향으로 제 1 게이트(22)가 연장되어 있다.
또한, 제 2 게이트(23)와 소스/드레인(21)은 도전성 물질로 이루어진 제 1 콘택(24)에 의하여 서로 전기적으로 연결된다.
연장된 제 1 게이트(22) 일단의 상부에 제 2 게이트(23)와 동일한 재료 및 공정으로 제 1 게이트(22)에 게이트전압을 인가하기 위한 제 1 배선(230)이 형성되어 있다.
제 1 배선(230)은 제 1 콘택(24)과 동일한 재료와 공정으로 형성된 제 2 콘택(240)에 의하여 제 1 게이트(22)와 상호 전기적으로 연결되어 있다.
제 1 배선(230)의 일단에는 금속 등으로 이루어진 제 2 배선(28)이 형성되어 있고, 제 2 배선(28)과 제 1 배선(230)은 도전성 물질로 이루어진 제 4 콘택(29)에 의하여 상호 전기적으로 연결되어 있다. 이때, 제 4 콘택(29)은 연장되어 이후 제 4 게이트(26)와도 전기적으로 연결된다.
제 2 게이트(23)에 의하여 단락된 소스/드레인(21)과 제 1 게이트(22) 사이에는 절연체인 제 1 유전막(dielectric, 240)이 위치하고 있어, 게이트전압 인가시 제 1 캐패시터로 동작하게 된다.
제 2 게이트 상부에는 제 2 캐패시터의 하부전극으로 동작하는 제 3 게이트(25)가 소스/드레인(21)의 전 표면을 포함하도록 중첩되고, 동시에, 제 1 게이트(22)의 대부분과 제 1 게이트(22)와 소스/드레인(21) 사이에 위치하는 제 2 게이트(23)의 소정 부위와 중첩되도록 형성되어 있다. 이때, 도시되지는 않았지만, 제 3 게이트(25)와 제 2 게이트(23)는 절연막으로 절연되어 있고, 제 3 게이트(25)와 제 1 배선(230)은 서로 중첩되지 않도록 형성한다.
제 3 게이트(25)와 소스/드레인(21)은 절연막을 관통하는 제 3 콘택(27)에 의하여 상호 전기적으로 단락되어 있다.
제 3 게이트(25) 상에는 Ta2O5등의 고유전체로 이루어진 제 2 유전막(도시안함)이 형성되어 있다. 이때, 제 2 유전막은 제 2 캐패시터의 유전막으로 작용한다.
제 2 유전막 상에는 제 2 캐패시터의 상부전극으로 작용하는 제 4 게이트(26)가 소정의 형태로 패터닝되어 형성되어 있다. 즉, 제 4 게이트(26)는 상기한 소스/드레인(21), 제 1 게이트(22), 제 2 게이트(23), 제 3 게이트(25) 및 제 1 배선(230)을 포함하는 부위와 중첩되도록 형성되어 있다.
제 4 게이트(26)는 다시 절연막(도시안됨)으로 덮여 있다. 이때. 전기한 제 2 배선(28)이 전기한 위치에 형성되지 않고, 이러한 절연막 상에는 금속 등으로 이루어진 제 2 배선(28)이 제 1 배선(230)과 중첩되도록 형성될 수 있다.
제 4 게이트(26)는 제 4 콘택(29)을 통하여 제 2 배선(28) 및 제 1 배선(230)과 전기적으로 연결된다.
따라서, 제 3 게이트(25), 제 2 유전막(도시안함) 및 제 4 게이트(26)로 이루어진 제 2 캐패시터가 구성된다.
제 2 배선(28)에 소정의 게이트전압(Vcc)이 인가되면, 제 1 게이트(22)와 제 4 게이트(26)에 동일한 전압이 인가되어 각각 제 1 캐패시터와 제 2 캐패시터의 상부전극으로 동작하고, Vss에 연결된 소스/드레인(21) 및 이와 연결된 공통적으로 연결된 제 3 게이트(25)는 제 1 캐패시터와 제 2 캐패시터의 하부전극으로 동작한다. 즉, 제 3 게이트(25)는 제 3 콘택(27)에 의하여 소스/드레인(21)과 단락되어 있으므로 제 2 캐패시터의 하부전극으로 동작한다.
도 5는 도 4의 절단선 II-II'에 따른 모스 캐패시터의 단면도이다.
도 5를 참조하면, 반도체기판인 실리콘기판(20) 상에 소자의 활성영역인 소스/드레인(21)이 제 1 게이트(22)를 사이에 두고 마주보고 있다. 즉, 도핑된 폴리실리콘등의 도전성물질로 이루어진 제 1 게이트(22)가 산화막 등으로 이루어진 게이트절연막(도시안함)을 기판사이에 개재시킨 상태로 기판 상에 형성되어 있고, 제 1 게이트(22)의 양측에 소스/드레인(21)이 기판의 표면으로부터 소정 깊이에 형성되어 있다.
이와 같은 소스/드레인(21)을 전기적으로 도통시키기 위하여 제 2 게이트(23)가 제 1 게이트(22)의 일측을 개방시킨 형태로 제 1 게이트(22)를 에워싸고 있다. 이때, 개방된 제 2 게이트(23)의 상기 일측 방향으로 제 1 게이트(22)가 연장되어 있다.
또한, 제 2 게이트(23)와 소스/드레인(21)은 도전성 물질로 이루어진 제 1 콘택(24)에 의하여 서로 전기적으로 연결된다.
연장된 제 1 게이트(22) 일단의 상부에 제 2 게이트(23)와 동일한 재료 및 공정으로 제 1 게이트(22)에 게이트전압을 인가하기 위한 제 1 배선(도시안함)이 형성되어 있다.
제 1 배선은 제 1 콘택(24)과 동일한 재료와 공정으로 형성된 제 2 콘택(240)에 의하여 제 1 게이트(22)와 상호 전기적으로 연결되어 있다.
제 1 배선의 일단에는 금속 등으로 이루어진 제 2 배선(도시안됨)이 형성되어 있고, 제 2 배선과 제 1 배선은 도전성 물질로 이루어진 제 4 콘택(도시안됨)에 의하여 상호 전기적으로 연결되어 있다. 이때, 제 4 콘택은 연장되어 이후 제 4 게이트(26)와도 전기적으로 연결된다.
제 2 게이트(23)에 의하여 단락된 소스/드레인(21)과 제 1 게이트(22) 사이에는 절연체인 제 1 유전막(dielectric, 240)이 위치하고 있어, 게이트전압 인가시 제 1캐패시터로 동작하게 된다.
제 2 게이트 상부에는 제 2 캐패시터의 하부전극으로 동작하는 제 3 게이트(25)가 소스/드레인(21)의 전 표면을 포함하도록 중첩되고, 동시에, 제 1 게이트(22)의 대부분과 제 1 게이트(22)와 소스/드레인(21) 사이에 위치하는 제 2 게이트(23)의 소정 부위와 중첩되도록 형성되어 있다. 이때, 도시되지는 않았지만, 제 3 게이트(25)와 제 2 게이트(23)는 절연막으로 절연되어 있고, 제 3 게이트(25)와 제 1 배선은 서로 중첩되지 않도록 형성한다.
또한, 제 3 게이트(25)는 모서리 부위가 돌출되도록 형성되어 캐패시터의 캐패시턴스를 더욱 증가시키는 구조로 형성되어 있다.
제 3 게이트(25)와 소스/드레인(21)은 절연막을 관통하는 제 3 콘택(27)에 의하여 상호 전기적으로 단락되어 있다.
제 3 게이트(25) 상에는 Ta2O5등의 고유전체로 이루어진 제 2 유전막이 형성되어 있다. 이때, 제 2 유전막은 제 2 캐패시터의 유전막으로 작용한다.
제 2 유전막 상에는 제 2 캐패시터의 상부전극으로 작용하는 제 4 게이트(26)가 소정의 형태로 패터닝되어 형성되어 있다. 즉, 제 4 게이트(26)는 상기한 소스/드레인(21), 제 1 게이트(22), 제 2 게이트(23), 제 3 게이트(25) 및 제 1 배선(230)을 포함하는 부위와 중첩되도록 형성되어 있다.
제 4 게이트(26)는 다시 절연막(도시안됨)으로 덮여 있다. 이때. 전기한 제 2 배선(28)이 전기한 위치에 형성되지 않고, 이러한 절연막 상에는 금속 등으로 이루어진 제 2 배선(28)이 제 1 배선과 중첩되도록 형성될 수 있다.
제 4 게이트(26)는 제 4 콘택(도시안됨)을 통하여 제 2 배선 및 제 1 배선과 전기적으로 연결된다.
따라서, 제 3 게이트(25), 제 2 유전막(도시안함) 및 제 4 게이트(26)로 이루어진 제 2 캐패시터가 구성된다.
제 2 배선(28)에 소정의 게이트전압(Vcc)이 인가되면, 제 1 게이트(22)와 제 4 게이트(26)에 동일한 전압이 인가되어 각각 제 1 캐패시터와 제 2 캐패시터의 상부전극으로 동작하고, Vss에 연결된 소스/드레인(21) 및 이와 연결된 공통적으로 연결된 제 3 게이트(25)는 제 1 캐패시터와 제 2 캐패시터의 하부전극으로 동작한다. 즉, 제 3 게이트(25)는 제 3 콘택(27)에 의하여 소스/드레인(21)과 단락되어 있으므로 제 2 캐패시터의 하부전극으로 동작한다.
또한, 도 4와 도 5에 따른 본 발명의 모스 캐패시터의 회로도가 도 6에 도시되어 있다.
따라서, 본 발명은 대용량의 캐패시턴스를 확보하기 위하여 별도의 면적이 필요없이 모스 캐패시터 상에 수직적으로 추가 캐패시터를 형성하므로서 종래 기술에 비해 캐패시터가 칩에서 차지하는 면적을 1/2 이하로 감소시키는 모스트랜지스터를 제공하는 장점이 있다.
Claims (6)
- 게이트절연막을 개재시키고 반도체기판의 활성영역 소정부위 상에 위치한 제 1 게이트와,상기 제 1 게이트의 제 1 방향으로 양측 하단 부위의 상기 활성영역에 형성된 소스/드레인과,상기 제 1 게이트와 상기 소스/드레인을 덮는 제 1 유전막과,상기 제 1 유전막을 관통하는 제 1 콘택을 통하여 상기 소스/드레인과 단락되며 상기 제 1 게이트의 일측을 개방시키는 형태로 상기 제 1 게이트를 에워싸는 제 2 게이트와,제 2 콘택을 통하여 상기 제 1 게이트와 단락되며 개방된 상기 제 1 게이트의 일측 상부에 형성된 제 1 배선과,상기 제 2 게이트, 제 1 배선 및 상기 제 1 유전막을 덮는 제 1 절연막과,상기 제 1 절연막과 상기 제 1 유전막을 관통하는 제 3 콘택을 통하여 상기 소스/드레인과 단락되며 상기 소스/드레인 및 상기 제 1 게이트의 소정부위와 중첩되도록 상기 제 1 절연막 상에 위치한 제 3 게이트와,상기 제 3 게이트를 덮는 제 2 유전막과,상기 제 2 게이트, 소스/드레인, 제 1 배선을 포함하는 부위와 중첩되도록 상기 제 2 유전막상에 위치한 제 4 게이트와,상기 제 1 배선과 상기 제 4 캐패시터를 전기적으로 연결하는 제 4 콘택을 통하여상기 제 1 게이트와 상기 제 4 게이트에 전기적으로 연결된 제 2 배선으로 이루어진 모스 캐패시터.
- 청구항 1에 있어서, 상기 제 2 배선은 상기 제 1 배선과 상기 제 3 배선 사이에 위치하는 것이 특징인 모스 캐패시터.
- 청구항 1에 있어서, 상기 제 2 배선은 상기 제 4 게이트와 절연된 상태로 상기 제 4 게이트 상부에 위치하여 상기 제 4 콘택을 통하여 상기 제 1 배선 및 상기 제 4 게이트와 전기적으로 연결된 것이 특징인 모스 캐패시터.
- 청구항 1에 있어서, 상기 제 2 배선에는 게이트전압이 인가되고 상기 소스/드레인에는 기준전압이 인가되는 것이 특징인 모스 캐패시터.
- 청구항 1에 있어서, 상기 제 2 유전막은 강유전체로 이루어진 것이 특징인 모스 캐패시터.
- 청구항 1에 있어서, 상기 제 3 게이트의 가장자리가 돌출된 형태를 갖는 것이 특징인 모스 캐패시터.
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