JPH1093018A - Ｍｏｓ容量を含む半導体装置およびその製造方法 - Google Patents
Ｍｏｓ容量を含む半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＭＯＳ容量の精度が向上するように改良され
た、ＭＯＳ容量を含む半導体装置を提供すること。 【解決手段】 半導体基板１の主表面中に、第１導電型
のウェル５が形成されている。キャパシタンスドープ層
４の直下において、上記ウェル５が除去されている。
た、ＭＯＳ容量を含む半導体装置を提供すること。 【解決手段】 半導体基板１の主表面中に、第１導電型
のウェル５が形成されている。キャパシタンスドープ層
４の直下において、上記ウェル５が除去されている。
Description
【０００１】
【発明の属する技術分野】この発明は、一般にＭＯＳ容
量を含む半導体装置に関するものであり、より特定的に
は、ＭＯＳ容量の精度を高めるように改良された、ＭＯ
Ｓ容量を含む半導体装置に関する。この発明は、また、
そのような半導体装置の製造方法に関する。
量を含む半導体装置に関するものであり、より特定的に
は、ＭＯＳ容量の精度を高めるように改良された、ＭＯ
Ｓ容量を含む半導体装置に関する。この発明は、また、
そのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ(Metal-Oxide-Semiconductor)容
量は、Ａ−Ｄコンバータ、Ｄ−Ａコンバータ等に用いら
れる。図１０は、図１１に示す従来の、ＭＯＳ容量を含
む半導体装置の製造方法の要部を示す図である。
量は、Ａ−Ｄコンバータ、Ｄ−Ａコンバータ等に用いら
れる。図１０は、図１１に示す従来の、ＭＯＳ容量を含
む半導体装置の製造方法の要部を示す図である。
【０００３】図１０（Ａ）を参照して、フィールド酸化
膜２が形成されたＰ型半導体基板１を準備する。半導体
基板１の上に、キャパシタンスドープ層を形成する予定
の部分以外の部分をマスクするレジスト膜３を形成す
る。
膜２が形成されたＰ型半導体基板１を準備する。半導体
基板１の上に、キャパシタンスドープ層を形成する予定
の部分以外の部分をマスクするレジスト膜３を形成す
る。
【０００４】図１０（Ａ）と（Ｂ）を参照して、レジス
ト膜３をマスクにして、リンを、半導体基板１の表面に
注入し、キャパシタンスドープ層４を形成する。
ト膜３をマスクにして、リンを、半導体基板１の表面に
注入し、キャパシタンスドープ層４を形成する。
【０００５】図１０（Ｃ）を参照して、半導体基板１の
表面中に、レジスト膜（図示せず）を用いて、ウェルを
形成したい部分に選択的に、ボロンを注入し、Ｐウェル
５を形成する。
表面中に、レジスト膜（図示せず）を用いて、ウェルを
形成したい部分に選択的に、ボロンを注入し、Ｐウェル
５を形成する。
【０００６】図１０（Ｄ）を参照して、絶縁膜を介在さ
せて、半導体基板１の上にドープトポリシリコン層６を
形成し、その上にＷＳｉ層７を形成し、これらを、ゲー
ト電極８の形状にパターニングする。ゲート電極８は、
ＭＯＳ容量の上部／下部電極の一方の電極となる。ゲー
ト電極８の側壁にサイドウォールスペーサ９を形成す
る。次に、ゲート電極８およびサイドウォールスペーサ
９をマスクにして、半導体基板１の表面中にＮ型不純物
イオンを注入し、Ｎ+ 拡散層１０を形成する。
せて、半導体基板１の上にドープトポリシリコン層６を
形成し、その上にＷＳｉ層７を形成し、これらを、ゲー
ト電極８の形状にパターニングする。ゲート電極８は、
ＭＯＳ容量の上部／下部電極の一方の電極となる。ゲー
ト電極８の側壁にサイドウォールスペーサ９を形成す
る。次に、ゲート電極８およびサイドウォールスペーサ
９をマスクにして、半導体基板１の表面中にＮ型不純物
イオンを注入し、Ｎ+ 拡散層１０を形成する。
【０００７】その後、図１１を参照して、半導体基板１
の上にゲート電極８に接続される配線１１を形成し、Ｎ
+ 拡散層１０に、上部／下部の他方の電極１２を接続す
る。
の上にゲート電極８に接続される配線１１を形成し、Ｎ
+ 拡散層１０に、上部／下部の他方の電極１２を接続す
る。
【０００８】図１２は、半導体基板表面中のウェルの配
置図を示した図である。図１１に示すＭＯＳ容量は、図
１２に示すＰウェル５内に形成される。
置図を示した図である。図１１に示すＭＯＳ容量は、図
１２に示すＰウェル５内に形成される。
【０００９】
【発明が解決しようとする課題】以上説明したとおり、
従来のＭＯＳ容量の不純物拡散層（４，１０）は、ウェ
ル内に形成されている。たとえばＭＯＳ容量の不純物拡
散層がｎ+ 型ならば、それはＰウェル内に形成される。
すなわち、図１０（Ｄ）を参照して、Ｐウェル５は、キ
ャパシタンスドープ層４の直下に形成されている。ＭＯ
Ｓ容量の場合、不純物拡散層に電圧を印加し、半導体基
板をグランドに接続すると、Ｎ+ −Ｐウェル間に静電容
量が生じる。この静電容量を寄生容量と定義している。
この値が大きいと、ＭＯＳ容量の精度が落ち、使用する
用途が限られてくる、という問題点があった。なお、寄
生容量は、次式で表わされる。
従来のＭＯＳ容量の不純物拡散層（４，１０）は、ウェ
ル内に形成されている。たとえばＭＯＳ容量の不純物拡
散層がｎ+ 型ならば、それはＰウェル内に形成される。
すなわち、図１０（Ｄ）を参照して、Ｐウェル５は、キ
ャパシタンスドープ層４の直下に形成されている。ＭＯ
Ｓ容量の場合、不純物拡散層に電圧を印加し、半導体基
板をグランドに接続すると、Ｎ+ −Ｐウェル間に静電容
量が生じる。この静電容量を寄生容量と定義している。
この値が大きいと、ＭＯＳ容量の精度が落ち、使用する
用途が限られてくる、という問題点があった。なお、寄
生容量は、次式で表わされる。
【００１０】
【数１】
【００１１】上式から明らかなように、Ｐウェルの濃度
が高いほど、寄生容量は大きくなる。
が高いほど、寄生容量は大きくなる。
【００１２】この発明は、上記のような問題点を解決す
るためになされたもので、ＭＯＳ容量の精度を高めるよ
うに改良された、ＭＯＳ容量を含む半導体装置を提供す
ることを目的とする。
るためになされたもので、ＭＯＳ容量の精度を高めるよ
うに改良された、ＭＯＳ容量を含む半導体装置を提供す
ることを目的とする。
【００１３】この発明の他の目的は、そのようなＭＯＳ
容量を含む半導体装置を製造する方法を提供することに
ある。
容量を含む半導体装置を製造する方法を提供することに
ある。
【００１４】
【課題を解決するための手段】この発明の第１の局面に
従う、ＭＯＳ容量を含む半導体装置は、主表面を有す
る、第１導電型の半導体基板を備える。上記半導体基板
の主表面中に、第１導電型のウェルが形成されている。
上記第１導電型のウェルの表面中に、第２導電型のキャ
パシタンスドープ層が設けられている。上記半導体基板
の上であって、上記キャパシタンスドープ層に、絶縁膜
を介在させて接触するように、上部／下部電極の一方が
設けられている。上記キャパシタンスドープ層に電気的
に接続されるように、上記ウェルの主表面中に、上記キ
ャパシタンスドープ層よりも濃度の濃い、第２導電型の
高濃度不純物拡散層が設けられている。上記高濃度不純
物拡散層に接触するように、上記半導体基板の上に、上
部／下部電極の他方の電極が設けられている。上記キャ
パシタンスドープ層の直下において、上記ウェルが除去
されている。
従う、ＭＯＳ容量を含む半導体装置は、主表面を有す
る、第１導電型の半導体基板を備える。上記半導体基板
の主表面中に、第１導電型のウェルが形成されている。
上記第１導電型のウェルの表面中に、第２導電型のキャ
パシタンスドープ層が設けられている。上記半導体基板
の上であって、上記キャパシタンスドープ層に、絶縁膜
を介在させて接触するように、上部／下部電極の一方が
設けられている。上記キャパシタンスドープ層に電気的
に接続されるように、上記ウェルの主表面中に、上記キ
ャパシタンスドープ層よりも濃度の濃い、第２導電型の
高濃度不純物拡散層が設けられている。上記高濃度不純
物拡散層に接触するように、上記半導体基板の上に、上
部／下部電極の他方の電極が設けられている。上記キャ
パシタンスドープ層の直下において、上記ウェルが除去
されている。
【００１５】この発明の好ましい実施態様によれば、上
記高濃度不純物拡散層の直下においても、上記ウェルが
除去されている。
記高濃度不純物拡散層の直下においても、上記ウェルが
除去されている。
【００１６】この発明の第２の局面に従う、ＭＯＳ容量
を含む半導体装置の製造方法は、第１導電型のウェル内
に形成されたＭＯＳ容量を含む半導体装置の製造方法に
係る。第１導電型の半導体基板を準備する。上記半導体
基板の主表面中に、第２導電型のキャパシタンスドープ
層を形成する。上記キャパシタンスドープ層の上であっ
て、前記ＭＯＳ容量の上部／下部電極の一方の電極が形
成される予定の部分をマスクして、第１導電型の不純物
イオンを注入して、上記半導体基板の表面中に第１導電
型のウェルを形成する。上記キャパシタンスドープ層の
上に、絶縁膜を介在させて、上記ＭＯＳ容量の一方の電
極を形成する。上記ウェルの表面中に、上記キャパシタ
ンスドープ層に電気的に接続される、上記キャパシタン
スドープ層よりも濃度の濃い、第２導電型の高濃度不純
物拡散層を形成する。上記高濃度不純物層に電気的に接
続される上記ＭＯＳ容量の上部／下部電極の他方の電極
を形成する。
を含む半導体装置の製造方法は、第１導電型のウェル内
に形成されたＭＯＳ容量を含む半導体装置の製造方法に
係る。第１導電型の半導体基板を準備する。上記半導体
基板の主表面中に、第２導電型のキャパシタンスドープ
層を形成する。上記キャパシタンスドープ層の上であっ
て、前記ＭＯＳ容量の上部／下部電極の一方の電極が形
成される予定の部分をマスクして、第１導電型の不純物
イオンを注入して、上記半導体基板の表面中に第１導電
型のウェルを形成する。上記キャパシタンスドープ層の
上に、絶縁膜を介在させて、上記ＭＯＳ容量の一方の電
極を形成する。上記ウェルの表面中に、上記キャパシタ
ンスドープ層に電気的に接続される、上記キャパシタン
スドープ層よりも濃度の濃い、第２導電型の高濃度不純
物拡散層を形成する。上記高濃度不純物層に電気的に接
続される上記ＭＯＳ容量の上部／下部電極の他方の電極
を形成する。
【００１７】この発明の第３の局面に従う、ＭＯＳ容量
を含む半導体装置の製造方法によれば、まず、第１導電
型の半導体基板を準備する。上記半導体基板の主表面中
に、第２導電型のキャパシタンスドープ層を形成する。
上記キャパシタンスドープ層の上に、絶縁膜を介在させ
て、上記ＭＯＳ容量の上部／下部電極の一方の電極を形
成する。上記半導体基板の主表面中であって、上記キャ
パシタンスドープ層に電気的に接続されるように、該キ
ャパシタンスドープ層よりも濃度の濃い第２導電型高濃
度不純物拡散層を形成する。上記キャパシタンスドープ
層および上記高濃度不純物拡散層の上をマスクして、上
記半導体基板の主表面中に第１導電型の不純物イオンを
注入し、第１導電型のウェルを形成する。上記半導体基
板の上に、上記高濃度不純物拡散層に電気的に接続され
る、上記ＭＯＳ容量の上部／下部電極の他方の電極を形
成する。
を含む半導体装置の製造方法によれば、まず、第１導電
型の半導体基板を準備する。上記半導体基板の主表面中
に、第２導電型のキャパシタンスドープ層を形成する。
上記キャパシタンスドープ層の上に、絶縁膜を介在させ
て、上記ＭＯＳ容量の上部／下部電極の一方の電極を形
成する。上記半導体基板の主表面中であって、上記キャ
パシタンスドープ層に電気的に接続されるように、該キ
ャパシタンスドープ層よりも濃度の濃い第２導電型高濃
度不純物拡散層を形成する。上記キャパシタンスドープ
層および上記高濃度不純物拡散層の上をマスクして、上
記半導体基板の主表面中に第１導電型の不純物イオンを
注入し、第１導電型のウェルを形成する。上記半導体基
板の上に、上記高濃度不純物拡散層に電気的に接続され
る、上記ＭＯＳ容量の上部／下部電極の他方の電極を形
成する。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態を、
図について説明する。
図について説明する。
【００１９】実施の形態１ 図１は、実施の形態１に係る、ＭＯＳ容量を含む半導体
装置の断面図である。図２は、ＭＯＳ容量の部分の平面
図である。
装置の断面図である。図２は、ＭＯＳ容量の部分の平面
図である。
【００２０】図１と図２を参照して、Ｐ型半導体基板１
の主表面中に、Ｐ型ウェル５（レトログレードウェル）
が形成されている。Ｐ型ウェル５の表面中に、Ｎ型のキ
ャパシタンスドープ層４が設けられている。半導体基板
１の上であって、キャパシタンスドープ層４に絶縁膜を
介在させて接触するように、上部／下部電極の一方の電
極（ゲート電極）８が設けられている。ゲート電極８
は、ドープドポリシリコン層８とＷＳｉ層７とからな
る。キャパシタンスドープ層４に電気的に接続されるよ
うに、Ｐ型ウェル５の主表面中に、キャパシタンスドー
プ層４よりも濃度の濃い、第２導電型の高濃度不純物拡
散層であるＮ+ 拡散層１０が設けられている。キャパシ
タンスドープ層４は、Ｎ+ 拡散層１０を包み込んでい
る。Ｎ+ 拡散層１０に接触するように、半導体基板１の
上に、上部／下部電極の他方の電極１２が設けられてい
る。キャパシタンスドープ層４の直下において、Ｐ型ウ
ェル５が除去されている。
の主表面中に、Ｐ型ウェル５（レトログレードウェル）
が形成されている。Ｐ型ウェル５の表面中に、Ｎ型のキ
ャパシタンスドープ層４が設けられている。半導体基板
１の上であって、キャパシタンスドープ層４に絶縁膜を
介在させて接触するように、上部／下部電極の一方の電
極（ゲート電極）８が設けられている。ゲート電極８
は、ドープドポリシリコン層８とＷＳｉ層７とからな
る。キャパシタンスドープ層４に電気的に接続されるよ
うに、Ｐ型ウェル５の主表面中に、キャパシタンスドー
プ層４よりも濃度の濃い、第２導電型の高濃度不純物拡
散層であるＮ+ 拡散層１０が設けられている。キャパシ
タンスドープ層４は、Ｎ+ 拡散層１０を包み込んでい
る。Ｎ+ 拡散層１０に接触するように、半導体基板１の
上に、上部／下部電極の他方の電極１２が設けられてい
る。キャパシタンスドープ層４の直下において、Ｐ型ウ
ェル５が除去されている。
【００２１】実施の形態１によれば、Ｐ型半導体基板１
の不純物濃度は、Ｐ型ウェル５の不純物濃度の約１００
分の１である。したがって、キャパシタンスドープ層４
とＰ型半導体基板１との寄生容量は小さい。一方、Ｎ+
拡散層１０は、従来どおり、Ｐ型ウェル５内に形成する
ので、接合リーク電流は従来程度（数ｐＡ程度）に維持
することができる。
の不純物濃度は、Ｐ型ウェル５の不純物濃度の約１００
分の１である。したがって、キャパシタンスドープ層４
とＰ型半導体基板１との寄生容量は小さい。一方、Ｎ+
拡散層１０は、従来どおり、Ｐ型ウェル５内に形成する
ので、接合リーク電流は従来程度（数ｐＡ程度）に維持
することができる。
【００２２】次に、図１に示す半導体装置の製造方法に
ついて、その要部を図示しながら説明する。
ついて、その要部を図示しながら説明する。
【００２３】図３（Ａ）を参照して、分離酸化膜２が形
成されたＰ型半導体基板１を準備する。
成されたＰ型半導体基板１を準備する。
【００２４】図３（Ａ）と（Ｂ）を参照して、レジスト
膜３をマスクとして、半導体基板１の主表面中にＮ型の
不純物イオンを注入し、キャパシタンスドープ層４を形
成する。その後レジスト膜３を除去する。
膜３をマスクとして、半導体基板１の主表面中にＮ型の
不純物イオンを注入し、キャパシタンスドープ層４を形
成する。その後レジスト膜３を除去する。
【００２５】図３（Ｃ）を参照して、キャパシタンスド
ープ層４の上であって、ＭＯＳ容量の上部／下部電極の
一方の電極（ゲート電極）が形成される予定の部分をレ
ジスト膜１４でマスクして、Ｐ型の不純物イオンを注入
し、半導体基板１の主表面中にＰ型ウェル５を形成す
る。レジスト膜１４を除去する。
ープ層４の上であって、ＭＯＳ容量の上部／下部電極の
一方の電極（ゲート電極）が形成される予定の部分をレ
ジスト膜１４でマスクして、Ｐ型の不純物イオンを注入
し、半導体基板１の主表面中にＰ型ウェル５を形成す
る。レジスト膜１４を除去する。
【００２６】図３（Ｄ）を参照して、キャパシタンスド
ープ層４の上に、絶縁膜を介在させて、ＭＯＳ容量の上
部／下部電極の一方の電極であるゲート電極８を形成す
る。ゲート電極８は、ドープドポリシリコン層６と、そ
の上に形成されたＷＳｉ層７とからなる。ゲート電極８
の側壁に、サイドウォールスペーサ９を形成する。ゲー
ト電極８およびサイドウォールスペーサ９をマスクし
て、半導体基板の表面中にＮ+ 不純物イオンを注入し、
キャパシタンスドープ層４に電気的に接続される、キャ
パシタンスドープ層４よりも濃度の濃いＮ型の高濃度不
純物拡散層（Ｎ+拡散層）１０を形成する。Ｎ+ 拡散層
１０に、電気的に接続されるＭＯＳ容量の上部／下部電
極の他方の電極を形成すると、図１に示すＭＯＳ容量が
完成する。
ープ層４の上に、絶縁膜を介在させて、ＭＯＳ容量の上
部／下部電極の一方の電極であるゲート電極８を形成す
る。ゲート電極８は、ドープドポリシリコン層６と、そ
の上に形成されたＷＳｉ層７とからなる。ゲート電極８
の側壁に、サイドウォールスペーサ９を形成する。ゲー
ト電極８およびサイドウォールスペーサ９をマスクし
て、半導体基板の表面中にＮ+ 不純物イオンを注入し、
キャパシタンスドープ層４に電気的に接続される、キャ
パシタンスドープ層４よりも濃度の濃いＮ型の高濃度不
純物拡散層（Ｎ+拡散層）１０を形成する。Ｎ+ 拡散層
１０に、電気的に接続されるＭＯＳ容量の上部／下部電
極の他方の電極を形成すると、図１に示すＭＯＳ容量が
完成する。
【００２７】実施の形態２ 図４は、実施の形態２に係る半導体装置の製造方法の工
程を示す図である。実施の形態２に係る方法は、導電型
が、実施の形態１の場合と逆になっている点を除いて、
実施の形態１の場合と同様であるので、同一または相当
する部分には同一の参照番号を付し、その説明を繰返さ
ない。導電型を逆にしても、実施の形態１と同様の効果
が得られる。
程を示す図である。実施の形態２に係る方法は、導電型
が、実施の形態１の場合と逆になっている点を除いて、
実施の形態１の場合と同様であるので、同一または相当
する部分には同一の参照番号を付し、その説明を繰返さ
ない。導電型を逆にしても、実施の形態１と同様の効果
が得られる。
【００２８】実施の形態３ 図５は、実施の形態３に係る半導体装置の製造方法を示
す図である。
す図である。
【００２９】実施の形態３は、Ｐウェルを形成する方法
として、熱拡散法を用いる点を除いて、実施の形態１と
同様であるので、同一または相当する部分には同一の参
照番号を付し、その説明を繰返さない。実施の形態１で
は、Ｐウェルを形成する方法として、高エネルギで不純
物イオンを注入する方法（レトログレードウェルができ
る）を採用しているが、本実施の形態のように熱拡散に
よりＰウェルを形成しても、実施の形態１と同様の効果
を奏する。
として、熱拡散法を用いる点を除いて、実施の形態１と
同様であるので、同一または相当する部分には同一の参
照番号を付し、その説明を繰返さない。実施の形態１で
は、Ｐウェルを形成する方法として、高エネルギで不純
物イオンを注入する方法（レトログレードウェルができ
る）を採用しているが、本実施の形態のように熱拡散に
よりＰウェルを形成しても、実施の形態１と同様の効果
を奏する。
【００３０】実施の形態４ 図６は実施の形態４に係る半導体装置の製造方法を示し
た図である。
た図である。
【００３１】Ｐウェルを熱拡散により形成する点を除い
て、実施の形態２と同様であるので、同一または相当す
る部分には同一の参照番号を付し、その説明を繰返さな
い。Ｐウェルを熱拡散法により形成しても、実施の形態
２と同様の効果を奏する。
て、実施の形態２と同様であるので、同一または相当す
る部分には同一の参照番号を付し、その説明を繰返さな
い。Ｐウェルを熱拡散法により形成しても、実施の形態
２と同様の効果を奏する。
【００３２】実施の形態５ 図７は実施の形態５に係る、ＭＯＳ容量を含む半導体装
置の断面図である。図８は、ＭＯＳ容量の部分の平面図
である。
置の断面図である。図８は、ＭＯＳ容量の部分の平面図
である。
【００３３】図７および図８に示す半導体装置は、図１
および図２に示す半導体装置と、以下の点を除いて、同
一であるので、同一または相当する部分には同一の参照
番号を付しその説明を繰返さない。
および図２に示す半導体装置と、以下の点を除いて、同
一であるので、同一または相当する部分には同一の参照
番号を付しその説明を繰返さない。
【００３４】図７および図８に示す半導体装置が、図１
および図２に示す半導体装置と異なる点は、キャパシタ
ンスドープ層４の直下のみならず、Ｎ+ 拡散層１０の直
下においても、Ｐ型ウェル５が除去されている点であ
る。このＮ+ 拡散層１０の深さは、０．０３μｍであ
り、キャパシタンスドープ層４の深さは０．０９μｍで
ある。Ｎ+ 拡散層１０の不純物濃度は、４×１０15／ｃ
ｍ3 であり、キャパシタンスドープ層４の不純物濃度は
４×１０14／ｃｍ3 である。本実施の形態によれば、キ
ャパシタンスドープ層４の直下のみならず、Ｎ+ 拡散層
１０の直下においても、Ｐ型ウェル５が除去されている
ので、寄生容量が著しく減少する。また、本実施の形態
によれば、Ｎ+ 拡散層１０の直下にＰウェルが存在しな
いが、キャパシタンスドープ層４が高濃度不純物拡散層
１０よりも深くされ、かつその濃度が薄くされているの
で、濃度勾配が緩和される。ひいては、接合リーク電流
は抑えられる。
および図２に示す半導体装置と異なる点は、キャパシタ
ンスドープ層４の直下のみならず、Ｎ+ 拡散層１０の直
下においても、Ｐ型ウェル５が除去されている点であ
る。このＮ+ 拡散層１０の深さは、０．０３μｍであ
り、キャパシタンスドープ層４の深さは０．０９μｍで
ある。Ｎ+ 拡散層１０の不純物濃度は、４×１０15／ｃ
ｍ3 であり、キャパシタンスドープ層４の不純物濃度は
４×１０14／ｃｍ3 である。本実施の形態によれば、キ
ャパシタンスドープ層４の直下のみならず、Ｎ+ 拡散層
１０の直下においても、Ｐ型ウェル５が除去されている
ので、寄生容量が著しく減少する。また、本実施の形態
によれば、Ｎ+ 拡散層１０の直下にＰウェルが存在しな
いが、キャパシタンスドープ層４が高濃度不純物拡散層
１０よりも深くされ、かつその濃度が薄くされているの
で、濃度勾配が緩和される。ひいては、接合リーク電流
は抑えられる。
【００３５】以下、図７に示す半導体装置の製造方法の
要部を説明する。図９（Ａ）を参照して、キャパシタン
スドープ層を形成したくない部分をレジスト膜３で覆
う。
要部を説明する。図９（Ａ）を参照して、キャパシタン
スドープ層を形成したくない部分をレジスト膜３で覆
う。
【００３６】図９（Ａ）と（Ｂ）を参照して、レジスト
膜３をマスクにして、半導体基板の主表面中に不純物イ
オンを注入し、キャパシタンスドープ層４を形成する。
レジスト膜３を除去する。
膜３をマスクにして、半導体基板の主表面中に不純物イ
オンを注入し、キャパシタンスドープ層４を形成する。
レジスト膜３を除去する。
【００３７】図９（Ｃ）を参照して、キャパシタンスド
ープ層４の上に、絶縁膜を介在させて、ドープドポリシ
リコン層６とＷＳｉ層７とからなるゲート電極８を形成
する。ゲート電極８の側壁にサイドウォールスペーサ９
を形成する。ゲート電極８とサイドウォールスペーサ９
をマスクにして、半導体基板の表面中に、不純物イオン
を注入し、Ｎ+ 拡散層１０を形成する。図８を参照し
て、キャパシタンスドープ層４および高濃度不純物拡散
層１０の領域をマスクして、半導体基板の上にＰ型不純
物を形成し、Ｐウェルを形成する。
ープ層４の上に、絶縁膜を介在させて、ドープドポリシ
リコン層６とＷＳｉ層７とからなるゲート電極８を形成
する。ゲート電極８の側壁にサイドウォールスペーサ９
を形成する。ゲート電極８とサイドウォールスペーサ９
をマスクにして、半導体基板の表面中に、不純物イオン
を注入し、Ｎ+ 拡散層１０を形成する。図８を参照し
て、キャパシタンスドープ層４および高濃度不純物拡散
層１０の領域をマスクして、半導体基板の上にＰ型不純
物を形成し、Ｐウェルを形成する。
【００３８】
【発明の効果】この発明の第１の局面に従う、ＭＯＳ容
量を含む半導体装置によれば、キャパシタンスドープ層
の直下において、ウェルが除去されているので、寄生容
量が減少する。その結果、ＭＯＳ容量の精度が向上する
という効果を奏する。
量を含む半導体装置によれば、キャパシタンスドープ層
の直下において、ウェルが除去されているので、寄生容
量が減少する。その結果、ＭＯＳ容量の精度が向上する
という効果を奏する。
【００３９】この発明の第２の局面に従う、ＭＯＳ容量
を含む半導体装置の製造方法によれば、キャパシタンス
ドープ層の上であって、ＭＯＳ容量の一方の電極が形成
される予定の部分をマスクして、第１導電型の不純物イ
オンを注入し、それによって、半導体基板の表面中に第
１導電型のウェルを形成するので、キャパシタンスドー
プ層の直下においてウェルが除去された、半導体装置が
得られる。その結果、寄生容量が減少し、ＭＯＳ容量の
精度が向上した半導体装置が得られるという効果を奏す
る。
を含む半導体装置の製造方法によれば、キャパシタンス
ドープ層の上であって、ＭＯＳ容量の一方の電極が形成
される予定の部分をマスクして、第１導電型の不純物イ
オンを注入し、それによって、半導体基板の表面中に第
１導電型のウェルを形成するので、キャパシタンスドー
プ層の直下においてウェルが除去された、半導体装置が
得られる。その結果、寄生容量が減少し、ＭＯＳ容量の
精度が向上した半導体装置が得られるという効果を奏す
る。
【００４０】この発明の第３の局面に従う、半導体装置
の製造方法によれば、キャパシタンスドープ層および高
濃度不純物層の上をマスクして、半導体基板の主表面中
に第１導電型の不純物イオンを注入し、それによって第
１導電型のウェルを形成するので、キャパシタンスドー
プ層および高濃度不純物拡散層の直下において、ウェル
が除去された半導体装置が得られる。その結果、寄生容
量が減少し、ひいてはＭＯＳ容量の精度が向上した半導
体装置が得られるという効果を奏する。
の製造方法によれば、キャパシタンスドープ層および高
濃度不純物層の上をマスクして、半導体基板の主表面中
に第１導電型の不純物イオンを注入し、それによって第
１導電型のウェルを形成するので、キャパシタンスドー
プ層および高濃度不純物拡散層の直下において、ウェル
が除去された半導体装置が得られる。その結果、寄生容
量が減少し、ひいてはＭＯＳ容量の精度が向上した半導
体装置が得られるという効果を奏する。
【図１】 実施の形態１に係る半導体装置の断面図であ
る。
る。
【図２】 実施の形態１に係る半導体装置のＭＯＳ容量
の部分の平面図である。
の部分の平面図である。
【図３】 図１に示す半導体装置の製造方法の要部を示
す断面図である。
す断面図である。
【図４】 実施の形態２に係る半導体装置の製造方法の
要部を示す断面図である。
要部を示す断面図である。
【図５】 実施の形態３に係る半導体装置の製造方法の
要部を示す断面図である。
要部を示す断面図である。
【図６】 実施の形態４に係る半導体装置の製造方法の
要部を示す断面図である。
要部を示す断面図である。
【図７】 実施の形態５に係る半導体装置の断面図であ
る。
る。
【図８】 実施の形態５に係る半導体装置のＭＯＳ容量
の部分の平面図である。
の部分の平面図である。
【図９】 図７に示す半導体装置の製造方法の要部を示
す断面図である。
す断面図である。
【図１０】 従来の、ＭＯＳ容量を含む半導体装置の製
造方法の要部を示す断面図である。
造方法の要部を示す断面図である。
【図１１】 従来の、ＭＯＳ容量を含む半導体装置の断
面図である。
面図である。
【図１２】 半導体基板上における、ＰウェルおよびＮ
ウェルの配置を示す図である。
ウェルの配置を示す図である。
１ Ｐ型半導体基板、４ キャパシタンスドープ層、５
Ｐウェル、８ ゲート電極、１０ Ｎ+ 拡散層、１２
上部／下部電極の他方の電極。
Ｐウェル、８ ゲート電極、１０ Ｎ+ 拡散層、１２
上部／下部電極の他方の電極。
Claims (4)
- 【請求項１】 主表面を有する、第１導電型の半導体基
板と、 前記半導体基板の主表面中に形成された第１導電型のウ
ェルと、 前記第１導電型のウェルの表面中に設けられ、第２導電
型のキャパシタンスドープ層と、 前記半導体基板の上であって、前記キャパシタンスドー
プ層に、絶縁膜を介在させて接触するように設けられ
た、上部／下部電極の一方の電極と、 前記キャパシタンスドープ層に電気的に接続されるよう
に、前記ウェルの表面中に設けられた、前記キャパシタ
ンスドープ層よりも濃度の濃い、第２導電型の高濃度不
純物拡散層と、 前記高濃度不純物拡散層に接触するように、前記半導体
基板の上に形成された上部／下部電極の他方の電極とを
備え、 前記キャパシタンスドープ層の直下において、前記ウェ
ルが除去されている、ＭＯＳ容量を含む半導体装置。 - 【請求項２】 前記高濃度不純物拡散層の直下の前記ウ
ェルも除去されている、請求項１に記載の、ＭＯＳ容量
を含む半導体装置。 - 【請求項３】 第１導電型のウェル内に形成されたＭＯ
Ｓ容量を含む半導体装置の製造方法であって、 第１導電型の半導体基板を準備する工程と、 前記半導体基板の主表面中に、第２導電型のキャパシタ
ンスドープ層を形成する工程と、 前記キャパシタンスドープ層の上であって、前記ＭＯＳ
容量の一方の電極が形成される予定の部分をマスクし
て、第１導電型の不純物イオンを注入して、前記半導体
基板の表面中に第１導電型のウェルを形成する工程と、 前記キャパシタンスドープ層上に、絶縁膜を介在させ
て、前記ＭＯＳ容量の一方の電極を形成する工程と、 前記ウェルの表面中に、前記キャパシタンスドープ層に
電気的に接続される、前記キャパシタンスドープ層より
も濃度の濃い第２導電型の高濃度不純物層を形成する工
程と、 前記半導体基板の上に前記高濃度不純物層に電気的に接
続される前記ＭＯＳ容量の他方の電極を形成する工程
と、を備えたＭＯＳ容量を含む半導体装置の製造方法。 - 【請求項４】 第１導電型のウェル内に形成されたＭＯ
Ｓ容量を含む半導体装置の製造方法であって、 第１導電型の半導体基板を準備する工程と、 前記半導体基板の主表面中に、第２導電型のキャパシタ
ンスドープ層を形成する工程と、 前記キャパシタンスドープ層の上に、絶縁膜を介在させ
て、前記ＭＯＳ容量の上部／下部電極の一方の電極を形
成する工程と、 前記半導体基板の主表面中であって、前記キャパシタン
スドープ層に電気的に接続されるように、前記キャパシ
タンスドープ層よりも濃度の濃い第２導電型の高濃度不
純物拡散層を形成する工程と、 前記キャパシタンスドープ層および前記高濃度不純物拡
散層の上をマスクして、前記半導体基板の主表面中に第
１導電型の不純物イオンを注入し、前記第１導電型のウ
ェルを形成する工程と、 前記半導体基板の上に、前記高濃度不純物拡散層に電気
的に接続される、前記ＭＯＳ容量の上部／下部電極の他
方の電極を形成する工程と、を備えたＭＯＳ容量を含む
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24352396A JP3504077B2 (ja) | 1996-09-13 | 1996-09-13 | Ｍｏｓ容量を含む半導体装置およびその製造方法 |
| KR1019970001564A KR100233975B1 (ko) | 1996-09-13 | 1997-01-21 | Mos 용량을 구비하는 반도체장치 및 그 제조방법 |
| US08/795,216 US5773860A (en) | 1996-09-13 | 1997-02-05 | Semiconductor device including MOS capacitance |
| DE19709007A DE19709007A1 (de) | 1996-09-13 | 1997-03-05 | Halbleitereinrichtung mit MOS-Kondensator und Herstellungsverfahren derselben |
| US09/084,384 US5956593A (en) | 1996-09-13 | 1998-05-27 | Semiconductor device comprising an MOS capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24352396A JP3504077B2 (ja) | 1996-09-13 | 1996-09-13 | Ｍｏｓ容量を含む半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP3504077B2 JP3504077B2 (ja) | 2004-03-08 |
Family
ID=17105180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24352396A Expired - Fee Related JP3504077B2 (ja) | 1996-09-13 | 1996-09-13 | Ｍｏｓ容量を含む半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5773860A (ja) |
| JP (1) | JP3504077B2 (ja) |
| KR (1) | KR100233975B1 (ja) |
| DE (1) | DE19709007A1 (ja) |
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|---|---|---|---|---|
| JP2000101045A (ja) * | 1998-07-23 | 2000-04-07 | Mitsubishi Electric Corp | 半導体装置 |
| KR100311179B1 (ko) * | 1999-10-21 | 2001-11-02 | 박종섭 | 모스캐패시터 |
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| JP3161333B2 (ja) * | 1996-07-22 | 2001-04-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH1187645A (ja) * | 1997-09-01 | 1999-03-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3104660B2 (ja) * | 1997-11-21 | 2000-10-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP4148615B2 (ja) * | 1998-11-27 | 2008-09-10 | 三洋電機株式会社 | 半導体装置の製造方法 |
| DE19957532A1 (de) * | 1999-11-30 | 2001-06-07 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zur Herstellung |
| US6147246A (en) * | 1999-12-23 | 2000-11-14 | Condea Vista Company | Process for preparing alkoxylated dialkyl carbonate compounds |
| US6504196B1 (en) * | 2001-08-30 | 2003-01-07 | Micron Technology, Inc. | CMOS imager and method of formation |
| CN100372057C (zh) * | 2004-10-12 | 2008-02-27 | 联华电子股份有限公司 | 电容器的制造方法 |
Family Cites Families (7)
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| US4826779A (en) * | 1986-10-24 | 1989-05-02 | Teledyne Industries, Inc. | Integrated capacitor and method of fabricating same |
| US4760034A (en) * | 1987-06-15 | 1988-07-26 | Motorola, Inc. | Method of forming edge-sealed multi-layer structure while protecting adjacent region by screen oxide layer |
| US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
| JPH0621445A (ja) * | 1992-06-30 | 1994-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5548150A (en) * | 1993-03-10 | 1996-08-20 | Kabushiki Kaisha Toshiba | Field effect transistor |
| JPH0758212A (ja) * | 1993-08-19 | 1995-03-03 | Sony Corp | Ｃｍｏｓ集積回路 |
| KR970053932A (ko) * | 1995-12-08 | 1997-07-31 | 김광호 | 트랜지스터의 래치 전압을 이용한 정전 내력 향상 모스 축전기 |
-
1996
- 1996-09-13 JP JP24352396A patent/JP3504077B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-21 KR KR1019970001564A patent/KR100233975B1/ko not_active IP Right Cessation
- 1997-02-05 US US08/795,216 patent/US5773860A/en not_active Expired - Lifetime
- 1997-03-05 DE DE19709007A patent/DE19709007A1/de not_active Ceased
-
1998
- 1998-05-27 US US09/084,384 patent/US5956593A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2000101045A (ja) * | 1998-07-23 | 2000-04-07 | Mitsubishi Electric Corp | 半導体装置 |
| KR100311179B1 (ko) * | 1999-10-21 | 2001-11-02 | 박종섭 | 모스캐패시터 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19709007A1 (de) | 1998-03-26 |
| US5956593A (en) | 1999-09-21 |
| KR19980023923A (ko) | 1998-07-06 |
| US5773860A (en) | 1998-06-30 |
| JP3504077B2 (ja) | 2004-03-08 |
| KR100233975B1 (ko) | 1999-12-15 |
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