JPH1093018A - Mos容量を含む半導体装置およびその製造方法 - Google Patents
Mos容量を含む半導体装置およびその製造方法Info
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Abstract
た、MOS容量を含む半導体装置を提供すること。 【解決手段】 半導体基板1の主表面中に、第1導電型
のウェル5が形成されている。キャパシタンスドープ層
4の直下において、上記ウェル5が除去されている。
Description
量を含む半導体装置に関するものであり、より特定的に
は、MOS容量の精度を高めるように改良された、MO
S容量を含む半導体装置に関する。この発明は、また、
そのような半導体装置の製造方法に関する。
量は、A−Dコンバータ、D−Aコンバータ等に用いら
れる。図10は、図11に示す従来の、MOS容量を含
む半導体装置の製造方法の要部を示す図である。
膜2が形成されたP型半導体基板1を準備する。半導体
基板1の上に、キャパシタンスドープ層を形成する予定
の部分以外の部分をマスクするレジスト膜3を形成す
る。
ト膜3をマスクにして、リンを、半導体基板1の表面に
注入し、キャパシタンスドープ層4を形成する。
表面中に、レジスト膜(図示せず)を用いて、ウェルを
形成したい部分に選択的に、ボロンを注入し、Pウェル
5を形成する。
せて、半導体基板1の上にドープトポリシリコン層6を
形成し、その上にWSi層7を形成し、これらを、ゲー
ト電極8の形状にパターニングする。ゲート電極8は、
MOS容量の上部/下部電極の一方の電極となる。ゲー
ト電極8の側壁にサイドウォールスペーサ9を形成す
る。次に、ゲート電極8およびサイドウォールスペーサ
9をマスクにして、半導体基板1の表面中にN型不純物
イオンを注入し、N+ 拡散層10を形成する。
の上にゲート電極8に接続される配線11を形成し、N
+ 拡散層10に、上部/下部の他方の電極12を接続す
る。
置図を示した図である。図11に示すMOS容量は、図
12に示すPウェル5内に形成される。
従来のMOS容量の不純物拡散層(4,10)は、ウェ
ル内に形成されている。たとえばMOS容量の不純物拡
散層がn+ 型ならば、それはPウェル内に形成される。
すなわち、図10(D)を参照して、Pウェル5は、キ
ャパシタンスドープ層4の直下に形成されている。MO
S容量の場合、不純物拡散層に電圧を印加し、半導体基
板をグランドに接続すると、N+ −Pウェル間に静電容
量が生じる。この静電容量を寄生容量と定義している。
この値が大きいと、MOS容量の精度が落ち、使用する
用途が限られてくる、という問題点があった。なお、寄
生容量は、次式で表わされる。
が高いほど、寄生容量は大きくなる。
るためになされたもので、MOS容量の精度を高めるよ
うに改良された、MOS容量を含む半導体装置を提供す
ることを目的とする。
容量を含む半導体装置を製造する方法を提供することに
ある。
従う、MOS容量を含む半導体装置は、主表面を有す
る、第1導電型の半導体基板を備える。上記半導体基板
の主表面中に、第1導電型のウェルが形成されている。
上記第1導電型のウェルの表面中に、第2導電型のキャ
パシタンスドープ層が設けられている。上記半導体基板
の上であって、上記キャパシタンスドープ層に、絶縁膜
を介在させて接触するように、上部/下部電極の一方が
設けられている。上記キャパシタンスドープ層に電気的
に接続されるように、上記ウェルの主表面中に、上記キ
ャパシタンスドープ層よりも濃度の濃い、第2導電型の
高濃度不純物拡散層が設けられている。上記高濃度不純
物拡散層に接触するように、上記半導体基板の上に、上
部/下部電極の他方の電極が設けられている。上記キャ
パシタンスドープ層の直下において、上記ウェルが除去
されている。
記高濃度不純物拡散層の直下においても、上記ウェルが
除去されている。
を含む半導体装置の製造方法は、第1導電型のウェル内
に形成されたMOS容量を含む半導体装置の製造方法に
係る。第1導電型の半導体基板を準備する。上記半導体
基板の主表面中に、第2導電型のキャパシタンスドープ
層を形成する。上記キャパシタンスドープ層の上であっ
て、前記MOS容量の上部/下部電極の一方の電極が形
成される予定の部分をマスクして、第1導電型の不純物
イオンを注入して、上記半導体基板の表面中に第1導電
型のウェルを形成する。上記キャパシタンスドープ層の
上に、絶縁膜を介在させて、上記MOS容量の一方の電
極を形成する。上記ウェルの表面中に、上記キャパシタ
ンスドープ層に電気的に接続される、上記キャパシタン
スドープ層よりも濃度の濃い、第2導電型の高濃度不純
物拡散層を形成する。上記高濃度不純物層に電気的に接
続される上記MOS容量の上部/下部電極の他方の電極
を形成する。
を含む半導体装置の製造方法によれば、まず、第1導電
型の半導体基板を準備する。上記半導体基板の主表面中
に、第2導電型のキャパシタンスドープ層を形成する。
上記キャパシタンスドープ層の上に、絶縁膜を介在させ
て、上記MOS容量の上部/下部電極の一方の電極を形
成する。上記半導体基板の主表面中であって、上記キャ
パシタンスドープ層に電気的に接続されるように、該キ
ャパシタンスドープ層よりも濃度の濃い第2導電型高濃
度不純物拡散層を形成する。上記キャパシタンスドープ
層および上記高濃度不純物拡散層の上をマスクして、上
記半導体基板の主表面中に第1導電型の不純物イオンを
注入し、第1導電型のウェルを形成する。上記半導体基
板の上に、上記高濃度不純物拡散層に電気的に接続され
る、上記MOS容量の上部/下部電極の他方の電極を形
成する。
図について説明する。
装置の断面図である。図2は、MOS容量の部分の平面
図である。
の主表面中に、P型ウェル5(レトログレードウェル)
が形成されている。P型ウェル5の表面中に、N型のキ
ャパシタンスドープ層4が設けられている。半導体基板
1の上であって、キャパシタンスドープ層4に絶縁膜を
介在させて接触するように、上部/下部電極の一方の電
極(ゲート電極)8が設けられている。ゲート電極8
は、ドープドポリシリコン層8とWSi層7とからな
る。キャパシタンスドープ層4に電気的に接続されるよ
うに、P型ウェル5の主表面中に、キャパシタンスドー
プ層4よりも濃度の濃い、第2導電型の高濃度不純物拡
散層であるN+ 拡散層10が設けられている。キャパシ
タンスドープ層4は、N+ 拡散層10を包み込んでい
る。N+ 拡散層10に接触するように、半導体基板1の
上に、上部/下部電極の他方の電極12が設けられてい
る。キャパシタンスドープ層4の直下において、P型ウ
ェル5が除去されている。
の不純物濃度は、P型ウェル5の不純物濃度の約100
分の1である。したがって、キャパシタンスドープ層4
とP型半導体基板1との寄生容量は小さい。一方、N+
拡散層10は、従来どおり、P型ウェル5内に形成する
ので、接合リーク電流は従来程度(数pA程度)に維持
することができる。
ついて、その要部を図示しながら説明する。
成されたP型半導体基板1を準備する。
膜3をマスクとして、半導体基板1の主表面中にN型の
不純物イオンを注入し、キャパシタンスドープ層4を形
成する。その後レジスト膜3を除去する。
ープ層4の上であって、MOS容量の上部/下部電極の
一方の電極(ゲート電極)が形成される予定の部分をレ
ジスト膜14でマスクして、P型の不純物イオンを注入
し、半導体基板1の主表面中にP型ウェル5を形成す
る。レジスト膜14を除去する。
ープ層4の上に、絶縁膜を介在させて、MOS容量の上
部/下部電極の一方の電極であるゲート電極8を形成す
る。ゲート電極8は、ドープドポリシリコン層6と、そ
の上に形成されたWSi層7とからなる。ゲート電極8
の側壁に、サイドウォールスペーサ9を形成する。ゲー
ト電極8およびサイドウォールスペーサ9をマスクし
て、半導体基板の表面中にN+ 不純物イオンを注入し、
キャパシタンスドープ層4に電気的に接続される、キャ
パシタンスドープ層4よりも濃度の濃いN型の高濃度不
純物拡散層(N+拡散層)10を形成する。N+ 拡散層
10に、電気的に接続されるMOS容量の上部/下部電
極の他方の電極を形成すると、図1に示すMOS容量が
完成する。
程を示す図である。実施の形態2に係る方法は、導電型
が、実施の形態1の場合と逆になっている点を除いて、
実施の形態1の場合と同様であるので、同一または相当
する部分には同一の参照番号を付し、その説明を繰返さ
ない。導電型を逆にしても、実施の形態1と同様の効果
が得られる。
す図である。
として、熱拡散法を用いる点を除いて、実施の形態1と
同様であるので、同一または相当する部分には同一の参
照番号を付し、その説明を繰返さない。実施の形態1で
は、Pウェルを形成する方法として、高エネルギで不純
物イオンを注入する方法(レトログレードウェルができ
る)を採用しているが、本実施の形態のように熱拡散に
よりPウェルを形成しても、実施の形態1と同様の効果
を奏する。
た図である。
て、実施の形態2と同様であるので、同一または相当す
る部分には同一の参照番号を付し、その説明を繰返さな
い。Pウェルを熱拡散法により形成しても、実施の形態
2と同様の効果を奏する。
置の断面図である。図8は、MOS容量の部分の平面図
である。
および図2に示す半導体装置と、以下の点を除いて、同
一であるので、同一または相当する部分には同一の参照
番号を付しその説明を繰返さない。
および図2に示す半導体装置と異なる点は、キャパシタ
ンスドープ層4の直下のみならず、N+ 拡散層10の直
下においても、P型ウェル5が除去されている点であ
る。このN+ 拡散層10の深さは、0.03μmであ
り、キャパシタンスドープ層4の深さは0.09μmで
ある。N+ 拡散層10の不純物濃度は、4×1015/c
m3 であり、キャパシタンスドープ層4の不純物濃度は
4×1014/cm3 である。本実施の形態によれば、キ
ャパシタンスドープ層4の直下のみならず、N+ 拡散層
10の直下においても、P型ウェル5が除去されている
ので、寄生容量が著しく減少する。また、本実施の形態
によれば、N+ 拡散層10の直下にPウェルが存在しな
いが、キャパシタンスドープ層4が高濃度不純物拡散層
10よりも深くされ、かつその濃度が薄くされているの
で、濃度勾配が緩和される。ひいては、接合リーク電流
は抑えられる。
要部を説明する。図9(A)を参照して、キャパシタン
スドープ層を形成したくない部分をレジスト膜3で覆
う。
膜3をマスクにして、半導体基板の主表面中に不純物イ
オンを注入し、キャパシタンスドープ層4を形成する。
レジスト膜3を除去する。
ープ層4の上に、絶縁膜を介在させて、ドープドポリシ
リコン層6とWSi層7とからなるゲート電極8を形成
する。ゲート電極8の側壁にサイドウォールスペーサ9
を形成する。ゲート電極8とサイドウォールスペーサ9
をマスクにして、半導体基板の表面中に、不純物イオン
を注入し、N+ 拡散層10を形成する。図8を参照し
て、キャパシタンスドープ層4および高濃度不純物拡散
層10の領域をマスクして、半導体基板の上にP型不純
物を形成し、Pウェルを形成する。
量を含む半導体装置によれば、キャパシタンスドープ層
の直下において、ウェルが除去されているので、寄生容
量が減少する。その結果、MOS容量の精度が向上する
という効果を奏する。
を含む半導体装置の製造方法によれば、キャパシタンス
ドープ層の上であって、MOS容量の一方の電極が形成
される予定の部分をマスクして、第1導電型の不純物イ
オンを注入し、それによって、半導体基板の表面中に第
1導電型のウェルを形成するので、キャパシタンスドー
プ層の直下においてウェルが除去された、半導体装置が
得られる。その結果、寄生容量が減少し、MOS容量の
精度が向上した半導体装置が得られるという効果を奏す
る。
の製造方法によれば、キャパシタンスドープ層および高
濃度不純物層の上をマスクして、半導体基板の主表面中
に第1導電型の不純物イオンを注入し、それによって第
1導電型のウェルを形成するので、キャパシタンスドー
プ層および高濃度不純物拡散層の直下において、ウェル
が除去された半導体装置が得られる。その結果、寄生容
量が減少し、ひいてはMOS容量の精度が向上した半導
体装置が得られるという効果を奏する。
る。
の部分の平面図である。
す断面図である。
要部を示す断面図である。
要部を示す断面図である。
要部を示す断面図である。
る。
の部分の平面図である。
す断面図である。
造方法の要部を示す断面図である。
面図である。
ウェルの配置を示す図である。
Pウェル、8 ゲート電極、10 N+ 拡散層、12
上部/下部電極の他方の電極。
Claims (4)
- 【請求項1】 主表面を有する、第1導電型の半導体基
板と、 前記半導体基板の主表面中に形成された第1導電型のウ
ェルと、 前記第1導電型のウェルの表面中に設けられ、第2導電
型のキャパシタンスドープ層と、 前記半導体基板の上であって、前記キャパシタンスドー
プ層に、絶縁膜を介在させて接触するように設けられ
た、上部/下部電極の一方の電極と、 前記キャパシタンスドープ層に電気的に接続されるよう
に、前記ウェルの表面中に設けられた、前記キャパシタ
ンスドープ層よりも濃度の濃い、第2導電型の高濃度不
純物拡散層と、 前記高濃度不純物拡散層に接触するように、前記半導体
基板の上に形成された上部/下部電極の他方の電極とを
備え、 前記キャパシタンスドープ層の直下において、前記ウェ
ルが除去されている、MOS容量を含む半導体装置。 - 【請求項2】 前記高濃度不純物拡散層の直下の前記ウ
ェルも除去されている、請求項1に記載の、MOS容量
を含む半導体装置。 - 【請求項3】 第1導電型のウェル内に形成されたMO
S容量を含む半導体装置の製造方法であって、 第1導電型の半導体基板を準備する工程と、 前記半導体基板の主表面中に、第2導電型のキャパシタ
ンスドープ層を形成する工程と、 前記キャパシタンスドープ層の上であって、前記MOS
容量の一方の電極が形成される予定の部分をマスクし
て、第1導電型の不純物イオンを注入して、前記半導体
基板の表面中に第1導電型のウェルを形成する工程と、 前記キャパシタンスドープ層上に、絶縁膜を介在させ
て、前記MOS容量の一方の電極を形成する工程と、 前記ウェルの表面中に、前記キャパシタンスドープ層に
電気的に接続される、前記キャパシタンスドープ層より
も濃度の濃い第2導電型の高濃度不純物層を形成する工
程と、 前記半導体基板の上に前記高濃度不純物層に電気的に接
続される前記MOS容量の他方の電極を形成する工程
と、を備えたMOS容量を含む半導体装置の製造方法。 - 【請求項4】 第1導電型のウェル内に形成されたMO
S容量を含む半導体装置の製造方法であって、 第1導電型の半導体基板を準備する工程と、 前記半導体基板の主表面中に、第2導電型のキャパシタ
ンスドープ層を形成する工程と、 前記キャパシタンスドープ層の上に、絶縁膜を介在させ
て、前記MOS容量の上部/下部電極の一方の電極を形
成する工程と、 前記半導体基板の主表面中であって、前記キャパシタン
スドープ層に電気的に接続されるように、前記キャパシ
タンスドープ層よりも濃度の濃い第2導電型の高濃度不
純物拡散層を形成する工程と、 前記キャパシタンスドープ層および前記高濃度不純物拡
散層の上をマスクして、前記半導体基板の主表面中に第
1導電型の不純物イオンを注入し、前記第1導電型のウ
ェルを形成する工程と、 前記半導体基板の上に、前記高濃度不純物拡散層に電気
的に接続される、前記MOS容量の上部/下部電極の他
方の電極を形成する工程と、を備えたMOS容量を含む
半導体装置の製造方法。
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