DE19709007A1 - Halbleitereinrichtung mit MOS-Kondensator und Herstellungsverfahren derselben - Google Patents

Halbleitereinrichtung mit MOS-Kondensator und Herstellungsverfahren derselben

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Description

Die vorliegende Erfindung betrifft allgemein eine Halbleitereinrichtung mit einem MOS-Kondensator und betrifft speziell eine Halbleitereinrichtung mit einem MOS-Kondensator, die so verbessert ist, daß die Genauigkeit der MOS-Kondensator erhöht ist. Die vorliegende Erfindung betrifft auch ein Herstel­ lungsverfahren von solchen Halbleitereinrichtungen.
Eine MOS-(Metall-Oxid-Halbleiter) Kapazität wird für einen A-D-Wandler, D- A-Wandler usw. benutzt. Fig. 10A bis 10D zeigen Merkmale eines Herstel­ lungsverfahrens einer der Anmelderin bekannten Halbleitereinrichtung mit einem in Fig. 11 gezeigten MOS-Kondensator.
Wie in Fig. 10A gezeigt ist, wird ein P-Typ Halbleitersubstrat 1 vorbereitet, das einen darauf gebildeten Feldoxidfilm 2 aufweist. Auf dem Halbleiter­ substrat 1 wird ein Resistfilm 3 so gebildet, daß ein Bereich maskiert wird, außer einem Bereich, in dem eine Kapazitätsdotierungsschicht gebildet werden soll.
Wie in Fig. 10A und 10B gezeigt ist, wird eine Kapazitätsdotierungsschicht 4 durch Implantieren von Phosphor in die Oberfläche des Halbleitersubstrates 1, während der Resistfilm 3 als Maske benutzt wird, gebildet.
Wie in Fig. 10C gezeigt ist, wird eine P-Wanne 5 in der Oberfläche des Halb­ leitersubstrates 1 durch selektives Implantieren von Bor in einem Bereich, in dem eine Wanne gebildet werden muß, gebildet, während ein Resistfilm als Maske benutzt wird (nicht gezeigt).
Wie in Fig. 10D gezeigt ist, wird eine dotierte Polysiliziumschicht 6 auf dem Halbleitersubstrat 1 mit einem dazwischen vorgesehenen Isolierfilm gebildet und es wird darauf eine WSi-Schicht 7 gebildet. Dann werden diese Schichten so bemustert, daß eine Gateelektrode 8 geformt wird. Die Gateelektrode 8 dient als eine der oberen/unteren Elektrode. Ein Seitenwandabstandshalter 9 wird auf der Seitenwand der Gateelektrode 8 gebildet. Als nächstes wird ein N⁺-Diffusionsschicht 10 durch Implantieren von N-Typ Dotierungsionen in die Oberfläche des Halbleitersubstrates 1 gebildet, während die Gateelektrode 8 und der Seitenwandabstandshalter 9 als Maske benutzt werden.
Danach wird, wie in Fig. 11 gezeigt ist, eine Verbindung 11, die mit der Gateelektrode 8 verbunden ist, auf dem Halbleitersubstrat 1 gebildet und sie verbindet die N⁺-Diffusionsschicht 10 mit der anderen der oberen/unteren Elektrode 12.
Fig. 12 zeigt eine Anordnung von Wannen in der Oberfläche des Halbleiter­ substrates. Der in Fig. 11 gezeigte MOS-Kondensator ist innerhalb der in Fig. 12 gezeigten P-Wanne 5 gebildet.
Wie oben beschrieben, sind die Dotierungsdiffusionsschichten (4, 10) des der Anmelderin bekannten MOS-Kondensators innerhalb einer Wanne gebildet. Wenn z. B. die Dotierungsdiffusionsschichten eines MOS-Kondensators vom n⁺-Typ sind, sind sie innerhalb einer P-Wanne gebildet. Das heißt, daß die P- Wanne 5 direkt unterhalb der in Fig. 10D gezeigten Kapazitätsdotierungs­ schicht 4 gebildet ist. In dem MOS-Kondensator erzeugt ein Anlegen einer Spannung an eine Dotierungsdiffusionsschicht und ein Verbinden eines Halb­ leitersubstrates mit Masse eine elektrostatische Kapazität zwischen einer N⁺- Schicht und einer P-Wanne. Diese elektrostatische Kapazität wird als parasi­ täre Kapazität definiert. Eine Schwierigkeit besteht darin, daß größere Werte der elektrostatischen Kapazität die Genauigkeit eines MOS-Kondensators ver­ ringert und die Benutzung eines MOS-Kondensators beschränkt. Die parasitäre Kapazität wird durch die folgende Gleichung dargestellt.
ε₀: Vakuumpermittivität
kS: spezifische Permittivität
W: Breite des Verarmungsbereiches
NA: Akzeptorenkonzentration
ND: Donartorenkonzentration
Wenn ND << NA
Wie aus den obigen Gleichungen ersichtlich ist, wird die parasitäre Kapazität um so größer, je größer die Konzentration einer P-Wanne ist.
Aufgabe der vorliegenden Erfindung ist es, eine Halbleitereinrichtung mit einem MOS-Kondensator zur Verfügung zu stellen, die so verbessert ist, daß die Genauigkeit des MOS-Kondensators vergrößert ist, und ein Herstellungs­ verfahren einer solchen Halbleitereinrichtung mit einem MOS-Kondensator zur Verfügung zu stellen.
Die Aufgabe wird durch die Halbleitereinrichtung nach Anspruch I und durch das Herstellungsverfahren einer Halbleitereinrichtung nach Anspruch 3 oder 4 gelöst.
Eine Halbleitereinrichtung mit einem MOS-Kondensator entsprechend einem ersten Aspekt enthält ein Halbleitersubstrat eines ersten Leitungstyps mit einer ersten Hauptoberfläche. Es ist eine Wanne eines ersten Leitungstyps an der Hauptoberfläche des Halbleitersubstrates gebildet. Es ist eine Kapazitätsdotie­ rungsschicht bzw. eine dotierte Kapazitätsschicht eines zweiten Leitungstyps auf der Oberfläche der Wanne des ersten Leitungstyps vorgesehen. Auf dem Halbleitersubstrat ist eine von einer oberen/unteren Elektrode so vorgesehen, daß sie in Kontakt mit der kapazitätsdotierten Schicht mit einem dazwischen vorgesehenen Isolierfilm ist. Auf der Hauptoberfläche der Wanne ist eine Dotierungsdiffusionsschicht mit hoher Konzentration des zweiten Leitungs­ types, die eine höhere Konzentration als die Kapazitätsdotierungsschicht bzw. kapazitätsdotierte Schicht aufweist, so vorgesehen, daß sie elektrisch mit der kapazitätsdotierten Schicht verbunden ist. Die andere von der oberen/unteren Elektrode ist so auf dem Halbleitersubstrat vorgesehen, daß sie in Kontakt mit der Dotierungsdiffusionsschicht hoher Konzentration ist. Die Wanne ist direkt unter der Kapazitätsdotierungsschicht bzw. unter der einen von der oberen/unteren Elektrode entfernt bzw. nicht vorhanden.
Entsprechend einer bevorzugten Ausführungsform ist die Wanne auch direkt unter der Dotierungsdiffusionsschicht hoher Konzentration entfernt. Ein Herstellungsverfahren einer Halbleitereinrichtung mit einem MOS-Konden­ sator entsprechend einem zweiten Aspekt betrifft ein Herstellungsverfahren einer Halbleitereinrichtung mit einem MOS-Kondensator, der innerhalb einer Wanne eines ersten Leitungstyps gebildet ist. Ein Halbleitersubstrat des ersten Leitungstyps wird vorbereitet. Es wird eine Kapazitätsdotierungsschicht des zweiten Leitungstyps auf der Hauptoberfläche des Halbleitersubstrates gebil­ det. Es wird eine Wanne des ersten Leitungstyps in bzw. auf der Oberfläche des Halbleitersubstrates durch Implantieren von Dotierungsionen des ersten Leitungstyps gebildet, während der Bereich auf der Kapazitätsdotierungs­ schicht, in dem eine der oberen/unteren Elektrode für den MOS-Kondensator gebildet werden soll, maskiert wird. Auf der Kapazitätsdotierungsschicht wird die eine Elektrode für den MOS-Kondensator mit einem dazwischen vorgesehe­ nen Isolierfilm gebildet. Auf der Oberfläche der Wanne wird eine Dotierungs­ diffusionsschicht hoher Konzentration des zweiten Leitungstyps, die eine höhere Konzentration als die Kapazitätsdotierungsschicht aufweist, gebildet und elektrisch mit der Kapazitätsdotierungsschicht verbunden. Die andere der oberen/unteren Elektrode für den MOS-Kondensator wird gebildet und elek­ trisch mit der Dotierungsschicht hoher Konzentration verbunden.
Entsprechend einem Herstellungsverfahren einer Halbleitereinrichtung mit einem MOS-Kondensator entsprechend einem dritten Aspekt wird ein Halb­ leitersubstrat eines ersten Leitungstyps vorbereitet. Es wird eine Kapazitäts­ dotierungsschicht eines zweiten Leitungstyps auf der Hauptoberfläche des Halbleitersubstrates gebildet. Auf der Kapazitätsdotierungsschicht wird eine der oberen/unteren Elektrode für den MOS-Kondensator mit einer Isolier­ schicht dazwischen gebildet. Auf der Hauptoberfläche des Halbleitersubstrates wird eine Dotierungsdiffusionsschicht hoher Konzentration eines zweiten Lei­ tungstyps, die eine höhere Konzentration als die Kapazitätsdotierungsschicht aufweist, derart gebildet, daß sie elektrisch mit der Kapazitätsdotierungs­ schicht verbunden wird. Es wird eine Wanne des ersten Leitungstyps durch Implantieren von Dotierungsionen des ersten Leitungstyps in die Hauptober­ fläche des Halbleitersubstrates gebildet, während die Kapazitätsdotierungs­ schicht und die Dotierungsdiffusionsschicht hoher Konzentration maskiert wer­ den. Auf dem Halbleitersubstrat wird die andere der oberen/unteren Elektrode für den MOS-Kondensator gebildet, die elektrisch mit der Dotierungsdiffu­ sionsschicht hoher Konzentration verbunden ist.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aufgrund der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht einer Halbleitereinrichtung entsprechend einer ersten Ausführungsform;
Fig. 2 eine Draufsicht eines MOS-Kondensatorabschnitts in der Halbleiterein­ richtung entsprechend der ersten Ausführungsform;
Fig. 3A bis 3D Querschnittsansichten, die Merkmale des Herstellungsver­ fahrens der in Fig. 1 gezeigten Halbleitereinrichtung zeigen;
Fig. 4A bis 6D Querschnittsansichten, die Merkmale des Herstellungsver­ fahrens von Halbleitereinrichtungen entsprechend einer zweiten bis vierten Ausführungsform zeigen;
Fig. 7 eine Querschnittsansicht einer Halbleitereinrichtung entsprechend einer fünften Ausführungsform;
Fig. 8 eine Draufsicht eines MOS-Kondensatorabschnittes in der Halbleiter­ einrichtung entsprechend der fünften Ausführungsform;
Fig. 9A bis 9C Querschnittsansichten, die Merkmale des Herstellungsver­ fahrens der in Fig. 7 gezeigten Halbleitereinrichtung zeigen;
Fig. 10A bis 10D Querschnittsansichten, die Merkmale des Herstellungsver­ fahrens einer der Anmelderin bekannten Halbleitereinrichtung mit einem MOS-Kondensator zeigen;
Fig. 11 eine Querschnittsansicht eines der Anmelderin bekannten MOS-Kondensators; und
Fig. 12 eine Anordnung von P- und N-Wannen in einem Halbleitersubstrat.
Erste Ausführungsform
Fig. 1 ist eine Querschnittsansicht einer Halbleitereinrichtung mit einem MOS- Kondensator entsprechend einer ersten Ausführungsform. Fig. 2 ist eine Draufsicht eines MOS-Kondensatorabschnittes.
Wie in Fig. 1 und 2 gezeigt ist, wird eine P-Typ Wanne 5 (zurückgehende bzw. rückläufige bzw. retrograde Wanne) in der Hauptoberfläche eines P-Typ Halb­ leitersubstrates 1 gebildet. Eine N-Typ Kapazitätsdotierungsschicht 4 ist an der Oberfläche der P-Typ Wanne 5 vorgesehen. Auf dem Halbleitersubstrat 1 ist eine von der oberen/unteren Elektrode (Gateelektrode) 8 so vorgesehen, daß sie in Kontakt mit der Kapazitätsdotierungsschicht 4 mit einem dazwischen vorgesehenen Isolierfilm ist. Die Gateelektrode 8 enthält eine dotierte Poly­ siliziumschicht 6 und eine WSi-Schicht 7. Auf der Hauptoberfläche der P-Typ Wanne 5 ist eine N⁺-Diffusionsschicht 10, die eine Dotierungsdiffusionsschicht hoher Konzentration des zweiten Leitungstyps ist und die eine höhere Konzen­ tration als die Kapazitätsdotierungsschicht 4 aufweist, derart vorgesehen, daß sie elektrisch mit der Kapazitätsdotierungsschicht 4 verbunden ist. Die Kapazi­ tätsdotierungsschicht 4 umgibt die N⁺-Diffusionsschicht 10. Auf dem Halb­ leitersubstrat 1 ist die andere der oberen/unteren Elektrode 12 derart vorge­ sehen, daß sie in Kontakt mit der N⁺-Diffusionsschicht 10 ist. Die P-Wanne 5 ist direkt unterhalb der Kapazitätsdotierungsschicht 4 entfernt.
Entsprechend der ersten Ausführungsform ist die Dotierungskonzentration des P-Typ Halbleitersubstrates 1 ungefähr 1/100 der der P-Typ Wanne 5. Daher wird zwischen der Kapazitätsdotierungsschicht 4 und dem P-Typ Halbleiter­ substrat 1 eine geringere parasitäre Kapazität verursacht. Weiter ist die N⁺- Diffusionsschicht 10 innerhalb der P-Typ Wanne 5 wie vorher gebildet, so daß ein Übergangsleckstrom von ungefähr dem der Anmelderin bekannten Niveau (einige pA) erhalten werden kann.
Als nächstes wird ein Herstellungsverfahren der in Fig. 1 gezeigten Halb­ leitereinrichtung mit Bezug zu seinen Merkmalen beschrieben.
Wie in Fig. 3A gezeigt ist, wird ein P-Typ Halbleitersubstrat 1, das einen darauf gebildeten Isolieroxidfilm 2 aufweist, vorbereitet.
Wie in Fig. 3A und 3B gezeigt ist, wird eine Kapazitätsdotierungsschicht 4 durch Implantieren von N-Typ Dotierungsionen in die Hauptoberfläche des Halbleitersubstrates 1 gebildet, während ein Resistfilm 3 als Maske benutzt wird. Dann wird der Resistfilm 3 entfernt.
Wie in Fig. 3C gezeigt ist, wird eine P-Wanne 5 in der Hauptoberfläche des Halbleitersubstrates 1 durch Implantieren von P-Typ Dotierungsionen in die Oberfläche gebildet, während der Bereich auf der Kapazitätsdotierungsschicht 4, in dem eine der oberen/unteren Elektrode (Gateelektrode) gebildet wird, maskiert wird. Der Resistfilm 14 wird entfernt.
Wie in Fig. 3D gezeigt ist, wird eine Gateelektrode 8, die eine der oberen/unteren Elektrode für den MOS-Kondensator ist, auf der Kapazitäts­ dotierungsschicht 4 mit einem Isolierfilm dazwischen gebildet. Die Gateelek­ trode 8 enthält eine dotierte Polysiliziumschicht 6 und eine darauf gebildete WSi-Schicht 7. Es wird ein Seitenwandspacer bzw. ein Seitenwandabstands­ halter 9 auf bzw. an der Seitenwand der Gateelektrode 8 gebildet. Es wird eine N-Typ Dotierungsdiffusionsschicht mit hoher Konzentration (N⁺-Diffusions­ schicht 10), die eine höhere Konzentration als die Kapazitätsdotierungsschicht 4 aufweist und die elektrisch mit der Kapazitätsdotierungsschicht 4 verbunden ist, durch Implantieren von N⁺-Dotierungsionen in die Oberfläche des Halb­ leitersubstrates gebildet, während die Gateelektrode 8 und der Seitenwandab­ standshalter 9 als Maske benutzt werden. Die andere der oberen/unteren Elek­ trode für den MOS-Kondensator, die elektrisch mit der N⁺-Diffusionsschicht 10 verbunden ist, wird gebildet, wodurch der in Fig. 1 gezeigte MOS-Kondensator resultiert.
Zweite Ausführungsform
Fig. 4A-4D zeigen ein Herstellungsverfahren einer Halbleitereinrichtung ent­ sprechend einer zweiten Ausführungsform. Da das Verfahren das gleiche ist wie das der ersten Ausführungsform, außer daß der entgegengesetzte Lei­ tungstyp benutzt wird, weisen gleiche oder entsprechende Teile gleiche Be­ zugszeichen auf und ihre Beschreibung wird nicht wiederholt. Sogar mit dem entgegengesetzten Leitungstyp erreicht die zweite Ausführungsform den gleichen Effekt wie die erste Ausführungsform.
Dritte Ausführungsform
Fig. 5A-5D zeigen ein Herstellungsverfahren einer Halbleitereinrichtung ent­ sprechend einer dritten Ausführungsform.
Da die dritte Ausführungsform die gleiche ist wie die erste Ausführungsform, außer daß sie den Wärmediffusionsprozeß zum Bilden einer P-Wanne benutzt, weisen gleiche oder entsprechende Teile die gleichen Bezugszeichen auf und ihre Beschreibung wird nicht wiederholt. Obwohl die erste Ausführungsform die Dotierung der Dotierungsionen mit hoher Energie derart anpaßt, daß die P- Wanne gebildet wird (durch die die zurückgehende Wanne gebildet wird), kann der gleiche Effekt erzielt werden, sogar wenn die P-Wanne durch den Wärmediffusionsprozeß, wie in dieser Ausführungsform, gebildet wird.
Vierte Ausführungsform
Fig. 6A-6D zeigen ein Herstellungsverfahren einer Halbleitereinrichtung ent­ sprechend einer vierten Ausführungsform.
Da die Ausführungsform die gleiche ist wie die zweite Ausführungsform, außer daß eine P-Wanne durch den Wärmediffusionsprozeß gebildet wird, weisen gleichen oder entsprechende Teile gleiche Bezugszeichen auf und ihre Be­ schreibung wird nicht wiederholt. Diese Ausführungsform erzielt das gleiche Ergebnis wie die zweite Ausführungsform, sogar wenn die P-Wanne durch den Wärmediffusionsprozeß gebildet wird.
Fünfte Ausführungsform
Fig. 7 ist eine Querschnittsansicht einer Halbleitereinrichtung mit einem MOS- Kondensator entsprechend einer fünften Ausführungsform. Fig. 8 ist eine Draufsicht des MOS-Kondensatorabschnittes.
Da die in Fig. 7 und 8 gezeigte Halbleitereinrichtung die gleiche ist wie die in Fig. 1 und 2 gezeigte, außer den folgenden Punkten, weisen gleiche oder ent­ sprechende Teile die gleichen Bezugszeichen auf und ihre Beschreibung wird nicht wiederholt.
Die in Fig. 7 und 8 gezeigte Halbleitereinrichtung unterscheidet sich von der in Fig. 1 und 2 gezeigten darin, daß eine P-Typ Wanne 5 nicht nur direkt unter einer Kapazitätsdotierungsschicht 4 entfernt ist, sondern auch direkt unter einer N⁺-Diffusionsschicht 10. Diese N⁺-Diffusionsschicht 10 ist 0,03 µm tief und die Kapazitätsdotierungsschicht ist 0,09 µm tief. Die Dotierungskonzentra­ tion beträgt 4×10¹⁵/cm³ in der N⁺-Diffusionsschicht 10 und 4×10¹⁴/cm³ in der Kapazitätsdotierungsschicht 4. Entsprechend der Ausführungsform wird die P- Wanne 5 nicht nur von der Kapazitätsdotierungsschicht 4 sondern auch von der N⁺-Diffusionsschicht 10 entfernt, wodurch sich die parasitäre Kapazität deut­ lich erniedrigt. Entsprechend der Ausführungsform weist die Kapazitätsdotie­ rungsschicht 4 eine größere Tiefe und eine geringere Konzentration als die Dotierungsdiffusionsschicht 10 mit hoher Konzentration auf, obwohl eine P- Wanne nicht direkt unter der N⁺-Diffusionsschicht 10 existiert, wodurch ihr bzw. der Konzentrationsgradient erniedrigt wird. Dies unterdrückt den Über­ gangsleckstrom.
Merkmale des Herstellungsverfahrens der in Fig. 7 gezeigten Halbleitereinrich­ tung werden im folgenden beschrieben.
Wie in Fig. 9A gezeigt ist, maskiert ein Resistfilm 3 einen Bereich, in dem es nicht gewünscht ist, daß eine Kapazitätsdotierungsschicht gebildet wird.
Wie in Fig. 9A und 9B gezeigt ist, wird eine Kapazitätsdotierungsschicht 4 durch Implantieren von Dotierungsionen in die Hauptoberfläche des Halbleiter­ substrates gebildet, während der Resistfilm 3 als Maske benutzt wird.
Wie in Fig. 9C gezeigt ist, wird eine Gateelektrode 8, die eine dotierte Poly­ siliziumschicht 6 und ein WSi-Schicht 7 enthält, auf der Kapazitätsdotierungs­ schicht 4 mit einer Isolierschicht dazwischen gebildet. Es wird ein Seiten­ wandabstandshalter 9 auf der Seitenwand der Gateelektrode 8 gebildet. Es wird eine N⁺-Diffusionsschicht 10 durch Implantieren von Dotierungsionen in die Oberfläche des Halbleitersubstrates gebildet, während die Gateelektrode 8 und der Seitenwandabstandshalter 9 als Maske benutzt werden. Wie in Fig. 8 ge­ zeigt ist, wird eine P-Wanne durch Bilden einer P-Typ Dotierung auf dem Halbleitersubstrat gebildet, während die Kapazitätsdotierungsschicht 4 und die Dotierungsdiffusionsschicht 10 mit hoher Konzentration maskiert werden.
Entsprechend der Halbleitereinrichtung mit einem MOS-Kondensator ent­ sprechend dem ersten Aspekt ist eine Wanne direkt unter einer Kapazitäts­ dotierungsschicht entfernt, wodurch die parasitäre Kapazität verringert wird. Als Ergebnis weist der MOS-Kondensator eine verbesserte Genauigkeit auf.
Entsprechend einem Herstellungsverfahren der Halbleitereinrichtung mit einem MOS-Kondensator entsprechend dem zweiten Aspekt wird eine Wanne eines ersten Leitungstyps in der Oberfläche des Halbleitersubstrates durch Implan­ tieren von Dotierungsionen des ersten Leitungstyps in das Substrat gebildet, während der Bereich auf der Kapazitätsdotierungsschicht, in dem eine Elek­ trode für den MOS-Kondensator gebildet werden soll, maskiert wird, so daß eine Halbleitereinrichtung erzielt wird, die ihre Wanne so aufweist, daß sie direkt unter der Kapazitätsdotierungsschicht entfernt ist. Als Ergebnis weist die Halbleitereinrichtung eine verringerte parasitäre Kapazität auf und eine verbesserte MOS-Kondensatorgenauigkeit wird erzielt.
Entsprechend einem Herstellungsverfahren der Halbleitereinrichtung ent­ sprechend dem dritten Aspekt wird eine Wanne eines erstes Leitungstyps durch Implantieren von Dotierungsionen des ersten Leitungstyps in die Hauptober­ fläche des Halbleitersubstrates gebildet, während eine Kapazitätsdotierungs­ schicht und eine Dotierungsschicht hoher Konzentration maskiert werden. Da­ her ist eine Wanne direkt unter der Kapazitätsdotierungsschicht und der Dotie­ rungsdiffusionsschicht hoher Konzentration der Halbleitereinrichtung entfernt. Als Ergebnis wird eine Halbleitereinrichtung erzielt, die eine verringerte parasitäre Kapazität und eine verbesserte MOS-Kondensatorgenauigkeit auf­ weist.

Claims (4)

1. Halbleitereinrichtung, die einen MOS-Kondensator enthält, mit einem Halbleitersubstrat (1) eines ersten Leitungstyps, das eine Hauptober­ fläche aufweist,
einer in der Hauptoberfläche des Halbleitersubstrates (1) gebildeten Wanne (5) des ersten Leitungstyps,
einer auf einer Oberfläche der Wanne (5) des ersten Leitungstyps vorgesehenen Kapazitätsdotierungsschicht (4) eines zweiten Leitungstyps,
einer oberen/unteren Elektrode (8), die derart auf dem Halbleitersubstrat (1) vorgesehen ist, daß sie in Kontakt mit der Kapazitätsdotierungsschicht (4) mit einem dazwischen vorgesehenen Isolierfilm ist,
einer Dotierungsdiffusionsschicht (10) hoher Konzentration des zweiten Leitungstyps, die so auf der Oberfläche der Wanne (5) vorgesehen ist, daß sie elektrisch mit der Kapazitätsdotierungsschicht (4) verbunden ist, wobei die Dotierungsdiffusionsschicht (10) hoher Konzentration eine höhere Konzentra­ tion als die Kapazitätsdotierungsschicht (4) aufweist, und
einer anderen oberen/unteren Elektrode (12), die derart auf dem Halbleiter­ substrat (1) gebildet ist, daß sie in Kontakt mit der Dotierungsdiffusionsschicht (10) hoher Konzentration ist,
wobei die Wanne (5) direkt unter der Kapazitätsdotierungsschicht (4) entfernt ist.
2. Halbleitereinrichtung, die einen MOS-Kondensator enthält, nach An­ spruch 1, wobei die Wanne (5) auch direkt unter der Dotierungsdiffusionsschicht (10) hoher Konzentration entfernt ist.
3. Herstellungsverfahren einer Halbleitereinrichtung, die einen innerhalb einer Wanne (5) eines ersten Leitungstyps gebildeten MOS-Kondensator ent­ hält, mit den Schritten:
Vorbereiten eines Halbleitersubstrates (1) eines ersten Leitungstyps,
Bilden einer Kapazitätsdotierungsschicht (4) eines zweiten Leitungstyps auf einer Hauptoberfläche des Halbleitersubstrates (1),
Bilden einer Wanne (5) des ersten Leitungstyps in einer Oberfläche des Halb­ leitersubstrates (1) durch Implantieren von Dotierungsionen des ersten Lei­ tungstyps in die Oberfläche, während ein Bereich auf der Kapazitätsdotierungs­ schicht (4), in dem eine Elektrode für den MOS-Kondensator gebildet werden soll, maskiert wird,
Bilden einer Elektrode (8) für den MOS-Kondensator auf der Kapazitätsdotie­ rungsschicht (4) mit einer Isolierschicht dazwischen,
Bilden einer Dotierungsschicht (10) hoher Konzentration des zweiten Lei­ tungstyps auf einer Oberfläche der Wanne (5), wobei die Dotierungsschicht (10) hoher Konzentration eine höhere Konzentration als die Kapazitätsdotie­ rungsschicht (4) aufweist und elektrisch mit der Kapazitätsdotierungsschicht (4) verbunden ist,
und Bilden einer anderen Elektrode für den MOS-Kondensator auf dem Halb­ leitersubstrat (1), wobei die Elektrode elektrisch mit der Dotierungsschicht (10) hoher Konzentration verbunden ist.
4. Herstellungsverfahren einer Halbleitereinrichtung, die einen innerhalb einer Wanne (5) eines ersten Leitungstyps gebildeten MOS-Kondensator ent­ hält, mit den Schritten:
Vorbereiten eines Halbleitersubstrates (1) des ersten Leitungstyps,
Bilden einer Kapazitätsdotierungsschicht (4) eines zweiten Leitungstyps auf einer Hauptoberfläche des Halbleitersubstrates (1),
Bilden einer oberen/unteren Elektrode (8) für den MOS-Kondensator auf der Kapazitätsdotierungsschicht (4) mit einem Isolierfilm dazwischen,
Bilden einer Dotierungsdiffusionsschicht (10) hoher Konzentration des zweiten Leitungstyps auf der Hauptoberfläche des Halbleitersubstrates (1) derart, daß sie elektrisch mit der Kapazitätsdotierungsschicht (4) verbunden ist, wobei die Dotierungsdiffusionsschicht (10) hoher Konzentration eine höhere Konzentra­ tion als die Kapazitätsdotierungsschicht (4) aufweist,
Bilden der Wanne (5) des ersten Leitungstyps durch Implantieren von Dotie­ rungsionen des ersten Leitungstyps in die Hauptoberfläche des Halbleiter­ substrates (1), während die Kapazitätsdotierungsschicht (4) und die Dotie­ rungsdiffusionsschicht (10) hoher Konzentration maskiert werden, und
Bilden einer anderen oberen/unteren Elektrode für den MOS-Kondensator auf dem Halbleitersubstrat (1), wobei die Elektrode elektrisch mit der Dotie­ rungsdiffusionsschicht (10) hoher Konzentration verbunden ist.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040616A (en) * 1995-06-06 2000-03-21 Lucent Technologies Inc. Device and method of forming a metal to metal capacitor within an integrated circuit
JP3161333B2 (ja) * 1996-07-22 2001-04-25 日本電気株式会社 半導体装置およびその製造方法
JPH1187645A (ja) * 1997-09-01 1999-03-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3104660B2 (ja) * 1997-11-21 2000-10-30 日本電気株式会社 半導体装置およびその製造方法
JP2000101045A (ja) * 1998-07-23 2000-04-07 Mitsubishi Electric Corp 半導体装置
JP4148615B2 (ja) * 1998-11-27 2008-09-10 三洋電機株式会社 半導体装置の製造方法
KR100311179B1 (ko) * 1999-10-21 2001-11-02 박종섭 모스캐패시터
DE19957532A1 (de) * 1999-11-30 2001-06-07 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zur Herstellung
US6147246A (en) * 1999-12-23 2000-11-14 Condea Vista Company Process for preparing alkoxylated dialkyl carbonate compounds
US6504196B1 (en) * 2001-08-30 2003-01-07 Micron Technology, Inc. CMOS imager and method of formation
CN100372057C (zh) * 2004-10-12 2008-02-27 联华电子股份有限公司 电容器的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4826779A (en) * 1986-10-24 1989-05-02 Teledyne Industries, Inc. Integrated capacitor and method of fabricating same
US4760034A (en) * 1987-06-15 1988-07-26 Motorola, Inc. Method of forming edge-sealed multi-layer structure while protecting adjacent region by screen oxide layer
US5416354A (en) * 1989-01-06 1995-05-16 Unitrode Corporation Inverted epitaxial process semiconductor devices
JPH0621445A (ja) * 1992-06-30 1994-01-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5548150A (en) * 1993-03-10 1996-08-20 Kabushiki Kaisha Toshiba Field effect transistor
JPH0758212A (ja) * 1993-08-19 1995-03-03 Sony Corp Ｃｍｏｓ集積回路
KR970053932A (ko) * 1995-12-08 1997-07-31 김광호 트랜지스터의 래치 전압을 이용한 정전 내력 향상 모스 축전기

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