JP3104660B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 64
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 56
- 229920005591 polysilicon Polymers 0.000 claims description 56
- 239000010410 layer Substances 0.000 claims description 53
- 239000003990 capacitor Substances 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000000605 extraction Methods 0.000 claims description 5
- 239000010408 film Substances 0.000 description 99
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000013039 cover film Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Description
【０００１】
【発明の属する技術分野】本発明は、容量とバイポーラ
トランジスタと相補型ＭＯＳＦＥＴとを有する半導体装
置およびその製造方法に関する。
トランジスタと相補型ＭＯＳＦＥＴとを有する半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】近年、高集積性、低消費電力性に優れる
ＣＭＯＳと高速性に優れるバイポーラトランジスタとを
同一基板上に形成したＢｉ−ＣＭＯＳＬＳＩに、さらに
容量を付加することが求められている。
ＣＭＯＳと高速性に優れるバイポーラトランジスタとを
同一基板上に形成したＢｉ−ＣＭＯＳＬＳＩに、さらに
容量を付加することが求められている。
【０００３】特開昭６４−２２０５４号公報には、同一
基板上に、ＭＯＳＦＥＴとバイポーラトランジスタとを
有する半導体装置におけるコンデンサの形成を、コンデ
ンサの一方の電極をＭＯＳＦＥＴのゲート電極と同時に
形成し、コンデンサの絶縁膜を形成した後、コンデンサ
の対向電極の形成をバイポーラトランジスタのエミッタ
電極と同時に行う方法が記載されている。即ち、容量絶
縁膜を挟んで上下から電極で挟んだ構造である。
基板上に、ＭＯＳＦＥＴとバイポーラトランジスタとを
有する半導体装置におけるコンデンサの形成を、コンデ
ンサの一方の電極をＭＯＳＦＥＴのゲート電極と同時に
形成し、コンデンサの絶縁膜を形成した後、コンデンサ
の対向電極の形成をバイポーラトランジスタのエミッタ
電極と同時に行う方法が記載されている。即ち、容量絶
縁膜を挟んで上下から電極で挟んだ構造である。
【０００４】しかし、このような方法で形成された容量
は、大きな面積を占有するためにＬＳＩの高集積化を阻
害する要因となっていた。
は、大きな面積を占有するためにＬＳＩの高集積化を阻
害する要因となっていた。
【０００５】また、特開平６−２９１２６２号公報に
も、Ｂｉ−ＣＭＯＳに高精度の容量を付加する方法とし
て、絶縁膜の上に容量の下部電極をＭＯＳのゲート電極
形成用のポリシリコンと兼用し、対向電極をベースまた
はエミッタ形成用のポリシリコンと兼用する方法が記載
されている。しかし、この方法でも、容量が大きな面積
を占有する問題があった。
も、Ｂｉ−ＣＭＯＳに高精度の容量を付加する方法とし
て、絶縁膜の上に容量の下部電極をＭＯＳのゲート電極
形成用のポリシリコンと兼用し、対向電極をベースまた
はエミッタ形成用のポリシリコンと兼用する方法が記載
されている。しかし、この方法でも、容量が大きな面積
を占有する問題があった。
【０００６】一方、小さい面積で大きな容量をとる方法
として、特開昭６３−１５０９５５号公報に記載されて
いる方法では、図１９（ａ）に示すように、ポリシリコ
ン層５３を中間に置き、シリコン酸化膜５１を挟んでポ
リシリコン層５３と、シリコン基板５６上のエピタキシ
ャル層５７に設けられた拡散領域５２とで第１の容量を
形成し、シリコン酸化膜５８を挟んでポリシリコン層５
３とＡｌ膜５４とで第２の容量を形成している。拡散領
域５２とＡｌ膜５４が酸化シリコン膜に開けたコンタク
トを通して接続されている。従って、図１９（ｂ）に示
すように、ポリシリコン層５３から引き出されるＡｌ膜
５５とＡｌ膜５４の間では、２つの容量が並列に接続さ
れていることにより、より大きな容量値を得ることがで
きる。
として、特開昭６３−１５０９５５号公報に記載されて
いる方法では、図１９（ａ）に示すように、ポリシリコ
ン層５３を中間に置き、シリコン酸化膜５１を挟んでポ
リシリコン層５３と、シリコン基板５６上のエピタキシ
ャル層５７に設けられた拡散領域５２とで第１の容量を
形成し、シリコン酸化膜５８を挟んでポリシリコン層５
３とＡｌ膜５４とで第２の容量を形成している。拡散領
域５２とＡｌ膜５４が酸化シリコン膜に開けたコンタク
トを通して接続されている。従って、図１９（ｂ）に示
すように、ポリシリコン層５３から引き出されるＡｌ膜
５５とＡｌ膜５４の間では、２つの容量が並列に接続さ
れていることにより、より大きな容量値を得ることがで
きる。
【０００７】しかし、酸化シリコン膜５８は層間絶縁膜
と言われる部分であり、膜厚が厚いために必ずしも十分
に大きな容量値を得ることができない問題があった。ま
た、ポリシリコン層部分の抵抗が比較的大きくなり高周
波特性が悪くなる問題があった。
と言われる部分であり、膜厚が厚いために必ずしも十分
に大きな容量値を得ることができない問題があった。ま
た、ポリシリコン層部分の抵抗が比較的大きくなり高周
波特性が悪くなる問題があった。
【０００８】また、特開平５−７５０２１号公報には、
半導体基板上に形成される容量構造として図２０（ａ）
のような構造が記載されている。この構造では、Ｐ型半
導体基板１００上にＮ型エピタキシャル層１０２が積層
され、さらにＮ+拡散層１０４が形成される。そして、
酸化シリコンの誘電体層１０６が形成され、コンデンサ
を形成すべき領域にポリシリコンの導電層１０８が積層
される。次にポリシリコンの誘電体層１１０が形成さ
れ、リンガラスＰＳＧ層１１２を被覆した後、アルミニ
ウムの導電層１１４が積層されてＡ電極に接続される。
コンタクトホールを介してアルミニウムの導電層１１４
とＮ+拡散層１０４が接続され、電極Ｂに接続される。
誘電体層１０６のコンデンサＣ１と誘電体層１１０のコ
ンデンサＣ２とが並列接続され、容量は図２０（ｂ）に
示すようにＣ１＋Ｃ２となる。
半導体基板上に形成される容量構造として図２０（ａ）
のような構造が記載されている。この構造では、Ｐ型半
導体基板１００上にＮ型エピタキシャル層１０２が積層
され、さらにＮ+拡散層１０４が形成される。そして、
酸化シリコンの誘電体層１０６が形成され、コンデンサ
を形成すべき領域にポリシリコンの導電層１０８が積層
される。次にポリシリコンの誘電体層１１０が形成さ
れ、リンガラスＰＳＧ層１１２を被覆した後、アルミニ
ウムの導電層１１４が積層されてＡ電極に接続される。
コンタクトホールを介してアルミニウムの導電層１１４
とＮ+拡散層１０４が接続され、電極Ｂに接続される。
誘電体層１０６のコンデンサＣ１と誘電体層１１０のコ
ンデンサＣ２とが並列接続され、容量は図２０（ｂ）に
示すようにＣ１＋Ｃ２となる。
【０００９】しかし、この構造をＢｉ−ＣＭＯＳに適用
することについては全く言及されていないため、実際の
適用に当たっての効率的な製造方法については全く知ら
れていなかった。また、この構造では、ポリシリコン層
部分の抵抗が大きくなるため高周波特性が悪くなる問題
もあった。
することについては全く言及されていないため、実際の
適用に当たっての効率的な製造方法については全く知ら
れていなかった。また、この構造では、ポリシリコン層
部分の抵抗が大きくなるため高周波特性が悪くなる問題
もあった。
【００１０】
【発明が解決しようとする課題】本発明は、このような
従来の問題点に鑑みてなされたものであり、小面積で大
きい値の容量を有する高集積化が可能なＢｉ−ＣＭＯＳ
等の半導体装置の効率的、低コストの製造方法を提供す
ることを目的とする。
従来の問題点に鑑みてなされたものであり、小面積で大
きい値の容量を有する高集積化が可能なＢｉ−ＣＭＯＳ
等の半導体装置の効率的、低コストの製造方法を提供す
ることを目的とする。
【００１１】また本発明は、小面積で大容量かつ低抵抗
の容量構造を有する高速応答性、高周波特性に優れる高
集積化が可能なＢｉ−ＣＭＯＳ等の半導体装置、および
その製造方法を提供することを目的とする。
の容量構造を有する高速応答性、高周波特性に優れる高
集積化が可能なＢｉ−ＣＭＯＳ等の半導体装置、および
その製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板上に、容量とバイポーラト
ランジスタと相補型ＭＯＳＦＥＴとを有する半導体装置
の製造方法において、前記容量が、第１の電極と、この
第１の電極と絶縁膜を介して設けられた第２の電極と、
この第２の電極と絶縁膜を介して設けられかつ第１の電
極と接続された第３の電極とを備えた構造であって、前
記第１の電極の形成を、ＭＯＳＦＥＴのゲート電極形成
と同時に行う工程と、前記第１の電極と第２の電極の間
の絶縁膜を、ベース電極をエッチングして加工する際に
ＭＯＳＦＥＴのソース・ドレイン領域およびバイポーラ
トランジスタのコレクタ引き出し領域がエッチングされ
るのを防止するために設けられる絶縁膜の形成と同時に
形成する工程と、前記第２の電極の形成を、バイポーラ
トランジスタのベース電極形成と同時に行う工程と、前
記第２の電極と第３の電極の間の絶縁膜の形成を、バイ
ポーラトランジスタのベース電極とエミッタ電極間を絶
縁する絶縁膜の形成と同時に行う工程と、前記第３の電
極の形成を、バイポーラトランジスタのエミッタ電極形
成と同時に行う工程とを有し、前記第１の電極と第３の
電極との接続を、バイポーラトランジスタのベース電極
にエミッタ電極形成のための開口を設けるのと同時に設
けられた前記第２の電極の中央付近の貫通孔を通して行
い、容量の上に設けられる層間絶縁膜中に前記第２の電
極の周囲に接してリング状のコンタクトを形成すること
を特徴とする製造方法である。
置の製造方法は、半導体基板上に、容量とバイポーラト
ランジスタと相補型ＭＯＳＦＥＴとを有する半導体装置
の製造方法において、前記容量が、第１の電極と、この
第１の電極と絶縁膜を介して設けられた第２の電極と、
この第２の電極と絶縁膜を介して設けられかつ第１の電
極と接続された第３の電極とを備えた構造であって、前
記第１の電極の形成を、ＭＯＳＦＥＴのゲート電極形成
と同時に行う工程と、前記第１の電極と第２の電極の間
の絶縁膜を、ベース電極をエッチングして加工する際に
ＭＯＳＦＥＴのソース・ドレイン領域およびバイポーラ
トランジスタのコレクタ引き出し領域がエッチングされ
るのを防止するために設けられる絶縁膜の形成と同時に
形成する工程と、前記第２の電極の形成を、バイポーラ
トランジスタのベース電極形成と同時に行う工程と、前
記第２の電極と第３の電極の間の絶縁膜の形成を、バイ
ポーラトランジスタのベース電極とエミッタ電極間を絶
縁する絶縁膜の形成と同時に行う工程と、前記第３の電
極の形成を、バイポーラトランジスタのエミッタ電極形
成と同時に行う工程とを有し、前記第１の電極と第３の
電極との接続を、バイポーラトランジスタのベース電極
にエミッタ電極形成のための開口を設けるのと同時に設
けられた前記第２の電極の中央付近の貫通孔を通して行
い、容量の上に設けられる層間絶縁膜中に前記第２の電
極の周囲に接してリング状のコンタクトを形成すること
を特徴とする製造方法である。
【００１３】本発明の第２の半導体装置の製造方法は、
半導体基板上に、容量とバイポーラトランジスタと相補
型ＭＯＳＦＥＴとを有する半導体装置の製造方法におい
て、前記容量が、第１の電極と、この第１の電極と絶縁
膜を介して設けられた第２の電極と、この第２の電極と
絶縁膜を介して設けられかつ第１の電極と接続された第
３の電極と、前記第１の電極と絶縁膜を介して前記半導
体基板内に設けられかつ第２の電極に接続される第４の
電極を備えた構造であって、前記第４の電極の基板面へ
の引き出しの形成を、バイポーラトランジスタのコレク
タ引き出し領域形成と同時に行う工程と、前記第１の電
極の形成を、ＭＯＳＦＥＴのゲート電極形成と同時に行
う工程と、前記第１の電極と第２の電極の間の絶縁膜
を、ベース電極をエッチングして加工する際にＭＯＳＦ
ＥＴのソース・ドレイン領域およびバイポーラトランジ
スタのコレクタ引き出し領域がエッチングされるのを防
止するために設けられる絶縁膜の形成と同時に形成する
工程と、前記第２の電極の形成を、バイポーラトランジ
スタのベース電極形成と同時に行う工程と、前記第２の
電極と第３の電極の間の絶縁膜の形成を、バイポーラト
ランジスタのベース電極とエミッタ電極間を絶縁する絶
縁膜の形成と同時に行う工程と、前記第３の電極の形成
を、バイポーラトランジスタのエミッタ電極形成と同時
に行う工程とを有する製造方法である。
半導体基板上に、容量とバイポーラトランジスタと相補
型ＭＯＳＦＥＴとを有する半導体装置の製造方法におい
て、前記容量が、第１の電極と、この第１の電極と絶縁
膜を介して設けられた第２の電極と、この第２の電極と
絶縁膜を介して設けられかつ第１の電極と接続された第
３の電極と、前記第１の電極と絶縁膜を介して前記半導
体基板内に設けられかつ第２の電極に接続される第４の
電極を備えた構造であって、前記第４の電極の基板面へ
の引き出しの形成を、バイポーラトランジスタのコレク
タ引き出し領域形成と同時に行う工程と、前記第１の電
極の形成を、ＭＯＳＦＥＴのゲート電極形成と同時に行
う工程と、前記第１の電極と第２の電極の間の絶縁膜
を、ベース電極をエッチングして加工する際にＭＯＳＦ
ＥＴのソース・ドレイン領域およびバイポーラトランジ
スタのコレクタ引き出し領域がエッチングされるのを防
止するために設けられる絶縁膜の形成と同時に形成する
工程と、前記第２の電極の形成を、バイポーラトランジ
スタのベース電極形成と同時に行う工程と、前記第２の
電極と第３の電極の間の絶縁膜の形成を、バイポーラト
ランジスタのベース電極とエミッタ電極間を絶縁する絶
縁膜の形成と同時に行う工程と、前記第３の電極の形成
を、バイポーラトランジスタのエミッタ電極形成と同時
に行う工程とを有する製造方法である。
【００１４】また、本発明の半導体装置は、半導体基板
上に、第１の電極と、この第１の電極と絶縁膜を介して
設けられた第２の電極と、この第２の電極と絶縁膜を介
して設けられかつ第１の電極と接続された第３の電極と
を備えた容量を有する半導体装置であって、前記第１の
電極と第３の電極とが、前記第２の電極の中央付近に設
けられた貫通孔を通して接続され、前記容量の上に設け
られる層間絶縁膜中に前記第２の電極の周囲に接するリ
ング状のコンタクトを有することを特徴とする。
上に、第１の電極と、この第１の電極と絶縁膜を介して
設けられた第２の電極と、この第２の電極と絶縁膜を介
して設けられかつ第１の電極と接続された第３の電極と
を備えた容量を有する半導体装置であって、前記第１の
電極と第３の電極とが、前記第２の電極の中央付近に設
けられた貫通孔を通して接続され、前記容量の上に設け
られる層間絶縁膜中に前記第２の電極の周囲に接するリ
ング状のコンタクトを有することを特徴とする。
【００１５】また、本発明の半導体装置は、半導体基板
上に、第１の電極と、この第１の電極と絶縁膜を介して
設けられた第２の電極と、この第２の電極と絶縁膜を介
して設けられかつ第１の電極と接続された第３の電極と
を備え、前記第１の電極と絶縁膜を介して前記半導体基
板内に設けられかつ第２の電極に接続される第４の電極
を備えた容量を有する半導体装置であって、前記第１の
電極と第３の電極とが、前記第２の電極の中央付近に設
けられた貫通孔を通して接続され、前記第４の電極の基
板面への引き出しがリング状であり、前記容量の上に設
けられる層間絶縁膜中にリング状のコンタクトが設けら
れ、前記第２の電極の周囲と、前記第４の電極の基板面
へのリング状の引き出しと、前記リング状のコンタクト
とが互いにリング状に接触していることを特徴とする。
上に、第１の電極と、この第１の電極と絶縁膜を介して
設けられた第２の電極と、この第２の電極と絶縁膜を介
して設けられかつ第１の電極と接続された第３の電極と
を備え、前記第１の電極と絶縁膜を介して前記半導体基
板内に設けられかつ第２の電極に接続される第４の電極
を備えた容量を有する半導体装置であって、前記第１の
電極と第３の電極とが、前記第２の電極の中央付近に設
けられた貫通孔を通して接続され、前記第４の電極の基
板面への引き出しがリング状であり、前記容量の上に設
けられる層間絶縁膜中にリング状のコンタクトが設けら
れ、前記第２の電極の周囲と、前記第４の電極の基板面
へのリング状の引き出しと、前記リング状のコンタクト
とが互いにリング状に接触していることを特徴とする。
【００１６】
【発明の実施の形態】本発明の第１の製造方法では、第
２の電極を間において、下に第１の電極、上に第３の電
極が形成され、そして第１の電極と第３の電極が接続さ
れるので小さい面積であっても大きくかつ精度の良い容
量値を得ることができる。この製造方法では、容量の各
電極および相互間の絶縁膜の形成を、ＭＯＳＦＥＴまた
はバイポーラトランジスタの形成材料と同じ材料を用い
て同時に形状加工するので余分な工程が不要である。
２の電極を間において、下に第１の電極、上に第３の電
極が形成され、そして第１の電極と第３の電極が接続さ
れるので小さい面積であっても大きくかつ精度の良い容
量値を得ることができる。この製造方法では、容量の各
電極および相互間の絶縁膜の形成を、ＭＯＳＦＥＴまた
はバイポーラトランジスタの形成材料と同じ材料を用い
て同時に形状加工するので余分な工程が不要である。
【００１７】図１は、第１の製造方法で形成される半導
体装置の容量部分の１例であり、ゲートポリシリコン８
で形成された第１の電極と、ベースポリシリコン１３で
形成された第２の電極、およびエミッタポリシリコン１
５で形成された第３の電極を備え、第１の電極と第２の
電極の間にはシリコン酸化膜１１で形成された絶縁膜が
設けられ、第２の電極と第３の電極の間は窒化シリコン
膜１４で形成された絶縁膜が設けられている。
体装置の容量部分の１例であり、ゲートポリシリコン８
で形成された第１の電極と、ベースポリシリコン１３で
形成された第２の電極、およびエミッタポリシリコン１
５で形成された第３の電極を備え、第１の電極と第２の
電極の間にはシリコン酸化膜１１で形成された絶縁膜が
設けられ、第２の電極と第３の電極の間は窒化シリコン
膜１４で形成された絶縁膜が設けられている。
【００１８】この図で示すように、第１の電極と第３の
電極の接続を、第２の電極の中央付近に設けられた貫通
孔を通して行うことが好ましく、さらにこの容量の上に
設けられる層間絶縁膜１６中に第２の電極の周囲に接す
るコンタクト１７ａをリング状に形成することが好まし
い。このように第２の電極からリング状にコンタクトを
とることにより、低抵抗の容量構造が得られる。
電極の接続を、第２の電極の中央付近に設けられた貫通
孔を通して行うことが好ましく、さらにこの容量の上に
設けられる層間絶縁膜１６中に第２の電極の周囲に接す
るコンタクト１７ａをリング状に形成することが好まし
い。このように第２の電極からリング状にコンタクトを
とることにより、低抵抗の容量構造が得られる。
【００１９】このようにリング状にコンタクトをとった
構造の容量を有する半導体装置は、小面積で正確な大容
量値が得られ、かつ低抵抗であるので高周波特性が要求
される集積回路に用いることが好ましく、例えば、ＶＣ
Ｏ（電圧制御発信器）、Ａ−Ｄコンバータ等の用途に用
いられる。
構造の容量を有する半導体装置は、小面積で正確な大容
量値が得られ、かつ低抵抗であるので高周波特性が要求
される集積回路に用いることが好ましく、例えば、ＶＣ
Ｏ（電圧制御発信器）、Ａ−Ｄコンバータ等の用途に用
いられる。
【００２０】図１に示した容量構造を有する半導体装置
を製造方法するには、前記製造方法において、第１の電
極と第３の電極との接続を、バイポーラトランジスタの
ベース電極にエミッタ電極形成のための開口を設けるの
と同時に設けられた前記第２の電極の中央付近に貫通孔
を通して行い、容量の上に設けられる層間絶縁膜中に前
記第２の電極の周囲に接してリング状のコンタクトを形
成することで行うことができる。
を製造方法するには、前記製造方法において、第１の電
極と第３の電極との接続を、バイポーラトランジスタの
ベース電極にエミッタ電極形成のための開口を設けるの
と同時に設けられた前記第２の電極の中央付近に貫通孔
を通して行い、容量の上に設けられる層間絶縁膜中に前
記第２の電極の周囲に接してリング状のコンタクトを形
成することで行うことができる。
【００２１】また、本発明の第２の製造方法によれば、
第２の電極を間において、下に第１の電極、上に第３の
電極が形成され、さらに第１の電極の下に第４の電極が
形成され、そして第１の電極と第３の電極、第２の電極
と第４の電極が接続されるので、第１の製造方法で得ら
れる容量構造よりさらに大きい容量値が得られる。
第２の電極を間において、下に第１の電極、上に第３の
電極が形成され、さらに第１の電極の下に第４の電極が
形成され、そして第１の電極と第３の電極、第２の電極
と第４の電極が接続されるので、第１の製造方法で得ら
れる容量構造よりさらに大きい容量値が得られる。
【００２２】この製造方法でも、第１の製造方法と同様
に、容量の各電極および相互間の絶縁膜の形成を、ＭＯ
ＳＦＥＴまたはバイポーラトランジスタの形成材料と同
じ材料を用いて同時に形状加工するので余分な工程が不
要である。
に、容量の各電極および相互間の絶縁膜の形成を、ＭＯ
ＳＦＥＴまたはバイポーラトランジスタの形成材料と同
じ材料を用いて同時に形状加工するので余分な工程が不
要である。
【００２３】図２は、第２の製造方法で形成される半導
体装置の容量部分の１例であり、ゲートポリシリコン８
で形成された第１の電極と、ベースポリシリコン１３で
形成された第２の電極、およびエミッタポリシリコン１
５で形成された第３の電極を備え、第１の電極と第２の
電極の間にはシリコン酸化膜１１で形成された絶縁膜が
設けられ、第２の電極と第３の電極の間は窒化シリコン
膜１４で形成された絶縁膜が設けられている。さらに、
ｎ+埋め込み層２ｂで形成された第４の電極がゲート酸
化膜９で形成した絶縁膜を介して第１の電極と対向して
さらに容量が形成され、第４の電極と第２の電極が電気
的に接続されている。
体装置の容量部分の１例であり、ゲートポリシリコン８
で形成された第１の電極と、ベースポリシリコン１３で
形成された第２の電極、およびエミッタポリシリコン１
５で形成された第３の電極を備え、第１の電極と第２の
電極の間にはシリコン酸化膜１１で形成された絶縁膜が
設けられ、第２の電極と第３の電極の間は窒化シリコン
膜１４で形成された絶縁膜が設けられている。さらに、
ｎ+埋め込み層２ｂで形成された第４の電極がゲート酸
化膜９で形成した絶縁膜を介して第１の電極と対向して
さらに容量が形成され、第４の電極と第２の電極が電気
的に接続されている。
【００２４】この図で示すように、第１の電極と第３の
電極の接続を、第２の電極の中央付近に設けられた貫通
孔を通して行うことが好ましく、さらに第４の電極の基
板面への引き出し７ｂをリング状に形成し、また、この
容量の上に設けられる層間絶縁膜１６中にコンタクト１
７ｂをリング状に形成し、第２の電極１３の周囲と、第
４の電極の基板面へのリング状の引き出し７ｂと、前記
リング状のコンタクト１７ｂとを互いにリング状に接触
させることが好ましい。
電極の接続を、第２の電極の中央付近に設けられた貫通
孔を通して行うことが好ましく、さらに第４の電極の基
板面への引き出し７ｂをリング状に形成し、また、この
容量の上に設けられる層間絶縁膜１６中にコンタクト１
７ｂをリング状に形成し、第２の電極１３の周囲と、第
４の電極の基板面へのリング状の引き出し７ｂと、前記
リング状のコンタクト１７ｂとを互いにリング状に接触
させることが好ましい。
【００２５】ここで図２では、第２の電極１３の周囲
と、第４の電極の基板面への引き出し７ｂと、コンタク
ト１７ｂとの３者が互いに接触しているが、３者の中の
一つを共通にしてその他の２者が接続されていてもよ
く、例えば第２の電極１３の周囲と、第４の電極の基板
面への引き出し７ｂとが接触していなくても、この両方
にコンタクト１７ｂがリング状に接触してしていればよ
い。
と、第４の電極の基板面への引き出し７ｂと、コンタク
ト１７ｂとの３者が互いに接触しているが、３者の中の
一つを共通にしてその他の２者が接続されていてもよ
く、例えば第２の電極１３の周囲と、第４の電極の基板
面への引き出し７ｂとが接触していなくても、この両方
にコンタクト１７ｂがリング状に接触してしていればよ
い。
【００２６】このようにリング状に第２の電極および第
４の電極とのコンタクトをとった構造の容量を有する半
導体装置は、小面積でさらに大容量値が得られ、かつ低
抵抗であるので、特に大容量が必要とされる集積回路に
用いることが好ましく、例えば、電源回路のフィルタ
ー、段間のカップリング等の用途に用いられる。
４の電極とのコンタクトをとった構造の容量を有する半
導体装置は、小面積でさらに大容量値が得られ、かつ低
抵抗であるので、特に大容量が必要とされる集積回路に
用いることが好ましく、例えば、電源回路のフィルタ
ー、段間のカップリング等の用途に用いられる。
【００２７】この容量構造を有する半導体装置を製造方
法するには、本発明の第２の製造方法において、第１の
電極と第３の電極との接続を、バイポーラトランジスタ
のベース電極にエミッタ電極形成のための開口を設ける
のと同時に設けられた前記第２の電極の中央付近に貫通
孔を通して行い、第４の電極の基板面への引き出しをリ
ング状に設け、容量の上に設けられる層間絶縁膜中にコ
ンタクトをリング状に設け、第２の電極の周囲と、第４
の電極の基板面へのリング状の引き出しと、リング状の
コンタクトとを、互いにリング状に接触させるように形
成することで行うことができる。
法するには、本発明の第２の製造方法において、第１の
電極と第３の電極との接続を、バイポーラトランジスタ
のベース電極にエミッタ電極形成のための開口を設ける
のと同時に設けられた前記第２の電極の中央付近に貫通
孔を通して行い、第４の電極の基板面への引き出しをリ
ング状に設け、容量の上に設けられる層間絶縁膜中にコ
ンタクトをリング状に設け、第２の電極の周囲と、第４
の電極の基板面へのリング状の引き出しと、リング状の
コンタクトとを、互いにリング状に接触させるように形
成することで行うことができる。
【００２８】［実施形態１］本発明の第１の製造方法に
ついて、図面を参照しながら詳細に説明する。
ついて、図面を参照しながら詳細に説明する。
【００２９】まず、図３を参照して説明する。シリコン
基板３０に、バイポーラ形成領域３３の所定領域にコレ
クタ電極となるｎ+埋め込み層２、ｎＭＯＳ形成領域３
４と容量形成領域３２の所定領域にｐ+埋め込み層３を
形成する。ついで、表面に比抵抗０．５〜２Ω・ｃｍの
エピタキシャル層４を厚さ１〜２μｍ程度に成長させ
る。各素子間を分離するＬＯＣＯＳ酸化膜１（素子分離
膜）を２００〜４００ｎｍ厚に形成する。このとき、Ｌ
ＯＣＯＳ酸化膜が容量形成領域３２の表面全体を覆うよ
うに形成する。次に、ｐＭＯＳ形成領域３５にｎウェル
６を形成し、続いてｎＭＯＳ形成領域３４にｐウェル５
を形成し、図３までの工程を終了する。
基板３０に、バイポーラ形成領域３３の所定領域にコレ
クタ電極となるｎ+埋め込み層２、ｎＭＯＳ形成領域３
４と容量形成領域３２の所定領域にｐ+埋め込み層３を
形成する。ついで、表面に比抵抗０．５〜２Ω・ｃｍの
エピタキシャル層４を厚さ１〜２μｍ程度に成長させ
る。各素子間を分離するＬＯＣＯＳ酸化膜１（素子分離
膜）を２００〜４００ｎｍ厚に形成する。このとき、Ｌ
ＯＣＯＳ酸化膜が容量形成領域３２の表面全体を覆うよ
うに形成する。次に、ｐＭＯＳ形成領域３５にｎウェル
６を形成し、続いてｎＭＯＳ形成領域３４にｐウェル５
を形成し、図３までの工程を終了する。
【００３０】ここで、ｎウェルの形成は、リンのイオン
注入により加速エネルギー５００〜８００ｋｅＶおよび
ドーズ量１〜５×１０13ｃｍ-2、ｐウェルの形成は、ボ
ロンのイオン注入により加速エネルギー２００〜５００
ｋｅＶおよびドーズ量１〜３×１０13ｃｍ-2で行う。
注入により加速エネルギー５００〜８００ｋｅＶおよび
ドーズ量１〜５×１０13ｃｍ-2、ｐウェルの形成は、ボ
ロンのイオン注入により加速エネルギー２００〜５００
ｋｅＶおよびドーズ量１〜３×１０13ｃｍ-2で行う。
【００３１】次に、図４を用いて説明する。熱酸化によ
りゲート酸化膜９を５〜２０ｎｍ形成し、引き続き基板
全面にゲートポリシリコン８を１５０〜３００ｎｍの厚
さに堆積した後、ＭＯＳのゲート部分と容量形成部分の
電極となる部分を残してドライエッチングにより取り除
く。次に全面にＣＶＤ法によりシリコン酸化膜を堆積し
た後、全面エッチバックを行い、前の工程で残っている
ゲートポリシリコンの側面にサイドウォール酸化膜１０
を形成する。次に、ｎ+埋め込み層２とのコンタクトを
とるために、リンを加速エネルギー５０〜１００ｋｅＶ
およびドーズ量１〜５×１０16ｃｍ-2で注入し、ｎ+コ
レクタ引き出し領域７を形成する。ここまでの工程によ
り、図４に示すように容量形成領域にゲートポリシリコ
ン８からなる第１の電極が形成される。
りゲート酸化膜９を５〜２０ｎｍ形成し、引き続き基板
全面にゲートポリシリコン８を１５０〜３００ｎｍの厚
さに堆積した後、ＭＯＳのゲート部分と容量形成部分の
電極となる部分を残してドライエッチングにより取り除
く。次に全面にＣＶＤ法によりシリコン酸化膜を堆積し
た後、全面エッチバックを行い、前の工程で残っている
ゲートポリシリコンの側面にサイドウォール酸化膜１０
を形成する。次に、ｎ+埋め込み層２とのコンタクトを
とるために、リンを加速エネルギー５０〜１００ｋｅＶ
およびドーズ量１〜５×１０16ｃｍ-2で注入し、ｎ+コ
レクタ引き出し領域７を形成する。ここまでの工程によ
り、図４に示すように容量形成領域にゲートポリシリコ
ン８からなる第１の電極が形成される。
【００３２】次に、図５を用いて説明する。第１の電極
と第２の電極の間の絶縁膜となるシリコン酸化膜１１を
熱酸化またはＣＶＤにより５〜２０ｎｍの厚さに全面に
形成した後、容量形成領域のゲートポリシリコンとｎ+
コレクタ引き出し領域７とＭＯＳ形成領域を覆い、バイ
ポーラ形成領域のベース部分に開口を有するレジスト１
２を形成し、図５までの工程を終了する。このシリコン
酸化膜１１は、後述するように、ベースポリシリコン１
３と窒化シリコン膜１４をエッチングして、容量形成領
域の第２の電極形状とバイポーラ領域のベース電極形状
を形成する際に、ＭＯＳＦＥＴのソース・ドレイン領域
およびバイポーラトランジスタのコレクタ引き出し領域
がエッチングされるのを防止する働きをする。
と第２の電極の間の絶縁膜となるシリコン酸化膜１１を
熱酸化またはＣＶＤにより５〜２０ｎｍの厚さに全面に
形成した後、容量形成領域のゲートポリシリコンとｎ+
コレクタ引き出し領域７とＭＯＳ形成領域を覆い、バイ
ポーラ形成領域のベース部分に開口を有するレジスト１
２を形成し、図５までの工程を終了する。このシリコン
酸化膜１１は、後述するように、ベースポリシリコン１
３と窒化シリコン膜１４をエッチングして、容量形成領
域の第２の電極形状とバイポーラ領域のベース電極形状
を形成する際に、ＭＯＳＦＥＴのソース・ドレイン領域
およびバイポーラトランジスタのコレクタ引き出し領域
がエッチングされるのを防止する働きをする。
【００３３】次に、図６を用いて説明する。図５までの
工程の後、このフォトレジスト１２で覆われていない部
分のシリコン酸化膜１１をエッチングして取り除く。
工程の後、このフォトレジスト１２で覆われていない部
分のシリコン酸化膜１１をエッチングして取り除く。
【００３４】次にベースポリシリコン１３をＣＶＤ法に
より１００〜５００ｎｍの厚さに全面に形成する。この
ベースポリシリコンに対してボロンまたはＢＦ2を加速
エネルギー２０〜５０ｋｅＶ、ドーズ量１〜５×１０15
ｃｍ-2の条件でイオン注入する。 引き続き第２の電極
と第３の電極の間の絶縁膜となる窒化シリコン膜１４を
全面に形成する。その後、レジストを用いて窒化シリコ
ン膜１４およびベースポリシリコン１３をエッチング
し、バイポーラ形成領域のエミッタ電極形成位置に開口
を形成すると同時に、容量形成領域のベースポリシリコ
ンに貫通孔を形成し、ゲートポリシリコンを表面に露出
させる。
より１００〜５００ｎｍの厚さに全面に形成する。この
ベースポリシリコンに対してボロンまたはＢＦ2を加速
エネルギー２０〜５０ｋｅＶ、ドーズ量１〜５×１０15
ｃｍ-2の条件でイオン注入する。 引き続き第２の電極
と第３の電極の間の絶縁膜となる窒化シリコン膜１４を
全面に形成する。その後、レジストを用いて窒化シリコ
ン膜１４およびベースポリシリコン１３をエッチング
し、バイポーラ形成領域のエミッタ電極形成位置に開口
を形成すると同時に、容量形成領域のベースポリシリコ
ンに貫通孔を形成し、ゲートポリシリコンを表面に露出
させる。
【００３５】その後、バイポーラ形成領域のエピタキシ
ャル層４に対して、コレクタ形成のためにリンを加速エ
ネルギー５０〜１００ｋｅＶ、ドーズ量１〜５×１０15
ｃｍ -2の条件で注入し、ついで、ベースを形成するため
に、ＢＦ2を１０〜４０ｋｅＶ、ドーズ量１〜５×１０
13ｃｍ-2の条件でイオン注入する。さらに、ＳＩＣ（選
択的イオン注入コレクタ）を形成するために表面から深
い部分に、選択的にリンを加速エネルギー２００〜４０
０ｋｅＶ、ドーズ量１〜５×１０12ｃｍ-2の条件でイオ
ン注入する。
ャル層４に対して、コレクタ形成のためにリンを加速エ
ネルギー５０〜１００ｋｅＶ、ドーズ量１〜５×１０15
ｃｍ -2の条件で注入し、ついで、ベースを形成するため
に、ＢＦ2を１０〜４０ｋｅＶ、ドーズ量１〜５×１０
13ｃｍ-2の条件でイオン注入する。さらに、ＳＩＣ（選
択的イオン注入コレクタ）を形成するために表面から深
い部分に、選択的にリンを加速エネルギー２００〜４０
０ｋｅＶ、ドーズ量１〜５×１０12ｃｍ-2の条件でイオ
ン注入する。
【００３６】次に、窒化シリコン膜等の絶縁膜を全面に
形成した後エッチバックすることにより、パターニング
したベースポリシリコン膜の側面にサイドウォールを形
成する。このサイドウォールも第２の電極と第３の電極
の間の絶縁膜となる。
形成した後エッチバックすることにより、パターニング
したベースポリシリコン膜の側面にサイドウォールを形
成する。このサイドウォールも第２の電極と第３の電極
の間の絶縁膜となる。
【００３７】次に全面に、ＣＶＤ法によりエミッタポリ
シリコン１５を１００〜５００ｎｍの厚さに形成する。
この際、エミッタポリシリコンは、リンまたはヒ素等の
不純物を１×１０18〜１×１０21ｃｍ-3ドープされた状
態で成長してもよいし、ノンドープで成長させた後にイ
オン注入により、このドーズ量になるようにしてもよ
い。その後の適当な時期に、加熱処理を行うことによっ
て、バイポーラ領域のエピタキシャル層４の浅い部分に
エミッタを形成する。また、図６に示すように、容量形
成領域ではベースポリシリコンの貫通孔を通してゲート
ポリシリコンとエミッタポリシリコンが接続している。
シリコン１５を１００〜５００ｎｍの厚さに形成する。
この際、エミッタポリシリコンは、リンまたはヒ素等の
不純物を１×１０18〜１×１０21ｃｍ-3ドープされた状
態で成長してもよいし、ノンドープで成長させた後にイ
オン注入により、このドーズ量になるようにしてもよ
い。その後の適当な時期に、加熱処理を行うことによっ
て、バイポーラ領域のエピタキシャル層４の浅い部分に
エミッタを形成する。また、図６に示すように、容量形
成領域ではベースポリシリコンの貫通孔を通してゲート
ポリシリコンとエミッタポリシリコンが接続している。
【００３８】次に図７のように、エミッタポリシリコン
１５をエッチングしてパターニングすることにより、容
量形成領域では第３の電極形状に加工し、バイポーラ形
成領域では所定のエミッタ形状に加工する。
１５をエッチングしてパターニングすることにより、容
量形成領域では第３の電極形状に加工し、バイポーラ形
成領域では所定のエミッタ形状に加工する。
【００３９】次に図８に示すように、ベースポリシリコ
ン１３と窒化シリコン膜１４をエッチングして、容量形
成領域の第２の電極形状とバイポーラ領域のベース電極
形状を形成する。さらに、ｎＭＯＳ領域のソース・ドレ
インを形成するために、ヒ素を２０〜６０ｋｅＶ、ドー
ズ量１〜５×１０15の条件でイオン注入する。また、ｐ
ＭＯＳ領域のソース・ドレインを形成するために、ＢＦ
2を２０〜６０ｋｅＶ、ドーズ量１〜５×１０15の条件
でイオン注入して図８までの工程を終了する。
ン１３と窒化シリコン膜１４をエッチングして、容量形
成領域の第２の電極形状とバイポーラ領域のベース電極
形状を形成する。さらに、ｎＭＯＳ領域のソース・ドレ
インを形成するために、ヒ素を２０〜６０ｋｅＶ、ドー
ズ量１〜５×１０15の条件でイオン注入する。また、ｐ
ＭＯＳ領域のソース・ドレインを形成するために、ＢＦ
2を２０〜６０ｋｅＶ、ドーズ量１〜５×１０15の条件
でイオン注入して図８までの工程を終了する。
【００４０】その後、図９に示すように、全面に第１の
層間絶縁膜１６を形成し、必要個所にホールを形成して
ポリシリコンを埋め込むことで、第１層コンタクト１７
を形成する。容量形成領域に形成される第１層コンタク
ト１７ａは、容量の第１の電極となるベースポリシリコ
ン１３ａに接している。このとき、第１層コンタクト１
７ａを図１に示したようにリング状に形成し、ベースポ
リシリコン１３ａからなる第２の電極の周囲にリング状
で接するように形成すると、ベースポリシリコンでの抵
抗を低下させることができるので、特に好ましい。
層間絶縁膜１６を形成し、必要個所にホールを形成して
ポリシリコンを埋め込むことで、第１層コンタクト１７
を形成する。容量形成領域に形成される第１層コンタク
ト１７ａは、容量の第１の電極となるベースポリシリコ
ン１３ａに接している。このとき、第１層コンタクト１
７ａを図１に示したようにリング状に形成し、ベースポ
リシリコン１３ａからなる第２の電極の周囲にリング状
で接するように形成すると、ベースポリシリコンでの抵
抗を低下させることができるので、特に好ましい。
【００４１】次に図１０に示すように、第１の層間絶縁
膜１６の表面にアルミニウム等で第１層配線１８を形成
し、その後同様にして、第２の層間絶縁膜１９を形成
し、第２層コンタクト２０を形成し、その表面に第２層
配線２１を形成し、最後にカバー膜２２を形成すること
でＢｉ−ＣＭＯＳが完成する。
膜１６の表面にアルミニウム等で第１層配線１８を形成
し、その後同様にして、第２の層間絶縁膜１９を形成
し、第２層コンタクト２０を形成し、その表面に第２層
配線２１を形成し、最後にカバー膜２２を形成すること
でＢｉ−ＣＭＯＳが完成する。
【００４２】［実施形態２］本発明の第２の製造方法に
ついて、図面を参照しながら詳細に説明する。
ついて、図面を参照しながら詳細に説明する。
【００４３】まず、実施形態１と同様に、シリコン基板
３０の所定領域にｎ+埋め込み層２とｐ+埋め込み層３を
形成し、表面にエピタキシャル層４を成長させた後、Ｌ
ＯＣＯＳ酸化膜１（素子分離膜）を形成し、その後イオ
ン注入によりｎウェル６、ｐウェル５を形成する。但
し、この実施形態では図１１に示すように、容量形成領
域３２の下部にもｎ+埋め込み層２ｂを設ける。このｎ+
埋め込み層２ｂは、容量の第４の電極として機能する。
またＬＯＣＯＳ酸化膜１は、図１１中の符号１ｂで示し
たように容量形成領域３２の中央を開けて設けるか、ま
たは１ｂで示したＬＯＣＯＳ酸化膜も設けなくてもよ
い。
３０の所定領域にｎ+埋め込み層２とｐ+埋め込み層３を
形成し、表面にエピタキシャル層４を成長させた後、Ｌ
ＯＣＯＳ酸化膜１（素子分離膜）を形成し、その後イオ
ン注入によりｎウェル６、ｐウェル５を形成する。但
し、この実施形態では図１１に示すように、容量形成領
域３２の下部にもｎ+埋め込み層２ｂを設ける。このｎ+
埋め込み層２ｂは、容量の第４の電極として機能する。
またＬＯＣＯＳ酸化膜１は、図１１中の符号１ｂで示し
たように容量形成領域３２の中央を開けて設けるか、ま
たは１ｂで示したＬＯＣＯＳ酸化膜も設けなくてもよ
い。
【００４４】次に、ｎ+埋め込み層２とのコンタクトを
とるためにｎ+コレクタ引き出し領域７を、実施形態１
と同様の条件で形成する。このとき、容量形成領域３２
においてｎ+埋め込み層２ｂとのコンタクトをとるため
のｎ+コレクタ引き出し領域７ｂ（第４の電極の引き出
し）を設ける。ｎ+コレクタ引き出し領域７ｂは、上面
から見たときに図２で示したようにリング状になるよう
に形成することが好ましい。このようにして図１１に示
す構造までの工程が終了する。
とるためにｎ+コレクタ引き出し領域７を、実施形態１
と同様の条件で形成する。このとき、容量形成領域３２
においてｎ+埋め込み層２ｂとのコンタクトをとるため
のｎ+コレクタ引き出し領域７ｂ（第４の電極の引き出
し）を設ける。ｎ+コレクタ引き出し領域７ｂは、上面
から見たときに図２で示したようにリング状になるよう
に形成することが好ましい。このようにして図１１に示
す構造までの工程が終了する。
【００４５】次に、実施形態１と全く同様にして、ゲー
ト酸化膜９、ゲートポリシリコン８、サイドウォール酸
化膜１０を形成し（図１２までの工程）、全面にシリコ
ン酸化膜１１を形成した後、バイポーラ形成領域のベー
ス部分に開口を有するレジスト１２を形成する（図１３
までの工程）。
ト酸化膜９、ゲートポリシリコン８、サイドウォール酸
化膜１０を形成し（図１２までの工程）、全面にシリコ
ン酸化膜１１を形成した後、バイポーラ形成領域のベー
ス部分に開口を有するレジスト１２を形成する（図１３
までの工程）。
【００４６】引き続き実施形態１と同様にして、シリコ
ン酸化膜１１をエッチングした後、ベースポリシリコン
１３の堆積、イオン注入によるドープ、窒化シリコン膜
１４の堆積し、ベースポリシリコン１３と窒化シリコン
膜１４のエッチングによる貫通孔の形成、所定のイオン
注入、貫通孔側面のサイドウォール形成を行って図１４
までの工程を終了する。
ン酸化膜１１をエッチングした後、ベースポリシリコン
１３の堆積、イオン注入によるドープ、窒化シリコン膜
１４の堆積し、ベースポリシリコン１３と窒化シリコン
膜１４のエッチングによる貫通孔の形成、所定のイオン
注入、貫通孔側面のサイドウォール形成を行って図１４
までの工程を終了する。
【００４７】引き続き実施形態１と同様にして、エミッ
タポリシリコン１５を、容量形成領域では窒化シリコン
膜１４を挟んで容量を形成する形状に、バイポーラ形成
領域ではエミッタ形状に形成して、図１５までの工程を
終了する。
タポリシリコン１５を、容量形成領域では窒化シリコン
膜１４を挟んで容量を形成する形状に、バイポーラ形成
領域ではエミッタ形状に形成して、図１５までの工程を
終了する。
【００４８】次に、ベースポリシリコン１３と窒化シリ
コン膜１４をエッチングして、容量形成部分とバイポー
ラ領域に残すように加工し、図１６までの工程を終了す
る。次に、全面に第１の層間絶縁膜１６を形成し、第１
層コンタクト１７を形成する。このとき容量形成領域内
のコンタクト１７ｂは、図１７に示すように、コレクタ
引き出し領域７ｂとベースポリシリコン１３の両方に接
するように形成する。このとき、コンタクト１７ｂと接
続する部分のベースポリシリコン１３上にある窒化シリ
コン膜１４は、第１の層間絶縁膜１６として通常用いら
れる酸化シリコン膜をエッチングする際に同時に取り除
かれる。
コン膜１４をエッチングして、容量形成部分とバイポー
ラ領域に残すように加工し、図１６までの工程を終了す
る。次に、全面に第１の層間絶縁膜１６を形成し、第１
層コンタクト１７を形成する。このとき容量形成領域内
のコンタクト１７ｂは、図１７に示すように、コレクタ
引き出し領域７ｂとベースポリシリコン１３の両方に接
するように形成する。このとき、コンタクト１７ｂと接
続する部分のベースポリシリコン１３上にある窒化シリ
コン膜１４は、第１の層間絶縁膜１６として通常用いら
れる酸化シリコン膜をエッチングする際に同時に取り除
かれる。
【００４９】コンタクト１７ｂの形状は、上面から見た
ときに図２に示したように、コレクタ引き出し領域７ｂ
とベースポリシリコン１３とにリング状に接するように
設けることが特に好ましい。
ときに図２に示したように、コレクタ引き出し領域７ｂ
とベースポリシリコン１３とにリング状に接するように
設けることが特に好ましい。
【００５０】その後、実施形態１と同様にして、第１層
配線１８、第２の層間絶縁膜１９、第２層コンタクト２
０、第２層配線２１を形成し、最後にカバー膜２２を形
成することで図１８に示すＢｉ−ＣＭＯＳが完成する。
配線１８、第２の層間絶縁膜１９、第２層コンタクト２
０、第２層配線２１を形成し、最後にカバー膜２２を形
成することで図１８に示すＢｉ−ＣＭＯＳが完成する。
【００５１】上記の実施形態１および２において、容量
の第１の電極およびＭＯＳＦＥＴのゲート電極の形成を
ポリシリコンを用いて行ったが、ポリシリコンをチタ
ン、コバルト、モリブデン、タングステン等でシリサイ
ド化したポリサイドを用いると、容量の抵抗がさらに低
減するので好ましい。
の第１の電極およびＭＯＳＦＥＴのゲート電極の形成を
ポリシリコンを用いて行ったが、ポリシリコンをチタ
ン、コバルト、モリブデン、タングステン等でシリサイ
ド化したポリサイドを用いると、容量の抵抗がさらに低
減するので好ましい。
【００５２】
【発明の効果】本発明の第１の製造方法によれば、小さ
い面積であっても大きくかつ精度の良い容量値を得るこ
とができる。この製造方法では、容量の各電極および相
互間の絶縁膜の形成を、ＭＯＳＦＥＴまたはバイポーラ
トランジスタの形成材料と同じ材料を用いて同時に形状
加工するので余分な工程が不要であり、高集積化が可能
なＢｉ−ＣＭＯＳ等の半導体装置を効率的、低コストで
製造することができる。本発明の第２の製造方法によれ
ば、小さい面積であってもさらに大きい容量値を得るこ
とができる。この製造方法でも、容量の各電極および相
互間の絶縁膜の形成を、ＭＯＳＦＥＴまたはバイポーラ
トランジスタの形成材料と同じ材料を用いて同時に形状
加工するので余分な工程が不要であり、高集積化が可能
なＢｉ−ＣＭＯＳ等の半導体装置を効率的、低コストで
製造することができる。
い面積であっても大きくかつ精度の良い容量値を得るこ
とができる。この製造方法では、容量の各電極および相
互間の絶縁膜の形成を、ＭＯＳＦＥＴまたはバイポーラ
トランジスタの形成材料と同じ材料を用いて同時に形状
加工するので余分な工程が不要であり、高集積化が可能
なＢｉ−ＣＭＯＳ等の半導体装置を効率的、低コストで
製造することができる。本発明の第２の製造方法によれ
ば、小さい面積であってもさらに大きい容量値を得るこ
とができる。この製造方法でも、容量の各電極および相
互間の絶縁膜の形成を、ＭＯＳＦＥＴまたはバイポーラ
トランジスタの形成材料と同じ材料を用いて同時に形状
加工するので余分な工程が不要であり、高集積化が可能
なＢｉ−ＣＭＯＳ等の半導体装置を効率的、低コストで
製造することができる。
【００５３】さらに、本発明の半導体装置は、小面積で
大容量かつ低抵抗の容量構造を有するので、高速応答
性、高周波特性に優れる。
大容量かつ低抵抗の容量構造を有するので、高速応答
性、高周波特性に優れる。
【図１】本発明の半導体装置の容量部分の１例を示す図
である。 （ａ）断面図 （ｂ）平面図
である。 （ａ）断面図 （ｂ）平面図
【図２】本発明の半導体装置の容量部分の１例を示す図
である。 （ａ）断面図 （ｂ）平面図
である。 （ａ）断面図 （ｂ）平面図
【図３】本発明の第１の製造方法の製造工程の途中を模
式的に示す工程断面図である。
式的に示す工程断面図である。
【図４】本発明の第１の製造方法の製造工程の途中を模
式的に示す工程断面図である。
式的に示す工程断面図である。
【図５】本発明の第１の製造方法の製造工程の途中を模
式的に示す工程断面図である。
式的に示す工程断面図である。
【図６】本発明の第１の製造方法の製造工程の途中を模
式的に示す工程断面図である。
式的に示す工程断面図である。
【図７】本発明の第１の製造方法の製造工程の途中を模
式的に示す工程断面図である。
式的に示す工程断面図である。
【図８】本発明の第１の製造方法の製造工程の途中を模
式的に示す工程断面図である。
式的に示す工程断面図である。
【図９】本発明の第１の製造方法の製造工程の途中を模
式的に示す工程断面図である。
式的に示す工程断面図である。
【図１０】本発明の第１の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１１】本発明の第２の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１２】本発明の第２の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１３】本発明の第２の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１４】本発明の第２の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１５】本発明の第２の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１６】本発明の第２の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１７】本発明の第２の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１８】本発明の第２の製造方法の製造工程の途中を
模式的に示す工程断面図である。
模式的に示す工程断面図である。
【図１９】従来の容量の構造を示す図である。
【図２０】従来の容量の構造を示す図である。
１ ＬＯＣＯＳ酸化膜 ２ ｎ+埋め込み層 ３ ｐ+埋め込み層 ４ エピタキシャル層 ５ ｐウェル ６ ｎウェル ７ ｎ+コレクタ引き出し領域 ８ ゲートポリシリコン ９ ゲート酸化膜 １０ サイドウォール酸化膜 １１ シリコン酸化膜 １２ レジスト １３ ベースポリシリコン １４ 窒化シリコン膜 １５ エミッタポリシリコン １６ 第１の層間絶縁膜 １７ 第１層コンタクト １８ 第１層配線 １９ 第２の層間絶縁膜 ２０ 第２層コンタクト ２１ 第２層配線 ２２ カバー膜 ３０ シリコン基板 ３２ 容量形成領域 ３３ バイポーラ形成領域 ３４ ｎＭＯＳ形成領域 ３５ ｐＭＯＳ形成領域
Claims (11)
- 【請求項１】 半導体基板上に、容量とバイポーラトラ
ンジスタと相補型ＭＯＳＦＥＴとを有する半導体装置の
製造方法において、 前記容量が、第１の電極と、この第１の電極と絶縁膜を
介して設けられた第２の電極と、この第２の電極と絶縁
膜を介して設けられかつ第１の電極と接続された第３の
電極とを備えた構造であって、 前記第１の電極の形成を、ＭＯＳＦＥＴのゲート電極形
成と同時に行う工程と、 前記第１の電極と第２の電極の間の絶縁膜を、ベース電
極をエッチングして加工する際にＭＯＳＦＥＴのソース
・ドレイン領域およびバイポーラトランジスタのコレク
タ引き出し領域がエッチングされるのを防止するために
設けられる絶縁膜の形成と同時に形成する工程と、 前記第２の電極の形成を、バイポーラトランジスタのベ
ース電極形成と同時に行う工程と、 前記第２の電極と第３の電極の間の絶縁膜の形成を、バ
イポーラトランジスタのベース電極とエミッタ電極間を
絶縁する絶縁膜の形成と同時に行う工程と、 前記第３の電極の形成を、バイポーラトランジスタのエ
ミッタ電極形成と同時に行う工程とを有し、 前記第１の電極と第３の電極との接続を、バイポーラト
ランジスタのベース電極にエミッタ電極形成のための開
口を設けるのと同時に設けられた前記第２の電極の中央
付近の貫通孔を通して行い、 容量の上に設けられる層間絶縁膜中に前記第２の電極の
周囲に接してリング状のコンタクトを形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の電極、第２の電極および第３
の電極をポリシリコンで形成することを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上に、容量とバイポーラトラ
ンジスタと相補型ＭＯＳＦＥＴとを有する半導体装置の
製造方法において、 前記容量が、第１の電極と、この第１の電極と絶縁膜を
介して設けられた第２の電極と、この第２の電極と絶縁
膜を介して設けられかつ第１の電極と接続された第３の
電極と、前記第１の電極と絶縁膜を介して前記半導体基
板内に設けられかつ第２の電極に接続される第４の電極
を備えた構造であって、 前記第４の電極の基板面への引き出しの形成を、バイポ
ーラトランジスタのコレクタ引き出し領域形成と同時に
行う工程と、 前記第１の電極の形成を、ＭＯＳＦＥＴのゲート電極形
成と同時に行う工程と、 前記第１の電極と第２の電極の間の絶縁膜を、ベース電
極をエッチングして加工する際にＭＯＳＦＥＴのソース
・ドレイン領域およびバイポーラトランジスタのコレク
タ引き出し領域がエッチングされるのを防止するために
設けられる絶縁膜の形成と同時に形成する工程と、 前記第２の電極の形成を、バイポーラトランジスタのベ
ース電極形成と同時に行う工程と、 前記第２の電極と第３の電極の間の絶縁膜の形成を、バ
イポーラトランジスタのベース電極とエミッタ電極間を
絶縁する絶縁膜の形成と同時に行う工程と、 前記第３の電極の形成を、バイポーラトランジスタのエ
ミッタ電極形成と同時に行う工程とを有する半導体装置
の製造方法。 - 【請求項４】 前記第１の電極と第３の電極との接続
を、バイポーラトランジスタのベース電極にエミッタ電
極形成のための開口を設けるのと同時に設けられた前記
第２の電極の中央付近の貫通孔を通して行い、 前記第４の電極の基板面への引き出しをリング状に設
け、前記容量の上に設けられる層間絶縁膜中にコンタク
トをリング状に設け、前記第２の電極の周囲と、前記第
４の電極の基板面へのリング状の引き出しと、前記リン
グ状のコンタクトとを、互いにリング状に接触させるこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第１の電極、第２の電極および第３
の電極をポリシリコンで形成し、前記第４の電極を半導
体基板に埋め込み層として形成することを特徴とする請
求項３または４記載の半導体装置の製造方法。 - 【請求項６】 半導体基板上に、第１の電極と、この第
１の電極と絶縁膜を介して設けられた第２の電極と、こ
の第２の電極と絶縁膜を介して設けられかつ第１の電極
と接続された第３の電極とを備えた容量を有する半導体
装置であって、 前記第１の電極と第３の電極とが、前記第２の電極の中
央付近に設けられた貫通孔を通して接続され、前記容量
の上に設けられる層間絶縁膜中に前記第２の電極の周囲
に接するリング状のコンタクトを有することを特徴とす
る半導体装置。 - 【請求項７】 前記第１の電極、第２の電極および第３
の電極がポリシリコンで形成されていることを特徴とす
る請求項６記載の半導体装置。 - 【請求項８】 半導体基板上に、第１の電極と、この第
１の電極と絶縁膜を介して設けられた第２の電極と、こ
の第２の電極と絶縁膜を介して設けられかつ第１の電極
と接続された第３の電極とを備え、前記第１の電極と絶
縁膜を介して前記半導体基板内に設けられかつ第２の電
極に接続される第４の電極を備えた容量を有する半導体
装置であって、 前記第１の電極と第３の電極とが、前記第２の電極の中
央付近に設けられた貫通孔を通して接続され、 前記第４の電極の基板面への引き出しがリング状であ
り、 前記容量の上に設けられる層間絶縁膜中にリング状のコ
ンタクトが設けられ、前記第２の電極の周囲と、前記第
４の電極の基板面へのリング状の引き出しと、前記リン
グ状のコンタクトとが互いにリング状に接触しているこ
とを特徴とする半導体装置。 - 【請求項９】 前記第１の電極、第２の電極および第３
の電極がポリシリコンで形成され、前記第４の電極が半
導体基板に埋め込み層として形成されていることを特徴
とする請求項８記載の半導体装置。 - 【請求項１０】 前記第１の電極がポリサイドで形成さ
れ、前記第２の電極および第３の電極がポリシリコンで
形成されていることを特徴とする請求項６記載の半導体
装置。 - 【請求項１１】 前記第１の電極がポリサイドで形成さ
れ、前記第２の電極および第３の電極がポリシリコンで
形成され、前記第４の電極が半導体基板に埋め込み層と
して形成されていることを特徴とする請求項８記載の半
導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09321474A JP3104660B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置およびその製造方法 |
| US09/195,433 US6204104B1 (en) | 1997-11-21 | 1998-11-18 | Semiconductor device and manufacturing method thereof |
| KR1019980049824A KR100281863B1 (ko) | 1997-11-21 | 1998-11-19 | 반도체 장치 및 그 제조방법 |
| CN98125110A CN1118872C (zh) | 1997-11-21 | 1998-11-20 | 半导体器件及其制造方法 |
| EP98122075A EP0918356A1 (en) | 1997-11-21 | 1998-11-20 | Semiconductor device and manufacturing method thereof |
| US09/765,359 US6307227B2 (en) | 1997-11-21 | 2001-01-22 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09321474A JP3104660B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163175A JPH11163175A (ja) | 1999-06-18 |
| JP3104660B2 true JP3104660B2 (ja) | 2000-10-30 |
Family
ID=18132975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09321474A Expired - Fee Related JP3104660B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6204104B1 (ja) |
| EP (1) | EP0918356A1 (ja) |
| JP (1) | JP3104660B2 (ja) |
| KR (1) | KR100281863B1 (ja) |
| CN (1) | CN1118872C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60037558T2 (de) * | 1999-03-10 | 2009-01-08 | Nxp B.V. | Verfahren zur herstellung eines halbleiterbauelements mit einem bipolartransistor und einem kondensator |
| US6885081B2 (en) | 2000-11-13 | 2005-04-26 | Sharp Kabushiki Kaisha | Semiconductor capacitor device having reduced voltage dependence |
| DE10200838A1 (de) * | 2002-01-11 | 2003-07-31 | Infineon Technologies Ag | Verfahren zum Herstellen eines Kondensators |
| JP2003224201A (ja) * | 2002-01-31 | 2003-08-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US7498219B2 (en) * | 2003-04-15 | 2009-03-03 | Texas Instruments Incorporated | Methods for reducing capacitor dielectric absorption and voltage coefficient |
| JP4349131B2 (ja) * | 2004-01-09 | 2009-10-21 | ソニー株式会社 | バイポーラトランジスタの製造方法及び半導体装置の製造方法 |
| JP3991230B2 (ja) * | 2004-02-12 | 2007-10-17 | セイコーエプソン株式会社 | 強誘電体キャパシタ及びその形成方法、ならびに強誘電体メモリ |
| KR100695868B1 (ko) * | 2005-06-23 | 2007-03-19 | 삼성전자주식회사 | 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법 |
| KR100731087B1 (ko) * | 2005-10-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 바이씨모스 소자 및 그의 제조방법 |
| US7491632B2 (en) * | 2005-11-10 | 2009-02-17 | International Business Machines Corporation | Buried subcollector for high frequency passive semiconductor devices |
| US8143644B2 (en) * | 2008-05-28 | 2012-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| KR20100076256A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Ｐｉｐ 커패시터의 제조 방법 |
| CN107352503A (zh) * | 2016-05-09 | 2017-11-17 | 江苏英特神斯科技有限公司 | 一种硅基绝缘层上多晶硅介质与玻璃的阳极键合方法及其应用 |
| CN111048662A (zh) * | 2019-12-26 | 2020-04-21 | 上海华虹宏力半导体制造有限公司 | 并联pps电容器的制作方法及并联pps电容器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63150955A (ja) | 1986-12-15 | 1988-06-23 | Hitachi Medical Corp | Ｘ線ｃｔ装置用計測回路 |
| JPS6422054A (en) | 1987-07-17 | 1989-01-25 | Nec Corp | Manufacture of capacitor of semiconductor device |
| JPH0456264A (ja) | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体集積回路装置 |
| JP2627369B2 (ja) | 1991-05-27 | 1997-07-02 | 三洋電機株式会社 | 半導体集積回路 |
| JPH0575021A (ja) | 1991-09-13 | 1993-03-26 | Rohm Co Ltd | 半導体装置 |
| US5286991A (en) | 1992-08-26 | 1994-02-15 | Pioneer Semiconductor Corporation | Capacitor for a BiCMOS device |
| JPH06291262A (ja) | 1993-03-31 | 1994-10-18 | Sony Corp | 半導体装置の製造方法 |
| JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP2616569B2 (ja) | 1994-09-29 | 1997-06-04 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JP2776350B2 (ja) | 1995-12-18 | 1998-07-16 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JPH09275189A (ja) | 1996-04-04 | 1997-10-21 | Sony Corp | 半導体装置及びその製造方法 |
| JP3504077B2 (ja) * | 1996-09-13 | 2004-03-08 | 株式会社ルネサステクノロジ | Ｍｏｓ容量を含む半導体装置およびその製造方法 |
| JP3587004B2 (ja) * | 1996-11-05 | 2004-11-10 | ソニー株式会社 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
-
1997
- 1997-11-21 JP JP09321474A patent/JP3104660B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-18 US US09/195,433 patent/US6204104B1/en not_active Expired - Fee Related
- 1998-11-19 KR KR1019980049824A patent/KR100281863B1/ko not_active IP Right Cessation
- 1998-11-20 EP EP98122075A patent/EP0918356A1/en not_active Withdrawn
- 1998-11-20 CN CN98125110A patent/CN1118872C/zh not_active Expired - Fee Related
-
2001
- 2001-01-22 US US09/765,359 patent/US6307227B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1118872C (zh) | 2003-08-20 |
| KR19990045426A (ko) | 1999-06-25 |
| EP0918356A1 (en) | 1999-05-26 |
| US20010007777A1 (en) | 2001-07-12 |
| KR100281863B1 (ko) | 2001-02-15 |
| US6204104B1 (en) | 2001-03-20 |
| JPH11163175A (ja) | 1999-06-18 |
| US6307227B2 (en) | 2001-10-23 |
| CN1218288A (zh) | 1999-06-02 |
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