JPH09129884A - Ｓｏｉ型薄膜電界効果トランジスタ及びその製造方法 - Google Patents
Ｓｏｉ型薄膜電界効果トランジスタ及びその製造方法Info
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- JPH09129884A JPH09129884A JP7278753A JP27875395A JPH09129884A JP H09129884 A JPH09129884 A JP H09129884A JP 7278753 A JP7278753 A JP 7278753A JP 27875395 A JP27875395 A JP 27875395A JP H09129884 A JPH09129884 A JP H09129884A
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Abstract
(57)【要約】
【課題】チャネル電位を引き出すことができてチャネル
電位を自由に設定でき、かつ単結晶層中に形成できるＳ
ＯＩ型薄膜電界効果トランジスタを提供する。 【解決手段】埋込絶縁膜２と、埋込絶縁膜２上に設けら
れたＰ型チャネル層３、Ｎ+ソース拡散層６及びＮ+ドレ
イン拡散層７と、Ｐ型チャネル層３上にゲート酸化膜５
ａを介して設けられたゲート電極５とを有するＳＯＩ型
薄膜電界効果トランジスタにおいて、ソースＮ+拡散層
６の一部を、Ｐ型チャネル層３と一体となったＰ型チャ
ネル引出し層３ａに置き換え、Ｐ型チャネル引出し層３
ａによってＰ型チャネル層３の電位を引き出せるように
する。
電位を自由に設定でき、かつ単結晶層中に形成できるＳ
ＯＩ型薄膜電界効果トランジスタを提供する。 【解決手段】埋込絶縁膜２と、埋込絶縁膜２上に設けら
れたＰ型チャネル層３、Ｎ+ソース拡散層６及びＮ+ドレ
イン拡散層７と、Ｐ型チャネル層３上にゲート酸化膜５
ａを介して設けられたゲート電極５とを有するＳＯＩ型
薄膜電界効果トランジスタにおいて、ソースＮ+拡散層
６の一部を、Ｐ型チャネル層３と一体となったＰ型チャ
ネル引出し層３ａに置き換え、Ｐ型チャネル引出し層３
ａによってＰ型チャネル層３の電位を引き出せるように
する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁体上のシリコ
ン層中に形成されるＳＯＩ(Silicon on Insulator)型の
薄膜トランジスタに関し、特に、チャネル電位を自由に
設定できるＳＯＩ型薄膜電界効果トランジスタとその製
造方法に関する。
ン層中に形成されるＳＯＩ(Silicon on Insulator)型の
薄膜トランジスタに関し、特に、チャネル電位を自由に
設定できるＳＯＩ型薄膜電界効果トランジスタとその製
造方法に関する。
【０００２】
【従来の技術】近年、絶縁体上にシリコン単結晶層を設
けた構造のＳＯＩ基板を用いて半導体素子を形成するＳ
ＯＩ技術が注目を集めている。ＳＯＩ技術を用いること
により、素子間の分離や寄生容量の低減などが容易に達
成でき、また、三次元構造のデバイスも実現可能であ
る。
けた構造のＳＯＩ基板を用いて半導体素子を形成するＳ
ＯＩ技術が注目を集めている。ＳＯＩ技術を用いること
により、素子間の分離や寄生容量の低減などが容易に達
成でき、また、三次元構造のデバイスも実現可能であ
る。
【０００３】しかしながら、ＳＯＩ基板上にＭＯＳ(Met
al-Oxide-Semiconductor)型あるいはＭＩＳ(Metal-Insu
lator-Semiconductor)型の電界効果トランジスタを通常
の工程によって形成した場合、ソース拡散層、ドレイン
拡散層及び素子間分離用の酸化膜が埋込酸化膜（ＳＯＩ
基板としての絶縁体層）にまで達する構成となるため、
チャネル電位（バックゲート電位）を取り出すことがで
きない。このため、チャネル電位がフローティング電位
となって、得られる素子の耐圧が低下したり、電流−電
圧（Ｉ−Ｖ）特性にキンクが見られたりするなどの問題
が生じる。
al-Oxide-Semiconductor)型あるいはＭＩＳ(Metal-Insu
lator-Semiconductor)型の電界効果トランジスタを通常
の工程によって形成した場合、ソース拡散層、ドレイン
拡散層及び素子間分離用の酸化膜が埋込酸化膜（ＳＯＩ
基板としての絶縁体層）にまで達する構成となるため、
チャネル電位（バックゲート電位）を取り出すことがで
きない。このため、チャネル電位がフローティング電位
となって、得られる素子の耐圧が低下したり、電流−電
圧（Ｉ−Ｖ）特性にキンクが見られたりするなどの問題
が生じる。
【０００４】このような問題を解決するものとして特開
平４−３６７２６５号公報には、絶縁性基板上にソース
電極を設けてから薄膜半導体層を設けることにより、チ
ャネル領域とソース電極とが直接接触する構成のＳＯＩ
型薄膜トランジスタが開示されている。図５は、特開平
４−３６７２６５号に示されたＳＯＩ型薄膜トランジス
タの構成を示す断面図である。このＳＯＩ型薄膜トラン
ジスタは、まず絶縁性基板１０１の上にソース電極１０
２を形成し、その後、薄膜半導体層を成長させてこの半
導体層にチャネル領域１０３、ソース領域１０４及びド
レイン領域１０７を形成し、さらにゲート酸化膜１０５
とゲート電極１０６を設けることによって、製造され
る。このＳＯＩ型薄膜トランジスタでは、チャネル領域
１０３がソース電極１０２に対して電気的に短絡してい
るため、チャネル領域１０３の電位はフローティング電
位とはならず、耐圧が向上してＩ−Ｖ特性におけるキン
クが改善されている。
平４−３６７２６５号公報には、絶縁性基板上にソース
電極を設けてから薄膜半導体層を設けることにより、チ
ャネル領域とソース電極とが直接接触する構成のＳＯＩ
型薄膜トランジスタが開示されている。図５は、特開平
４−３６７２６５号に示されたＳＯＩ型薄膜トランジス
タの構成を示す断面図である。このＳＯＩ型薄膜トラン
ジスタは、まず絶縁性基板１０１の上にソース電極１０
２を形成し、その後、薄膜半導体層を成長させてこの半
導体層にチャネル領域１０３、ソース領域１０４及びド
レイン領域１０７を形成し、さらにゲート酸化膜１０５
とゲート電極１０６を設けることによって、製造され
る。このＳＯＩ型薄膜トランジスタでは、チャネル領域
１０３がソース電極１０２に対して電気的に短絡してい
るため、チャネル領域１０３の電位はフローティング電
位とはならず、耐圧が向上してＩ−Ｖ特性におけるキン
クが改善されている。
【０００５】
【発明が解決しようとする課題】上述の特開平４−３６
７２６５号公報のＳＯＩ型薄膜トランジスタは、絶縁性
基板と金属とが混在する表面に半導体層を成長させて形
成されるので、格子定数の差から半導体層の結晶性が非
常に悪くなり、このため、単結晶上に形成した素子に比
べて特性がよくないという問題点を有する。また、半導
体層に対してフォトレジスト工程を実施する場合、少な
くとも最初に行う場合には、半導体層に埋込まれた金属
のパターン（ソース電極）に対して位置決めを行わなけ
ればならず、位置決めが非常に難しいという問題点もあ
る。さらに、チャネル領域が常にソース電位となるた
め、回路設計上の自由度が低いという問題点もある。
７２６５号公報のＳＯＩ型薄膜トランジスタは、絶縁性
基板と金属とが混在する表面に半導体層を成長させて形
成されるので、格子定数の差から半導体層の結晶性が非
常に悪くなり、このため、単結晶上に形成した素子に比
べて特性がよくないという問題点を有する。また、半導
体層に対してフォトレジスト工程を実施する場合、少な
くとも最初に行う場合には、半導体層に埋込まれた金属
のパターン（ソース電極）に対して位置決めを行わなけ
ればならず、位置決めが非常に難しいという問題点もあ
る。さらに、チャネル領域が常にソース電位となるた
め、回路設計上の自由度が低いという問題点もある。
【０００６】本発明の目的は、チャネル電位を引き出す
ことができてチャネル電位を自由に設定できるととも
に、特性にも優れたＳＯＩ型薄膜電界効果トランジスタ
とその製造方法とを提供することにある。
ことができてチャネル電位を自由に設定できるととも
に、特性にも優れたＳＯＩ型薄膜電界効果トランジスタ
とその製造方法とを提供することにある。
【０００７】
【課題を解決するための手段】本発明のＳＯＩ型薄膜電
界効果トランジスタは、埋込絶縁膜と、前記埋込絶縁膜
上に設けられた半導体領域と、前記半導体領域内に形成
された一導電型のチャネル領域と、前記チャネル領域上
にゲート酸化膜を介して設けられたゲート電極と、前記
半導体領域内で前記チャネル領域を挟む両側にそれぞれ
設けられた逆導電型のソース拡散領域及びドレイン拡散
領域とを有するＳＯＩ型薄膜電界効果トランジスタにお
いて、前記ソース拡散領域の一部が、前記チャネル領域
と一体となった前記一導電型のチャネル引出し領域に置
き換わり、前記チャネル引出し領域が前記半導体領域の
表面に達していることを特徴とする。
界効果トランジスタは、埋込絶縁膜と、前記埋込絶縁膜
上に設けられた半導体領域と、前記半導体領域内に形成
された一導電型のチャネル領域と、前記チャネル領域上
にゲート酸化膜を介して設けられたゲート電極と、前記
半導体領域内で前記チャネル領域を挟む両側にそれぞれ
設けられた逆導電型のソース拡散領域及びドレイン拡散
領域とを有するＳＯＩ型薄膜電界効果トランジスタにお
いて、前記ソース拡散領域の一部が、前記チャネル領域
と一体となった前記一導電型のチャネル引出し領域に置
き換わり、前記チャネル引出し領域が前記半導体領域の
表面に達していることを特徴とする。
【０００８】本発明のＳＯＩ型薄膜電界効果トランジス
タでは、チャネル領域とソース拡散領域とを短絡する短
絡部を設けるようにしてもよい。具体的には、ソース拡
散領域、チャネル引出し領域及びドレイン拡散領域を少
なくとも覆いソース拡散領域、チャネル引出し領域及び
ドレイン拡散領域にそれぞれ対応するコンタクトホール
を有する層間絶縁膜と、ソース拡散領域に対応するコン
タクトホールを介してソース拡散領域に接続し同時にチ
ャネル引出し領域に対応するコンタクトホールを介して
チャネル引出し領域に接続するソース電極とをさらに設
けるようにしてもよい。また、本発明のＳＯＩ型薄膜電
界効果トランジスタでは、埋込酸化膜は例えばシリコン
酸化膜である。埋込酸化膜を挟んで半導体領域の反対側
にシリコンからなる支持基板を設けるようにしてもよ
い。
タでは、チャネル領域とソース拡散領域とを短絡する短
絡部を設けるようにしてもよい。具体的には、ソース拡
散領域、チャネル引出し領域及びドレイン拡散領域を少
なくとも覆いソース拡散領域、チャネル引出し領域及び
ドレイン拡散領域にそれぞれ対応するコンタクトホール
を有する層間絶縁膜と、ソース拡散領域に対応するコン
タクトホールを介してソース拡散領域に接続し同時にチ
ャネル引出し領域に対応するコンタクトホールを介して
チャネル引出し領域に接続するソース電極とをさらに設
けるようにしてもよい。また、本発明のＳＯＩ型薄膜電
界効果トランジスタでは、埋込酸化膜は例えばシリコン
酸化膜である。埋込酸化膜を挟んで半導体領域の反対側
にシリコンからなる支持基板を設けるようにしてもよ
い。
【０００９】本発明のＳＯＩ型薄膜電界効果トランジス
タの製造方法は、埋込絶縁膜と前記埋込絶縁膜上に設け
られた一導電型の半導体領域を有するＳＯＩ基板を用い
るＳＯＩ型薄膜電界効果トランジスタの製造方法におい
て、前記半導体領域上にゲート絶縁膜とゲート電極をパ
ターニングする工程と、前記半導体領域の表面の一部で
あって前記ゲート電極と接する領域にレジスト層を形成
する工程と、前記ゲート電極及び前記レジスト層をマス
クとして前記半導体領域に逆導電型の不純物をイオン注
入する工程と、を有し、前記逆導電型の不純物が注入さ
れた領域をソース拡散領域及びドレイン拡散領域とする
ことを特徴とする。
タの製造方法は、埋込絶縁膜と前記埋込絶縁膜上に設け
られた一導電型の半導体領域を有するＳＯＩ基板を用い
るＳＯＩ型薄膜電界効果トランジスタの製造方法におい
て、前記半導体領域上にゲート絶縁膜とゲート電極をパ
ターニングする工程と、前記半導体領域の表面の一部で
あって前記ゲート電極と接する領域にレジスト層を形成
する工程と、前記ゲート電極及び前記レジスト層をマス
クとして前記半導体領域に逆導電型の不純物をイオン注
入する工程と、を有し、前記逆導電型の不純物が注入さ
れた領域をソース拡散領域及びドレイン拡散領域とする
ことを特徴とする。
【００１０】本発明のＳＯＩ型薄膜電界効果トランジス
タは、ソース拡散領域にスリット状の領域を設定し、そ
こをチャネル領域と同一の導電型であってチャネル領域
に接続するチャネル引出し領域としているので、チャネ
ル電位を外部に取り出すことが可能になり、またチャネ
ル領域を任意の電位に設定できる。このようなチャネル
引出し領域は、ゲート電極のパターニング後にイオン注
入によってソース拡散領域を形成する際に、半導体領域
のうちゲート電極に接する部分の一部をレジスト層でマ
スクしておくことで形成される。
タは、ソース拡散領域にスリット状の領域を設定し、そ
こをチャネル領域と同一の導電型であってチャネル領域
に接続するチャネル引出し領域としているので、チャネ
ル電位を外部に取り出すことが可能になり、またチャネ
ル領域を任意の電位に設定できる。このようなチャネル
引出し領域は、ゲート電極のパターニング後にイオン注
入によってソース拡散領域を形成する際に、半導体領域
のうちゲート電極に接する部分の一部をレジスト層でマ
スクしておくことで形成される。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は本発明の実施の一
形態のＳＯＩ型薄膜電界効果トランジスタの構成を示す
平面図であり、図２及び図３はそれぞれ図１のＸ−Ｘ'
線及びＹ−Ｙ'線での断面図である。なお、説明を分か
りやすくするため、図１では、層間絶縁膜８、ソース電
極１０、ドレイン電極１１及びカバー膜１２は記載を省
略してある。
て、図面を参照して説明する。図１は本発明の実施の一
形態のＳＯＩ型薄膜電界効果トランジスタの構成を示す
平面図であり、図２及び図３はそれぞれ図１のＸ−Ｘ'
線及びＹ−Ｙ'線での断面図である。なお、説明を分か
りやすくするため、図１では、層間絶縁膜８、ソース電
極１０、ドレイン電極１１及びカバー膜１２は記載を省
略してある。
【００１２】この薄膜電界効果トランジスタは、貼り合
わせ法によるＳＯＩ基板に形成されたものであって、Ｐ
型シリコンからなるＰ型支持基板１上に配置されシリコ
ン酸化膜からなる埋込酸化膜２の上に、略短冊状のＰ型
チャネル層３とこのＰ型チャネル層３の両側にそれぞれ
配置されたソースＮ+拡散層６及びドレインＮ+拡散層７
を有しており、これらＰ型チャネル層３、ソースＮ+拡
散層６及びドレインＮ+拡散層７は、埋込酸化膜２上に
形成されたロコス(Local Oxidation of Silicon)酸化膜
４によってロの字型に囲まれている。Ｐ型チャネル層３
の上には、ゲート酸化膜５ａを介してポリシリコンから
なるゲート電極５が設けられている。さらに、Ｐ型チャ
ネル層３からソースＮ+拡散層６に向って突出するよう
に、Ｐ型チャネル引出し層３ａが形成されており、図１
に示すように、Ｐ型チャネル引出し層３ａはソースＮ+
拡散層６の一部と置き換わる形で半導体層の表面に現れ
ている。後述するように、Ｐ型チャネル引出し層３ａは
Ｐ型チャネル層３と一体のものとして形成されている。
わせ法によるＳＯＩ基板に形成されたものであって、Ｐ
型シリコンからなるＰ型支持基板１上に配置されシリコ
ン酸化膜からなる埋込酸化膜２の上に、略短冊状のＰ型
チャネル層３とこのＰ型チャネル層３の両側にそれぞれ
配置されたソースＮ+拡散層６及びドレインＮ+拡散層７
を有しており、これらＰ型チャネル層３、ソースＮ+拡
散層６及びドレインＮ+拡散層７は、埋込酸化膜２上に
形成されたロコス(Local Oxidation of Silicon)酸化膜
４によってロの字型に囲まれている。Ｐ型チャネル層３
の上には、ゲート酸化膜５ａを介してポリシリコンから
なるゲート電極５が設けられている。さらに、Ｐ型チャ
ネル層３からソースＮ+拡散層６に向って突出するよう
に、Ｐ型チャネル引出し層３ａが形成されており、図１
に示すように、Ｐ型チャネル引出し層３ａはソースＮ+
拡散層６の一部と置き換わる形で半導体層の表面に現れ
ている。後述するように、Ｐ型チャネル引出し層３ａは
Ｐ型チャネル層３と一体のものとして形成されている。
【００１３】ロコス酸化膜４、ゲート電極５、Ｐ型チャ
ネル引出し層３ａ、ソースＮ+拡散層６及びドレインＮ+
拡散層７を覆うように、層間絶縁膜８が形成されてい
る。層間絶縁膜８には複数のコンタクトホール９が形成
されており、ドレインＮ+拡散層６上のコンタクトホー
ル９を充填するようにドレイン電極１２が層間絶縁膜８
上に形成されている。同様に、Ｐ型チャネル引出し層３
ａ上のコンタクトホール９とソースＮ+拡散層６上のコ
ンタクトホール９とを充填するように、ソース電極１１
が層間絶縁膜８上に形成されている。さらに、層間絶縁
膜８やソース電極１１、ドレイン電極１２を覆うよう
に、カバー膜１２が設けられている。
ネル引出し層３ａ、ソースＮ+拡散層６及びドレインＮ+
拡散層７を覆うように、層間絶縁膜８が形成されてい
る。層間絶縁膜８には複数のコンタクトホール９が形成
されており、ドレインＮ+拡散層６上のコンタクトホー
ル９を充填するようにドレイン電極１２が層間絶縁膜８
上に形成されている。同様に、Ｐ型チャネル引出し層３
ａ上のコンタクトホール９とソースＮ+拡散層６上のコ
ンタクトホール９とを充填するように、ソース電極１１
が層間絶縁膜８上に形成されている。さらに、層間絶縁
膜８やソース電極１１、ドレイン電極１２を覆うよう
に、カバー膜１２が設けられている。
【００１４】次に、このＳＯＩ型薄膜電界効果トランジ
スタの製造工程について説明する。図４(a)〜(c)はこの
製造工程を説明する図であって、図１のＹ−Ｙ'線での
断面に相当する断面図である。
スタの製造工程について説明する。図４(a)〜(c)はこの
製造工程を説明する図であって、図１のＹ−Ｙ'線での
断面に相当する断面図である。
【００１５】ＳＯＩ基板としては、Ｐ型活性層２１を形
成するためのシリコン基板の一方の表面に厚さ約１μｍ
の酸化膜を形成してこれを埋込酸化膜２としたものとＰ
型支持基板１とを貼り合わせ、不活性ガス中において１
２００℃で約１時間熱処理し、その後、埋込酸化膜２の
上のＰ型活性層２１を約０.３μｍを残して研磨したも
のが用いられる。このＳＯＩ基板に素子分離用のロコス
酸化膜４を形成した後、ゲート酸化膜５ａを厚さ約８.
５ｎｍで形成し、その上にポリシリコンを約１５０ｎｍ
成長させ、抵抗が約４０Ω／□程度となるようにリンを
拡散する。さらに厚さ約１５０ｎｍのＷＳｉをスパッタ
リングにより成膜する。その後、フォトリソグラフィ工
程を行うことにより、所定の寸法に加工してゲート電極
５を得る。このとき、ゲート酸化膜５ａもこの所定の寸
法に加工され、図４(a)に示される状態となる。
成するためのシリコン基板の一方の表面に厚さ約１μｍ
の酸化膜を形成してこれを埋込酸化膜２としたものとＰ
型支持基板１とを貼り合わせ、不活性ガス中において１
２００℃で約１時間熱処理し、その後、埋込酸化膜２の
上のＰ型活性層２１を約０.３μｍを残して研磨したも
のが用いられる。このＳＯＩ基板に素子分離用のロコス
酸化膜４を形成した後、ゲート酸化膜５ａを厚さ約８.
５ｎｍで形成し、その上にポリシリコンを約１５０ｎｍ
成長させ、抵抗が約４０Ω／□程度となるようにリンを
拡散する。さらに厚さ約１５０ｎｍのＷＳｉをスパッタ
リングにより成膜する。その後、フォトリソグラフィ工
程を行うことにより、所定の寸法に加工してゲート電極
５を得る。このとき、ゲート酸化膜５ａもこの所定の寸
法に加工され、図４(a)に示される状態となる。
【００１６】次に、Ｐ型チャネル引出し層３ａとなるべ
き領域にマスク用のレジスト層２２をフォトリソグラフ
ィ工程によって形成する。図４(b)に示されるように、
ゲート電極５の横面にこのレジスト層２２が接するよう
にする。続いて、加速エネルギー約７０ＫｅＶ、ドーズ
量約３×１０15ｃｍ-2でヒ素イオン２３をイオン注入す
る。その結果、ゲート電極５やレジスト層２２でマスク
されていなかった部分のＰ型活性層２１にヒ素が導入さ
れて、ソースＮ+拡散層６とドレインＮ+拡散層７が形成
される。一方、ゲート電極５でマスクされていた領域の
Ｐ型活性層２１にはヒ素は導入されず、この部分はＰ型
チャネル層３となる。同様に、レジスト層２２でマスク
されていた領域にもヒ素は導入されず、この部分がＰ型
チャネル引出し層３ａとなる。
き領域にマスク用のレジスト層２２をフォトリソグラフ
ィ工程によって形成する。図４(b)に示されるように、
ゲート電極５の横面にこのレジスト層２２が接するよう
にする。続いて、加速エネルギー約７０ＫｅＶ、ドーズ
量約３×１０15ｃｍ-2でヒ素イオン２３をイオン注入す
る。その結果、ゲート電極５やレジスト層２２でマスク
されていなかった部分のＰ型活性層２１にヒ素が導入さ
れて、ソースＮ+拡散層６とドレインＮ+拡散層７が形成
される。一方、ゲート電極５でマスクされていた領域の
Ｐ型活性層２１にはヒ素は導入されず、この部分はＰ型
チャネル層３となる。同様に、レジスト層２２でマスク
されていた領域にもヒ素は導入されず、この部分がＰ型
チャネル引出し層３ａとなる。
【００１７】レジスト層２２を除去後、厚さ約６５０ｎ
ｍのＢＰＳＧ（ホウリンケイ酸ガラス）膜を層間絶縁膜
８として成長させ、フォトレジスト工程及び層間絶縁膜
８のエッチング工程により層間絶縁膜８にコンタクトホ
ール９を形成する（図４(c)）。そして、厚さ約１００
ｎｍのＴｉＮ、厚さ約３０ｎｍのＴｉ、厚さ約５５０ｎ
ｍのＡｌＳｉＣｕ、厚さ約５０ｎｍのＴｉＮを順次スパ
ッタリングによって成膜し、フォトリソグラフィ工程及
びエッチング工程を行うことによって、ソース電極１０
とドレイン電極１１を得る。この後、厚さ約１２０ｎｍ
のプラズマシリコン酸化膜と厚さ約１０００ｎｍのプラ
ズマＳｉＯＮ膜とを成長させてカバー膜１２を得る。以
上のようにして、図１乃至図３に示すＳＯＩ型薄膜電界
効果トランジスタが完成する。
ｍのＢＰＳＧ（ホウリンケイ酸ガラス）膜を層間絶縁膜
８として成長させ、フォトレジスト工程及び層間絶縁膜
８のエッチング工程により層間絶縁膜８にコンタクトホ
ール９を形成する（図４(c)）。そして、厚さ約１００
ｎｍのＴｉＮ、厚さ約３０ｎｍのＴｉ、厚さ約５５０ｎ
ｍのＡｌＳｉＣｕ、厚さ約５０ｎｍのＴｉＮを順次スパ
ッタリングによって成膜し、フォトリソグラフィ工程及
びエッチング工程を行うことによって、ソース電極１０
とドレイン電極１１を得る。この後、厚さ約１２０ｎｍ
のプラズマシリコン酸化膜と厚さ約１０００ｎｍのプラ
ズマＳｉＯＮ膜とを成長させてカバー膜１２を得る。以
上のようにして、図１乃至図３に示すＳＯＩ型薄膜電界
効果トランジスタが完成する。
【００１８】本実施の形態では、貼り合わせ法を用いて
シリコンウェハを貼り合わせることによってＰ型活性層
２１が得られるので、単結晶シリコン層に電界効果トラ
ンジスタを形成することができ、ＩＣチップとしての歩
留まりは、従来の方法によるものに比べ、約２倍となっ
た。
シリコンウェハを貼り合わせることによってＰ型活性層
２１が得られるので、単結晶シリコン層に電界効果トラ
ンジスタを形成することができ、ＩＣチップとしての歩
留まりは、従来の方法によるものに比べ、約２倍となっ
た。
【００１９】また、本実施の形態では、チャネル領域の
電位とソース領域の電位を電気的に短絡しているため、
従来のものに比べて耐圧を向上させることができた。す
なわち、薄膜電界効果トランジスタでは、ソース領域−
チャネル領域−ドレイン領域の構成で横型寄生ＮＰＮト
ランジスタが存在し、この寄生トランジスタの電流増幅
率をｈFE、コレクタ−ベース間耐圧をＢＶCBO、ベース
オープン時の耐圧をＬＶCEOとすると、
電位とソース領域の電位を電気的に短絡しているため、
従来のものに比べて耐圧を向上させることができた。す
なわち、薄膜電界効果トランジスタでは、ソース領域−
チャネル領域−ドレイン領域の構成で横型寄生ＮＰＮト
ランジスタが存在し、この寄生トランジスタの電流増幅
率をｈFE、コレクタ−ベース間耐圧をＢＶCBO、ベース
オープン時の耐圧をＬＶCEOとすると、
【００２０】
【数１】 が成立する。チャネル電位がフローティング電位となっ
ている従来のＳＯＩ型薄膜電界効果トランジスタでは、
このＬＶCEOによって耐圧が決まっていたのに対し、本
実施の形態では、寄生トランジスタのエミッタ−ベース
間が短絡できるため、ＢＶCBOで耐圧が決まる。通常、
ｈFE＞１であるからＢＶCBO＞ＬＶCEOが成立し、本実施
の形態の電界効果トランジスタの方が耐圧が優ることに
なる。
ている従来のＳＯＩ型薄膜電界効果トランジスタでは、
このＬＶCEOによって耐圧が決まっていたのに対し、本
実施の形態では、寄生トランジスタのエミッタ−ベース
間が短絡できるため、ＢＶCBOで耐圧が決まる。通常、
ｈFE＞１であるからＢＶCBO＞ＬＶCEOが成立し、本実施
の形態の電界効果トランジスタの方が耐圧が優ることに
なる。
【００２１】上述の実施の形態では、ソース電極によっ
てソース拡散領域とチャネル引出し領域とが短絡されて
いたが、本発明はこれに限られるものでなく、ソース拡
散領域に対してチャネル引出し領域に自由に電圧を設定
することが可能である。
てソース拡散領域とチャネル引出し領域とが短絡されて
いたが、本発明はこれに限られるものでなく、ソース拡
散領域に対してチャネル引出し領域に自由に電圧を設定
することが可能である。
【００２２】
【発明の効果】以上説明したように本発明は、ソース拡
散領域にスリット状の領域を設定し、そこをチャネル領
域と同一の導電型であってチャネル領域に接続するチャ
ネル引出し領域とすることにより、チャネル領域の電位
を外部から自由に設定でき、通常の厚膜ＣＭＯＳデバイ
スと同様の回路設計の自由度が得られるととともに、単
結晶層に電界効果トランジスタを形成できるので、特性
に優れたデバイスを得ることができるという効果があ
る。
散領域にスリット状の領域を設定し、そこをチャネル領
域と同一の導電型であってチャネル領域に接続するチャ
ネル引出し領域とすることにより、チャネル領域の電位
を外部から自由に設定でき、通常の厚膜ＣＭＯＳデバイ
スと同様の回路設計の自由度が得られるととともに、単
結晶層に電界効果トランジスタを形成できるので、特性
に優れたデバイスを得ることができるという効果があ
る。
【図１】本発明の実施の一形態のＳＯＩ型薄膜電界効果
トランジスタの構成を示す平面図である。
トランジスタの構成を示す平面図である。
【図２】図１のＸ−Ｘ'線での断面図である。
【図３】図１のＹ−Ｙ'線での断面図である。
【図４】(a)〜(c)は、図１に示す薄膜電界効果トランジ
スタの製造工程を示す図であって、図１のＹ−Ｙ'線で
の断面に相当する断面図である。
スタの製造工程を示す図であって、図１のＹ−Ｙ'線で
の断面に相当する断面図である。
【図５】従来のＳＯＩ型薄膜電界効果トランジスタの構
成を示す断面図である。
成を示す断面図である。
１ Ｐ型支持基板 ２ 埋込酸化膜 ３ Ｐ型チャネル層 ３ａ Ｐ型チャネル引出し層 ４ ロコス酸化膜 ５ ゲート電極 ５ａ ゲート酸化膜 ６ ソースＮ+拡散層 ７ ドレインＮ+拡散層 ８ 層間絶縁膜 ９ コンタクトホール １０ ソース電極 １１ ドレイン電極 １２ カバー膜 ２１ Ｐ型活性層 ２２ レジスト層 ２３ ヒ素イオン
Claims (5)
- 【請求項１】 埋込絶縁膜と、前記埋込絶縁膜上に設け
られた半導体領域と、前記半導体領域内に形成された一
導電型のチャネル領域と、前記チャネル領域上にゲート
酸化膜を介して設けられたゲート電極と、前記半導体領
域内で前記チャネル領域を挟む両側にそれぞれ設けられ
た逆導電型のソース拡散領域及びドレイン拡散領域とを
有するＳＯＩ型薄膜電界効果トランジスタにおいて、 前記ソース拡散領域の一部が、前記チャネル領域と一体
となった前記一導電型のチャネル引出し領域に置き換わ
り、前記チャネル引出し領域が前記半導体領域の表面に
達していることを特徴とするＳＯＩ型薄膜電界効果トラ
ンジスタ。 - 【請求項２】 前記チャネル領域と前記ソース拡散領域
とを短絡する短絡部を有する請求項１に記載のＳＯＩ型
薄膜電界効果トランジスタ。 - 【請求項３】 前記ソース拡散領域、前記チャネル引出
し領域及び前記ドレイン拡散領域を少なくとも覆い前記
ソース拡散領域、前記チャネル引出し領域及び前記ドレ
イン拡散領域にそれぞれ対応するコンタクトホールを有
する層間絶縁膜と、前記ソース拡散領域に対応するコン
タクトホールを介して前記ソース拡散領域に接続し同時
に前記チャネル引出し領域に対応するコンタクトホール
を介して前記チャネル引出し領域に接続するソース電極
と、をさらに有する請求項１に記載のＳＯＩ型薄膜電界
効果トランジスタ。 - 【請求項４】 前記埋込酸化膜がシリコン酸化膜であ
り、前記埋込酸化膜を挟んで前記半導体領域の反対側に
シリコンからなる支持基板を有する請求項１乃至３いず
れか１項に記載のＳＯＩ型薄膜電界効果トランジスタ。 - 【請求項５】 埋込絶縁膜と前記埋込絶縁膜上に設けら
れた一導電型の半導体領域とを有するＳＯＩ基板を用い
るＳＯＩ型薄膜電界効果トランジスタの製造方法におい
て、 前記半導体領域上にゲート絶縁膜とゲート電極をパター
ニングする工程と、 前記半導体領域の表面の一部であって前記ゲート電極と
接する領域にレジスト層を形成する工程と、 前記ゲート電極及び前記レジスト層をマスクとして前記
半導体領域に逆導電型の不純物をイオン注入する工程
と、を有し、 前記逆導電型の不純物が注入された領域をソース拡散領
域及びドレイン拡散領域とすることを特徴とするＳＯＩ
型薄膜電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7278753A JPH09129884A (ja) | 1995-10-26 | 1995-10-26 | Ｓｏｉ型薄膜電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7278753A JPH09129884A (ja) | 1995-10-26 | 1995-10-26 | Ｓｏｉ型薄膜電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129884A true JPH09129884A (ja) | 1997-05-16 |
Family
ID=17601726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7278753A Pending JPH09129884A (ja) | 1995-10-26 | 1995-10-26 | Ｓｏｉ型薄膜電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003086023A1 (en) * | 2002-04-10 | 2003-10-16 | Koninklijke Philips Electronics N.V. | Integrated led drive electronics on silicon-on-insulator integrated circuits |
| JP2006156862A (ja) * | 2004-12-01 | 2006-06-15 | Oki Electric Ind Co Ltd | Ｓｏｉ半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03288471A (ja) * | 1990-04-04 | 1991-12-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH07273340A (ja) * | 1994-03-28 | 1995-10-20 | Nippon Steel Corp | Ｓｏｉ型トランジスタ |
-
1995
- 1995-10-26 JP JP7278753A patent/JPH09129884A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03288471A (ja) * | 1990-04-04 | 1991-12-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH07273340A (ja) * | 1994-03-28 | 1995-10-20 | Nippon Steel Corp | Ｓｏｉ型トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003086023A1 (en) * | 2002-04-10 | 2003-10-16 | Koninklijke Philips Electronics N.V. | Integrated led drive electronics on silicon-on-insulator integrated circuits |
| JP2006156862A (ja) * | 2004-12-01 | 2006-06-15 | Oki Electric Ind Co Ltd | Ｓｏｉ半導体装置およびその製造方法 |
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