JPH03288471A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要〕 Ｓｏｌ基板に形成した半導体装置およびその製造方法に
関し、 しきい値やソース・ドレイン耐圧などの素子特性を安定
化させることを目的とし、 その構造は、個々の半導体素子が側面および底面を絶縁
分離帯によって分離され、該半導体素子の底面において
素子領域の一部が導電孔を通して前記絶縁分離帯の内部
に設けられた導電体層、または、半導体基板上に設けら
れた導電体層に接続されていることを特徴とし、 その製造方法は、第１半導体基板に溝を形威し、該漠の
内部を含む全面に第１絶縁膜を形威し、該第１絶縁膜を
パターンニングして少なくとも１つ以上の孔をあける工
程ど、次いで、前記第１絶縁膜上に導電体層を被着しで
、前記溝および孔の内部を埋没させた後、表面上に被着
した該導電体層上を研磨して平坦にする工程と、 前記導電体層の上に第２絶縁膜を介して第２半導体基板
を張り合わせ、前記第１半導体基板の反対面を研削し、
て、側面および底面が前記第１絶縁膜で囲まれた半導体
素子領域を形威する工程とが含まれていることを特徴と
する。

また、その製造方法において、第２半導体基板を張り合
わせる際、第２絶縁膜を介在しない工程が含まれている
ことを特徴とする。

〔産業上の利用分野〕

本発明はＳｏｌ基板に形威した半導体装置およびその製
造方法に関する。

最近、Ｓ　０１　　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕ
ｌａｔｏｒ）構造の半導体装置が注目されており、それ
は高速動作に有利な半導体デバイスが作成できるからで
あるが、本発明はそのような３０１基板を基礎にした半
導体装置の改善に関している。

〔従来の技術〕

さて、第８図はＳｏｌ基板を基礎にした従来の半導体装
置の断面図を示しており、図中の記号１は半導体基板、
２は絶縁分離帯、１はＭＯ３素子（ｎチャネル）で、Ｍ
　ＯＳ素子ユはｐ型チャネル領域３１．ｎ型ソース領域
３２．　　ｒ＋型トドレイン領域３３ゲート絶縁膜３４
．　％’−ト導電体３５から構成され、４はゲート電極
、５はソース電極　６はドレイン電極、７はカバー絶縁
膜である。

図のように、個々のＭＯ３素子」、はトレンチ（ｔｒｅ
ｎｃｈ　；溝）形成性などを併用して側面および底面を
完全に分離した絶縁分離帯に囲まれており、且つ、ソー
ス領域およびドレイン領域と同程度の厚みの薄いシリコ
ン領域上にＭＯ３素子が形威されているために、ソース
・ドレイン領域におけるｐｎ接合の空乏層の拡がりが抑
制されて、それだけ寄生容量が減少して高速動作する高
性能なデバイスが得られる構造である。

なお、その他、Ｓｏｌ基板を基礎にした半導体装置は放
射線耐性の向上やラッチアップフリーの利点も得られる
。

「発明が解決しよ・つとする課題］ しかし、他方、Ｍ　ＯＳ素子り士完全に絶縁分離されて
いるため乙こ、電気的Ｇこ浮いたフローティング状態に
なっており、デバイス動作中に走行する電子の一部が結
晶格−７ムこ衝突して生じる正孔が、逃げ場がなくてチ
ャネル領域に蓄積されることになる。そうすると、チャ
ネル領域の電位が変化して、素子のしきい値（Ｖｔｈ）
を変動させたり、また、ソース・ドレイン耐圧を低下さ
せる。このようなしきい値の変動やソース・トレイン耐
圧の低下など素子特性の変化は半導体デバイスの信頼性
を低下させる重大な問題である。

本発明はそのような問題点を解消させて、しきい値やソ
ース・ドレイン耐圧などの素子特性を安定化させること
を目的とした半導体装置とその製造方法を提案するもの
である。

〔課題を解決するための手段〕

その課題は、個々の半導体素子が側面および底面を絶縁
分離帯によって分離され、該半導体素子の底面において
素子頷起゛の一部が導電孔を通して前記絶縁分離帯の内
部６．設けられた導電体層、または、半導体基板上に設
ｊノられｊ−導警１体層ム、：接続されている半導体装
置ｃｒよくンで解′決される。

且つ、その製造方法は、第ｊ半導体基析６Ｊ、溝を形成
し、詩情の内部を含む全面に第１紺縁膜を形威し、該第
１絶縁膜を・・ζカー二・・５−、ングし、て少ｆ、（
（とも１つ以トの孔をあける工程と、次いで、前記第１
絶縁膜上に導電体層を被着ｔ−で、前記溝および孔の内
部を埋没させた後、表面上に被着し７た該導電体層上を
研磨し、て平坦Ｃごする工程と、前記導電体層の上に第
２紺縁膜を介して第２半導体装置を張り合わせ、前記第
１半導体基板の反対面を研削して、側面および底面が前
記絶縁膜で囲まれた半導体素子領域を形成する工程が含
まれていることを特徴とし、 また、その製造方法において、前記導電体層の上に第２
絶縁膜を介在せずに第２半導体基板を直接張り合わせる
工程が含まれていることを特徴とする。

〔作用〕

即ち、本発明は絶縁分離帯の内部、または、半導体基板
上に導電体層を設けて、この導電体層に素子領域の一部
、例えば、ＭＯ３素子におけるチャネル領域に導電孔を
通して接続させた構造にする。

そうすれば、デバイス動作中に正孔などのチャージが蓄
積されず、導電体層を通じて逸散させることができるた
めに、しきい値やソース・ドレイン耐圧などの素子特性
を安定化することができる。

〔実施例〕

以下、図面を参照して実施例によって詳細に説明する。

第１図は本発明にかかる半導体装置（Ｉ）の断面図を示
しており、記号は第８図と同様に、１は半導体基板、２
は絶縁分離帯、ｉはＭＯ３素子（ｎチャネル）、４はゲ
ート電極、５はソース電極、６はドレイン電極、７はカ
バー絶縁膜、　３１はｐ型チャネル領域、３２はｎ型ソ
ース領域、３３はｎ型ドレイン領域、３４はゲート絶縁
膜、３５はゲート導電体であるが、絶縁分離帯２の中に
導電体層８が埋没されている。この導電体層８は、例え
ば多結晶シリコン膜から構成されて、ｎ型チャネル領域
３１に導電孔Ｈを通して接続し、且つ、導出電極９によ
って外部に導出されている。

従って、デバイス動作中に正孔をチャネル領域３２から
外部に逃がすことができて、素子特性を安定化すること
ができる。

第２図は本発明にかかる半導体装ｆ（ＩＩ）の断面図を
示しており、記号は第１図と同一部位に同一記号が付け
であるが、他の記号、、にはＭＯ３素子（Ｐチャネル）
で、ＭＯ３素子３”はｎ型チャネル領域３６．ｐ型ソー
ス領域３７．ｐ型ドレイン領域３８．ゲート絶縁膜３４
．ゲート導電体３５から構成され、また、２０は絶縁膜
、９．１０は導出電極である。即ち、本例はＣＭＯ３素
子であり、そのために導電体層８を絶縁膜２０で分離し
て形成している構造で、導出電極９は導電体層８．導電
孔Ｈを通してｎ型チャネル領域３１に接続しており、ま
た、導出電極１０は導電体層８を通じてｎ型チャネル領
域３６に接続している。

第１図の構造と同様に、正孔などのチャージをチャネル
領域から外部に逸散して、素子特性を安定化させること
ができる。

なお、導電体層８から導出する導出電極は多いほど電気
伝導性が良くてデバイスの高速化に役立つが、それは設
計的に考慮すべき問題で、また、その導出電極に応じて
導電体層８を分離すれば良い。且つ、最近、多電源形の
半導体デバイスが増加しており、その場合にも複数バイ
アスを印加するために導電体層８を分離して、それに応
した導出電極を作成する構造を採ることが好ましい。

第３図は本発明にかかる半導体装１　（ＩＩＩ）の断面
図を示しており、記号は第１図と同一部位に同一記号を
付けているが、その他の２゛は絶縁分離帯で、上記第１
図に示した構造は絶縁分離帯２の中に導電体層８を埋没
させているが、本構造の絶縁分離帯２“は導電体Ｎ８が
絶縁分離帯外にあって半導体基板に接続しており、従っ
て、表面に導出電極を設ける必要がなく、半導体基板１
より直接外部に導出できる構造になる。

上記構造と同様に、正孔をｎ型チャネル領域３１から外
部に逃がすことができて、素子特性を安定化させること
ができる。

第４図は本発明にかかる半導体装置（ＩＶ）の断面図を
示しており、記号は第２図と同一部位に同一記号を付け
ている。本例も第２図と同様にＣＭＯ３素子であるが、
導電体層８が絶縁分離帯２“外にあって半導体基板に接
続している構造で、従って、表面に導出電極を設ける必
要がなく、半導体基板１より直接外部に導出できて、上
記第２図に示す構造より簡易に形成することができる。

次の第５図は本発明にかかる半導体装置（Ｖ）の断面図
を示しており、上記第４図に示すＣＭＯ３素子構造にお
いて、ｎチャネルＭＯ３素子主ではＰ型チャネル領域３
１に生成される正孔が逃げ場がなくてチャネル領域に蓄
積されるが、ｐチャネルＭＯ３素子３’の場合にはｎ型
チャネル領域に生威される電子が易動度（モビリティ）
が大きくて容易に絶縁膜から逸散するために、わざわざ
ＰチャネルＭＯ３素子［では導電体層８に接続すること
なく、導電体層８の代わりに絶縁膜２０”によって完全
に分離したものである。他の記号は第４図と同一部位に
同一記号が付けてあり、同じく正孔をチャネル領域３１
から外部に逃がすことができて、素子特性が安定化され
ることは勿論である。

次に、第６図（ａ）〜（ｇ）は本発明にかかる形成方法
の工程順断面図を示しており、本例は第２図に示す半導
体装置の形成例である。

第６図（ａ）参照；まず、第１半導体基板１１の表面に
フォトプロセスを用いてマスク（図示せず）を形成し、
選択的にエツチングして溝４０を形成する。

溝の幅は０．５〜１μｍ程度で、エツチングは塩素系ガ
スを用いたドライエツチング、または、アルカリ溶液を
用いたウェットエツチングをおこなう。

第６図（ｂ）参照；次いで、溝４０の内部を含む全面を
熱酸化してＳｉｎ、膜２１（膜厚１０００人；第１絶縁
膜）を生威し、このＳｉ　Ｏｚ　１９１２１をフォトプ
ロセスを用いてパターンニングする。このパターンニン
は素子領域に導電体層を接続するための孔Ｈを形成する
のが目的である。

第６図（Ｃ）参照；次いで、化学気相成長（ＣＶＤ）法
によって５ｉｎｔ膜２１上に多結晶シリコン膜８（膜厚
３００ＯＡ以上；導電体層）を被着して、溝４０および
孔Ｈの内部を埋没させた後、その表面を研磨して平坦に
する。

第６図（ｄ）参照；次いで、多結晶シリコン膜８を分離
するためのパターンニングをおこなった後、Ｓｉ　Ｏｚ
　ＷＩ２０　（膜厚２０００人程度１絶縁Ｍ）を被着し
、それを研磨除去して多結晶シリコン膜８（導電体層）
の隙間のみに残存させる。なお、このパターンニング工
程は１箇所のみに導出電極を形成する半導体デバイスの
場合には不要であるが、多電源形のデバイスのような複
数バイアスを印加するためには多結晶シリコン膜８を分
離するためのパターンニングが必要で、また、設計上か
ら許されるならば、導出電極の多い方が高速動作に有利
なために、本工程を適用するのが望ましい。

第６図（ｅ）参照；次いで、Ｓｉｎｇ膜２２（第２絶縁
膜）を熱酸化して生成した第２半導体基板１２を、５ｉ
ｎ２膜２２と多結晶シリコン膜８，５ｉＯｚ膜２０とが
接着するように張り合わせる。

第６図（ｆ）参照：次いで、第１半導体基板１１を裏面
から研削して素子領域（厚み約１．０００人前後）を形
成する。この研削には５ｉＯｚ膜２１表出が終点になる
選択研磨法を用いる。なお、本図からは前第６図（ｅ）
を逆にした断面図を示している。

第６図（８）参照；次いで、素子領域１１にＭＯ３素子
３．３“を作成して完成するが、その際、ゲート電極４
．ソース電極５．ドレイン電極６などと同時に導出電極
９，１０を形成する。

次に、第７図（ａ）〜（Ｃ）は本発明にかかる他の形成
方法の工程順断面図を示しており、上記第６図に説明し
た形成方法は第２図に示す半導体装置、即ち、絶縁分離
帯の内部に導電体層８を設けた実施例の形成方法であっ
たが、本例は第４図に示す半導体装置、即ち、半導体基
板上に導電体層を設けて半導体基板に接続している構造
の形成方法の例である。

本形成方法では第６図に説明した形成方法のうち、第６
図（ａ）〜（ｄ）に説明した工程は本方法も同しであり
、従って、第６図（ｅ）〜（のに対応した第７図（ａ）
〜（Ｃ）の工程を以下に説明する。

第７図（ａ）参照；前記した第６図（ｄ）の工程を終え
た第１半導体基板１１に対して、その表面に露出した生
のままの第２半導体基板１２をその面と多結晶シリコン
膜８，５ｉＯｚ膜２０とが接着するように張り合わせる
。

第７図（１））参照；次いで、第ｊ半導体基板１１を裏
面から研削して素子領域１１（厚み約１０００Ａ程度ン
を形成する。この研削にはＳｉｎ、膜２１表出が終点に
なる選択研磨法を用いる。また、本図より前第７図（ａ
）を逆にした断面図を示している。

第７図（Ｃ）参照：次いで、半導体素子領域１１にＭＯ
３素子３，３′を作成して完成するが、その際、本形成
方法では第６図（鎖に示す導出電極９．１０を形成する
必要はない。

上記が形成方法の概要であり、これらは第２図および第
４図に示す構造を例として説明しているが、その他の第
１図、第３図、第５図の形成方法もほぼ同様の類似した
方法になる。

なお、上記実施例はいずれもＳＯＩ基板を基礎にしたＭ
ＯＳデバイスの例であるが、本発明はバイポーラデバイ
スにも適用できることはいうまでもない。

〔発明の効果〕

以上の説明から明らかなように、本発明によればＳｏｌ
基板を基礎にした半導体装置のしきい値やソース・ドレ
イン耐圧などの素子特性を安定化させて、特性変動のな
い半導体デバイスが得られ、その信頼性を大きく向上さ
せる効果があるものである。

【図面の簡単な説明】

第１図は本発明にかかる半導体装置（１）の断面図、 第２図は本発明にかかる半導体装置（ＩＩ）の断面図、 第３図は本発明にかかる半導体装置（ＩＩＩ）の断面図
、 第４図は本発明にかかる半導体装ｆ　（ＩＶ）の断面図
、 第５図は本発明にかかる半導体装置（Ｖ）の断面図、 第６図（ａ）〜（８）は本発明にかかる形成方法の工程
順断面図、 第７図（ａ）〜（Ｃ）は本発明にかかる他の形成方法の
工程順断面図、 第８図は従来の半導体装置の断面図である。 図において、 １は半導体基板、　　　２，２°は絶縁分離帯、１．１
直はＭＯ３素子、４はゲート電極、５はソース電極、　
　　　６はドレイン電極、７はカバー絶縁膜、 ８は導電体層（多結晶シリコン膜）、 ９．１０は導出電極、 １１は第１半導体基板（素子領域）、 １２は第２半導体基板、 ２０．２０’はＳｉｎ、膜（絶縁膜）、２１はＳｉｎ、
膜（第１絶縁膜）、 ２２は５ｉｎｔ膜（第２絶縁膜）、 ４０は溝、　　　　　　　Ｈは導電孔、または孔を示し
ている。

Claims (3)

【特許請求の範囲】
1. （１）個々の半導体素子が側面および底面を絶縁分離帯
   によって分離され、該半導体素子の底面において素子領
   域の一部が導電孔を通して前記絶縁分離帯の内部に設け
   られた導電体層、または、半導体基板上に設けられた導
   電体層に接続されてなることを特徴とする半導体装置。
2. （２）第１半導体基板に溝を形成し、該溝の内部を含む
   全面に第１絶縁膜を形成し、該第１絶縁膜をパターンニ
   ングして少なくとも１つ以上の孔をあける工程と、 次いで、前記第１絶縁膜上に導電体層を被着して、前記
   溝および孔の内部を埋没させた後、表面上に被着した該
   導電体層上を研磨して平坦にする工程と、 前記導電体層の上に第２絶縁膜を介して第２半導体基板
   を張り合わせ、前記第１半導体基板の反対面を研削して
   、側面および底面が前記絶縁膜で囲まれた半導体素子領
   域を形成する工程が含まれてなることを特徴とする半導
   体装置の製造方法。
3. （３）請求項（１）記載の半導体装置の製造方法におい
   て、前記導電体層の上に第２絶縁膜を介せずに第２半導
   体基板を直接張り合わせる工程が含まれてなることを特
   徴とする半導体装置の製造方法。