JPH0530074B2 - - Google Patents
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- JPH0530074B2 JPH0530074B2 JP58197524A JP19752483A JPH0530074B2 JP H0530074 B2 JPH0530074 B2 JP H0530074B2 JP 58197524 A JP58197524 A JP 58197524A JP 19752483 A JP19752483 A JP 19752483A JP H0530074 B2 JPH0530074 B2 JP H0530074B2
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- mos element
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は支持基板中に絶縁分離された複数の島
に相互に導電形の異なるMOS素子を形成する相
補形半導体装置に関するものである。
に相互に導電形の異なるMOS素子を形成する相
補形半導体装置に関するものである。
従来、この種の装置は、高耐圧，低消費電力お
よび高集積等性等の全ての要求を満足する構成が
以下に述べる理由により存在しなかつたため、前
記特性のち、いずれか１つの特性に主眼を置いた
構造設計がなされていた。例えば、低消費電力特
性を重要視する場合はＮ形基板中にいわゆるＰウ
エルを形成し、このＰウエル内にＮチヤンネル
MOS素子を、またＰウエル以外のＮ形半導体領
域にＰチヤンネルMOS素子を形成し、これらを
組み合わせて相補形MOS素子を含む半導体装置
としていた。しかしながら、このような構成にお
いては、Ｐウエル中の素子の耐圧が充分に得られ
ず、高耐圧化には不適当であつた。また、Ｎチヤ
ンネルおよびＰチヤンネルのMOS素子を極めて
接近させて形成配置すると、寄生サイリスタによ
るいわゆるラツチアツプ動作が生じ、正常な特性
が期待できなかつた。また、高集積特性を重要視
する場合は絶縁分離領域が不要ないしは極めて小
さくできるＮチヤンネルMOSを含む半導体装置
としていた。しかしながら、前述した相補形
MOS素子を含む半導体装置程度の低消費電力化
は達成できなかつた。また、高耐圧特性を重要視
する場合は誘電体分離された島の中に前述した
MOS素子および駆動能力に優れたバイポーラ素
子を含む半導体装置としていた。しかしながら、
この種の装置も以下に述べる問題点が包含されて
おり、その解決策が望まれていた。
よび高集積等性等の全ての要求を満足する構成が
以下に述べる理由により存在しなかつたため、前
記特性のち、いずれか１つの特性に主眼を置いた
構造設計がなされていた。例えば、低消費電力特
性を重要視する場合はＮ形基板中にいわゆるＰウ
エルを形成し、このＰウエル内にＮチヤンネル
MOS素子を、またＰウエル以外のＮ形半導体領
域にＰチヤンネルMOS素子を形成し、これらを
組み合わせて相補形MOS素子を含む半導体装置
としていた。しかしながら、このような構成にお
いては、Ｐウエル中の素子の耐圧が充分に得られ
ず、高耐圧化には不適当であつた。また、Ｎチヤ
ンネルおよびＰチヤンネルのMOS素子を極めて
接近させて形成配置すると、寄生サイリスタによ
るいわゆるラツチアツプ動作が生じ、正常な特性
が期待できなかつた。また、高集積特性を重要視
する場合は絶縁分離領域が不要ないしは極めて小
さくできるＮチヤンネルMOSを含む半導体装置
としていた。しかしながら、前述した相補形
MOS素子を含む半導体装置程度の低消費電力化
は達成できなかつた。また、高耐圧特性を重要視
する場合は誘電体分離された島の中に前述した
MOS素子および駆動能力に優れたバイポーラ素
子を含む半導体装置としていた。しかしながら、
この種の装置も以下に述べる問題点が包含されて
おり、その解決策が望まれていた。
第１図はこの種の誘電体分離構造形半導体装置
の一例を製造工程順に示したものである。すなわ
ち、同図ａに示すように例えばSiからなるＰ形半
導体基板１の表面にイオン注入法によりＢイオン
を注入してP+埋込層２を形成した後、この基板
１上に例えば熱酸化によるSiO2などのマスク材
層３を形成し、フオトリングラフイ技術により分
離に必要な溝エツチ窓４を形成する。次にKOH
を含むアルカリエツチング液等を用いていわゆる
異方性エツチングを行なつて同図ｂに示すように
基板１に分離溝５を形成する。次にマスク材層３
を除去した後、同図ｃに示すように基板１の全面
に例えばSiO2膜，Si3N4膜，半絶縁性膜あるいは
これらの多層および複合膜（例えばオキシナイト
ライド膜）などの絶縁膜６を形成し、さらにこの
絶縁膜６上に多結晶シリコンを堆積して支持基板
材７を形成する。次に同図ｄに示すように基板１
の背面を研磨あるいはエツチング等により基板１
の除去を行なつて絶縁膜６を露出させる。これに
よつて基板１の一部であつた半導体領域が絶縁膜
６で囲まれた島８が相互に絶縁分離されて同一基
板上に形成される。次にこの島８の中に不純物添
加を行なつてソース９，ドレイン１０およびゲー
ト１１の各コンタクトを形成するとともに、表面
保護絶縁膜１２を形成し、必要に応じてコンタク
ト窓１３および電極配線１４を設けて半導体素子
とする。
の一例を製造工程順に示したものである。すなわ
ち、同図ａに示すように例えばSiからなるＰ形半
導体基板１の表面にイオン注入法によりＢイオン
を注入してP+埋込層２を形成した後、この基板
１上に例えば熱酸化によるSiO2などのマスク材
層３を形成し、フオトリングラフイ技術により分
離に必要な溝エツチ窓４を形成する。次にKOH
を含むアルカリエツチング液等を用いていわゆる
異方性エツチングを行なつて同図ｂに示すように
基板１に分離溝５を形成する。次にマスク材層３
を除去した後、同図ｃに示すように基板１の全面
に例えばSiO2膜，Si3N4膜，半絶縁性膜あるいは
これらの多層および複合膜（例えばオキシナイト
ライド膜）などの絶縁膜６を形成し、さらにこの
絶縁膜６上に多結晶シリコンを堆積して支持基板
材７を形成する。次に同図ｄに示すように基板１
の背面を研磨あるいはエツチング等により基板１
の除去を行なつて絶縁膜６を露出させる。これに
よつて基板１の一部であつた半導体領域が絶縁膜
６で囲まれた島８が相互に絶縁分離されて同一基
板上に形成される。次にこの島８の中に不純物添
加を行なつてソース９，ドレイン１０およびゲー
ト１１の各コンタクトを形成するとともに、表面
保護絶縁膜１２を形成し、必要に応じてコンタク
ト窓１３および電極配線１４を設けて半導体素子
とする。
第２図は前述した製造方法により製作された半
導体素子を含む半導体装置の一例を示す断面構成
図であり、第１図と同一部分は同一符号を示して
ある。同図において、第１図に示す工程で形成さ
れた導電形の島８は１種類のみであつたが、ここ
では例えば特公昭57−45063号公報あるいは
USPattent3461003号公報等に開示された技術を
用いてＰ形とＮ形との２種類から構成されてい
る。すなわち、Ｐ形ソース９１，Ｐ形ドレイン１
０１およびＰ形ゲート１１１からなるＰチヤンネ
ルMOS素子１５と、Ｎ形ソース９２，Ｎ形ドレ
イン１０２およびＮ形ゲート１１２からなるＮチ
ヤンネルMOS素子１６から構成されている。そ
して、それらの素子はMOSトランジスタの閾値
電圧VTを正確に制御するため、いわゆるチヤン
ネル電位用コンタクト１７をＰチヤンネルMOS
素子１５とＮチヤンネルMOS素子１６との２種
類の素子にそれぞれ設ける必要があつた。
導体素子を含む半導体装置の一例を示す断面構成
図であり、第１図と同一部分は同一符号を示して
ある。同図において、第１図に示す工程で形成さ
れた導電形の島８は１種類のみであつたが、ここ
では例えば特公昭57−45063号公報あるいは
USPattent3461003号公報等に開示された技術を
用いてＰ形とＮ形との２種類から構成されてい
る。すなわち、Ｐ形ソース９１，Ｐ形ドレイン１
０１およびＰ形ゲート１１１からなるＰチヤンネ
ルMOS素子１５と、Ｎ形ソース９２，Ｎ形ドレ
イン１０２およびＮ形ゲート１１２からなるＮチ
ヤンネルMOS素子１６から構成されている。そ
して、それらの素子はMOSトランジスタの閾値
電圧VTを正確に制御するため、いわゆるチヤン
ネル電位用コンタクト１７をＰチヤンネルMOS
素子１５とＮチヤンネルMOS素子１６との２種
類の素子にそれぞれ設ける必要があつた。
しかしながら、第２図に示すようにＰチヤンネ
ルMOS素子１５とＮチヤンネルMOS素子１６と
の両タイプの素子を備えた半導体装置において、
半導体素子の全面にわたつて前述したチヤンネル
電位用コンタクト１７を設けることは実用上極め
て不可能であつた。
ルMOS素子１５とＮチヤンネルMOS素子１６と
の両タイプの素子を備えた半導体装置において、
半導体素子の全面にわたつて前述したチヤンネル
電位用コンタクト１７を設けることは実用上極め
て不可能であつた。
このような問題を改善するものとしては、第３
図に断面構成図で示すように複数のMOS素子を
同一の島８内に搭載し、相互に共通したチヤンネ
ル電位用コンタクト１７を設けた半導体装置が提
案されているが、素子の微細化に伴なつてコンタ
クト１７を構成するN+＋Ｐ，P+＋Ｎ拡散層の領
域の占有面が無視し得ないものとなつていた。ま
た、素子が完全に誘電体分離されているためにＰ
チヤンネルMOS素子１５の島８内に蓄積された
少数キヤリアがトランジスタ特性にいわゆるキン
ク現象をもたらすため、回路設計上の制約となつ
ていた。
図に断面構成図で示すように複数のMOS素子を
同一の島８内に搭載し、相互に共通したチヤンネ
ル電位用コンタクト１７を設けた半導体装置が提
案されているが、素子の微細化に伴なつてコンタ
クト１７を構成するN+＋Ｐ，P+＋Ｎ拡散層の領
域の占有面が無視し得ないものとなつていた。ま
た、素子が完全に誘電体分離されているためにＰ
チヤンネルMOS素子１５の島８内に蓄積された
少数キヤリアがトランジスタ特性にいわゆるキン
ク現象をもたらすため、回路設計上の制約となつ
ていた。
したがつて本発明は、前述した従来の問題に鑑
してなされたものであり、その目的とするところ
は、高耐圧にして低消費電力かつ高集積度化を可
能にした誘電体分離構造を備えた相補形半導体装
置を提供することにある。
してなされたものであり、その目的とするところ
は、高耐圧にして低消費電力かつ高集積度化を可
能にした誘電体分離構造を備えた相補形半導体装
置を提供することにある。
このような目的を達成するために本発明は、支
持基板中に絶縁膜を介して絶縁分離された複数の
島を設けるとともに、これらの島のうち少なくと
も一つに島の底面に絶縁膜が存在しない島を設
け、該底面の絶縁膜が存在しない島の中に少なく
とも１個のＰチヤンネルMOS素子のいずれか一
方が形成され、該底面の絶縁膜が存在する島の中
には前述のMOS素子とは異なる導電形を有する
チヤンネルのMOS素子を形成したものである。
持基板中に絶縁膜を介して絶縁分離された複数の
島を設けるとともに、これらの島のうち少なくと
も一つに島の底面に絶縁膜が存在しない島を設
け、該底面の絶縁膜が存在しない島の中に少なく
とも１個のＰチヤンネルMOS素子のいずれか一
方が形成され、該底面の絶縁膜が存在する島の中
には前述のMOS素子とは異なる導電形を有する
チヤンネルのMOS素子を形成したものである。
次に図面を用いて本発明の実施例を詳細に説明
する。
する。
第４図は本発明による相補形半導体装置の一例
を示す断面構成図であり、前述の図と同一部分は
同一符号を付す。同図において、支持基板材７の
中には絶縁膜６を介して完全に絶縁分離された複
数の島８と、底面のみに絶縁膜６が存在しない１
個の島８′とが形成されている。そして、完全に
絶縁分離された一方の島８にはＰ形ソース９１，
Ｐ形ドレイン１０１およびＰ形ゲート１１１から
なる２組のＰチヤンネルMOS素子１５が形成さ
れ、また底面に絶縁膜６が存在しない島８′には
Ｎ形ソース９２，Ｎ形ドレイン１０２およびＮ形
ゲート１１２からなる１個のＮチヤンネルMOS
素子１６が形成され、さらに完全に絶縁分離され
た他方の島８にＮ形エミツタ９３，Ｐ形ベース９
４およびＮ形コレクタ１０２からなるバイポーラ
形NPNトランジスタ１８が形成されている。
を示す断面構成図であり、前述の図と同一部分は
同一符号を付す。同図において、支持基板材７の
中には絶縁膜６を介して完全に絶縁分離された複
数の島８と、底面のみに絶縁膜６が存在しない１
個の島８′とが形成されている。そして、完全に
絶縁分離された一方の島８にはＰ形ソース９１，
Ｐ形ドレイン１０１およびＰ形ゲート１１１から
なる２組のＰチヤンネルMOS素子１５が形成さ
れ、また底面に絶縁膜６が存在しない島８′には
Ｎ形ソース９２，Ｎ形ドレイン１０２およびＮ形
ゲート１１２からなる１個のＮチヤンネルMOS
素子１６が形成され、さらに完全に絶縁分離され
た他方の島８にＮ形エミツタ９３，Ｐ形ベース９
４およびＮ形コレクタ１０２からなるバイポーラ
形NPNトランジスタ１８が形成されている。
このような構成において、ＮチヤンネルMOS
素子１５を完全に絶縁分離した島８に、Ｐチヤン
ネルMOS素子１６を底面側に絶縁膜６の存在し
ない島８′にそれぞれ分離して設けたことによつ
て、ＰチヤンネルMOS素子１６のチヤンネル領
域に電位を与える端子として支持基板材７を利用
することができる。また、このようなＮチヤンネ
ルMOS素子１６構造を採用することにより、同
図に示すようにＰチヤンネルMOS素子１５にも
別途コンタクト１７を設けることができ、したが
つて回路動作上、理想的なチヤンネル電位を一括
して与えることができる。また、必要に応じてチ
ヤンネル電位の相互に異なる素子毎に同一の島に
収容すれば、任意の閾値電圧を設定することも可
能となる。また、同図に示す構成によれば、Ｐチ
ヤンネルMOS素子１５に対しては電極配線等を
設けた第１の主面１９側から、Ｎチヤンネル
MOS素子１６に対してはこれとは異なる第２の
主面２０側からそれぞれチヤンネル電位を一括し
て与える誘電体分離構造となるので、従来、チヤ
ンネル電位を与えるために必要であつたコンタク
ト窓１３および電極配線１４（第２図，第３図参
照）等が不要となり、集積度の向上が達成される
のみならず、これらの電位を与える電源の電圧変
動に起因するいわゆるラツチアツプ動作の発生が
なくなる。また、同一チツプ内に配設される複数
の島に電位を与える配線の一部を支持基板材７で
置換できるため、配線面積の低減による集積度の
向上も併せて達成することができる。また、完全
に誘電体分離された島の中に形成されたMOS素
子は、チヤンネル領域近傍に少数キヤリアが蓄積
され易く、これよる入出力特性の変動、いわゆる
キンク現象が避けられなかつたが、これは特にＮ
チヤンネルMOS素子において特に顕著となるこ
とが判明したが、第４図に示すようにＮチヤンネ
ルMOS素子１６を形成するＰ形の島８′の底面側
絶縁膜６を除くことにより、少数キヤリアの蓄積
が激滅し、キンク現象の発生が皆無となつた。さ
らに誘電体構造を採用しているため、ラツチアツ
プ動作の発生の恐れがなく、高耐圧化が極めて有
利となる。これによつて数百ボルト以上の耐圧と
低消費電力特性とを併せもつ相補形のMOS素子
を容易に実現することができる。また、第４図で
示したように相補形のMOS素子を製作する不純
物添加工程は、バイポーラ形のトランジスタ１８
を混載することも可能であり、バイポーラ形トラ
ンジスタ１８のもつ高速動作および高駆動能力も
同時に付加し得ることも可能となる。
素子１５を完全に絶縁分離した島８に、Ｐチヤン
ネルMOS素子１６を底面側に絶縁膜６の存在し
ない島８′にそれぞれ分離して設けたことによつ
て、ＰチヤンネルMOS素子１６のチヤンネル領
域に電位を与える端子として支持基板材７を利用
することができる。また、このようなＮチヤンネ
ルMOS素子１６構造を採用することにより、同
図に示すようにＰチヤンネルMOS素子１５にも
別途コンタクト１７を設けることができ、したが
つて回路動作上、理想的なチヤンネル電位を一括
して与えることができる。また、必要に応じてチ
ヤンネル電位の相互に異なる素子毎に同一の島に
収容すれば、任意の閾値電圧を設定することも可
能となる。また、同図に示す構成によれば、Ｐチ
ヤンネルMOS素子１５に対しては電極配線等を
設けた第１の主面１９側から、Ｎチヤンネル
MOS素子１６に対してはこれとは異なる第２の
主面２０側からそれぞれチヤンネル電位を一括し
て与える誘電体分離構造となるので、従来、チヤ
ンネル電位を与えるために必要であつたコンタク
ト窓１３および電極配線１４（第２図，第３図参
照）等が不要となり、集積度の向上が達成される
のみならず、これらの電位を与える電源の電圧変
動に起因するいわゆるラツチアツプ動作の発生が
なくなる。また、同一チツプ内に配設される複数
の島に電位を与える配線の一部を支持基板材７で
置換できるため、配線面積の低減による集積度の
向上も併せて達成することができる。また、完全
に誘電体分離された島の中に形成されたMOS素
子は、チヤンネル領域近傍に少数キヤリアが蓄積
され易く、これよる入出力特性の変動、いわゆる
キンク現象が避けられなかつたが、これは特にＮ
チヤンネルMOS素子において特に顕著となるこ
とが判明したが、第４図に示すようにＮチヤンネ
ルMOS素子１６を形成するＰ形の島８′の底面側
絶縁膜６を除くことにより、少数キヤリアの蓄積
が激滅し、キンク現象の発生が皆無となつた。さ
らに誘電体構造を採用しているため、ラツチアツ
プ動作の発生の恐れがなく、高耐圧化が極めて有
利となる。これによつて数百ボルト以上の耐圧と
低消費電力特性とを併せもつ相補形のMOS素子
を容易に実現することができる。また、第４図で
示したように相補形のMOS素子を製作する不純
物添加工程は、バイポーラ形のトランジスタ１８
を混載することも可能であり、バイポーラ形トラ
ンジスタ１８のもつ高速動作および高駆動能力も
同時に付加し得ることも可能となる。
なお、前述した実施例においては、完全に絶縁
分離された島８にＰチヤンネルMOS素子１５を、
底面側に絶縁膜６が存在しない島８′にＮチヤン
ネルMOS素子１６をそれぞれ設けた場合につい
て説明したが、本発明これに限定されるものでは
なく、絶縁分離された島８にＮチヤンネルMOS
素子１６を、底面側に絶縁膜６が存在しない島
８′にＰチヤンネルMOS素子１５をそれぞれ設け
ても前述と同様の効果が得られることは勿論であ
る。また、前述した実施例において、底面側に絶
縁膜６が存在しない島８′の中にＮチヤンネル
MOS素子１６を１個のみ設けた場合について説
明したが、本発明はこれに限定されるものではな
く、MOS素子の特徴を生かして複数個のＮチヤ
ンネルMOS素子１６を設けても前述と全く同様
の効果が得られることは言うまでもない。
分離された島８にＰチヤンネルMOS素子１５を、
底面側に絶縁膜６が存在しない島８′にＮチヤン
ネルMOS素子１６をそれぞれ設けた場合につい
て説明したが、本発明これに限定されるものでは
なく、絶縁分離された島８にＮチヤンネルMOS
素子１６を、底面側に絶縁膜６が存在しない島
８′にＰチヤンネルMOS素子１５をそれぞれ設け
ても前述と同様の効果が得られることは勿論であ
る。また、前述した実施例において、底面側に絶
縁膜６が存在しない島８′の中にＮチヤンネル
MOS素子１６を１個のみ設けた場合について説
明したが、本発明はこれに限定されるものではな
く、MOS素子の特徴を生かして複数個のＮチヤ
ンネルMOS素子１６を設けても前述と全く同様
の効果が得られることは言うまでもない。
次に本発明による相補形半導体装置の製造方法
の一例を説明する。
の一例を説明する。
第５図ａ〜ｅは本発明による相補形半導体装置
の製造方法の一例を示す要部断面工程図であり、
前述の図と同一部分は同一符号を付す。同図にお
いて、まず、同図ａに示すようにSiからなるＮ形
基板１の表面にAsをドーズ量１×1015cm-2の割合
でイオン注入してシート抵抗50Ω／口の堀込層２
を形成する。この場合、この埋込層２は将来底面
側の絶縁膜６を除く島８′を形成する部位には設
けないことが得策である。次にこの表面にSi基板
１加工用の第１のマスク材層３および第２のマス
ク材層３１をそれぞれ形成し、フオトリングフラ
イ技術により分離に必要な溝エツチ窓４を形成す
る。この場合、第１のマスク材層３は例えば膜厚
約5000ÅのSiO2膜で形成し、一方第２のマスク
材層３１は膜厚約500ÅのSiO2膜，膜厚約1200Å
のSi3N4膜および膜厚約5000ÅのC.V.D SiO2膜を
積層して形成する複合マスク材層とする。次に
KOH水溶液およびアルコールの混合液からなる
アルカリエツチング液等でいわゆる異方性エツチ
ングを行なつて同図ｂに示すように基板１に分離
溝５を形成する。次に第１のマスク材層３を除去
する。このとき第２のマスク材層３１のC.V.D
SiO2膜も併せて除去される。次にウエツトO2ガ
ス中だ約1100℃，約５時間の熱酸化を行なつて第
２のマスク材層３１を除く部位に同図ｃに示すよ
うに膜厚約1.5μｍのSiO2膜からなる絶縁膜６を形
成する。この場合、同図ｂで示す第２のマスク材
層３１で覆われた埋込層２の表面には、Si3N4膜
が形成されており、このSi3N4膜が耐酸化性であ
るため前述したSiO2膜からなる絶縁膜６は形成
されない。次にこの基板１を熱リン酸液中に浸漬
し第２のマスク材層３１のSi3N4膜をエツチング
除去し、引き続き希弗酸中でエツチングを行なつ
て前述した膜厚約1.5μｍのSiO2膜からなる絶縁膜
６を薄くすることなく、第２のマスク材層３１の
膜厚約500ÅのSiO2膜を除去する。ここで、発明
者らの実験によれば、4wt％のHF水溶液で約８
分間エツチングすれば、第２のマスク材層３１の
残存SiO2膜が除去されて埋込層２を露出させる
ことができた。この場合、絶縁膜６の膜厚は約
1.4μｍであつた。引き続き、この絶縁膜６および
露出した基板１上からＰ形の不純物であるボロン
ンを、例えばBN板からの気相拡散（N2）ガス中
で約1000℃，約30分）で表面濃度が１×1021cm-3
程度となるように添加する。この場合、このボロ
ンは後述する多結晶シリコンの堆積および表面絶
縁保護膜の成長に必要とする熱処理工程で島中に
拡散し、この島の誘電形をＮ形からＰ形に変え、
前記第４図に示したように相補形の島が実現され
る。次にこの絶縁膜６および露出した基板１上に
Siを約500μｍの厚さに堆積して支持基板材７を形
成する。この場合、絶縁膜６が形成されない基板
１上には単結晶層７１が、絶縁膜６が形成された
面には多結晶層７２がそれぞれ形成される。この
過程は極めて高い温度と長い時間を必要とするた
め、前述した不純物のボロンが単結晶層７１内に
拡散してくることになるが、これは後述するよう
に本発明の効果を増進させるものであり、何ら不
都合を生じにいことに注意すべきである。また、
必要に応じて堆積する支持基板材７にボロン等の
不純物の添加を行なつて抵抗値を下げることも効
果的な手段である。次に同図ｄに示すように基板
１の背面を研磨あるいはエツチング等により基板
１の除去を行なつて絶縁膜６を露出させる。これ
によつて基板１の一部であつた半導体領域が絶縁
膜６で囲まれた島８，８′が形成され、これらの
島８，８′は相互に絶縁分離されることになる。
この場合、前述した第２のマスク材層３１が形成
された領域には絶縁膜６の底面が存在しない島
８′が形成され、支持基板材７と電気的に接続さ
れることになる。次に同図ｅに示すようにこれら
の島８，８′に不純物添加を行なつてソース９１
および９２，ドレイン１０１および１０２，ゲー
ト１１１および１１２，コンタクト窓１３，表面
絶縁保護膜１２および素子相互を電気的に接続す
る電極配線１４をそれぞれ形成して半導体装置を
完成する。
の製造方法の一例を示す要部断面工程図であり、
前述の図と同一部分は同一符号を付す。同図にお
いて、まず、同図ａに示すようにSiからなるＮ形
基板１の表面にAsをドーズ量１×1015cm-2の割合
でイオン注入してシート抵抗50Ω／口の堀込層２
を形成する。この場合、この埋込層２は将来底面
側の絶縁膜６を除く島８′を形成する部位には設
けないことが得策である。次にこの表面にSi基板
１加工用の第１のマスク材層３および第２のマス
ク材層３１をそれぞれ形成し、フオトリングフラ
イ技術により分離に必要な溝エツチ窓４を形成す
る。この場合、第１のマスク材層３は例えば膜厚
約5000ÅのSiO2膜で形成し、一方第２のマスク
材層３１は膜厚約500ÅのSiO2膜，膜厚約1200Å
のSi3N4膜および膜厚約5000ÅのC.V.D SiO2膜を
積層して形成する複合マスク材層とする。次に
KOH水溶液およびアルコールの混合液からなる
アルカリエツチング液等でいわゆる異方性エツチ
ングを行なつて同図ｂに示すように基板１に分離
溝５を形成する。次に第１のマスク材層３を除去
する。このとき第２のマスク材層３１のC.V.D
SiO2膜も併せて除去される。次にウエツトO2ガ
ス中だ約1100℃，約５時間の熱酸化を行なつて第
２のマスク材層３１を除く部位に同図ｃに示すよ
うに膜厚約1.5μｍのSiO2膜からなる絶縁膜６を形
成する。この場合、同図ｂで示す第２のマスク材
層３１で覆われた埋込層２の表面には、Si3N4膜
が形成されており、このSi3N4膜が耐酸化性であ
るため前述したSiO2膜からなる絶縁膜６は形成
されない。次にこの基板１を熱リン酸液中に浸漬
し第２のマスク材層３１のSi3N4膜をエツチング
除去し、引き続き希弗酸中でエツチングを行なつ
て前述した膜厚約1.5μｍのSiO2膜からなる絶縁膜
６を薄くすることなく、第２のマスク材層３１の
膜厚約500ÅのSiO2膜を除去する。ここで、発明
者らの実験によれば、4wt％のHF水溶液で約８
分間エツチングすれば、第２のマスク材層３１の
残存SiO2膜が除去されて埋込層２を露出させる
ことができた。この場合、絶縁膜６の膜厚は約
1.4μｍであつた。引き続き、この絶縁膜６および
露出した基板１上からＰ形の不純物であるボロン
ンを、例えばBN板からの気相拡散（N2）ガス中
で約1000℃，約30分）で表面濃度が１×1021cm-3
程度となるように添加する。この場合、このボロ
ンは後述する多結晶シリコンの堆積および表面絶
縁保護膜の成長に必要とする熱処理工程で島中に
拡散し、この島の誘電形をＮ形からＰ形に変え、
前記第４図に示したように相補形の島が実現され
る。次にこの絶縁膜６および露出した基板１上に
Siを約500μｍの厚さに堆積して支持基板材７を形
成する。この場合、絶縁膜６が形成されない基板
１上には単結晶層７１が、絶縁膜６が形成された
面には多結晶層７２がそれぞれ形成される。この
過程は極めて高い温度と長い時間を必要とするた
め、前述した不純物のボロンが単結晶層７１内に
拡散してくることになるが、これは後述するよう
に本発明の効果を増進させるものであり、何ら不
都合を生じにいことに注意すべきである。また、
必要に応じて堆積する支持基板材７にボロン等の
不純物の添加を行なつて抵抗値を下げることも効
果的な手段である。次に同図ｄに示すように基板
１の背面を研磨あるいはエツチング等により基板
１の除去を行なつて絶縁膜６を露出させる。これ
によつて基板１の一部であつた半導体領域が絶縁
膜６で囲まれた島８，８′が形成され、これらの
島８，８′は相互に絶縁分離されることになる。
この場合、前述した第２のマスク材層３１が形成
された領域には絶縁膜６の底面が存在しない島
８′が形成され、支持基板材７と電気的に接続さ
れることになる。次に同図ｅに示すようにこれら
の島８，８′に不純物添加を行なつてソース９１
および９２，ドレイン１０１および１０２，ゲー
ト１１１および１１２，コンタクト窓１３，表面
絶縁保護膜１２および素子相互を電気的に接続す
る電極配線１４をそれぞれ形成して半導体装置を
完成する。
以上説明したように本発明によれば、低消費電
力化に有利な相補形のMOS素子を搭載でき、し
かもラツチアツプ動作の発生が皆無となる。ま
た、Ｐ形およびＮ形MOS素子のチヤンネル電位
をそれぞれ独立してしかも小さな占有面積で与え
ることができるので、トランジスタ特性の改善と
集積度の向上とが併せて達成することができる。
さらには基本構造が誘電体分離となるため、高耐
圧特性の実現も容易であり、バイポーラ形の素子
の搭載も可能となるため、駆動能力にも優れた半
導体装置が得られるという極めて優れた効果を有
する。
力化に有利な相補形のMOS素子を搭載でき、し
かもラツチアツプ動作の発生が皆無となる。ま
た、Ｐ形およびＮ形MOS素子のチヤンネル電位
をそれぞれ独立してしかも小さな占有面積で与え
ることができるので、トランジスタ特性の改善と
集積度の向上とが併せて達成することができる。
さらには基本構造が誘電体分離となるため、高耐
圧特性の実現も容易であり、バイポーラ形の素子
の搭載も可能となるため、駆動能力にも優れた半
導体装置が得られるという極めて優れた効果を有
する。
第１図ａ〜ｅおよび第２図は従来の半導体装置
の製造方法およびその構造を示す断面図、第３図
は提案されている半導体装置の一例を示す断面
図、第４図は本発明による相補形半導体装置の一
例を示す断面図、第５図ａ〜ｅは本発明による相
補形半導体装置の製造方法の一例を示す要部断面
工程図である。 １……半導体基板、２……埋込層、３……マス
ク材層、３１……複合マスク材層、４……溝エツ
チ窓、５……分離溝、６……絶縁膜、７……支持
基板材、７１……単結晶層、７２……多結晶層、
８，８′……島、９……ソース、９１……Ｐ形ソ
ース、９２……Ｎ形ソース、１０……ドレイン、
１０１……Ｐ形ソース、１０２……Ｎ形ソース、
１１……ゲート、１１１……Ｐ形ゲート、１１２
……Ｎ形ゲート、１３……コンタクト窓、１４…
…電極配線、１５……ＮチヤンネルMOS素子、
１６……ＰチヤンネルMOS素子、１７……チヤ
ンネル電位用コンタクト、１８……バイポーラ形
トランジスタ、１９……第１の主面、２０……第
２の主面。
の製造方法およびその構造を示す断面図、第３図
は提案されている半導体装置の一例を示す断面
図、第４図は本発明による相補形半導体装置の一
例を示す断面図、第５図ａ〜ｅは本発明による相
補形半導体装置の製造方法の一例を示す要部断面
工程図である。 １……半導体基板、２……埋込層、３……マス
ク材層、３１……複合マスク材層、４……溝エツ
チ窓、５……分離溝、６……絶縁膜、７……支持
基板材、７１……単結晶層、７２……多結晶層、
８，８′……島、９……ソース、９１……Ｐ形ソ
ース、９２……Ｎ形ソース、１０……ドレイン、
１０１……Ｐ形ソース、１０２……Ｎ形ソース、
１１……ゲート、１１１……Ｐ形ゲート、１１２
……Ｎ形ゲート、１３……コンタクト窓、１４…
…電極配線、１５……ＮチヤンネルMOS素子、
１６……ＰチヤンネルMOS素子、１７……チヤ
ンネル電位用コンタクト、１８……バイポーラ形
トランジスタ、１９……第１の主面、２０……第
２の主面。
Claims (1)
- １ 多結晶シリコンからなる支持基板中に絶縁膜
を介して周囲を囲んで形成された複数の第１の島
と、前記支持基板中に絶縁膜を介して周囲を囲ん
で形成されかつ底面側に該絶縁膜が形成されない
第２の島と、前記第２の島の中に形成された少な
くとも１個のＰチヤンネルMOS素子もしくはＮ
チヤンネルMOS素子と、前記第１の島の中に形
成された前記MOS素子とは異なる導電形を有す
るチヤンネルを有するMOS素子とを備えたこと
を特徴とする相補形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197524A JPS6089957A (ja) | 1983-10-24 | 1983-10-24 | 相補形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197524A JPS6089957A (ja) | 1983-10-24 | 1983-10-24 | 相補形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089957A JPS6089957A (ja) | 1985-05-20 |
| JPH0530074B2 true JPH0530074B2 (ja) | 1993-05-07 |
Family
ID=16375895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197524A Granted JPS6089957A (ja) | 1983-10-24 | 1983-10-24 | 相補形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089957A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179341A (ja) * | 1988-01-06 | 1989-07-17 | Hitachi Ltd | 複合絶縁分離基板およびその製造方法 |
| JPH0290546A (ja) * | 1988-09-27 | 1990-03-30 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
| US7989282B2 (en) * | 2009-03-26 | 2011-08-02 | International Business Machines Corporation | Structure and method for latchup improvement using through wafer via latchup guard ring |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5919347A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPS59208851A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体装置とその製造法 |
-
1983
- 1983-10-24 JP JP58197524A patent/JPS6089957A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5919347A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPS59208851A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体装置とその製造法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6089957A (ja) | 1985-05-20 |
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