JPH05243510A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JPH05243510A JPH05243510A JP4044160A JP4416092A JPH05243510A JP H05243510 A JPH05243510 A JP H05243510A JP 4044160 A JP4044160 A JP 4044160A JP 4416092 A JP4416092 A JP 4416092A JP H05243510 A JPH05243510 A JP H05243510A
- Authority
- JP
- Japan
- Prior art keywords
- crystal silicon
- single crystal
- thin film
- oxide film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ基板上における各トランジスタの性能
を独立に最適化して、ＰＭＯＳトランジスタの特性を向
上させ、ＣＭＯＳ回路の動作速度が向上する半導体装置
及びその製造方法を提供する。 【構成】 Ｐ型単結晶シリコン基板１１上に酸化膜１２
が形成され、この酸化膜１２上には、ＮＭＯＳトランジ
スタ１３及びＰＭＯＳトランジスタ１４に使用する単結
晶シリコン層１５，１６が夫々独立して形成されてい
る。このＰＭＯＳトランジスタ１４を形成するための単
結晶シリコン層１６の厚さは、ＮＭＯＳトランジスタを
形成するための単結晶シリコン層１５の厚さより薄く形
成されている。
を独立に最適化して、ＰＭＯＳトランジスタの特性を向
上させ、ＣＭＯＳ回路の動作速度が向上する半導体装置
及びその製造方法を提供する。 【構成】 Ｐ型単結晶シリコン基板１１上に酸化膜１２
が形成され、この酸化膜１２上には、ＮＭＯＳトランジ
スタ１３及びＰＭＯＳトランジスタ１４に使用する単結
晶シリコン層１５，１６が夫々独立して形成されてい
る。このＰＭＯＳトランジスタ１４を形成するための単
結晶シリコン層１６の厚さは、ＮＭＯＳトランジスタを
形成するための単結晶シリコン層１５の厚さより薄く形
成されている。
Description
【０００１】
【産業上の利用分野】本発明は絶縁体上に単結晶シリコ
ン薄膜を形成したＳＯＩ（silicon on insulatorの略
称）基板上に製造される半導体装置及びその製造方法に
関する。
ン薄膜を形成したＳＯＩ（silicon on insulatorの略
称）基板上に製造される半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】大規模集積回路の集積密度が向上するに
つれて、これを構成するＭＯＳトランジスタのゲート電
極の幅（ゲート幅）が減少し、研究レベルでは、ゲート
幅が０．２５乃至０．１０μｍのトランジスタの特性が
議論されている。通常のシリコン基板上に形成したこの
ような微細ＭＯＳトランジスタでは、いわゆる「短チャ
ネル効果」が極めて顕著になるため、この現象を十分に
抑制しなければならない。このような制約の中で微細Ｍ
ＯＳトランジスタの性能を向上することは容易ではな
い。また、長期信頼性を確保する問題及びＭＯＳトラン
ジスタの微細化に伴い設計ルールの縮小によって顕著に
なる素子分離特性の劣化も極めて深刻な問題の一つであ
る。
つれて、これを構成するＭＯＳトランジスタのゲート電
極の幅（ゲート幅）が減少し、研究レベルでは、ゲート
幅が０．２５乃至０．１０μｍのトランジスタの特性が
議論されている。通常のシリコン基板上に形成したこの
ような微細ＭＯＳトランジスタでは、いわゆる「短チャ
ネル効果」が極めて顕著になるため、この現象を十分に
抑制しなければならない。このような制約の中で微細Ｍ
ＯＳトランジスタの性能を向上することは容易ではな
い。また、長期信頼性を確保する問題及びＭＯＳトラン
ジスタの微細化に伴い設計ルールの縮小によって顕著に
なる素子分離特性の劣化も極めて深刻な問題の一つであ
る。
【０００３】そこで、これらの問題を克服するために、
従来のトランジスタ構造とは異なる新しい構造のトラン
ジスタに関する研究開発が活発化している。一つの方法
として、通常の単結晶シリコン基板の代わりに、絶縁体
上に単結晶シリコン薄膜を形成した構造を有する基板、
いわゆる、ＳＯＩ基板を使用する方法が注目されてい
る。このＳＯＩ基板の製造方法に関しても幾つかの技術
が研究されているが、現時点において最も優れているの
は、ＳＩＭＯＸ（separation by implanted oxygenの略
称）技術である（例えば、泉勝俊ほか、エレクトロニク
ス レター、第14巻（1978年）593 ページ［K.Izumi et
al.,Electronics Letter, vol.14,（1978）p.593
］）。ＳＩＭＯＸは、通常の単結晶シリコン基板の内
部に、イオン注入技術を使用して高濃度の酸素原子を導
入し、次に、高温熱処理を施すことによってＳｉＯ2 層
を形成し、更に、このＳｉＯ2 層上に単結晶シリコン層
を形成するという方法でＳＯＩ基板を形成する技術であ
る。このＳＩＭＯＸにおいては、加速エネルギー及び注
入量等の酸素イオン注入条件と、引き続き実施する高温
熱処理の条件とを最適化することによって、上記ＳｉＯ
2 層及びシリコン層の厚さを所望の値に設定できる。例
えば、加速エネルギーを２００ｋｅＶとし、注入量を
１．８×１０18ｃｍ-2とする条件で酸素イオン16Ｏ+ を
注入した後、１３００℃の温度で６時間以上加熱する熱
処理を実施することによって、厚さが約４０００ÅのＳ
ｉＯ2 層及び厚さが約１５００Åの単結晶シリコン層か
ら成るＳＯＩ基板を製造できることが広く知られてい
る。このＳＯＩ基板を使用する微細トランジスタの研究
には、多くの研究者がＳＩＭＯＸ技術を使用しており、
トランジスタ特性及び小規模回路の特性に関する以下に
示すような、いくつかの報告がされている。ＳＯＩ基板
上にＭＯＳトランジスタを製造する際に、単結晶シリコ
ン層の厚さを、その不純物濃度で決定される最大空乏層
幅よりも薄くすると、幾つかの特徴的な特性が観測され
る（例えば、吉見ほか、テクニカル ダイジェスト オ
ブ アイ・イー・ディー・エム、1987年、640 ページ
［Technical Digest of IEDM 1987,p.640 ］）。最も重
要な特性としては、以下のことが知られている。（１）
ゲート長の減少に伴うしきい値電圧の低下が著しく抑制
される。（２）サブスレショールド係数（以後Ｓ値とす
る）が通常のトランジスタより小さく、しかも、ゲート
長の減少に伴うＳ値の増加が極めて小さい。（３）電流
駆動能力が向上する。
従来のトランジスタ構造とは異なる新しい構造のトラン
ジスタに関する研究開発が活発化している。一つの方法
として、通常の単結晶シリコン基板の代わりに、絶縁体
上に単結晶シリコン薄膜を形成した構造を有する基板、
いわゆる、ＳＯＩ基板を使用する方法が注目されてい
る。このＳＯＩ基板の製造方法に関しても幾つかの技術
が研究されているが、現時点において最も優れているの
は、ＳＩＭＯＸ（separation by implanted oxygenの略
称）技術である（例えば、泉勝俊ほか、エレクトロニク
ス レター、第14巻（1978年）593 ページ［K.Izumi et
al.,Electronics Letter, vol.14,（1978）p.593
］）。ＳＩＭＯＸは、通常の単結晶シリコン基板の内
部に、イオン注入技術を使用して高濃度の酸素原子を導
入し、次に、高温熱処理を施すことによってＳｉＯ2 層
を形成し、更に、このＳｉＯ2 層上に単結晶シリコン層
を形成するという方法でＳＯＩ基板を形成する技術であ
る。このＳＩＭＯＸにおいては、加速エネルギー及び注
入量等の酸素イオン注入条件と、引き続き実施する高温
熱処理の条件とを最適化することによって、上記ＳｉＯ
2 層及びシリコン層の厚さを所望の値に設定できる。例
えば、加速エネルギーを２００ｋｅＶとし、注入量を
１．８×１０18ｃｍ-2とする条件で酸素イオン16Ｏ+ を
注入した後、１３００℃の温度で６時間以上加熱する熱
処理を実施することによって、厚さが約４０００ÅのＳ
ｉＯ2 層及び厚さが約１５００Åの単結晶シリコン層か
ら成るＳＯＩ基板を製造できることが広く知られてい
る。このＳＯＩ基板を使用する微細トランジスタの研究
には、多くの研究者がＳＩＭＯＸ技術を使用しており、
トランジスタ特性及び小規模回路の特性に関する以下に
示すような、いくつかの報告がされている。ＳＯＩ基板
上にＭＯＳトランジスタを製造する際に、単結晶シリコ
ン層の厚さを、その不純物濃度で決定される最大空乏層
幅よりも薄くすると、幾つかの特徴的な特性が観測され
る（例えば、吉見ほか、テクニカル ダイジェスト オ
ブ アイ・イー・ディー・エム、1987年、640 ページ
［Technical Digest of IEDM 1987,p.640 ］）。最も重
要な特性としては、以下のことが知られている。（１）
ゲート長の減少に伴うしきい値電圧の低下が著しく抑制
される。（２）サブスレショールド係数（以後Ｓ値とす
る）が通常のトランジスタより小さく、しかも、ゲート
長の減少に伴うＳ値の増加が極めて小さい。（３）電流
駆動能力が向上する。
【０００４】更に、ＳＯＩ基板を用いることの他の利点
として、素子分離特性が極めて優れている点が注目され
ている。隣接するトランジスタ間の電気的分離が完全で
あるばかりでなく、いわゆるラッチアップ現象が構造的
に完全に阻止できるため、ＳＯＩ基板を使用すれば、相
補型ＭＯＳ回路（以下、ＣＭＯＳ回路とする）の集積度
を飛躍的に向上できることが広く知られている。
として、素子分離特性が極めて優れている点が注目され
ている。隣接するトランジスタ間の電気的分離が完全で
あるばかりでなく、いわゆるラッチアップ現象が構造的
に完全に阻止できるため、ＳＯＩ基板を使用すれば、相
補型ＭＯＳ回路（以下、ＣＭＯＳ回路とする）の集積度
を飛躍的に向上できることが広く知られている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置におけるＳＯＩ基板上に形成したＭＯＳトラ
ンジスタには、上述したような優れた利点があるにも拘
らず、同時にＳＯＩ構造に起因する問題点がある。通常
のＮＭＯＳトランジスタでは、動作時にドレイン端で発
生する正孔は基板電流となってグランド線に流出する。
ところが、シリコン層の厚さが薄くなる程、ＳＯＩ基板
上に形成したＮＭＯＳトランジスタ（以下、ＮＭＯＳ／
ＳＯＩという）は、ドレイン端で発生した正孔が、ソー
ス・ドレイン間の空乏層領域をソースに向かって走行す
るため、この領域の電位が上昇してソース障壁が低下す
る。その結果、より多くの電子がソースから流入してド
レイン端に向かって加速され、ドレイン端での衝突電離
によってより多くの正孔が発生してしまう。このような
正帰還ループが形成され、ソース・ドレイン間のパンチ
スルーに至ってしまう（例えば、チェンほか、アイ・イ
ー・イー・イー・エレクトロン デバイス レターズ、
第9 巻、第12号、1989年、636 ページ［C.E.Chen et a
l.,IEEE Electron Device Letters,vol.EDL-9, no.12(1
988)p.636］）。従って、従来の技術で述べたＳＯＩ基
板を使用することによる優れた特徴はシリコン層の厚さ
を薄くする程顕著になるが、上述したようにドレイン端
の最大電界強度がシリコン層の厚さの減少に伴って増加
するために、ＮＭＯＳ／ＳＯＩのソース・ドレイン間耐
圧も同時に低下してしまう。
半導体装置におけるＳＯＩ基板上に形成したＭＯＳトラ
ンジスタには、上述したような優れた利点があるにも拘
らず、同時にＳＯＩ構造に起因する問題点がある。通常
のＮＭＯＳトランジスタでは、動作時にドレイン端で発
生する正孔は基板電流となってグランド線に流出する。
ところが、シリコン層の厚さが薄くなる程、ＳＯＩ基板
上に形成したＮＭＯＳトランジスタ（以下、ＮＭＯＳ／
ＳＯＩという）は、ドレイン端で発生した正孔が、ソー
ス・ドレイン間の空乏層領域をソースに向かって走行す
るため、この領域の電位が上昇してソース障壁が低下す
る。その結果、より多くの電子がソースから流入してド
レイン端に向かって加速され、ドレイン端での衝突電離
によってより多くの正孔が発生してしまう。このような
正帰還ループが形成され、ソース・ドレイン間のパンチ
スルーに至ってしまう（例えば、チェンほか、アイ・イ
ー・イー・イー・エレクトロン デバイス レターズ、
第9 巻、第12号、1989年、636 ページ［C.E.Chen et a
l.,IEEE Electron Device Letters,vol.EDL-9, no.12(1
988)p.636］）。従って、従来の技術で述べたＳＯＩ基
板を使用することによる優れた特徴はシリコン層の厚さ
を薄くする程顕著になるが、上述したようにドレイン端
の最大電界強度がシリコン層の厚さの減少に伴って増加
するために、ＮＭＯＳ／ＳＯＩのソース・ドレイン間耐
圧も同時に低下してしまう。
【０００６】一方、ＰＭＯＳでは、上記の現象は大きな
問題になっていない。これは、ＰＭＯＳにおいてはドレ
イン端での衝突イオン化率がＮＭＯＳの場合より低いた
めである。従って、ＳＯＩ基板の同一厚さのシリコン層
をＮＭＯＳ部及びＰＭＯＳ部で共通に有している従来構
造の場合には、シリコン層の厚さは、ＮＭＯＳにおける
ソース・ドレイン間耐圧を最も重視してやや厚めに設定
する必要があり、薄いシリコン層を有するＳＯＩ基板を
使用することによって得られる上述した重要な利点を最
大限に引き出すことが難しいという問題点がある。
問題になっていない。これは、ＰＭＯＳにおいてはドレ
イン端での衝突イオン化率がＮＭＯＳの場合より低いた
めである。従って、ＳＯＩ基板の同一厚さのシリコン層
をＮＭＯＳ部及びＰＭＯＳ部で共通に有している従来構
造の場合には、シリコン層の厚さは、ＮＭＯＳにおける
ソース・ドレイン間耐圧を最も重視してやや厚めに設定
する必要があり、薄いシリコン層を有するＳＯＩ基板を
使用することによって得られる上述した重要な利点を最
大限に引き出すことが難しいという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、ＳＯＩ基板上における各トランジスタの性
能を独立に最適化して、ＰＭＯＳトランジスタの特性を
向上させ、ＣＭＯＳ回路の動作速度が向上する半導体装
置及びその製造方法を提供することを目的とする。
のであって、ＳＯＩ基板上における各トランジスタの性
能を独立に最適化して、ＰＭＯＳトランジスタの特性を
向上させ、ＣＭＯＳ回路の動作速度が向上する半導体装
置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、絶縁体上に単結晶シリコン薄膜が形成され、この単
結晶シリコン薄膜を含むＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタが構成された半導体集積回路におい
て、前記ＰＭＯＳトランジスタを形成するための単結晶
シリコン薄膜の厚さが、前記ＮＭＯＳトランジスタを形
成するための単結晶シリコン薄膜の厚さよりも薄いこと
を特徴とする。
は、絶縁体上に単結晶シリコン薄膜が形成され、この単
結晶シリコン薄膜を含むＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタが構成された半導体集積回路におい
て、前記ＰＭＯＳトランジスタを形成するための単結晶
シリコン薄膜の厚さが、前記ＮＭＯＳトランジスタを形
成するための単結晶シリコン薄膜の厚さよりも薄いこと
を特徴とする。
【０００９】本発明に係る半導体装置の製造方法は、絶
縁体上に単結晶シリコン薄膜を形成したＳＯＩ基板の前
記単結晶シリコン薄膜上に第１の熱酸化膜を形成する工
程と、この第１の熱酸化膜上に窒化珪素薄膜を形成する
工程と、ＮＭＯＳトランジスタ部を含む第１の領域の窒
化珪素薄膜は除去せずにＰＭＯＳトランジスタ部を含む
第２の領域の窒化珪素薄膜のみを除去して前記第２の領
域の前記第１の熱酸化膜の表面を露出させる工程と、前
記第２の領域の単結晶シリコン薄膜の表面にのみ所望の
厚さの第２の熱酸化膜を形成する工程と、前記窒化珪素
薄膜を除去する工程と、前記第２の熱酸化膜及び前記第
１の熱酸化膜を除去する工程とを有することを特徴とす
る。
縁体上に単結晶シリコン薄膜を形成したＳＯＩ基板の前
記単結晶シリコン薄膜上に第１の熱酸化膜を形成する工
程と、この第１の熱酸化膜上に窒化珪素薄膜を形成する
工程と、ＮＭＯＳトランジスタ部を含む第１の領域の窒
化珪素薄膜は除去せずにＰＭＯＳトランジスタ部を含む
第２の領域の窒化珪素薄膜のみを除去して前記第２の領
域の前記第１の熱酸化膜の表面を露出させる工程と、前
記第２の領域の単結晶シリコン薄膜の表面にのみ所望の
厚さの第２の熱酸化膜を形成する工程と、前記窒化珪素
薄膜を除去する工程と、前記第２の熱酸化膜及び前記第
１の熱酸化膜を除去する工程とを有することを特徴とす
る。
【００１０】また、本発明に係る半導体装置の製造方法
は、絶縁体上に単結晶シリコン薄膜を形成したＳＯＩ基
板の前記単結晶シリコン薄膜上に第１の熱酸化膜を形成
する工程と、ＮＭＯＳトランジスタ部を含む第１の領域
の前記第１の熱酸化膜は除去せずにＰＭＯＳトランジス
タ部を含む第２の領域の前記第１の熱酸化膜だけを除去
して前記第２の領域の単結晶シリコン薄膜の表面だけを
露出させる工程と、前記第２の領域の単結晶シリコン薄
膜の内部に酸素イオンを注入する工程と、前記第２の領
域の単結晶シリコン薄膜の一部を熱処理を施して酸化さ
せることにより前記第２の領域の単結晶シリコン薄膜の
厚さを前記第１の領域の単結晶シリコン薄膜の厚さより
も薄くする工程とを有することを特徴とする。
は、絶縁体上に単結晶シリコン薄膜を形成したＳＯＩ基
板の前記単結晶シリコン薄膜上に第１の熱酸化膜を形成
する工程と、ＮＭＯＳトランジスタ部を含む第１の領域
の前記第１の熱酸化膜は除去せずにＰＭＯＳトランジス
タ部を含む第２の領域の前記第１の熱酸化膜だけを除去
して前記第２の領域の単結晶シリコン薄膜の表面だけを
露出させる工程と、前記第２の領域の単結晶シリコン薄
膜の内部に酸素イオンを注入する工程と、前記第２の領
域の単結晶シリコン薄膜の一部を熱処理を施して酸化さ
せることにより前記第２の領域の単結晶シリコン薄膜の
厚さを前記第１の領域の単結晶シリコン薄膜の厚さより
も薄くする工程とを有することを特徴とする。
【００１１】
【作用】本発明においては、ＰＭＯＳトランジスタを形
成するための単結晶シリコン薄膜の厚さを、ＮＭＯＳト
ランジスタを形成するための単結晶シリコン薄膜の厚さ
よりも薄くしている。これにより、ＮＭＯＳトランジス
タは、単結晶シリコン薄膜が薄くなるとトランジスタ特
性が劣化しやすいがＰＭＯＳトランジスタは、単結晶シ
リコン薄膜が薄くなっても、その特性が劣化しにくいと
いう特徴を生かすことができ、このＰＭＯＳトランジス
タは、単結晶シリコン薄膜を薄くすることにより得られ
る利点を最大限引き出すことができる。これにより、Ｐ
ＭＯＳトランジスタの特性を向上させることができ、Ｃ
ＭＯＳ回路の動作速度を向上させることができる。
成するための単結晶シリコン薄膜の厚さを、ＮＭＯＳト
ランジスタを形成するための単結晶シリコン薄膜の厚さ
よりも薄くしている。これにより、ＮＭＯＳトランジス
タは、単結晶シリコン薄膜が薄くなるとトランジスタ特
性が劣化しやすいがＰＭＯＳトランジスタは、単結晶シ
リコン薄膜が薄くなっても、その特性が劣化しにくいと
いう特徴を生かすことができ、このＰＭＯＳトランジス
タは、単結晶シリコン薄膜を薄くすることにより得られ
る利点を最大限引き出すことができる。これにより、Ｐ
ＭＯＳトランジスタの特性を向上させることができ、Ｃ
ＭＯＳ回路の動作速度を向上させることができる。
【００１２】本発明方法においては、ＮＭＯＳトランジ
スタ部を含む第１の領域の窒化珪素薄膜は除去せずにＰ
ＭＯＳトランジスタ部を含む第２の領域の窒化珪素薄膜
だけを除去して、前記第２の領域だけの前記第１の熱酸
化膜の表面を露出させている。これにより、熱処理によ
って前記第２の領域の単結晶シリコン薄膜の表面にだけ
所望の厚さの第２の熱酸化膜を形成することができ、前
記第２の領域の単結晶シリコン薄膜の厚さを所望の厚さ
まで減少させることができる。従って、前記第１の領域
の単結晶シリコン薄膜の厚さを前記第２の領域の単結晶
シリコン薄膜の厚さより薄く設定することができる。
スタ部を含む第１の領域の窒化珪素薄膜は除去せずにＰ
ＭＯＳトランジスタ部を含む第２の領域の窒化珪素薄膜
だけを除去して、前記第２の領域だけの前記第１の熱酸
化膜の表面を露出させている。これにより、熱処理によ
って前記第２の領域の単結晶シリコン薄膜の表面にだけ
所望の厚さの第２の熱酸化膜を形成することができ、前
記第２の領域の単結晶シリコン薄膜の厚さを所望の厚さ
まで減少させることができる。従って、前記第１の領域
の単結晶シリコン薄膜の厚さを前記第２の領域の単結晶
シリコン薄膜の厚さより薄く設定することができる。
【００１３】また、ＮＭＯＳトランジスタ部を含む第１
の領域の第１の熱酸化膜は除去せずに、ＰＭＯＳトラン
ジスタ部を含む第２の領域の前記第１の熱酸化膜だけを
除去して前記第２の領域の単結晶シリコン薄膜の表面だ
けを露出させている。これにより、前記第２の領域の単
結晶シリコン薄膜にのみ酸素イオンを注入することがで
きる。更に、熱処理を施すことにより、酸素イオンを注
入した前記第２の領域の単結晶シリコン薄膜の一部のみ
を酸化させて、前記第２の領域の単結晶シリコン薄膜の
厚さを前記第１の領域の単結晶シリコン薄膜の厚さより
も薄くすることができる。
の領域の第１の熱酸化膜は除去せずに、ＰＭＯＳトラン
ジスタ部を含む第２の領域の前記第１の熱酸化膜だけを
除去して前記第２の領域の単結晶シリコン薄膜の表面だ
けを露出させている。これにより、前記第２の領域の単
結晶シリコン薄膜にのみ酸素イオンを注入することがで
きる。更に、熱処理を施すことにより、酸素イオンを注
入した前記第２の領域の単結晶シリコン薄膜の一部のみ
を酸化させて、前記第２の領域の単結晶シリコン薄膜の
厚さを前記第１の領域の単結晶シリコン薄膜の厚さより
も薄くすることができる。
【００１４】
【実施例】本発明の実施例について添付の図面を参照し
て具体的に説明する。
て具体的に説明する。
【００１５】図１は本発明の第１の実施例に係る半導体
装置を示す断面図、図２乃至図１２はこの本発明の第１
の実施例に係る半導体装置の製造方法を工程順に示す断
面図である。図１に示すように、Ｐ型単結晶シリコン基
板１１上に酸化膜層１２が形成されている。この酸化膜
層１２の上には、ＮＭＯＳトランジスタに使用するため
の単結晶のシリコン層１５及びＰＭＯＳトランジスタに
使用するための単結晶のシリコン層１６が夫々、選択的
に形成されている。このＰＭＯＳ部のシリコン層１６の
厚さはＮＭＯＳ部のシリコン層１５の厚さよりも薄く形
成されている。
装置を示す断面図、図２乃至図１２はこの本発明の第１
の実施例に係る半導体装置の製造方法を工程順に示す断
面図である。図１に示すように、Ｐ型単結晶シリコン基
板１１上に酸化膜層１２が形成されている。この酸化膜
層１２の上には、ＮＭＯＳトランジスタに使用するため
の単結晶のシリコン層１５及びＰＭＯＳトランジスタに
使用するための単結晶のシリコン層１６が夫々、選択的
に形成されている。このＰＭＯＳ部のシリコン層１６の
厚さはＮＭＯＳ部のシリコン層１５の厚さよりも薄く形
成されている。
【００１６】また、このＮＭＯＳ部のシリコン層１５に
は、ｎ+ 型拡散層９が選択的に形成されており、ＰＭＯ
Ｓ部のシリコン層１６にはｐ+ 型拡散層８が選択的に形
成されている。更に、このシリコン層１５，１６上には
ゲート酸化膜１７が選択的に形成され、このゲート酸化
膜１７上にはゲート電極１８が形成されている。また、
このゲート電極１８の側面には側壁７が形成され、この
側壁７及びゲート電極１８上には層間膜１９が形成され
ている。また、ＮＭＯＳトランジスタ１３及びＰＭＯＳ
トランジスタ１４の間の酸化膜層１２並びにｎ+ 型拡散
層９及びｐ+ 型拡散層８の端部の上には層間膜１９が形
成されている。更に、ｐ+ 型及びｎ+ 型拡散層９，８上
の側壁７及び層間膜１９が形成されていない領域にはア
ルミ電極２０が形成されている。
は、ｎ+ 型拡散層９が選択的に形成されており、ＰＭＯ
Ｓ部のシリコン層１６にはｐ+ 型拡散層８が選択的に形
成されている。更に、このシリコン層１５，１６上には
ゲート酸化膜１７が選択的に形成され、このゲート酸化
膜１７上にはゲート電極１８が形成されている。また、
このゲート電極１８の側面には側壁７が形成され、この
側壁７及びゲート電極１８上には層間膜１９が形成され
ている。また、ＮＭＯＳトランジスタ１３及びＰＭＯＳ
トランジスタ１４の間の酸化膜層１２並びにｎ+ 型拡散
層９及びｐ+ 型拡散層８の端部の上には層間膜１９が形
成されている。更に、ｐ+ 型及びｎ+ 型拡散層９，８上
の側壁７及び層間膜１９が形成されていない領域にはア
ルミ電極２０が形成されている。
【００１７】本実施例において、ＰＭＯＳトランジスタ
１４を形成するためのシリコン層１６の厚さは、ＮＭＯ
Ｓトランジスタ１３を形成するためのシリコン層１５の
厚さよりも薄くしている。これにより、ＮＭＯＳトラン
ジスタ１３は、シリコン層１５が薄くなるとトランジス
タ特性が劣化するがＰＭＯＳトランジスタ１４は、シリ
コン層１６が薄くなっても、その特性が劣化しないとい
う特徴を生かすことができ、このＰＭＯＳトランジスタ
１４は、シリコン層１６を薄くすることにより得られる
利点を最大限引き出すことができる。これにより、ＰＭ
ＯＳトランジスタ１４の特性を向上することができ、Ｃ
ＭＯＳ回路の動作速度を向上することができる。
１４を形成するためのシリコン層１６の厚さは、ＮＭＯ
Ｓトランジスタ１３を形成するためのシリコン層１５の
厚さよりも薄くしている。これにより、ＮＭＯＳトラン
ジスタ１３は、シリコン層１５が薄くなるとトランジス
タ特性が劣化するがＰＭＯＳトランジスタ１４は、シリ
コン層１６が薄くなっても、その特性が劣化しないとい
う特徴を生かすことができ、このＰＭＯＳトランジスタ
１４は、シリコン層１６を薄くすることにより得られる
利点を最大限引き出すことができる。これにより、ＰＭ
ＯＳトランジスタ１４の特性を向上することができ、Ｃ
ＭＯＳ回路の動作速度を向上することができる。
【００１８】次に、上述の如く構成された半導体装置の
製造方法について説明する。先ず、図２に示すように、
比抵抗が約２０Ω・ｃｍの通常のＰ型（１００）単結晶
シリコン基板２１に対して、加速エネルギー２００ｋｅ
Ｖで１．８×１０18ｃｍ-2まで酸素イオン16Ｏ+ を注入
し、流量比で約Ｏ．５％の酸素を混入した乾燥窒素雰囲
気中において、１３００℃で６時間から１２時間の熱処
理を施すことによって、厚さ約３５００Åの酸化膜層２
２及び厚さ約１５００Åの単結晶シリコン層２３を形成
する。
製造方法について説明する。先ず、図２に示すように、
比抵抗が約２０Ω・ｃｍの通常のＰ型（１００）単結晶
シリコン基板２１に対して、加速エネルギー２００ｋｅ
Ｖで１．８×１０18ｃｍ-2まで酸素イオン16Ｏ+ を注入
し、流量比で約Ｏ．５％の酸素を混入した乾燥窒素雰囲
気中において、１３００℃で６時間から１２時間の熱処
理を施すことによって、厚さ約３５００Åの酸化膜層２
２及び厚さ約１５００Åの単結晶シリコン層２３を形成
する。
【００１９】次に、図３に示すように、単結晶シリコン
層上に厚さ約４００Åの熱酸化膜２４を形成し、この熱
酸化膜２４上に気相成長法により厚さ約１０００Åの窒
化膜２５を形成する。
層上に厚さ約４００Åの熱酸化膜２４を形成し、この熱
酸化膜２４上に気相成長法により厚さ約１０００Åの窒
化膜２５を形成する。
【００２０】次に、図４に示すように、通常のリソグラ
フィ技術によりＮＭＯＳトランジスタ部２６に対応する
部分にのみフォトレジスト２７をパターニングし、これ
をマスクとして異方性エッチングを施し、ＮＭＯＳトラ
ンジスタ部２６以外の窒化膜２５を完全に除去して熱酸
化膜２４を露出する。
フィ技術によりＮＭＯＳトランジスタ部２６に対応する
部分にのみフォトレジスト２７をパターニングし、これ
をマスクとして異方性エッチングを施し、ＮＭＯＳトラ
ンジスタ部２６以外の窒化膜２５を完全に除去して熱酸
化膜２４を露出する。
【００２１】次に、図５に示すように、前記フォトレジ
スト２７を完全に除去して、ＮＭＯＳトランジスタ部２
６以外の単結晶シリコン層２３を酸化して酸化膜２８を
形成する。この酸化膜２８の厚さを制御することによ
り、ＮＭＯＳトランジスタ部２６以外の単結晶シリコン
層２３の厚さを精密に制御できる。例えば、厚さ約２０
００Åの熱酸化膜２８を形成すれば、ＮＭＯＳトランジ
スタ部２６以外の単結晶シリコン層２３は約１０００Å
酸化されるため、残ったシリコン層２３の厚さは約５０
０Åになる。このとき、ＮＭＯＳトランジスタ部２６
は、窒化膜２５によって保護されているため酸化されな
い。
スト２７を完全に除去して、ＮＭＯＳトランジスタ部２
６以外の単結晶シリコン層２３を酸化して酸化膜２８を
形成する。この酸化膜２８の厚さを制御することによ
り、ＮＭＯＳトランジスタ部２６以外の単結晶シリコン
層２３の厚さを精密に制御できる。例えば、厚さ約２０
００Åの熱酸化膜２８を形成すれば、ＮＭＯＳトランジ
スタ部２６以外の単結晶シリコン層２３は約１０００Å
酸化されるため、残ったシリコン層２３の厚さは約５０
０Åになる。このとき、ＮＭＯＳトランジスタ部２６
は、窒化膜２５によって保護されているため酸化されな
い。
【００２２】次に、図６に示すように、加熱したリン酸
溶液を使用して窒化膜２５を除去し、希釈フッ酸溶液を
使用して熱酸化膜２８を除去する。
溶液を使用して窒化膜２５を除去し、希釈フッ酸溶液を
使用して熱酸化膜２８を除去する。
【００２３】次に、図７に示すように、露出した単結晶
シリコン層２３の表面に厚さ約１５０Åの熱酸化膜２９
を形成した後、通常のリソグラフィ技術により素子分離
領域３０以外の部分、つまりＮＭＯＳトランジスタ部２
６及びＰＭＯＳトランジスタ部３１にのみフォトレジス
ト３２が残るようにパターニングを施す。次に、このフ
ォトレジスト３２をマスクとして、異方性エッチング技
術により素子分離領域３０の熱酸化膜２９及び単結晶シ
リコン層２３を順に除去する。
シリコン層２３の表面に厚さ約１５０Åの熱酸化膜２９
を形成した後、通常のリソグラフィ技術により素子分離
領域３０以外の部分、つまりＮＭＯＳトランジスタ部２
６及びＰＭＯＳトランジスタ部３１にのみフォトレジス
ト３２が残るようにパターニングを施す。次に、このフ
ォトレジスト３２をマスクとして、異方性エッチング技
術により素子分離領域３０の熱酸化膜２９及び単結晶シ
リコン層２３を順に除去する。
【００２４】次に、図８に示すように、リソグラフィ技
術によりＰＭＯＳトランジスタ部３１をフォトレジスト
３３でマスクし、ＮＭＯＳトランジスタ部２６の単結晶
シリコン層２３にのみボロンイオン３４を、例えば、加
速エネルギー３０ｋｅＶ及び注入量２．０×１０12ｃｍ
-2の条件で注入する。
術によりＰＭＯＳトランジスタ部３１をフォトレジスト
３３でマスクし、ＮＭＯＳトランジスタ部２６の単結晶
シリコン層２３にのみボロンイオン３４を、例えば、加
速エネルギー３０ｋｅＶ及び注入量２．０×１０12ｃｍ
-2の条件で注入する。
【００２５】次に、図９に示すように、フォトレジスト
３３を除去して、ＮＭＯＳトランジスタ部２６をフォト
レジスト３５でマスクし、ＰＭＯＳトランジスタ部３１
の単結晶シリコン層２３にのみリンイオン３６を、例え
ば、加速エネルギー３０ｋｅＶ及び注入量１．０×１０
12ｃｍ-2の条件で注入する。フォトレジスト３５を除去
して、乾燥窒素雰囲気中において、例えば、約９００℃
で１０分間の熱処理を施して、注入した不純物を活性化
する。
３３を除去して、ＮＭＯＳトランジスタ部２６をフォト
レジスト３５でマスクし、ＰＭＯＳトランジスタ部３１
の単結晶シリコン層２３にのみリンイオン３６を、例え
ば、加速エネルギー３０ｋｅＶ及び注入量１．０×１０
12ｃｍ-2の条件で注入する。フォトレジスト３５を除去
して、乾燥窒素雰囲気中において、例えば、約９００℃
で１０分間の熱処理を施して、注入した不純物を活性化
する。
【００２６】次に、図１０に示すように、希釈フッ酸溶
液を使用して熱酸化膜２９を除去し、単結晶シリコン層
２３表面に厚さ約１００Åのゲート酸化膜３７を形成す
る。次に、気相成長法により厚さ約４０００Åの多結晶
シリコン膜（図示せず）を全面に堆積して形成し、この
多結晶シリコン膜に高濃度のリンを拡散して、リソグラ
フィ技術及び異方性エッチング技術により線幅が約０．
３μｍのゲート電極３８を形成する。
液を使用して熱酸化膜２９を除去し、単結晶シリコン層
２３表面に厚さ約１００Åのゲート酸化膜３７を形成す
る。次に、気相成長法により厚さ約４０００Åの多結晶
シリコン膜（図示せず）を全面に堆積して形成し、この
多結晶シリコン膜に高濃度のリンを拡散して、リソグラ
フィ技術及び異方性エッチング技術により線幅が約０．
３μｍのゲート電極３８を形成する。
【００２７】次に、図１１に示すように、気相成長法に
より厚さ約１５００ÅのＣＶＤ酸化膜（図示せず）を全
面に堆積して、異方性エッチング技術によりゲート電極
３８の側面にＣＶＤ酸化膜の側壁３９を形成する。この
ＣＶＤ酸化膜の異方性エッチングを施す際に、ゲート電
極３８の下部以外のゲート酸化膜３７はエッチングされ
てしまう。次に、図８及び図９で示した工程と同様にし
て、不純物イオンを注入して短時間の熱処理を施しｎ+
型拡散層４０及びｐ+ 型拡散層４１を形成する。
より厚さ約１５００ÅのＣＶＤ酸化膜（図示せず）を全
面に堆積して、異方性エッチング技術によりゲート電極
３８の側面にＣＶＤ酸化膜の側壁３９を形成する。この
ＣＶＤ酸化膜の異方性エッチングを施す際に、ゲート電
極３８の下部以外のゲート酸化膜３７はエッチングされ
てしまう。次に、図８及び図９で示した工程と同様にし
て、不純物イオンを注入して短時間の熱処理を施しｎ+
型拡散層４０及びｐ+ 型拡散層４１を形成する。
【００２８】次に、図１２に示すように、通常の層間膜
形成技術により、全面に層間膜４２を形成する。更に、
リソグラフィ技術及び異方性エッチング技術により、ゲ
ート電極３８の両側の上記ｎ+ 型拡散層４０及びｐ+ 型
拡散層４１上にコンタクトホールを形成して、スパッタ
技術により厚さ約５０００Åのアルミ膜を形成する。次
に、リソグラフィ技術及び異方性エッチング技術により
アルミ電極４３を形成して、半導体装置が完成する。
形成技術により、全面に層間膜４２を形成する。更に、
リソグラフィ技術及び異方性エッチング技術により、ゲ
ート電極３８の両側の上記ｎ+ 型拡散層４０及びｐ+ 型
拡散層４１上にコンタクトホールを形成して、スパッタ
技術により厚さ約５０００Åのアルミ膜を形成する。次
に、リソグラフィ技術及び異方性エッチング技術により
アルミ電極４３を形成して、半導体装置が完成する。
【００２９】本実施例においては、ＮＭＯＳトランジス
タ部２６の窒化膜２５は除去せずにＰＭＯＳトランジス
タ部３１の窒化膜２５だけを除去して、ＰＭＯＳトラン
ジスタ部３１の第１の熱酸化膜２４の表面を露出させて
いる。これにより、熱処理によってＰＭＯＳトランジス
タ部３１の単結晶シリコン層２３の表面にだけ所望の厚
さの第２の熱酸化膜２８を形成することができ、ＰＭＯ
Ｓトランジスタ部３１の単結晶シリコン層２３の厚さを
所望の厚さまで減少させることができる。従って、ＮＭ
ＯＳトランジスタ部２６の単結晶シリコン層２３の厚さ
及びＰＭＯＳトランジスタ部３１の単結晶シリコン層２
３の厚さを別々に設定することができる。これにより、
各トランジスタの性能を独立に最適化することができる
半導体装置の製造方法を提供することができる。
タ部２６の窒化膜２５は除去せずにＰＭＯＳトランジス
タ部３１の窒化膜２５だけを除去して、ＰＭＯＳトラン
ジスタ部３１の第１の熱酸化膜２４の表面を露出させて
いる。これにより、熱処理によってＰＭＯＳトランジス
タ部３１の単結晶シリコン層２３の表面にだけ所望の厚
さの第２の熱酸化膜２８を形成することができ、ＰＭＯ
Ｓトランジスタ部３１の単結晶シリコン層２３の厚さを
所望の厚さまで減少させることができる。従って、ＮＭ
ＯＳトランジスタ部２６の単結晶シリコン層２３の厚さ
及びＰＭＯＳトランジスタ部３１の単結晶シリコン層２
３の厚さを別々に設定することができる。これにより、
各トランジスタの性能を独立に最適化することができる
半導体装置の製造方法を提供することができる。
【００３０】次に、第２の実施例について説明する。図
１３は本発明の第２の実施例に係る半導体装置の一工程
を示す断面図、図１４乃至図１９は本発明の第２の実施
例に係る半導体装置の製造方法を工程順に示す断面図で
ある。図１３に示すように、ＰＭＯＳトランジスタ５４
のシリコン層５６の厚さがＮＭＯＳトランジスタ５３の
シリコン層５５の厚さより薄く形成されていることは、
図１に示した第１の実施例と同じであるが、本実施例で
は、ＰＭＯＳトランジスタ５４の領域のＰ型単結晶シリ
コン基板５１上に形成されている酸化膜層５２の厚さが
ＮＭＯＳトランジスタ５３の領域の酸化膜層５２より厚
く形成されており、ＮＭＯＳトランジスタ５３のシリコ
ン層５５の表面とＰＭＯＳトランジスタ５４のシリコン
層５６の表面位置がほぼ水平になっている。言い換えれ
ば、ＮＭＯＳトランジスタ５３及びＰＭＯＳトランジス
タ５４の間の段差が、第１の実施例の場合よりも小さく
なっている。また、その他のゲート酸化膜５７、ゲート
電極５８、層間膜５９及びアルミ電極６０は第１の実施
例と同じように形成されている。
１３は本発明の第２の実施例に係る半導体装置の一工程
を示す断面図、図１４乃至図１９は本発明の第２の実施
例に係る半導体装置の製造方法を工程順に示す断面図で
ある。図１３に示すように、ＰＭＯＳトランジスタ５４
のシリコン層５６の厚さがＮＭＯＳトランジスタ５３の
シリコン層５５の厚さより薄く形成されていることは、
図１に示した第１の実施例と同じであるが、本実施例で
は、ＰＭＯＳトランジスタ５４の領域のＰ型単結晶シリ
コン基板５１上に形成されている酸化膜層５２の厚さが
ＮＭＯＳトランジスタ５３の領域の酸化膜層５２より厚
く形成されており、ＮＭＯＳトランジスタ５３のシリコ
ン層５５の表面とＰＭＯＳトランジスタ５４のシリコン
層５６の表面位置がほぼ水平になっている。言い換えれ
ば、ＮＭＯＳトランジスタ５３及びＰＭＯＳトランジス
タ５４の間の段差が、第１の実施例の場合よりも小さく
なっている。また、その他のゲート酸化膜５７、ゲート
電極５８、層間膜５９及びアルミ電極６０は第１の実施
例と同じように形成されている。
【００３１】従って、本実施例においては、第１の実施
例で述べた効果に加えて層間膜５９の平坦化が容易にな
るため、多層配線構造の大規模集積回路の場合には、配
線の信頼性を著しく向上できるという利点がある。ま
た、第２の実施例の構造では、酸化膜層５２の厚さは、
ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの方
が厚くなっているため、ソース・ドレインの寄生容量を
さらに低減できて、回路の動作速度を向上できる利点が
ある。
例で述べた効果に加えて層間膜５９の平坦化が容易にな
るため、多層配線構造の大規模集積回路の場合には、配
線の信頼性を著しく向上できるという利点がある。ま
た、第２の実施例の構造では、酸化膜層５２の厚さは、
ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの方
が厚くなっているため、ソース・ドレインの寄生容量を
さらに低減できて、回路の動作速度を向上できる利点が
ある。
【００３２】次に、この第２の実施例に係る半導体装置
の製造方法を説明する。
の製造方法を説明する。
【００３３】先ず、図１４に示すように、図１に示す工
程と同じ方法によりＰ型単結晶シリコン基板７１上に酸
化膜層７２及び単結晶シリコン層７３を順次形成してＳ
ＯＩ基板を形成する。
程と同じ方法によりＰ型単結晶シリコン基板７１上に酸
化膜層７２及び単結晶シリコン層７３を順次形成してＳ
ＯＩ基板を形成する。
【００３４】次に、図１５に示すように、単結晶シリコ
ン層７３上に気相成長法により厚さ約１μｍのＣＶＤ酸
化膜７４を形成して、リソグラフィ技術によりＰＭＯＳ
トランジスタ部７６のＣＶＤ酸化膜７４の表面だけが露
出するようにフォトレジスト７５をパターニングする。
次に、このフォトレジスト７５をマスクとして、異方性
エッチング技術によりＰＭＯＳトランジスタ部７６のＣ
ＶＤ酸化膜７４だけを除去する。
ン層７３上に気相成長法により厚さ約１μｍのＣＶＤ酸
化膜７４を形成して、リソグラフィ技術によりＰＭＯＳ
トランジスタ部７６のＣＶＤ酸化膜７４の表面だけが露
出するようにフォトレジスト７５をパターニングする。
次に、このフォトレジスト７５をマスクとして、異方性
エッチング技術によりＰＭＯＳトランジスタ部７６のＣ
ＶＤ酸化膜７４だけを除去する。
【００３５】次に、図１６に示すように、フォトレジス
ト７５を除去して、基板全面に酸素イオン７７を注入す
る。酸素イオン注入の条件は、例えば、加速エネルギー
約２００ｋｅＶ及び注入量約０．３×１０18ｃｍ-2に設
定する。そして、ＣＶＤ酸化膜７４がマスクとなるた
め、酸素イオンはＰＭＯＳトランジスタ部７６の単結晶
シリコン層７３にのみ注入され、損傷層７８が形成され
る。また、この損傷層７８の内部には高濃度の酸素原子
が含まれるが、その濃度は表面から酸化膜層７２に向か
って急激に増加するような分布になっている。
ト７５を除去して、基板全面に酸素イオン７７を注入す
る。酸素イオン注入の条件は、例えば、加速エネルギー
約２００ｋｅＶ及び注入量約０．３×１０18ｃｍ-2に設
定する。そして、ＣＶＤ酸化膜７４がマスクとなるた
め、酸素イオンはＰＭＯＳトランジスタ部７６の単結晶
シリコン層７３にのみ注入され、損傷層７８が形成され
る。また、この損傷層７８の内部には高濃度の酸素原子
が含まれるが、その濃度は表面から酸化膜層７２に向か
って急激に増加するような分布になっている。
【００３６】次に、図１７に示すように、ＣＶＤ酸化膜
７４を除去して、図２で示した工程と同じ熱処理を施す
ことによって、損傷層７８の注入損傷を回復させる。こ
の熱処理中に、損傷層７８内部の酸素原子が再配列して
損傷層７８を内部から酸化するため、ＰＭＯＳトランジ
スタ部７６の酸化膜層７２の厚さが増加し、シリコン層
７３の厚さが減少する。酸化膜層７２の厚さの増加及び
シリコン層７３の厚さの減少は、図１６に示す工程にお
いて実施する酸素イオン注入の条件に依存する。この場
合には、例えば、酸化膜層７２の厚さは約８００Å増加
し、シリコン層７３の厚さは約５００Å減少する。この
段階は、第１の実施例の図６に示す工程に対応してい
る。
７４を除去して、図２で示した工程と同じ熱処理を施す
ことによって、損傷層７８の注入損傷を回復させる。こ
の熱処理中に、損傷層７８内部の酸素原子が再配列して
損傷層７８を内部から酸化するため、ＰＭＯＳトランジ
スタ部７６の酸化膜層７２の厚さが増加し、シリコン層
７３の厚さが減少する。酸化膜層７２の厚さの増加及び
シリコン層７３の厚さの減少は、図１６に示す工程にお
いて実施する酸素イオン注入の条件に依存する。この場
合には、例えば、酸化膜層７２の厚さは約８００Å増加
し、シリコン層７３の厚さは約５００Å減少する。この
段階は、第１の実施例の図６に示す工程に対応してい
る。
【００３７】次に、図１８に示すように第１の実施例の
図７に示す工程において説明した手順と同じ方法により
素子分離領域７９を形成し、ＮＭＯＳ部のシリコン層８
０とＰＭＯＳ部のシリコン層８１を分離する。
図７に示す工程において説明した手順と同じ方法により
素子分離領域７９を形成し、ＮＭＯＳ部のシリコン層８
０とＰＭＯＳ部のシリコン層８１を分離する。
【００３８】次に、図１９に示すように、各シリコン層
８０，８１上に第１の実施例と同様にしてゲート酸化膜
８２及びゲート電極８３を形成する。以降の工程は、第
１の実施例の場合と同様に実施して、図１３に示す本発
明の第２の実施例に係る半導体装置が完成する。
８０，８１上に第１の実施例と同様にしてゲート酸化膜
８２及びゲート電極８３を形成する。以降の工程は、第
１の実施例の場合と同様に実施して、図１３に示す本発
明の第２の実施例に係る半導体装置が完成する。
【００３９】本実施例方法においては、ＮＭＯＳトラン
ジスタ部８４領域のＣＶＤ酸化膜７４は除去せずにＰＭ
ＯＳトランジスタ部７６領域の単結晶シリコン層７３の
表面を露出させている。これにより、ＰＭＯＳトランジ
スタ部７６領域の単結晶シリコン層７３の内部だけに酸
素イオンを注入して熱処理を施し酸化膜層７２の厚さを
増すことができる。従って、ＰＭＯＳ部のシリコン層８
１の厚さを、ＮＭＯＳ部のシリコン層８０の厚さよりも
薄くすることができ、また、各シリコン層８０，８１の
表面位置を水平にすることができる。
ジスタ部８４領域のＣＶＤ酸化膜７４は除去せずにＰＭ
ＯＳトランジスタ部７６領域の単結晶シリコン層７３の
表面を露出させている。これにより、ＰＭＯＳトランジ
スタ部７６領域の単結晶シリコン層７３の内部だけに酸
素イオンを注入して熱処理を施し酸化膜層７２の厚さを
増すことができる。従って、ＰＭＯＳ部のシリコン層８
１の厚さを、ＮＭＯＳ部のシリコン層８０の厚さよりも
薄くすることができ、また、各シリコン層８０，８１の
表面位置を水平にすることができる。
【００４０】
【発明の効果】以上説明したように、本発明は、ＳＯＩ
基板上におけるＮＭＯＳトランジスタ部の単結晶シリコ
ン薄膜の厚さ及びＰＭＯＳトランジスタ部の単結晶シリ
コン薄膜の厚さを独立に設定することによって、各トラ
ンジスタの性能を個別的に最適化できるため、通常の単
結晶シリコン基板上では極めて困難になりつつあるＰＭ
ＯＳトランジスタの超微細化が可能になり、これによ
り、ＰＭＯＳトランジスタの特性を著しく向上できる結
果、ＣＭＯＳ回路の動作速度を飛躍的に向上することが
できる。また、ＳＯＩ基板は、素子間分離特性が飛躍的
に向上し、かつラッチアップ現象を完全に抑制できるた
め、本発明によれば、通常のシリコン基板では実現不可
能な、信頼性が飛躍的に向上した超高密度の超高速集積
回路を実現できる半導体装置及びその製造方法を提供す
ることができる。
基板上におけるＮＭＯＳトランジスタ部の単結晶シリコ
ン薄膜の厚さ及びＰＭＯＳトランジスタ部の単結晶シリ
コン薄膜の厚さを独立に設定することによって、各トラ
ンジスタの性能を個別的に最適化できるため、通常の単
結晶シリコン基板上では極めて困難になりつつあるＰＭ
ＯＳトランジスタの超微細化が可能になり、これによ
り、ＰＭＯＳトランジスタの特性を著しく向上できる結
果、ＣＭＯＳ回路の動作速度を飛躍的に向上することが
できる。また、ＳＯＩ基板は、素子間分離特性が飛躍的
に向上し、かつラッチアップ現象を完全に抑制できるた
め、本発明によれば、通常のシリコン基板では実現不可
能な、信頼性が飛躍的に向上した超高密度の超高速集積
回路を実現できる半導体装置及びその製造方法を提供す
ることができる。
【図１】本発明の第１の実施例に係る半導体装置を示す
断面図である。
断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法における一工程を示す断面図である。
方法における一工程を示す断面図である。
【図３】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図４】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図５】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図６】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図７】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図８】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図９】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図１０】同じくその実施例方法における他の一工程を
示す断面図である。
示す断面図である。
【図１１】同じくその実施例方法における他の一工程を
示す断面図である。
示す断面図である。
【図１２】同じくその実施例方法における他の一工程を
示す断面図である。
示す断面図である。
【図１３】本発明の第２の実施例に係る半導体装置を示
す断面図である。
す断面図である。
【図１４】本発明の第２の実施例に係る半導体装置の製
造方法における一工程を示す断面図である。
造方法における一工程を示す断面図である。
【図１５】同じくその実施例方法における他の一工程を
示す断面図である。
示す断面図である。
【図１６】同じくその実施例方法における他の一工程を
示す断面図である。
示す断面図である。
【図１７】同じくその実施例方法における他の一工程を
示す断面図である。
示す断面図である。
【図１８】同じくその実施例方法における他の一工程を
示す断面図である。
示す断面図である。
【図１９】同じくその実施例方法における他の一工程を
示す断面図である。
示す断面図である。
１１，２１，５１，７１；Ｐ型単結晶シリコン基板 １２，２２，５２，７２；酸化膜層 ２３，７３；単結晶シリコン層 ７４；ＣＶＤ酸化膜 ２４，２８，２９；熱酸化膜 ２５；窒化膜 １３，５３；ＮＭＯＳトランジスタ ２６，８４；ＮＭＯＳトランジスタ部 ２７，３２，３３，３５，７５；フォトレジスト ７７；酸素イオン ７８；損傷層 ３０，７９；素子分離領域 １５，５５，８０；ＮＭＯＳ部のシリコン層 １６，５６，８１；ＰＭＯＳ部のシリコン層 １４，５４；ＰＭＯＳトランジスタ ３１，７６；ＰＭＯＳトランジスタ部 ３４；ボロンイオン ３６；リンイオン １８，３８，５８，８３；ゲート電極 １７，３７，５７，８２；ゲート酸化膜 ７，３９；側壁 ９，４０；ｎ+ 型拡散層 ８，４１；ｐ+ 型拡散層 １９，４２，５９；層間膜 ２０，４３，６０；アルミ電極
Claims (4)
- 【請求項１】 絶縁体上に単結晶シリコン薄膜が形成さ
れ、この単結晶シリコン薄膜を含むＰＭＯＳトランジス
タ及びＮＭＯＳトランジスタが構成された半導体集積回
路において、前記ＰＭＯＳトランジスタを形成するため
の単結晶シリコン薄膜の厚さが、前記ＮＭＯＳトランジ
スタを形成するための単結晶シリコン薄膜の厚さよりも
薄いことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ＰＭＯＳトランジスタを形成する単
結晶シリコン薄膜の下の絶縁体の厚さの方が、前記ＮＭ
ＯＳトランジスタを形成する単結晶シリコン薄膜の下の
絶縁体の厚さよりも厚いことを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 絶縁体上に単結晶シリコン薄膜を形成し
たＳＯＩ基板の前記単結晶シリコン薄膜上に第１の熱酸
化膜を形成する工程と、この第１の熱酸化膜上に窒化珪
素薄膜を形成する工程と、ＮＭＯＳトランジスタ部を含
む第１の領域の窒化珪素薄膜は除去せずにＰＭＯＳトラ
ンジスタ部を含む第２の領域の窒化珪素薄膜のみを除去
して前記第２の領域の前記第１の熱酸化膜の表面を露出
させる工程と、前記第２の領域の単結晶シリコン薄膜の
表面にのみ所望の厚さの第２の熱酸化膜を形成する工程
と、前記窒化珪素薄膜を除去する工程と、前記第２の熱
酸化膜及び前記第１の熱酸化膜を除去する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 絶縁体上に単結晶シリコン薄膜を形成し
たＳＯＩ基板の前記単結晶シリコン薄膜上に第１の熱酸
化膜を形成する工程と、ＮＭＯＳトランジスタ部を含む
第１の領域の前記第１の熱酸化膜は除去せずにＰＭＯＳ
トランジスタ部を含む第２の領域の前記第１の熱酸化膜
だけを除去して前記第２の領域の単結晶シリコン薄膜の
表面だけを露出させる工程と、前記第２の領域の単結晶
シリコン薄膜の内部に酸素イオンを注入する工程と、前
記第２の領域の単結晶シリコン薄膜の一部を熱処理を施
して酸化させることにより前記第２の領域の単結晶シリ
コン薄膜の厚さを前記第１の領域の単結晶シリコン薄膜
の厚さよりも薄くする工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044160A JP2838938B2 (ja) | 1992-02-29 | 1992-02-29 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044160A JP2838938B2 (ja) | 1992-02-29 | 1992-02-29 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243510A true JPH05243510A (ja) | 1993-09-21 |
| JP2838938B2 JP2838938B2 (ja) | 1998-12-16 |
Family
ID=12683858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044160A Expired - Fee Related JP2838938B2 (ja) | 1992-02-29 | 1992-02-29 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2838938B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
| KR100335800B1 (ko) * | 2000-07-04 | 2002-05-08 | 박종섭 | 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 |
| US7087967B2 (en) | 2002-09-02 | 2006-08-08 | Oki Electric Industry Co., Ltd. | LSI device having core and interface regions with SOI layers of different thickness |
| WO2008035598A1 (fr) * | 2006-09-19 | 2008-03-27 | Nec Corporation | Dispositif semi-conducteur mis complémentaire |
| KR101333281B1 (ko) * | 2011-03-11 | 2013-11-27 | 소이텍 | 반도체 장치들의 제조를 위한 다층 구조들 및 공정 |
-
1992
- 1992-02-29 JP JP4044160A patent/JP2838938B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
| KR100335800B1 (ko) * | 2000-07-04 | 2002-05-08 | 박종섭 | 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 |
| US7087967B2 (en) | 2002-09-02 | 2006-08-08 | Oki Electric Industry Co., Ltd. | LSI device having core and interface regions with SOI layers of different thickness |
| WO2008035598A1 (fr) * | 2006-09-19 | 2008-03-27 | Nec Corporation | Dispositif semi-conducteur mis complémentaire |
| JPWO2008035598A1 (ja) * | 2006-09-19 | 2010-01-28 | 日本電気株式会社 | 相補型ｍｉｓ半導体装置 |
| KR101333281B1 (ko) * | 2011-03-11 | 2013-11-27 | 소이텍 | 반도체 장치들의 제조를 위한 다층 구조들 및 공정 |
| US8652887B2 (en) | 2011-03-11 | 2014-02-18 | Soitec | Multi-layer structures and process for fabricating semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2838938B2 (ja) | 1998-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5641980A (en) | Device having a high concentration region under the channel | |
| JPH0832040A (ja) | 半導体装置 | |
| JP3072754B2 (ja) | 半導体装置の製造方法 | |
| US4640000A (en) | Method of manufacturing semiconductor device | |
| JP2838938B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS63140562A (ja) | 選択的エピタキシイＢｉＣＭＯＳプロセス | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JPH0147016B2 (ja) | ||
| JPH08241984A (ja) | 半導体装置の製造方法 | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JPH04350942A (ja) | 半導体装置の製造方法 | |
| JP3132455B2 (ja) | 半導体装置の製造方法 | |
| JPH0637106A (ja) | 半導体製造装置の製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| KR100434712B1 (ko) | Soi모스트랜지스터제조방법. | |
| JP3316023B2 (ja) | 半導体装置 | |
| JPH0778979A (ja) | 半導体装置の製造方法 | |
| JPH05267328A (ja) | 半導体装置の製造方法 | |
| JPH0684939A (ja) | Ｍｉｓ電界効果半導体装置の製造方法 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JPH08274324A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3479393B2 (ja) | 半導体装置の製造方法 | |
| JPS59175162A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH07321309A (ja) | 半導体装置及びその製造方法 | |
| JPS59150477A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |