JPH04350942A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04350942A JPH04350942A JP12424491A JP12424491A JPH04350942A JP H04350942 A JPH04350942 A JP H04350942A JP 12424491 A JP12424491 A JP 12424491A JP 12424491 A JP12424491 A JP 12424491A JP H04350942 A JPH04350942 A JP H04350942A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にMOSトランジスターのゲート電極,及びソ
ース・ドレインの製造方法に関する。
関し、特にMOSトランジスターのゲート電極,及びソ
ース・ドレインの製造方法に関する。
【0002】
【従来の技術】大規模集積回路の集積度は著しく増加し
、例えば市場に普及している4MDRAMを構成するM
OSトランジスターのゲート電極の寸法は0.8μmで
あり、研究開発レベルでは0.5μm以下のトランジス
ターが対象となっている。電源電圧が5VのままでMO
Sトランジスターのゲート電極の寸法(ゲート長)が1
μm以下になると、ドレイン端に発生する電界強度は著
しく高くなるため、ホットキャリアー注入に起因するト
ランジスター特性の劣化(いわゆるホットキャリアー現
象)が顕著になる。ホットキャリアー現象を緩和するた
めには、様々な事柄を考慮しつつドレイン近傍の電界強
度を低下させることが必要であり、今までに多くの研究
が行なわれて来た。ゲート長が0.8μm〜0.6μm
の範囲では、いわゆるLDD(Lightly Do
ped Drainの略)構造が最も優れており、広
く使われている。LDD構造の概念図をNVOSを例に
とって図13に示す。製造方法は周知であるので割愛す
る。LDD構造の特徴は、高濃度の不純物を含むn+
領域とチャネルが形成されるP型領域の間に、比較的濃
度の低いn− 領域が形成されている点である。このn
− 領域の存在によって、ドレイン近傍における横方向
の電界強度が著しく低下する結果、ホットキャリアー現
象が著しく緩和される。しかしながら、このn− 領域
は不純物濃度が低いため、抵抗値が高い。従って、ゲー
ト長が短くなればなる程、ソース電極からドレイン電極
に至る全抵抗に占める割合が急増してしまい、トランジ
スターの駆動能力を低下させる原因となってしまう。
、例えば市場に普及している4MDRAMを構成するM
OSトランジスターのゲート電極の寸法は0.8μmで
あり、研究開発レベルでは0.5μm以下のトランジス
ターが対象となっている。電源電圧が5VのままでMO
Sトランジスターのゲート電極の寸法(ゲート長)が1
μm以下になると、ドレイン端に発生する電界強度は著
しく高くなるため、ホットキャリアー注入に起因するト
ランジスター特性の劣化(いわゆるホットキャリアー現
象)が顕著になる。ホットキャリアー現象を緩和するた
めには、様々な事柄を考慮しつつドレイン近傍の電界強
度を低下させることが必要であり、今までに多くの研究
が行なわれて来た。ゲート長が0.8μm〜0.6μm
の範囲では、いわゆるLDD(Lightly Do
ped Drainの略)構造が最も優れており、広
く使われている。LDD構造の概念図をNVOSを例に
とって図13に示す。製造方法は周知であるので割愛す
る。LDD構造の特徴は、高濃度の不純物を含むn+
領域とチャネルが形成されるP型領域の間に、比較的濃
度の低いn− 領域が形成されている点である。このn
− 領域の存在によって、ドレイン近傍における横方向
の電界強度が著しく低下する結果、ホットキャリアー現
象が著しく緩和される。しかしながら、このn− 領域
は不純物濃度が低いため、抵抗値が高い。従って、ゲー
ト長が短くなればなる程、ソース電極からドレイン電極
に至る全抵抗に占める割合が急増してしまい、トランジ
スターの駆動能力を低下させる原因となってしまう。
【0003】この様な問題を解決する方法として最近注
目されているのがITLDD構造である。ITLDD構
造の概念図を同じくNMOSを例にとって図14に示す
。通常のゲート電極の断面構造が長方形であるのに対し
、ITLDD構造では逆T字(Invers T)型
になっている事と、このゲート電極のうち、ソース・ド
レイン側にせり出した部分(以下、補助ゲート部と称す
る)がn− 領域の上部をゲート酸化膜をはさんでおお
っている事が重要な特徴である。この様な構造になって
いるため、トランジスターが動作状態になると、上記の
補助ゲート部からの電界によって、n− 領域とゲート
酸化膜との界面には高濃度の電子が蓄積する結果、n−
領域の抵抗が減少し、トランジスターの駆動能力が向
上する。ITLDD構造の製造方法に関してはこれまで
に幾つかの方法が報告されている。(例えば、D・S・
Wen他 Tech Digest of I
EDM p.765,1989年などの例がある。)
目されているのがITLDD構造である。ITLDD構
造の概念図を同じくNMOSを例にとって図14に示す
。通常のゲート電極の断面構造が長方形であるのに対し
、ITLDD構造では逆T字(Invers T)型
になっている事と、このゲート電極のうち、ソース・ド
レイン側にせり出した部分(以下、補助ゲート部と称す
る)がn− 領域の上部をゲート酸化膜をはさんでおお
っている事が重要な特徴である。この様な構造になって
いるため、トランジスターが動作状態になると、上記の
補助ゲート部からの電界によって、n− 領域とゲート
酸化膜との界面には高濃度の電子が蓄積する結果、n−
領域の抵抗が減少し、トランジスターの駆動能力が向
上する。ITLDD構造の製造方法に関してはこれまで
に幾つかの方法が報告されている。(例えば、D・S・
Wen他 Tech Digest of I
EDM p.765,1989年などの例がある。)
【発明が解決しようとする課題】ゲート長が0.5〜0
.6μmの世代では図13に示したLDD構造や、図1
4に示したITLDD構造を用いて製造条件の最適化が
行なわれると考えられるが、素子の微細化がさらに進展
して、ゲート長が0.3μm程度以下になると、LDD
やITLDDにおける片側0.2μm程度側壁部の存在
そのものが邪魔になって来る。一方、ソース・ドレイン
を形成するため、ボロリンやリン,ヒ素などの拡散長を
考慮すると、従来構造のトランジスターの製造技術を改
良するだけでは、ゲート長が0.3μm程度以下の性能
及び信頼性が高いトランジスターを安定性良く製造する
事は極めて困難になるという問題がある。
.6μmの世代では図13に示したLDD構造や、図1
4に示したITLDD構造を用いて製造条件の最適化が
行なわれると考えられるが、素子の微細化がさらに進展
して、ゲート長が0.3μm程度以下になると、LDD
やITLDDにおける片側0.2μm程度側壁部の存在
そのものが邪魔になって来る。一方、ソース・ドレイン
を形成するため、ボロリンやリン,ヒ素などの拡散長を
考慮すると、従来構造のトランジスターの製造技術を改
良するだけでは、ゲート長が0.3μm程度以下の性能
及び信頼性が高いトランジスターを安定性良く製造する
事は極めて困難になるという問題がある。
【0004】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、単結晶シリコン基板の表面に熱酸化膜などの
第1の絶縁性薄膜を形成する工程と、この上に多結晶シ
リコンなどの第1の導電性薄膜を形成する工程と、この
上に酸化膜や窒化膜などの第2の絶縁性薄膜を形成する
工程と、リソグラフィー技術を用いてゲート電極のパタ
ーニングを行なう工程と、パターニングしたフォトレジ
スタをマスクにして異方性エッチング技術を用いて上記
第2の絶縁性薄膜と第1の導電性薄膜を加工してゲート
電極を形成する工程と、酸化膜などの第3の絶縁性薄膜
を形成する工程と、異方性エッチング技術を用いて、上
記のゲート電極の側壁に上記第3の絶縁性薄膜から成る
側壁を形成する工程と、選択エピタキシャル技術を用い
てMOSトランジスターのソース・ドレインとなる領域
にのみ単結晶シリコン薄膜を形成する工程を有している
。
造方法は、単結晶シリコン基板の表面に熱酸化膜などの
第1の絶縁性薄膜を形成する工程と、この上に多結晶シ
リコンなどの第1の導電性薄膜を形成する工程と、この
上に酸化膜や窒化膜などの第2の絶縁性薄膜を形成する
工程と、リソグラフィー技術を用いてゲート電極のパタ
ーニングを行なう工程と、パターニングしたフォトレジ
スタをマスクにして異方性エッチング技術を用いて上記
第2の絶縁性薄膜と第1の導電性薄膜を加工してゲート
電極を形成する工程と、酸化膜などの第3の絶縁性薄膜
を形成する工程と、異方性エッチング技術を用いて、上
記のゲート電極の側壁に上記第3の絶縁性薄膜から成る
側壁を形成する工程と、選択エピタキシャル技術を用い
てMOSトランジスターのソース・ドレインとなる領域
にのみ単結晶シリコン薄膜を形成する工程を有している
。
【0005】
【実施例】次に、本発明についてN型MOSトランジス
ターを例にとって、図面を参照して説明する。
ターを例にとって、図面を参照して説明する。
【0006】図1乃至図5は、本発明の第1の実施例を
示す半導体チップの製造工程断面図である。P型シリコ
ン基板101の上に厚さ100オングストローム程度の
ゲート酸化膜102を形成した後、厚さ3000〜40
00オングストローム程度の多結晶シリコン膜103を
形成し、拡散技術を用いて、抵抗が20〜40Ω/ロ程
度になるように高濃度のリンを導入する。この多結晶シ
リコン膜103の上に、気相成長技術を用いて厚さ20
00〜3000オングストローム程度の窒化膜104を
堆積する。(図1)次に、フォトリソグラフィー技術と
異方性エッチング技術を用いて上記の窒化膜104と多
結晶シリコン膜103を加工してゲート電極105を形
成する。(図2)次に、気相成長技術を用いて厚さ20
0オングストローム〜1000オングストローム程度の
酸化膜を形成した後、異方性エッチング技術を用いて酸
化膜の側壁106を形成する。(図3)この時、ソース
・ドレイン領域107には、シリコン基板101の表面
が露出しているが、ゲート電極の上部表面は窒化膜10
4でおおわれている。次に、選択成長技術を用いて、上
記のソース・ドレイン領域107にのみ厚さ0.2μm
程度のエピタキシャル・シリコン膜108を形成する。 本実施例ではソースガスにSiH2 Cl2 とHCl
を用い、成長温度950℃,気圧10Torrで成長を
行なった。次に、ヒ素イオン109を加速エネルギー7
0keV,ドース量5×1015cm−2の条件で注入
する。 (図4)次に、異方性エッチング技術を用いて窒化膜1
04と酸化膜の側壁106を同時に適当量エッチングし
た後、リン酸溶液を用いて窒化膜104を完全に除去し
た後、フッ酸溶液を用いて側壁106を適当量だけエッ
チングする。
示す半導体チップの製造工程断面図である。P型シリコ
ン基板101の上に厚さ100オングストローム程度の
ゲート酸化膜102を形成した後、厚さ3000〜40
00オングストローム程度の多結晶シリコン膜103を
形成し、拡散技術を用いて、抵抗が20〜40Ω/ロ程
度になるように高濃度のリンを導入する。この多結晶シ
リコン膜103の上に、気相成長技術を用いて厚さ20
00〜3000オングストローム程度の窒化膜104を
堆積する。(図1)次に、フォトリソグラフィー技術と
異方性エッチング技術を用いて上記の窒化膜104と多
結晶シリコン膜103を加工してゲート電極105を形
成する。(図2)次に、気相成長技術を用いて厚さ20
0オングストローム〜1000オングストローム程度の
酸化膜を形成した後、異方性エッチング技術を用いて酸
化膜の側壁106を形成する。(図3)この時、ソース
・ドレイン領域107には、シリコン基板101の表面
が露出しているが、ゲート電極の上部表面は窒化膜10
4でおおわれている。次に、選択成長技術を用いて、上
記のソース・ドレイン領域107にのみ厚さ0.2μm
程度のエピタキシャル・シリコン膜108を形成する。 本実施例ではソースガスにSiH2 Cl2 とHCl
を用い、成長温度950℃,気圧10Torrで成長を
行なった。次に、ヒ素イオン109を加速エネルギー7
0keV,ドース量5×1015cm−2の条件で注入
する。 (図4)次に、異方性エッチング技術を用いて窒化膜1
04と酸化膜の側壁106を同時に適当量エッチングし
た後、リン酸溶液を用いて窒化膜104を完全に除去し
た後、フッ酸溶液を用いて側壁106を適当量だけエッ
チングする。
【0007】最後に、900℃で10〜30分間の熱処
理を行なうことによって、ヒ素イオンを活性化させると
同時に、適切な深さへの拡散を行ない、ソース・ドレイ
ン領域を形成する。(図5)図6は、本発明の第2の実
施例を示している。上記図4の工程において、ヒ素イオ
ン109に加えて、リンイオンを適切な条件で注入して
おけば、上記の熱処理中に生じる拡散の速度差によって
、濃度が比較的低く濃度勾配がゆるやかな主にリンで構
成されるn− 層110と、濃度が高く、濃度勾配が急
峻な、主にヒ素で構成されるn+ 層111から成るソ
ース・ドレイン領域を形成することができる。(図6)
ヒ素とリンがこの様に分布することによってトランジス
ター動作時にドレイン端に発生する電界の強度を著しく
緩和できるため、ホットキャリアー現象によるデバイス
特性の劣化を著しく低減できる。
理を行なうことによって、ヒ素イオンを活性化させると
同時に、適切な深さへの拡散を行ない、ソース・ドレイ
ン領域を形成する。(図5)図6は、本発明の第2の実
施例を示している。上記図4の工程において、ヒ素イオ
ン109に加えて、リンイオンを適切な条件で注入して
おけば、上記の熱処理中に生じる拡散の速度差によって
、濃度が比較的低く濃度勾配がゆるやかな主にリンで構
成されるn− 層110と、濃度が高く、濃度勾配が急
峻な、主にヒ素で構成されるn+ 層111から成るソ
ース・ドレイン領域を形成することができる。(図6)
ヒ素とリンがこの様に分布することによってトランジス
ター動作時にドレイン端に発生する電界の強度を著しく
緩和できるため、ホットキャリアー現象によるデバイス
特性の劣化を著しく低減できる。
【0008】図7から図9は、本発明の第3の実施例を
示す半導体チップの断面図である。図3と同じ構造を形
成して、リンイオン207を加速エネルギー40〜60
keV,ドース量5×1012〜5×1014cm−2
の条件で注入する。(図7)次に、気相成長技術を用い
て厚さ2000オングストローム程度の窒化膜を形成し
た後、異方性エッチング技術を用いて窒化膜の側壁20
8を形成し、これをマスクにしてエピタキシャルシリコ
ン膜206の表面に、加速エネルギー70keV,ドー
ス量5×1014〜5×1015cm−2の条件でヒ素
イオン209を注入する。(図8)第1の実施例と同じ
方法で、窒化膜と酸化膜の不要部分を除去した後、90
0℃で10〜30分間の熱処理を行なうことによって、
主にリンで構成されるn− 層210と、主にヒ素で構
成されるn+ 層211で形成される。適切な条件設定
を行なうことによって、ドレイン端の電界が緩和され、
かつ、電流駆動能力の高いNMOSトランジスターが実
現できる。(図9)図10から図12は、本発明の第4
の実施例を示す半導体チップの断面図である。
示す半導体チップの断面図である。図3と同じ構造を形
成して、リンイオン207を加速エネルギー40〜60
keV,ドース量5×1012〜5×1014cm−2
の条件で注入する。(図7)次に、気相成長技術を用い
て厚さ2000オングストローム程度の窒化膜を形成し
た後、異方性エッチング技術を用いて窒化膜の側壁20
8を形成し、これをマスクにしてエピタキシャルシリコ
ン膜206の表面に、加速エネルギー70keV,ドー
ス量5×1014〜5×1015cm−2の条件でヒ素
イオン209を注入する。(図8)第1の実施例と同じ
方法で、窒化膜と酸化膜の不要部分を除去した後、90
0℃で10〜30分間の熱処理を行なうことによって、
主にリンで構成されるn− 層210と、主にヒ素で構
成されるn+ 層211で形成される。適切な条件設定
を行なうことによって、ドレイン端の電界が緩和され、
かつ、電流駆動能力の高いNMOSトランジスターが実
現できる。(図9)図10から図12は、本発明の第4
の実施例を示す半導体チップの断面図である。
【0009】第3の実施例と同じ方法で図9の構造を形
成した後、スパッター技術を用いて、厚さ100〜10
00オングストローム程度のチタン膜301を形成する
。(図10)次に、500〜800℃の範囲で数分間程
度の熱処理を行なうことによって、ゲート電極の多結晶
シリコン膜302,及び、ソース・ドレイン領域のエピ
タキシャルシリコン膜303とチタン膜301を反応さ
せてチタン・シリサイド膜304を合成する。酸化膜の
側壁305の表面上にあるチタン膜301は未反応のま
まである(図11)アンモニアと過酸化水素と水の混合
液を用いることによって、チタン・シリサイド膜304
は残し、上記の未反応チタン膜301のみを選択的に除
去することができる。(図12)本実施例では、ゲート
電極とソース・ドレイン領域の表面がチタン・シリサイ
ド化されているため、各領域の抵抗値が著しく低下する
結果、信号の伝搬遅延時間が著しく短縮されるという利
点がある。
成した後、スパッター技術を用いて、厚さ100〜10
00オングストローム程度のチタン膜301を形成する
。(図10)次に、500〜800℃の範囲で数分間程
度の熱処理を行なうことによって、ゲート電極の多結晶
シリコン膜302,及び、ソース・ドレイン領域のエピ
タキシャルシリコン膜303とチタン膜301を反応さ
せてチタン・シリサイド膜304を合成する。酸化膜の
側壁305の表面上にあるチタン膜301は未反応のま
まである(図11)アンモニアと過酸化水素と水の混合
液を用いることによって、チタン・シリサイド膜304
は残し、上記の未反応チタン膜301のみを選択的に除
去することができる。(図12)本実施例では、ゲート
電極とソース・ドレイン領域の表面がチタン・シリサイ
ド化されているため、各領域の抵抗値が著しく低下する
結果、信号の伝搬遅延時間が著しく短縮されるという利
点がある。
【0010】図12のチタン・シリサイド膜304の代
わりに、選択タングステン成長技術を用いて、厚さ50
0オングストローム〜1000オングストローム程度の
タングステン膜を形成することもできる。
わりに、選択タングステン成長技術を用いて、厚さ50
0オングストローム〜1000オングストローム程度の
タングステン膜を形成することもできる。
【0011】さらに、チタンの代わりに、タングステン
やコバルトなどの金属を用いる事も可能であることは言
うまでもない。
やコバルトなどの金属を用いる事も可能であることは言
うまでもない。
【0012】
【発明の効果】以上、説明したように、本発明は通常の
ゲート電極形成工程を経た後にソース・ドレイン領域に
のみ選択的にエピタキシャルシリコン膜を形成し、その
後でイオン注入を行なうため、ソース・ドレイン領域を
構成する不純物のゲート電極下部への拡散長などを適切
に制御できる結果、ゲート長が0.3μm程度以下のM
OSトランジスターを形成するための熱工程に関する制
約を著しく緩和できる、つまり製造工程の設計自由度を
著しく高めることが可能になる、という結果を有する。
ゲート電極形成工程を経た後にソース・ドレイン領域に
のみ選択的にエピタキシャルシリコン膜を形成し、その
後でイオン注入を行なうため、ソース・ドレイン領域を
構成する不純物のゲート電極下部への拡散長などを適切
に制御できる結果、ゲート長が0.3μm程度以下のM
OSトランジスターを形成するための熱工程に関する制
約を著しく緩和できる、つまり製造工程の設計自由度を
著しく高めることが可能になる、という結果を有する。
【0013】さらに、上記のエピタキシャルシリコン膜
内部への不純物導入の仕方を適切に制御することによっ
て、電流駆動能力,長期信頼性が共に高いトランジスタ
ーを実現できる、という効果も有する。
内部への不純物導入の仕方を適切に制御することによっ
て、電流駆動能力,長期信頼性が共に高いトランジスタ
ーを実現できる、という効果も有する。
【図1】本発明第1実施例による方法の一部を示す断面
図である。
図である。
【図2】第1実施例による方法の他の一部を示す断面図
である。
である。
【図3】第1実施例による方法のさらに他の一部を示す
断面図である。
断面図である。
【図4】第1実施例による方法のさらに他の一部を示す
断面図である。
断面図である。
【図5】第1実施例による方法のさらに他の一部を示す
断面図である。
断面図である。
【図6】第1実施例による方法のさらに他の一部を示す
断面図である。
断面図である。
【図7】第2実施例による方法の一部を示す断面図であ
る。
る。
【図8】第2実施例による方法の他の一部を示す断面図
である。
である。
【図9】第2実施例による方法のさらに他の一部を示す
断面図である。
断面図である。
【図10】第3実施例による方法の一部を示す断面図で
ある。
ある。
【図11】第3実施例による方法の他の一部を示す断面
図である。
図である。
【図12】第3実施例による方法のさらに他の一部を示
す断面図である。
す断面図である。
【図13】従来例の断面図である。
【図14】他の従来例の断面図である。
Claims (2)
- 【請求項1】 単結晶シリコン基板の表面に第1の絶
縁性薄膜を形成する工程と、この上に多結晶シリコンな
どの第1の導電性薄膜を形成する工程と、この上に第2
の絶縁性薄膜を形成する工程と、リソグラフィー技術を
用いてパターニングする工程と、フォトレジストをマス
クにして、異方性エッチング技術を用いて第2の絶縁性
薄膜と第1の導電性薄膜を加工して、ゲート電極を形成
し、第1の絶縁性薄膜を露出させる工程と、第3の絶縁
性薄膜を形成する工程と、異方性エッチング技術を用い
て上記のゲート電極の側壁に上記第3の絶縁性薄膜から
成る側壁を形成する工程と、選択エピタキシャル技術を
用いてソース・ドレインとなる領域にのみ、単結晶シリ
コン薄膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項2】 上記ゲート電極の表面と、ソース・ド
レイン領域の単結晶シリコン薄膜の表面のみをチタンシ
リサイドなどのシリサイドに変換するか又はこれらの表
面にのみタングステン薄膜を選択的に形成することを特
徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12424491A JPH04350942A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12424491A JPH04350942A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04350942A true JPH04350942A (ja) | 1992-12-04 |
Family
ID=14880535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12424491A Pending JPH04350942A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04350942A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0555250A (ja) * | 1991-08-28 | 1993-03-05 | Rohm Co Ltd | 半導体装置およびその製法 |
US6335252B1 (en) | 1999-12-06 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufacturing method |
JP2003197907A (ja) * | 2001-12-12 | 2003-07-11 | Samsung Electronics Co Ltd | エピタキシャル層を利用するトランジスター構造及びその製造方法 |
JP2004266278A (ja) * | 2003-02-28 | 2004-09-24 | Samsung Electronics Co Ltd | 上昇されたソース/ドレーン構造を有するmosトランジスタ及びこの製造方法 |
JP2005072577A (ja) * | 2003-08-22 | 2005-03-17 | Samsung Electronics Co Ltd | コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法 |
JP2008053740A (ja) * | 1994-12-23 | 2008-03-06 | Intel Corp | 極薄先端を有する新規のトランジスタおよびその製造方法 |
-
1991
- 1991-05-29 JP JP12424491A patent/JPH04350942A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0555250A (ja) * | 1991-08-28 | 1993-03-05 | Rohm Co Ltd | 半導体装置およびその製法 |
JP2008053740A (ja) * | 1994-12-23 | 2008-03-06 | Intel Corp | 極薄先端を有する新規のトランジスタおよびその製造方法 |
US6335252B1 (en) | 1999-12-06 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufacturing method |
JP2003197907A (ja) * | 2001-12-12 | 2003-07-11 | Samsung Electronics Co Ltd | エピタキシャル層を利用するトランジスター構造及びその製造方法 |
JP2008091937A (ja) * | 2001-12-12 | 2008-04-17 | Samsung Electronics Co Ltd | エピタキシャル層を利用するトランジスター構造及びその製造方法 |
JP2004266278A (ja) * | 2003-02-28 | 2004-09-24 | Samsung Electronics Co Ltd | 上昇されたソース/ドレーン構造を有するmosトランジスタ及びこの製造方法 |
JP2005072577A (ja) * | 2003-08-22 | 2005-03-17 | Samsung Electronics Co Ltd | コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000905 |