JPH04350942A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳトランジスターのゲート電極，及びソ
ース・ドレインの製造方法に関する。

【０００２】

【従来の技術】大規模集積回路の集積度は著しく増加し
、例えば市場に普及している４ＭＤＲＡＭを構成するＭ
ＯＳトランジスターのゲート電極の寸法は０．８μｍで
あり、研究開発レベルでは０．５μｍ以下のトランジス
ターが対象となっている。電源電圧が５ＶのままでＭＯ
Ｓトランジスターのゲート電極の寸法（ゲート長）が１
μｍ以下になると、ドレイン端に発生する電界強度は著
しく高くなるため、ホットキャリアー注入に起因するト
ランジスター特性の劣化（いわゆるホットキャリアー現
象）が顕著になる。ホットキャリアー現象を緩和するた
めには、様々な事柄を考慮しつつドレイン近傍の電界強
度を低下させることが必要であり、今までに多くの研究
が行なわれて来た。ゲート長が０．８μｍ〜０．６μｍ
の範囲では、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ　　Ｄｏ
ｐｅｄ　　Ｄｒａｉｎの略）構造が最も優れており、広
く使われている。ＬＤＤ構造の概念図をＮＶＯＳを例に
とって図１３に示す。製造方法は周知であるので割愛す
る。ＬＤＤ構造の特徴は、高濃度の不純物を含むｎ＋　
領域とチャネルが形成されるＰ型領域の間に、比較的濃
度の低いｎ−　領域が形成されている点である。このｎ
−　領域の存在によって、ドレイン近傍における横方向
の電界強度が著しく低下する結果、ホットキャリアー現
象が著しく緩和される。しかしながら、このｎ−　領域
は不純物濃度が低いため、抵抗値が高い。従って、ゲー
ト長が短くなればなる程、ソース電極からドレイン電極
に至る全抵抗に占める割合が急増してしまい、トランジ
スターの駆動能力を低下させる原因となってしまう。

【０００３】この様な問題を解決する方法として最近注
目されているのがＩＴＬＤＤ構造である。ＩＴＬＤＤ構
造の概念図を同じくＮＭＯＳを例にとって図１４に示す
。通常のゲート電極の断面構造が長方形であるのに対し
、ＩＴＬＤＤ構造では逆Ｔ字（Ｉｎｖｅｒｓ　　Ｔ）型
になっている事と、このゲート電極のうち、ソース・ド
レイン側にせり出した部分（以下、補助ゲート部と称す
る）がｎ−　領域の上部をゲート酸化膜をはさんでおお
っている事が重要な特徴である。この様な構造になって
いるため、トランジスターが動作状態になると、上記の
補助ゲート部からの電界によって、ｎ−　領域とゲート
酸化膜との界面には高濃度の電子が蓄積する結果、ｎ−
　領域の抵抗が減少し、トランジスターの駆動能力が向
上する。ＩＴＬＤＤ構造の製造方法に関してはこれまで
に幾つかの方法が報告されている。（例えば、Ｄ・Ｓ・
Ｗｅｎ他　　Ｔｅｃｈ　　Ｄｉｇｅｓｔ　　ｏｆ　　Ｉ
ＥＤＭ　　ｐ．７６５，１９８９年などの例がある。）

【発明が解決しようとする課題】ゲート長が０．５〜０
．６μｍの世代では図１３に示したＬＤＤ構造や、図１
４に示したＩＴＬＤＤ構造を用いて製造条件の最適化が
行なわれると考えられるが、素子の微細化がさらに進展
して、ゲート長が０．３μｍ程度以下になると、ＬＤＤ
やＩＴＬＤＤにおける片側０．２μｍ程度側壁部の存在
そのものが邪魔になって来る。一方、ソース・ドレイン
を形成するため、ボロリンやリン，ヒ素などの拡散長を
考慮すると、従来構造のトランジスターの製造技術を改
良するだけでは、ゲート長が０．３μｍ程度以下の性能
及び信頼性が高いトランジスターを安定性良く製造する
事は極めて困難になるという問題がある。

【０００４】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、単結晶シリコン基板の表面に熱酸化膜などの
第１の絶縁性薄膜を形成する工程と、この上に多結晶シ
リコンなどの第１の導電性薄膜を形成する工程と、この
上に酸化膜や窒化膜などの第２の絶縁性薄膜を形成する
工程と、リソグラフィー技術を用いてゲート電極のパタ
ーニングを行なう工程と、パターニングしたフォトレジ
スタをマスクにして異方性エッチング技術を用いて上記
第２の絶縁性薄膜と第１の導電性薄膜を加工してゲート
電極を形成する工程と、酸化膜などの第３の絶縁性薄膜
を形成する工程と、異方性エッチング技術を用いて、上
記のゲート電極の側壁に上記第３の絶縁性薄膜から成る
側壁を形成する工程と、選択エピタキシャル技術を用い
てＭＯＳトランジスターのソース・ドレインとなる領域
にのみ単結晶シリコン薄膜を形成する工程を有している
。

【０００５】

【実施例】次に、本発明についてＮ型ＭＯＳトランジス
ターを例にとって、図面を参照して説明する。

【０００６】図１乃至図５は、本発明の第１の実施例を
示す半導体チップの製造工程断面図である。Ｐ型シリコ
ン基板１０１の上に厚さ１００オングストローム程度の
ゲート酸化膜１０２を形成した後、厚さ３０００〜４０
００オングストローム程度の多結晶シリコン膜１０３を
形成し、拡散技術を用いて、抵抗が２０〜４０Ω／ロ程
度になるように高濃度のリンを導入する。この多結晶シ
リコン膜１０３の上に、気相成長技術を用いて厚さ２０
００〜３０００オングストローム程度の窒化膜１０４を
堆積する。（図１）次に、フォトリソグラフィー技術と
異方性エッチング技術を用いて上記の窒化膜１０４と多
結晶シリコン膜１０３を加工してゲート電極１０５を形
成する。（図２）次に、気相成長技術を用いて厚さ２０
０オングストローム〜１０００オングストローム程度の
酸化膜を形成した後、異方性エッチング技術を用いて酸
化膜の側壁１０６を形成する。（図３）この時、ソース
・ドレイン領域１０７には、シリコン基板１０１の表面
が露出しているが、ゲート電極の上部表面は窒化膜１０
４でおおわれている。次に、選択成長技術を用いて、上
記のソース・ドレイン領域１０７にのみ厚さ０．２μｍ
程度のエピタキシャル・シリコン膜１０８を形成する。 本実施例ではソースガスにＳｉＨ２　Ｃｌ２　とＨＣｌ
を用い、成長温度９５０℃，気圧１０Ｔｏｒｒで成長を
行なった。次に、ヒ素イオン１０９を加速エネルギー７
０ｋｅＶ，ドース量５×１０１５ｃｍ−２の条件で注入
する。 （図４）次に、異方性エッチング技術を用いて窒化膜１
０４と酸化膜の側壁１０６を同時に適当量エッチングし
た後、リン酸溶液を用いて窒化膜１０４を完全に除去し
た後、フッ酸溶液を用いて側壁１０６を適当量だけエッ
チングする。

【０００７】最後に、９００℃で１０〜３０分間の熱処
理を行なうことによって、ヒ素イオンを活性化させると
同時に、適切な深さへの拡散を行ない、ソース・ドレイ
ン領域を形成する。（図５）図６は、本発明の第２の実
施例を示している。上記図４の工程において、ヒ素イオ
ン１０９に加えて、リンイオンを適切な条件で注入して
おけば、上記の熱処理中に生じる拡散の速度差によって
、濃度が比較的低く濃度勾配がゆるやかな主にリンで構
成されるｎ−　層１１０と、濃度が高く、濃度勾配が急
峻な、主にヒ素で構成されるｎ＋　層１１１から成るソ
ース・ドレイン領域を形成することができる。（図６）
ヒ素とリンがこの様に分布することによってトランジス
ター動作時にドレイン端に発生する電界の強度を著しく
緩和できるため、ホットキャリアー現象によるデバイス
特性の劣化を著しく低減できる。

【０００８】図７から図９は、本発明の第３の実施例を
示す半導体チップの断面図である。図３と同じ構造を形
成して、リンイオン２０７を加速エネルギー４０〜６０
ｋｅＶ，ドース量５×１０１２〜５×１０１４ｃｍ−２
の条件で注入する。（図７）次に、気相成長技術を用い
て厚さ２０００オングストローム程度の窒化膜を形成し
た後、異方性エッチング技術を用いて窒化膜の側壁２０
８を形成し、これをマスクにしてエピタキシャルシリコ
ン膜２０６の表面に、加速エネルギー７０ｋｅＶ，ドー
ス量５×１０１４〜５×１０１５ｃｍ−２の条件でヒ素
イオン２０９を注入する。（図８）第１の実施例と同じ
方法で、窒化膜と酸化膜の不要部分を除去した後、９０
０℃で１０〜３０分間の熱処理を行なうことによって、
主にリンで構成されるｎ−　層２１０と、主にヒ素で構
成されるｎ＋　層２１１で形成される。適切な条件設定
を行なうことによって、ドレイン端の電界が緩和され、
かつ、電流駆動能力の高いＮＭＯＳトランジスターが実
現できる。（図９）図１０から図１２は、本発明の第４
の実施例を示す半導体チップの断面図である。

【０００９】第３の実施例と同じ方法で図９の構造を形
成した後、スパッター技術を用いて、厚さ１００〜１０
００オングストローム程度のチタン膜３０１を形成する
。（図１０）次に、５００〜８００℃の範囲で数分間程
度の熱処理を行なうことによって、ゲート電極の多結晶
シリコン膜３０２，及び、ソース・ドレイン領域のエピ
タキシャルシリコン膜３０３とチタン膜３０１を反応さ
せてチタン・シリサイド膜３０４を合成する。酸化膜の
側壁３０５の表面上にあるチタン膜３０１は未反応のま
まである（図１１）アンモニアと過酸化水素と水の混合
液を用いることによって、チタン・シリサイド膜３０４
は残し、上記の未反応チタン膜３０１のみを選択的に除
去することができる。（図１２）本実施例では、ゲート
電極とソース・ドレイン領域の表面がチタン・シリサイ
ド化されているため、各領域の抵抗値が著しく低下する
結果、信号の伝搬遅延時間が著しく短縮されるという利
点がある。

【００１０】図１２のチタン・シリサイド膜３０４の代
わりに、選択タングステン成長技術を用いて、厚さ５０
０オングストローム〜１０００オングストローム程度の
タングステン膜を形成することもできる。

【００１１】さらに、チタンの代わりに、タングステン
やコバルトなどの金属を用いる事も可能であることは言
うまでもない。

【００１２】

【発明の効果】以上、説明したように、本発明は通常の
ゲート電極形成工程を経た後にソース・ドレイン領域に
のみ選択的にエピタキシャルシリコン膜を形成し、その
後でイオン注入を行なうため、ソース・ドレイン領域を
構成する不純物のゲート電極下部への拡散長などを適切
に制御できる結果、ゲート長が０．３μｍ程度以下のＭ
ＯＳトランジスターを形成するための熱工程に関する制
約を著しく緩和できる、つまり製造工程の設計自由度を
著しく高めることが可能になる、という結果を有する。

【００１３】さらに、上記のエピタキシャルシリコン膜
内部への不純物導入の仕方を適切に制御することによっ
て、電流駆動能力，長期信頼性が共に高いトランジスタ
ーを実現できる、という効果も有する。

【図面の簡単な説明】

【図１】本発明第１実施例による方法の一部を示す断面
図である。

【図２】第１実施例による方法の他の一部を示す断面図
である。

【図３】第１実施例による方法のさらに他の一部を示す
断面図である。

【図４】第１実施例による方法のさらに他の一部を示す
断面図である。

【図５】第１実施例による方法のさらに他の一部を示す
断面図である。

【図６】第１実施例による方法のさらに他の一部を示す
断面図である。

【図７】第２実施例による方法の一部を示す断面図であ
る。

【図８】第２実施例による方法の他の一部を示す断面図
である。

【図９】第２実施例による方法のさらに他の一部を示す
断面図である。

【図１０】第３実施例による方法の一部を示す断面図で
ある。

【図１１】第３実施例による方法の他の一部を示す断面
図である。

【図１２】第３実施例による方法のさらに他の一部を示
す断面図である。

【図１３】従来例の断面図である。

【図１４】他の従来例の断面図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　単結晶シリコン基板の表面に第１の絶
   縁性薄膜を形成する工程と、この上に多結晶シリコンな
   どの第１の導電性薄膜を形成する工程と、この上に第２
   の絶縁性薄膜を形成する工程と、リソグラフィー技術を
   用いてパターニングする工程と、フォトレジストをマス
   クにして、異方性エッチング技術を用いて第２の絶縁性
   薄膜と第１の導電性薄膜を加工して、ゲート電極を形成
   し、第１の絶縁性薄膜を露出させる工程と、第３の絶縁
   性薄膜を形成する工程と、異方性エッチング技術を用い
   て上記のゲート電極の側壁に上記第３の絶縁性薄膜から
   成る側壁を形成する工程と、選択エピタキシャル技術を
   用いてソース・ドレインとなる領域にのみ、単結晶シリ
   コン薄膜を形成する工程とを有することを特徴とする半
   導体装置の製造方法。
2. 【請求項２】　　上記ゲート電極の表面と、ソース・ド
   レイン領域の単結晶シリコン薄膜の表面のみをチタンシ
   リサイドなどのシリサイドに変換するか又はこれらの表
   面にのみタングステン薄膜を選択的に形成することを特
   徴とする請求項１記載の半導体装置の製造方法。