JP3376208B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3376208B2 JP3376208B2 JP06137096A JP6137096A JP3376208B2 JP 3376208 B2 JP3376208 B2 JP 3376208B2 JP 06137096 A JP06137096 A JP 06137096A JP 6137096 A JP6137096 A JP 6137096A JP 3376208 B2 JP3376208 B2 JP 3376208B2
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Description
【０００１】
【発明の属する技術分野】本発明は、特にＳＯＩ基板
（ Semicoductor On Insulator）に形成されたＭＯＳＦ
ＥＴを有する半導体装置およびその製造方法に関する。
（ Semicoductor On Insulator）に形成されたＭＯＳＦ
ＥＴを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。特に
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路
における高集積化には著しいものがある。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。特に
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路
における高集積化には著しいものがある。
【０００３】しかし、集積度の進展に伴い、メモリセル
面積は益々減少する傾向にあり、アルファ線により引き
起こされるいわゆるソフトエラーを防ぐためのセル容量
の確保が難しくなっている。
面積は益々減少する傾向にあり、アルファ線により引き
起こされるいわゆるソフトエラーを防ぐためのセル容量
の確保が難しくなっている。
【０００４】そこで、ＳＯＩ基板に作成した半導体素
子、いわゆるＳＯＩ素子が有望されている。図７に従来
のＳＯＩ素子、具体的にはＳＯＩ・ＭＯＳＦＥＴの断面
図を示す。
子、いわゆるＳＯＩ素子が有望されている。図７に従来
のＳＯＩ素子、具体的にはＳＯＩ・ＭＯＳＦＥＴの断面
図を示す。
【０００５】図中、１６１はシリコン支持板を示してお
り、このシリコン支持板１６１上にはシリコン酸化膜１
６２を介して、ｐ型単結晶シリコン膜１６５が設けられ
ている。
り、このシリコン支持板１６１上にはシリコン酸化膜１
６２を介して、ｐ型単結晶シリコン膜１６５が設けられ
ている。
【０００６】このｐ型単結晶シリコン膜１６５には１対
の高濃度のｎ型ソース・ドレイン拡散層１６３が形成さ
れている。これらｎ型ソース・ドレイン拡散層１６３間
のｐ型単結晶シリコン膜１６５上にはゲート酸化膜１６
６を介してゲート電極１６７が配設されている。
の高濃度のｎ型ソース・ドレイン拡散層１６３が形成さ
れている。これらｎ型ソース・ドレイン拡散層１６３間
のｐ型単結晶シリコン膜１６５上にはゲート酸化膜１６
６を介してゲート電極１６７が配設されている。
【０００７】このＳＯＩ・ＭＯＳＦＥＴによれば、アル
ファ線により発生する電子・正孔対を、ＳＯＩ基板の単
結晶シリコン膜（以下、ＳＯＩ膜という）であるｐ型単
結晶シリコン膜１６３，１６５内に制限することがで
き、ソフトエラー耐性を飛躍的に向上することができる しかし、この種のＳＯＩ・ＭＯＳＦＥＴには以下のよう
な問題があった。すなわち、ＳＯＩ基板を用いた結果、
図８に示すように、基板浮遊効果に起因して通常のバル
クＭＯＳＦＥＴに比べて、ドレイン耐圧（ドレイン破壊
電圧）が低下したり、または図９に示すように、スイッ
チング動作における電流オーバーシュート（図中の矢印
部）などの不安定性の問題があり、実用上の大きな問題
を抱えていた。
ファ線により発生する電子・正孔対を、ＳＯＩ基板の単
結晶シリコン膜（以下、ＳＯＩ膜という）であるｐ型単
結晶シリコン膜１６３，１６５内に制限することがで
き、ソフトエラー耐性を飛躍的に向上することができる しかし、この種のＳＯＩ・ＭＯＳＦＥＴには以下のよう
な問題があった。すなわち、ＳＯＩ基板を用いた結果、
図８に示すように、基板浮遊効果に起因して通常のバル
クＭＯＳＦＥＴに比べて、ドレイン耐圧（ドレイン破壊
電圧）が低下したり、または図９に示すように、スイッ
チング動作における電流オーバーシュート（図中の矢印
部）などの不安定性の問題があり、実用上の大きな問題
を抱えていた。
【０００８】このような基板浮遊効果を抑制する対策と
して、チャネルに対してバンドギャップの狭い材料をソ
ース拡散層に用いた構造のＳＯＩ・ＭＯＳＦＥＴが提案
されている（平０１−２５５２５２）。
して、チャネルに対してバンドギャップの狭い材料をソ
ース拡散層に用いた構造のＳＯＩ・ＭＯＳＦＥＴが提案
されている（平０１−２５５２５２）。
【０００９】このＳＯＩ・ＭＯＳＦＥＴによれば、ソー
ス拡散層を構成する材料のバンドギャップを狭めること
により、基板浮遊効果の主原因となる、正孔のチャネル
内の蓄積を効果的に防止できるようになる。
ス拡散層を構成する材料のバンドギャップを狭めること
により、基板浮遊効果の主原因となる、正孔のチャネル
内の蓄積を効果的に防止できるようになる。
【００１０】バンドギャップの狭い材料として、最も代
表的なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）で、これを
用いたものの一つに、図１０（ａ）に示すような断面を
有するＳＯＩ・ＭＯＳＦＥＴがある。
表的なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）で、これを
用いたものの一つに、図１０（ａ）に示すような断面を
有するＳＯＩ・ＭＯＳＦＥＴがある。
【００１１】このＳＯＩ・ＭＯＳＦＥＴの製造方法を簡
単に説明すると、まず、シリコン基板に酸素イオンをイ
オン注入し、熱処理することにより、シリコン基板の下
層２０１と上層２０３とを分離するように、シリコン基
板の中央部にシリコン酸化膜２０２を形成する。この
後、シリコン基板２０３をｐ型にドープする。
単に説明すると、まず、シリコン基板に酸素イオンをイ
オン注入し、熱処理することにより、シリコン基板の下
層２０１と上層２０３とを分離するように、シリコン基
板の中央部にシリコン酸化膜２０２を形成する。この
後、シリコン基板２０３をｐ型にドープする。
【００１２】次に隣接する素子間を電気的に分離するた
めの図示しない素子分離絶縁膜をＬＯＣＯＳ（Local Ox
idation of Silicon）法等により形成する。次に熱酸化
法等によりシリコン基板２０３の表面にゲート酸化膜２
０４となる酸化膜を形成した後、この上にＬＰＣＶＤ
（Low Pressure Chemical Vapour Deposition ）法によ
りゲート電極２０５となるポリシリコン膜を形成する。
めの図示しない素子分離絶縁膜をＬＯＣＯＳ（Local Ox
idation of Silicon）法等により形成する。次に熱酸化
法等によりシリコン基板２０３の表面にゲート酸化膜２
０４となる酸化膜を形成した後、この上にＬＰＣＶＤ
（Low Pressure Chemical Vapour Deposition ）法によ
りゲート電極２０５となるポリシリコン膜を形成する。
【００１３】次にフォトリソグラフィーにより図示しな
いフォトレジストパターンを上記ポリシリコン膜上のゲ
ート電極予定領域に形成し、上記フォトレジストパター
ンをマスクとしてＲＩＥ（Reactive Ion Etching）法等
により、上記ポリシリコン膜、酸化膜を加工して、ゲー
ト電極２０５、ゲート酸化膜２０４を形成する。
いフォトレジストパターンを上記ポリシリコン膜上のゲ
ート電極予定領域に形成し、上記フォトレジストパター
ンをマスクとしてＲＩＥ（Reactive Ion Etching）法等
により、上記ポリシリコン膜、酸化膜を加工して、ゲー
ト電極２０５、ゲート酸化膜２０４を形成する。
【００１４】次にゲート電極２０５をマスクとしてＰ等
のｎ型不純物をイオン注入した後、熱処理を行なうこと
により、高濃度のｎ型ソース・ドレイン拡散層２０６を
形成する。
のｎ型不純物をイオン注入した後、熱処理を行なうこと
により、高濃度のｎ型ソース・ドレイン拡散層２０６を
形成する。
【００１５】なお、以下の説明では、二つのｎ型ソース
・ドレイン拡散層２０６のうち左側をソース拡散層、右
側をドレイン拡散層として説明する。最後に、これらソ
ース・ドレイン拡散層２０６にＧｅをイオン注入した
後、熱処理を行なって、ソース・ドレイン拡散層２０６
の表面にＳｉx Ｇｅ1-x 層２０７を形成することによ
り、図１０（ａ）に示すような、ＳＯＩ・ＭＯＳＦＥＴ
が完成する。
・ドレイン拡散層２０６のうち左側をソース拡散層、右
側をドレイン拡散層として説明する。最後に、これらソ
ース・ドレイン拡散層２０６にＧｅをイオン注入した
後、熱処理を行なって、ソース・ドレイン拡散層２０６
の表面にＳｉx Ｇｅ1-x 層２０７を形成することによ
り、図１０（ａ）に示すような、ＳＯＩ・ＭＯＳＦＥＴ
が完成する。
【００１６】なお、実際のプロセスでは、さらに全面に
酸化膜等の層間絶縁膜を形成し、この層間絶縁膜にコン
タクト用の開口を形成し、各配線を形成する工程があ
る。このようなＳＯＩ・ＭＯＳＦＥＴでは、図１０
（ｂ）に示すように、ソース拡散層のバンドギャップを
破線の位置まで狭くすることができ、これによりソース
拡散層に流れる正孔電流が指数関数的に増大することが
実験あるいはシミュレーションにより明らかになってい
る。
酸化膜等の層間絶縁膜を形成し、この層間絶縁膜にコン
タクト用の開口を形成し、各配線を形成する工程があ
る。このようなＳＯＩ・ＭＯＳＦＥＴでは、図１０
（ｂ）に示すように、ソース拡散層のバンドギャップを
破線の位置まで狭くすることができ、これによりソース
拡散層に流れる正孔電流が指数関数的に増大することが
実験あるいはシミュレーションにより明らかになってい
る。
【００１７】図１１に上記ＳＯＩ・ＭＯＳＦＥＴの電流
電圧特性を示す。図中、破線で示すＧｅをイオン注入し
ないＳＯＩ・ＭＯＳＦＥＴに対して、ドレイン破壊電圧
が１Ｖ以上改善していることが分かる。
電圧特性を示す。図中、破線で示すＧｅをイオン注入し
ないＳＯＩ・ＭＯＳＦＥＴに対して、ドレイン破壊電圧
が１Ｖ以上改善していることが分かる。
【００１８】しかしながら、この種のＳＯＩ・ＭＯＳＦ
ＥＴの問題として、チャネルとソース拡散層との間に、
ソース拡散層へ流れる正孔にとってのエネルギー障壁が
Ｇｅを導入する前とかわらず、そのまま存在することが
挙げられる。
ＥＴの問題として、チャネルとソース拡散層との間に、
ソース拡散層へ流れる正孔にとってのエネルギー障壁が
Ｇｅを導入する前とかわらず、そのまま存在することが
挙げられる。
【００１９】先に説明したように、ソース拡散層のバン
トギャップが狭くなることにより確かに正孔のソース方
向への流れは促進されるが、このエネルギー障壁が減少
すればさらに正孔電流は増加し、基板浮遊効果が抑制さ
れることが、本発明者らの検討により分かってきてい
る。
トギャップが狭くなることにより確かに正孔のソース方
向への流れは促進されるが、このエネルギー障壁が減少
すればさらに正孔電流は増加し、基板浮遊効果が抑制さ
れることが、本発明者らの検討により分かってきてい
る。
【００２０】図１２は、狭バンドギャップ材料であるＳ
ｉＧｅ層をソース拡散層に設けたとき、ソース／チャネ
ルのｐｎ接合の位置をゼロとした場合のＳｉＧｅ層端の
相対位置Δｘと基板浮遊効果抑制によるドレイン破壊電
圧の増加分ΔＢＶdsとの関係をプロットしたものであ
る。
ｉＧｅ層をソース拡散層に設けたとき、ソース／チャネ
ルのｐｎ接合の位置をゼロとした場合のＳｉＧｅ層端の
相対位置Δｘと基板浮遊効果抑制によるドレイン破壊電
圧の増加分ΔＢＶdsとの関係をプロットしたものであ
る。
【００２１】図１２から、ＳｉＧｅ層端がソース／チャ
ネルのｐｎ接合を越えてチャネル内に入ることにより、
ΔＢＶdsが大きくなり、ドレイン耐圧が高くなることが
分かる。ドレイン耐圧の向上する理由は、ＳｉＧｅ層端
がチャネル内に入ると、図１３に示すように、正孔に対
するエネルギー障壁φが減少するからである。
ネルのｐｎ接合を越えてチャネル内に入ることにより、
ΔＢＶdsが大きくなり、ドレイン耐圧が高くなることが
分かる。ドレイン耐圧の向上する理由は、ＳｉＧｅ層端
がチャネル内に入ると、図１３に示すように、正孔に対
するエネルギー障壁φが減少するからである。
【００２２】しかしながら、このようにＳｉＧｅ層端が
チャネル内に入り込んだ構造のＳＯＩ・ＭＯＳＦＥＴに
は以下のような問題があった。すなわち、最も欠陥の入
り易いＳｉＧｅ／Ｓｉの界面がチャネル内に入り込むた
めに、ソース／チャネルのｐｎ接合のリーク電流が増加
したり、電子のチャネル内の移動度が低下するなどの問
題があった。
チャネル内に入り込んだ構造のＳＯＩ・ＭＯＳＦＥＴに
は以下のような問題があった。すなわち、最も欠陥の入
り易いＳｉＧｅ／Ｓｉの界面がチャネル内に入り込むた
めに、ソース／チャネルのｐｎ接合のリーク電流が増加
したり、電子のチャネル内の移動度が低下するなどの問
題があった。
【００２３】
【発明が解決しようとする課題】上述の如く、ＳＯＩ・
ＭＯＳＦＥＴの基板浮遊効果を効果的に抑制するには、
ソース拡散層に設けたバンドギャップの小さい材料から
なる層であるＳｉゲルマ層の端部をソース／チャネルの
ｐｎ接合を越えてチャネル内に入る構造が有効であるこ
とが、本発明者らの検討により分かってきている。
ＭＯＳＦＥＴの基板浮遊効果を効果的に抑制するには、
ソース拡散層に設けたバンドギャップの小さい材料から
なる層であるＳｉゲルマ層の端部をソース／チャネルの
ｐｎ接合を越えてチャネル内に入る構造が有効であるこ
とが、本発明者らの検討により分かってきている。
【００２４】しかしながら、このような構造は、もっと
も欠陥の入り易いＳｉＧｅ／Ｓｉの界面がチャネル内に
入り込むために、ソース／チャネルのｐｎ接合のリーク
電流が増加したり、電子のチャネル内の移動度が低下す
るなど素子特性が劣化するという問題があった。
も欠陥の入り易いＳｉＧｅ／Ｓｉの界面がチャネル内に
入り込むために、ソース／チャネルのｐｎ接合のリーク
電流が増加したり、電子のチャネル内の移動度が低下す
るなど素子特性が劣化するという問題があった。
【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子特性の劣化を招か
ずに、ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果を十分に抑
制できる半導体装置およびその製造方法を提供すること
にある。
ので、その目的とするところは、素子特性の劣化を招か
ずに、ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果を十分に抑
制できる半導体装置およびその製造方法を提供すること
にある。
【００２６】
【課題を解決するための手段】［概要］
上記の目的を達成するために、本発明に係る半導体装置
（請求項１）は、絶縁層上に形成されたシリコン膜と、
このシリコン膜上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記シリコン膜にチャネルを介して互いに
対向するように形成された１対のソース・ドレイン層と
を具備えてなり、前記１対のソース・ドレイン層のう
ち、少なくともソースとして使用される層は、その伝導
帯と真空準位とのエネルギー差が前記シリコン膜のそれ
よりも大きく、かつそのバンドギャップが前記シリコン
膜のそれよりも小さく、かつ前記シリコン膜中のシリコ
ンの格子定数を広げる方向に歪まされた歪みシリコンか
らなる領域を有することを特徴とする。
（請求項１）は、絶縁層上に形成されたシリコン膜と、
このシリコン膜上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記シリコン膜にチャネルを介して互いに
対向するように形成された１対のソース・ドレイン層と
を具備えてなり、前記１対のソース・ドレイン層のう
ち、少なくともソースとして使用される層は、その伝導
帯と真空準位とのエネルギー差が前記シリコン膜のそれ
よりも大きく、かつそのバンドギャップが前記シリコン
膜のそれよりも小さく、かつ前記シリコン膜中のシリコ
ンの格子定数を広げる方向に歪まされた歪みシリコンか
らなる領域を有することを特徴とする。
【００２７】
【００２８】本発明に係る半導体装置の製造方法（請求
項３）は、絶縁層上のシリコン膜上にゲート絶縁膜、ゲ
ート電極が形成され、前記シリコン膜にチャネルを介し
て互いに対向するように形成された１対のソース・ドレ
イン層を有する半導体装置の製造方法であって、前記１
対のソース・ドレイン層のうち、少なくともソースとし
て使用される層の形成部上にシリコンの格子定数を大き
くする格子定数変換膜を形成することにより、前記少な
くともソースとして使用される層の形成部に、伝導帯と
真空準位とのエネルギー差が前記シリコン膜のそれより
も大きく、かつそのバンドギャップが前記シリコン膜の
それよりも小さく、かつ前記シリコン膜中のシリコンの
格子定数を広げる方向に歪まされた歪みシリコンからな
る領域を形成することを特徴とする。
項３）は、絶縁層上のシリコン膜上にゲート絶縁膜、ゲ
ート電極が形成され、前記シリコン膜にチャネルを介し
て互いに対向するように形成された１対のソース・ドレ
イン層を有する半導体装置の製造方法であって、前記１
対のソース・ドレイン層のうち、少なくともソースとし
て使用される層の形成部上にシリコンの格子定数を大き
くする格子定数変換膜を形成することにより、前記少な
くともソースとして使用される層の形成部に、伝導帯と
真空準位とのエネルギー差が前記シリコン膜のそれより
も大きく、かつそのバンドギャップが前記シリコン膜の
それよりも小さく、かつ前記シリコン膜中のシリコンの
格子定数を広げる方向に歪まされた歪みシリコンからな
る領域を形成することを特徴とする。
【００２９】ここで、前記格子定数変換膜は、例えば、
シリコンゲルマニウム膜や、シリコンスズ膜や、シリコ
ン窒化膜や、金属シリサイド膜などである。
シリコンゲルマニウム膜や、シリコンスズ膜や、シリコ
ン窒化膜や、金属シリサイド膜などである。
【００３０】また、本発明に係る半導体装置の製造方法
（請求項４）は、結晶性絶縁層上にシリコン膜をエピタ
キシャル成長させる工程と、このシリコン膜上にゲート
絶縁膜、ゲート電極を形成する工程と、前記シリコン膜
にチャネルを介して互いに対向する１対のソース・ドレ
イン層を形成する工程とを有する半導体装置の製造方法
において、前記シリコン膜をエピタキシャル成長する工
程の前に、前記１対のソース・ドレイン層の形成部また
はソース拡散層の形成部下の前記結晶性絶縁層に、格子
定数変換物質を導入する工程とを有し、前記格子定数変
換物質が導入された領域上の前記シリコン膜は、前記格
子定数変換物質が導入されていない領域上の前記シリコ
ン膜より、伝導帯と真空準位とのエネルギー差が大き
く、かつそのバンドギャップが小さいことを特徴とす
る。
（請求項４）は、結晶性絶縁層上にシリコン膜をエピタ
キシャル成長させる工程と、このシリコン膜上にゲート
絶縁膜、ゲート電極を形成する工程と、前記シリコン膜
にチャネルを介して互いに対向する１対のソース・ドレ
イン層を形成する工程とを有する半導体装置の製造方法
において、前記シリコン膜をエピタキシャル成長する工
程の前に、前記１対のソース・ドレイン層の形成部また
はソース拡散層の形成部下の前記結晶性絶縁層に、格子
定数変換物質を導入する工程とを有し、前記格子定数変
換物質が導入された領域上の前記シリコン膜は、前記格
子定数変換物質が導入されていない領域上の前記シリコ
ン膜より、伝導帯と真空準位とのエネルギー差が大き
く、かつそのバンドギャップが小さいことを特徴とす
る。
【００３１】ここで、前記結晶性絶縁膜は、例えば、Ｃ
ａＦ2 膜である。また、前記格子定数変換物質は、例え
ば、Ｓｒである。また、本発明に係る半導体装置を形成
する他の製造方法としては以下のものがある。
ａＦ2 膜である。また、前記格子定数変換物質は、例え
ば、Ｓｒである。また、本発明に係る半導体装置を形成
する他の製造方法としては以下のものがある。
【００３２】すなわち、１対のソース・ドレイン層の形
成に先立って、ソースとして使用される層の形成される
領域の絶縁膜上に、前記ソースとして使用される層の構
成半導体の格子定数を大きくする格子定数変換膜を予め
選択的に形成することにより、前記少なくともソースと
して使用される層の形成部に、伝導帯と真空準位とのエ
ネルギー差が前記半導体膜のそれよりも大きく、かつそ
のバンドギャップが前記半導体膜のそれよりも小さい物
質からなる領域を形成する。
成に先立って、ソースとして使用される層の形成される
領域の絶縁膜上に、前記ソースとして使用される層の構
成半導体の格子定数を大きくする格子定数変換膜を予め
選択的に形成することにより、前記少なくともソースと
して使用される層の形成部に、伝導帯と真空準位とのエ
ネルギー差が前記半導体膜のそれよりも大きく、かつそ
のバンドギャップが前記半導体膜のそれよりも小さい物
質からなる領域を形成する。
【００３３】また、他の方法としては、その上に半導体
がエピタキシャル成長する結晶性絶縁層を用い、該結晶
性絶縁層上に前記半導体をエピタキシャル成長させて、
半導体膜を形成する場合、前記半導体膜の形成前にあら
かじめ、前記１対のソース・ドレイン層のうち、少なく
ともソースとして使用される層の形成部下の前記結晶性
絶縁層の表面に溝を形成し、この溝内を格子定数変換物
質で埋め込むことにより、または前記少なくともソース
として使用される層の形成部下の前記結晶性絶縁膜の表
面に直接上記格子定数変換物質からなる膜を形成するこ
とにより、前記少なくともソースとして使用される層の
形成部に、伝導帯と真空準位とのエネルギー差が前記半
導体膜のそれよりも大きく、かつそのバンドギャップが
前記半導体膜のそれよりも小さい物質からなる領域を形
成する。
がエピタキシャル成長する結晶性絶縁層を用い、該結晶
性絶縁層上に前記半導体をエピタキシャル成長させて、
半導体膜を形成する場合、前記半導体膜の形成前にあら
かじめ、前記１対のソース・ドレイン層のうち、少なく
ともソースとして使用される層の形成部下の前記結晶性
絶縁層の表面に溝を形成し、この溝内を格子定数変換物
質で埋め込むことにより、または前記少なくともソース
として使用される層の形成部下の前記結晶性絶縁膜の表
面に直接上記格子定数変換物質からなる膜を形成するこ
とにより、前記少なくともソースとして使用される層の
形成部に、伝導帯と真空準位とのエネルギー差が前記半
導体膜のそれよりも大きく、かつそのバンドギャップが
前記半導体膜のそれよりも小さい物質からなる領域を形
成する。
【００３４】［作用］本発明の如きの物質によりソース
として使用されるソース・ドレイン層（以下、単にソー
スという）を形成すると、ソースのバンドギャップが狭
化し、その結果、チャネルの価電子帯のエネルギー障壁
が低下するので、チャネルからソース方向への正孔の流
れを大幅に促進できる。このような効果は上記物質によ
り形成されたソースがチャネルに入り込まなくても得ら
れる。また、上記物質により形成されたソースがチャネ
ルに入り込んでもリーク電流の増加やキャリア移動度の
低下はほとんど起こらない。したがって、本発明によれ
ば、リーク電流の増加や電子移動度の低下を招かずに、
ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果を十分に抑制でき
るようになる。
として使用されるソース・ドレイン層（以下、単にソー
スという）を形成すると、ソースのバンドギャップが狭
化し、その結果、チャネルの価電子帯のエネルギー障壁
が低下するので、チャネルからソース方向への正孔の流
れを大幅に促進できる。このような効果は上記物質によ
り形成されたソースがチャネルに入り込まなくても得ら
れる。また、上記物質により形成されたソースがチャネ
ルに入り込んでもリーク電流の増加やキャリア移動度の
低下はほとんど起こらない。したがって、本発明によれ
ば、リーク電流の増加や電子移動度の低下を招かずに、
ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果を十分に抑制でき
るようになる。
【００３５】図６（ａ）に、上記物質としてバンドギャ
ップの狭化が全て伝導帯レベルＥｃの変位により起こる
ものを用いた場合のソース（ｎ型）／チャネル（ｐ型）
部のバンドダイヤグラムを示す。
ップの狭化が全て伝導帯レベルＥｃの変位により起こる
ものを用いた場合のソース（ｎ型）／チャネル（ｐ型）
部のバンドダイヤグラムを示す。
【００３６】この場合、伝導帯レベルＥｃの変位がソー
スの価電子帯レベルＥv の上昇に寄与し、ソースの価電
子帯レベルＥv は点線で示された従来（無歪みのシリコ
ンを用いたもの）の価電子帯レベルＥv よりも上がり、
チャネルの正孔に対するエネルギー障壁（φ1 →φ2 ）
が低下する。一方、電子に対するエネルギー障壁は両者
で変わらないために素子の電流駆動力には変化を与える
ことはない。
スの価電子帯レベルＥv の上昇に寄与し、ソースの価電
子帯レベルＥv は点線で示された従来（無歪みのシリコ
ンを用いたもの）の価電子帯レベルＥv よりも上がり、
チャネルの正孔に対するエネルギー障壁（φ1 →φ2 ）
が低下する。一方、電子に対するエネルギー障壁は両者
で変わらないために素子の電流駆動力には変化を与える
ことはない。
【００３７】図６（ｂ）に、上記物質として歪みシリコ
ンを用いた場合のソース（ｎ型）／チャネル（ｐ型）部
のバンドダイヤグラムを示す。この場合、バンドギャッ
プの狭化が伝導帯レベルＥｃおよび価電子帯レベルＥv
の両方の変位により起こるので、価電子帯レベルＥv に
スパイクが生じるが、図６（ａ）の場合と同様に、チャ
ネルの正孔に対するエネルギー障壁の低下は、バンドギ
ャップの狭化がＥV の変位による従来の場合に比べて大
きくなり、本発明の効果を得ることができる。
ンを用いた場合のソース（ｎ型）／チャネル（ｐ型）部
のバンドダイヤグラムを示す。この場合、バンドギャッ
プの狭化が伝導帯レベルＥｃおよび価電子帯レベルＥv
の両方の変位により起こるので、価電子帯レベルＥv に
スパイクが生じるが、図６（ａ）の場合と同様に、チャ
ネルの正孔に対するエネルギー障壁の低下は、バンドギ
ャップの狭化がＥV の変位による従来の場合に比べて大
きくなり、本発明の効果を得ることができる。
【００３８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
の実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
【００３９】まず、図１（ａ）に示すように、ｐ型・
（１００）面のシリコン基板１１に酸素イオンを加速電
圧１８０ＫｅＶ、ドーズ量２×１０18ｃｍ-2の条件で注
入した後、１３００℃、５時間の熱処理を行なうことに
より、表面表面から深さ２００ｎｍの部分に厚さ１００
ｎｍの埋め込み酸化膜１２を形成するとともに、基板表
面にｐ型の単結晶シリコン膜（以下、ＳＯＩ膜という）
１３を形成する。
（１００）面のシリコン基板１１に酸素イオンを加速電
圧１８０ＫｅＶ、ドーズ量２×１０18ｃｍ-2の条件で注
入した後、１３００℃、５時間の熱処理を行なうことに
より、表面表面から深さ２００ｎｍの部分に厚さ１００
ｎｍの埋め込み酸化膜１２を形成するとともに、基板表
面にｐ型の単結晶シリコン膜（以下、ＳＯＩ膜という）
１３を形成する。
【００４０】なお、ここでは、ＳＯＩ基板の形成方法と
してＳＩＭＯＸ法を例にあげたが、貼り合わせ法を用い
ても良い。他の実施形態の場合についても同様である。
次に図１（ｂ）に示すように、ＳＯＩ膜１３の表面を熱
酸化した後、ＮＨ4 Ｆ溶液により酸下部分をエッチング
除去するという工程を繰り返して、ＳＯＩ膜１３を１０
ｎｍまで薄くする。
してＳＩＭＯＸ法を例にあげたが、貼り合わせ法を用い
ても良い。他の実施形態の場合についても同様である。
次に図１（ｂ）に示すように、ＳＯＩ膜１３の表面を熱
酸化した後、ＮＨ4 Ｆ溶液により酸下部分をエッチング
除去するという工程を繰り返して、ＳＯＩ膜１３を１０
ｎｍまで薄くする。
【００４１】次に同図（ｂ）に示すように、ＳＯＩ膜１
３上に例えばＧｅ濃度５０％の厚さ３０ｎｍのシリコン
ゲルマニウム膜１４をＣＶＤ法により形成する。このと
き、Ｇｅ濃度が高いため、シリコンゲルマニウム膜２４
はその臨界膜厚を越えて成長する。したがって、シリコ
ンゲルマニウム膜１４のＳｉx Ｇｅ1-x（０＜ｘ＜１）
は、下地のＳＯＩ膜１３のＳｉの格子定数と整合するこ
とはなく、Ｓｉx Ｇｅ1-x 本来の格子定数をもって成長
する。
３上に例えばＧｅ濃度５０％の厚さ３０ｎｍのシリコン
ゲルマニウム膜１４をＣＶＤ法により形成する。このと
き、Ｇｅ濃度が高いため、シリコンゲルマニウム膜２４
はその臨界膜厚を越えて成長する。したがって、シリコ
ンゲルマニウム膜１４のＳｉx Ｇｅ1-x（０＜ｘ＜１）
は、下地のＳＯＩ膜１３のＳｉの格子定数と整合するこ
とはなく、Ｓｉx Ｇｅ1-x 本来の格子定数をもって成長
する。
【００４２】次に図１（ｃ）に示すように、フォトリソ
グラフィおよびＲＩＥを用いて、シリコンゲルマニウム
膜１４をソース拡散層となる領域のＳＯＩ膜１３上のみ
に残置させる。
グラフィおよびＲＩＥを用いて、シリコンゲルマニウム
膜１４をソース拡散層となる領域のＳＯＩ膜１３上のみ
に残置させる。
【００４３】次に図１（ｄ）に示すように、原料として
ＳｉＨ4 を用いた成膜温度５５０℃でのＣＶＤ法によ
り、全面に厚さ８０ｎｍのｐ型シリコン膜１５を形成す
る。このとき、ｐ型シリコン膜１５のうちシリコンゲル
マニウム膜１４上の部分１５ａは広がり歪みを受け、Ｓ
ｉx Ｇｅ1-x の格子定数をもって成長し、歪みｐ型シリ
コン膜となる。他の部分はその下地がＳＯＩ膜１３なの
で歪みを受けず、Ｓｉ本来の格子定数をもって成長し、
無歪みのｐ型シリコン膜となる。
ＳｉＨ4 を用いた成膜温度５５０℃でのＣＶＤ法によ
り、全面に厚さ８０ｎｍのｐ型シリコン膜１５を形成す
る。このとき、ｐ型シリコン膜１５のうちシリコンゲル
マニウム膜１４上の部分１５ａは広がり歪みを受け、Ｓ
ｉx Ｇｅ1-x の格子定数をもって成長し、歪みｐ型シリ
コン膜となる。他の部分はその下地がＳＯＩ膜１３なの
で歪みを受けず、Ｓｉ本来の格子定数をもって成長し、
無歪みのｐ型シリコン膜となる。
【００４４】この際、Ｓｉは全面に同じ厚さに形成され
るため、シリコンゲルマニウム膜のある部分のＳＯＩ膜
厚は厚くなる。この段差が気になる場合にはＣＭＰ等を
用いて全面を平坦化しても良い（図１（ｄ）はその場合
について示してある）。
るため、シリコンゲルマニウム膜のある部分のＳＯＩ膜
厚は厚くなる。この段差が気になる場合にはＣＭＰ等を
用いて全面を平坦化しても良い（図１（ｄ）はその場合
について示してある）。
【００４５】次に図１（ｅ）に示すように、素子分離絶
縁膜１６を形成した後、ｐ型シリコン膜１５上にゲート
酸化膜１７となる厚さ５ｎｍのシリコン酸化膜、ゲート
電極１８となる厚さ３００ｎｍのポリシリコン膜を順次
形成する。
縁膜１６を形成した後、ｐ型シリコン膜１５上にゲート
酸化膜１７となる厚さ５ｎｍのシリコン酸化膜、ゲート
電極１８となる厚さ３００ｎｍのポリシリコン膜を順次
形成する。
【００４６】次に同図（ｅ）に示すように、上記ポリシ
リコン膜、上記シリコン酸化膜をパターニングして、ゲ
ート電極１８、ゲート酸化膜１７を形成する。このと
き、歪みｐ型シリコン膜１５ａと無歪み部分のｐ型シリ
コン膜１５との界面がゲート電極１８端の直下にくるよ
うにすることが最も好ましい。ただし、上記界面はチャ
ネルに入り込んでも良いし、また上記界面はゲート電極
１８端よりもチャネルから離れたところにあっても良
い。
リコン膜、上記シリコン酸化膜をパターニングして、ゲ
ート電極１８、ゲート酸化膜１７を形成する。このと
き、歪みｐ型シリコン膜１５ａと無歪み部分のｐ型シリ
コン膜１５との界面がゲート電極１８端の直下にくるよ
うにすることが最も好ましい。ただし、上記界面はチャ
ネルに入り込んでも良いし、また上記界面はゲート電極
１８端よりもチャネルから離れたところにあっても良
い。
【００４７】次に同図（ｅ）に示すように、ゲート電極
１８をマスクとして、Ａｓイオンを加速電圧３０Ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、８５０℃、３０分の熱処理を行なって、ｎ型ソース
拡散層１９、ｎ型ドレイン拡散層２０を形成する。
１８をマスクとして、Ａｓイオンを加速電圧３０Ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、８５０℃、３０分の熱処理を行なって、ｎ型ソース
拡散層１９、ｎ型ドレイン拡散層２０を形成する。
【００４８】このとき、ｎ型ソース拡散層１９と無歪み
部分のｐ型シリコン膜１５とのｐｎ接合は、歪みｐ型シ
リコン膜１５ａと無歪み部分のｐ型シリコン膜１５との
界面に一致することが最も好ましいが、上記ｐｎ接合は
上記界面と一致していなくても良い。
部分のｐ型シリコン膜１５とのｐｎ接合は、歪みｐ型シ
リコン膜１５ａと無歪み部分のｐ型シリコン膜１５との
界面に一致することが最も好ましいが、上記ｐｎ接合は
上記界面と一致していなくても良い。
【００４９】最後に、図１（ｆ）に示すように、全面に
厚さ４００ｎｍの層間絶縁膜としてのＳｉＯ2 膜２１を
形成した後、このＳｉＯ2 膜２１にコンタクトホールを
開孔して、ソース電極２２、ドレイン電極２３を形成
し、さらにゲート配線（不図示）を形成して完成する。
厚さ４００ｎｍの層間絶縁膜としてのＳｉＯ2 膜２１を
形成した後、このＳｉＯ2 膜２１にコンタクトホールを
開孔して、ソース電極２２、ドレイン電極２３を形成
し、さらにゲート配線（不図示）を形成して完成する。
【００５０】本実施形態によれば、ソース拡散層１９が
歪みシリコンにより形成されているため、通常のシリコ
ン系のＭＯＳＦＥＴの場合に比べて、ソースのバンドギ
ャップが狭化し、その結果、チャネルの価電子帯のエネ
ルギー障壁が低下するので、チャネルからソース方向へ
の正孔の流れを大幅に促進できる。
歪みシリコンにより形成されているため、通常のシリコ
ン系のＭＯＳＦＥＴの場合に比べて、ソースのバンドギ
ャップが狭化し、その結果、チャネルの価電子帯のエネ
ルギー障壁が低下するので、チャネルからソース方向へ
の正孔の流れを大幅に促進できる。
【００５１】また、歪みｐ型シリコン膜１５ａがチャネ
ル内に入っても、チャネルの材料はシリコンなので、リ
ーク電流の増加やチャネル内の電子移動度の低下などの
素子特性の劣化は起こらない。なお、チャネルの材料が
シリコンでなくも同様に素子特性の劣化は起こらない。
ル内に入っても、チャネルの材料はシリコンなので、リ
ーク電流の増加やチャネル内の電子移動度の低下などの
素子特性の劣化は起こらない。なお、チャネルの材料が
シリコンでなくも同様に素子特性の劣化は起こらない。
【００５２】したがって、本実施形態によれば、リーク
電流の増加や電子移動度の低下などの素子特性の劣化を
招かずに、ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果を十分
に抑制できるようになる。
電流の増加や電子移動度の低下などの素子特性の劣化を
招かずに、ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果を十分
に抑制できるようになる。
【００５３】なお、本実施形態の場合、バンドギャップ
の狭化が伝導帯レベルおよび価電子帯レベルの両方の変
位により起こるので、バンドギャップの狭化が伝導帯レ
ベルの変位のみの場合に比べて、ソースの価電子帯レベ
ルの上昇は小さくなるが、チャネルの正孔に対するエネ
ルギー障壁はバンドギャップの狭化が価電子帯のみの狭
化による場合に比べて十分に小さくなる。
の狭化が伝導帯レベルおよび価電子帯レベルの両方の変
位により起こるので、バンドギャップの狭化が伝導帯レ
ベルの変位のみの場合に比べて、ソースの価電子帯レベ
ルの上昇は小さくなるが、チャネルの正孔に対するエネ
ルギー障壁はバンドギャップの狭化が価電子帯のみの狭
化による場合に比べて十分に小さくなる。
【００５４】また、本実施形態では、ソース領域にシリ
コンＧｅ膜１４が存在するが、シリコンゲルマニウム膜
１４は、歪を受けていないためにバンドギャップの狭ま
りが小さく、正孔の流れに対して有効に働かない。ま
た、チャネルから離れた底部に形成されているので、シ
リコンゲルマニウム膜１４による素子特性の劣化が起こ
らない。
コンＧｅ膜１４が存在するが、シリコンゲルマニウム膜
１４は、歪を受けていないためにバンドギャップの狭ま
りが小さく、正孔の流れに対して有効に働かない。ま
た、チャネルから離れた底部に形成されているので、シ
リコンゲルマニウム膜１４による素子特性の劣化が起こ
らない。
【００５５】なお、シリコンゲルマニウム膜１４の代わ
りに、シリコンスズ（ＳｉＳｎ）膜を用いても同様の効
果が得られる。また、不純物としてＡｓの代りにＰを用
いても良い。また、ＣＶＤ法で形成したｐ型シリコン膜
１５の代わりに、例えば、アモルファスシリコン膜を形
成し、これを６００℃、２時間の固相成長で単結晶化し
たものを用いても良い。 （第２の実施形態）図２は、本発明の第２の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
りに、シリコンスズ（ＳｉＳｎ）膜を用いても同様の効
果が得られる。また、不純物としてＡｓの代りにＰを用
いても良い。また、ＣＶＤ法で形成したｐ型シリコン膜
１５の代わりに、例えば、アモルファスシリコン膜を形
成し、これを６００℃、２時間の固相成長で単結晶化し
たものを用いても良い。 （第２の実施形態）図２は、本発明の第２の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
【００５６】まず、図２（ａ）に示すように、ｐ型のシ
リコン基板３１、埋め込み酸化膜３２およびｐ型のＳＯ
Ｉ膜３３からなるＳＯＩ基板を用意する。ＳＯＩ膜３３
の膜厚は１００ｎｍである。
リコン基板３１、埋め込み酸化膜３２およびｐ型のＳＯ
Ｉ膜３３からなるＳＯＩ基板を用意する。ＳＯＩ膜３３
の膜厚は１００ｎｍである。
【００５７】次に同図（ａ）に示すように、素子分離絶
縁膜３４を形成した後、ＳＯＩ膜３３上に厚さ５ｎｍの
ゲート酸化膜３５、ポリシリコンからなる厚さ３００ｎ
ｍのゲート電極３６を形成する。
縁膜３４を形成した後、ＳＯＩ膜３３上に厚さ５ｎｍの
ゲート酸化膜３５、ポリシリコンからなる厚さ３００ｎ
ｍのゲート電極３６を形成する。
【００５８】次に同図（ａ）に示すように、ゲート電極
３６をマスクとして、Ａｓイオンを加速電圧３０Ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、８５０℃、３０分の熱処理を行なって、ｎ型ソース
拡散層３７、ｎ型ドレイン拡散層３８を形成する。
３６をマスクとして、Ａｓイオンを加速電圧３０Ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、８５０℃、３０分の熱処理を行なって、ｎ型ソース
拡散層３７、ｎ型ドレイン拡散層３８を形成する。
【００５９】次に図２（ｂ）に示すように、全面に厚さ
１００ｎｍのシリコン窒化膜３９を形成して、基板全体
が凹形にそるようにした後、８５０℃、３０分の熱処理
を行なってさらにそりを大きくする。
１００ｎｍのシリコン窒化膜３９を形成して、基板全体
が凹形にそるようにした後、８５０℃、３０分の熱処理
を行なってさらにそりを大きくする。
【００６０】この結果、ＳＯＩ膜３３中に格子が広がる
方向に歪が発生し、ｎ型ソース拡散層３７、ｎ型ドレイ
ン拡散層３８はｎ型歪シリコン膜となる。このとき、チ
ャネル領域のＳＯＩ膜３３は、その上方にゲート電極３
６が存在するので、シリコン窒化膜３９による歪が緩和
される。したがって、チャネル領域のＳＯＩ膜３３のバ
ンドギャップは実質的に狭まることがないので、第１の
実施形態と同様の効果を得ることができる。
方向に歪が発生し、ｎ型ソース拡散層３７、ｎ型ドレイ
ン拡散層３８はｎ型歪シリコン膜となる。このとき、チ
ャネル領域のＳＯＩ膜３３は、その上方にゲート電極３
６が存在するので、シリコン窒化膜３９による歪が緩和
される。したがって、チャネル領域のＳＯＩ膜３３のバ
ンドギャップは実質的に狭まることがないので、第１の
実施形態と同様の効果を得ることができる。
【００６１】なお、図２（ｃ）に示すように、ｎ型ソー
ス拡散層３７、ｎ型ドレイン拡散層３８の表面に、ｎ型
ソース拡散層３７、ｎ型ドレイン拡散層３８が凹形にそ
るようようなシリサイド膜例えば厚さ７０ｎｍのＴｉＳ
ｉ膜４０をサリサイドプロセスにより形成しても良い。
ス拡散層３７、ｎ型ドレイン拡散層３８の表面に、ｎ型
ソース拡散層３７、ｎ型ドレイン拡散層３８が凹形にそ
るようようなシリサイド膜例えば厚さ７０ｎｍのＴｉＳ
ｉ膜４０をサリサイドプロセスにより形成しても良い。
【００６２】この方法によれば、ＳＯＩ膜３３のうちｎ
型ソース拡散層３７、ｎ型ドレイン拡散層３８にのみ歪
を与えることが可能となり、第１の実施形態と同様な効
果が得られる。なお、図中、４１は後酸化膜、４２はゲ
ート側壁シリコン窒化膜を示している。
型ソース拡散層３７、ｎ型ドレイン拡散層３８にのみ歪
を与えることが可能となり、第１の実施形態と同様な効
果が得られる。なお、図中、４１は後酸化膜、４２はゲ
ート側壁シリコン窒化膜を示している。
【００６３】また、図２（ｄ）に示すように、ｎ型ソー
ス拡散層３７、ｎ型ドレイン拡散層３８上に、歪を与え
るシリコン窒化膜、金属膜または金属シリサイド膜の膜
４４を、ＣＶＤ法により選択的に形成しても同様な効果
が得られる。 （第３の実施形態）図３は、本発明の第３の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
ス拡散層３７、ｎ型ドレイン拡散層３８上に、歪を与え
るシリコン窒化膜、金属膜または金属シリサイド膜の膜
４４を、ＣＶＤ法により選択的に形成しても同様な効果
が得られる。 （第３の実施形態）図３は、本発明の第３の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
【００６４】まず、図３（ａ）に示すように、ｐ型・
（１００）面のシリコン基板５１上に基板温度６００℃
において厚さ１００ｎｍのＣａＦ2 膜５２をＭＢＥ法に
よりエピタキシャル成長させる。
（１００）面のシリコン基板５１上に基板温度６００℃
において厚さ１００ｎｍのＣａＦ2 膜５２をＭＢＥ法に
よりエピタキシャル成長させる。
【００６５】次に図３（ｂ）に示すように、ＣａＦ2 膜
５２上にイオン注入マスクとしてのレジスト膜５３を、
フォトリソグラフィおよびエッチングにより形成する。
次に同図（ｂ）に示すように、レジスト膜５３をイオン
注入マスクとして、全面に、Ｓｒイオン５４を加速電圧
５０ＫｅＶ、ドーズ量１×１０16ｃｍ-2の条件でイオン
注入した後、アッシングによりこのレジスト膜５３を除
去する。７００℃、１時間の熱処理を行なうことによっ
て、レジスト膜５３により覆われていない部分のＣａＦ
2 膜５２を、該ＣａＦ2 膜５２よりも格子定数の大きい
ＣａＳｒＦ2 膜５２ａ（Ｓｒ濃度２０％）に変える。
５２上にイオン注入マスクとしてのレジスト膜５３を、
フォトリソグラフィおよびエッチングにより形成する。
次に同図（ｂ）に示すように、レジスト膜５３をイオン
注入マスクとして、全面に、Ｓｒイオン５４を加速電圧
５０ＫｅＶ、ドーズ量１×１０16ｃｍ-2の条件でイオン
注入した後、アッシングによりこのレジスト膜５３を除
去する。７００℃、１時間の熱処理を行なうことによっ
て、レジスト膜５３により覆われていない部分のＣａＦ
2 膜５２を、該ＣａＦ2 膜５２よりも格子定数の大きい
ＣａＳｒＦ2 膜５２ａ（Ｓｒ濃度２０％）に変える。
【００６６】次に図３（ｃ）に示すように、原料として
ＳｉＨ4 を用いた成膜温度６００℃でのＣＶＤ法によ
り、全面にＳｉをエピタキシャル成長させ、ｐ型不純物
のドーピングを行なって、厚さ１００ｎｍのｐ型ＳＯＩ
膜５５を形成する。
ＳｉＨ4 を用いた成膜温度６００℃でのＣＶＤ法によ
り、全面にＳｉをエピタキシャル成長させ、ｐ型不純物
のドーピングを行なって、厚さ１００ｎｍのｐ型ＳＯＩ
膜５５を形成する。
【００６７】このとき、ＣａＳｒＦ2 膜５２ａ上のｐ型
ＳＯＩ膜５５ａは、Ｓｉの格子定数が大きくなるので、
歪みｐ型ＳＯＩ膜となる。また、ｐ型ＳＯＩ膜５５の他
の部分は無歪みのｐ型ＳＯＩ膜となる。
ＳＯＩ膜５５ａは、Ｓｉの格子定数が大きくなるので、
歪みｐ型ＳＯＩ膜となる。また、ｐ型ＳＯＩ膜５５の他
の部分は無歪みのｐ型ＳＯＩ膜となる。
【００６８】次に図３（ｄ）に示すように、ＳｉＯ2 か
らなる素子分離絶縁膜５６をＬＯＣＯＳ法等の素子分離
法により形成した後、厚さ５ｎｍのゲート酸化膜５７、
ポリシリコンからなる厚さ３００ｎｍのゲート電極５８
をｐ型ＳＯＩ膜５５上に形成する。
らなる素子分離絶縁膜５６をＬＯＣＯＳ法等の素子分離
法により形成した後、厚さ５ｎｍのゲート酸化膜５７、
ポリシリコンからなる厚さ３００ｎｍのゲート電極５８
をｐ型ＳＯＩ膜５５上に形成する。
【００６９】このとき、歪みｐ型ＳＯＩ膜５５ａと無歪
み部分のｐ型ＳＯＩ膜５５との界面が、ゲート端と一致
するか、または少しチャネル下にくるようにゲート電極
５８を形成する。なお、ゲート端と一致することが最も
好ましい。
み部分のｐ型ＳＯＩ膜５５との界面が、ゲート端と一致
するか、または少しチャネル下にくるようにゲート電極
５８を形成する。なお、ゲート端と一致することが最も
好ましい。
【００７０】次に図３（ｅ）に示すように、ゲート電極
５８をマスクに用いて、Ａｓイオンを加速電圧３０Ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、８５０℃、３０分の熱処理を行なうことにより、高
濃度のｎ型ソース拡散層５９、ｎ型ドレイン拡散６０を
形成する。
５８をマスクに用いて、Ａｓイオンを加速電圧３０Ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、８５０℃、３０分の熱処理を行なうことにより、高
濃度のｎ型ソース拡散層５９、ｎ型ドレイン拡散６０を
形成する。
【００７１】このとき、歪みｐ型ＳＯＩ膜５５ａと無歪
み部分のｐ型ＳＯＩ膜５５との界面が、ｐ型ＳＯＩ膜５
５ａとｎ型ソース拡散層５９とのｐｎ接合に一致する
か、または該ｐｎ接合よりもチャネル側にくるところに
形成される。なお、ｐｎ接合に一致することが最も好ま
しい。
み部分のｐ型ＳＯＩ膜５５との界面が、ｐ型ＳＯＩ膜５
５ａとｎ型ソース拡散層５９とのｐｎ接合に一致する
か、または該ｐｎ接合よりもチャネル側にくるところに
形成される。なお、ｐｎ接合に一致することが最も好ま
しい。
【００７２】この後、第１の実施形態と同様に、全面に
層間絶縁膜としての厚さ５００ｎｍのＳｉＯ2 膜を形成
した後、このＳｉＯ2 膜にコンタクトホールを開孔し、
ソース電極、ドレイン電極、ゲート配線を形成して完成
する。本実施形態でも第１の実施形態と同様の効果が得
られる。
層間絶縁膜としての厚さ５００ｎｍのＳｉＯ2 膜を形成
した後、このＳｉＯ2 膜にコンタクトホールを開孔し、
ソース電極、ドレイン電極、ゲート配線を形成して完成
する。本実施形態でも第１の実施形態と同様の効果が得
られる。
【００７３】なお、本実施形態では、ｐ型ＳＯＩ膜５５
をＣＶＤ法で形成しているが、アモルファスシリコン膜
を形成し、これを６００℃、２時間の固相成長で単結晶
化することにより形成して良い。
をＣＶＤ法で形成しているが、アモルファスシリコン膜
を形成し、これを６００℃、２時間の固相成長で単結晶
化することにより形成して良い。
【００７４】また、本実施形態では、Ａｓのイオン注入
により、ｎ型ソース拡散層５９、ｎ型ドレイン拡散６０
を形成しているが、Ｐ（リン）のイオン注入によって形
成しても良い。
により、ｎ型ソース拡散層５９、ｎ型ドレイン拡散６０
を形成しているが、Ｐ（リン）のイオン注入によって形
成しても良い。
【００７５】また、本実施形態では、ＣａＳｒＦ2 膜５
２ａと歪みｐ型ＳＯＩ膜５５ａとを別々の段階で形成し
ているが、ＣａＦ2 膜５２にＳｒをイオン注入し、その
上にｐ型ＳＯＩ膜５５を形成した後に熱処理すること
で、ＣａＳｒＦ2 膜５２ａと歪みｐ型ＳＯＩ膜５５ａと
を同時に形成することもできる。 （第４の実施形態）図４は、本発明の第４の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
２ａと歪みｐ型ＳＯＩ膜５５ａとを別々の段階で形成し
ているが、ＣａＦ2 膜５２にＳｒをイオン注入し、その
上にｐ型ＳＯＩ膜５５を形成した後に熱処理すること
で、ＣａＳｒＦ2 膜５２ａと歪みｐ型ＳＯＩ膜５５ａと
を同時に形成することもできる。 （第４の実施形態）図４は、本発明の第４の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
【００７６】これは第３の実施形態と同様にイオン注入
により歪みシリコン膜を形成する点で共通したＳＯＩ・
ＭＯＳＦＥＴの形成方法である。なお、図３の工程断面
図と対応する部分には図３と同一符号を付してあり、詳
細な説明は省略する。
により歪みシリコン膜を形成する点で共通したＳＯＩ・
ＭＯＳＦＥＴの形成方法である。なお、図３の工程断面
図と対応する部分には図３と同一符号を付してあり、詳
細な説明は省略する。
【００７７】まず、図４（ａ）に示すように、シリコン
基板５１上にＣａＦ2 膜５２（厚さ１００ｎｍ）、ｐ型
ＳＯＩ膜５５（厚さ３０ｎｍ）を順次形成する。次に同
図（ａ）に示すように、素子分離絶縁膜５６を形成した
後、ｐ型ＳＯＩ膜５５上にゲート酸化膜５７、ゲート電
極５８を形成する。
基板５１上にＣａＦ2 膜５２（厚さ１００ｎｍ）、ｐ型
ＳＯＩ膜５５（厚さ３０ｎｍ）を順次形成する。次に同
図（ａ）に示すように、素子分離絶縁膜５６を形成した
後、ｐ型ＳＯＩ膜５５上にゲート酸化膜５７、ゲート電
極５８を形成する。
【００７８】次に図４（ｂ）に示すように、ゲート電極
５８をマスクとしてＳｒイオンをＣａＦ2 膜５２に１０
０ｋｅＶ、３×１０16ｃｍ-2の条件で注入した後、熱処
理を行なうことにより、歪みｐ型ＳＯＩ膜５５ａを自己
整合的に形成する。
５８をマスクとしてＳｒイオンをＣａＦ2 膜５２に１０
０ｋｅＶ、３×１０16ｃｍ-2の条件で注入した後、熱処
理を行なうことにより、歪みｐ型ＳＯＩ膜５５ａを自己
整合的に形成する。
【００７９】これにより、歪みｐ型ＳＯＩ膜５５ａと無
歪み部分のｐ型ＳＯＩ膜５５との界面がセルフアライン
でゲート端に一致した構造を容易に形成できるようにな
る。次に図４（ｃ）に示すように、ゲート電極５８をマ
スクとしてｎ型不純物イオンを歪みｐ型ＳＯＩ膜５５ａ
に注入した後、熱処理を行なうことにより、ｎ型ソース
拡散層５９、ｎ型ドレイン拡散６０を形成する。この後
の工程は第３の実施形態のそれと同じである。 （第５の実施形態）図５は、本発明の第５の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
歪み部分のｐ型ＳＯＩ膜５５との界面がセルフアライン
でゲート端に一致した構造を容易に形成できるようにな
る。次に図４（ｃ）に示すように、ゲート電極５８をマ
スクとしてｎ型不純物イオンを歪みｐ型ＳＯＩ膜５５ａ
に注入した後、熱処理を行なうことにより、ｎ型ソース
拡散層５９、ｎ型ドレイン拡散６０を形成する。この後
の工程は第３の実施形態のそれと同じである。 （第５の実施形態）図５は、本発明の第５の実施形態に
係るＳＯＩ・ＭＯＳＦＥＴの形成方法を示す工程断面図
である。
【００８０】第３の実施形態の場合と同様に、まず、図
５（ａ）に示すように、（１００）面のシリコン基板７
１上にＣａＦ2 膜７２、厚さ１００ｎｍのシリコン酸化
膜７３を順次形成する。
５（ａ）に示すように、（１００）面のシリコン基板７
１上にＣａＦ2 膜７２、厚さ１００ｎｍのシリコン酸化
膜７３を順次形成する。
【００８１】次に図５（ｂ）に示すように、フォトリソ
グラフィとＲＩＥを用いてシリコン酸化膜７３を加工し
てマスクパターンを形成した後、これをエッチングマス
クとしてＣａＦ2 膜７２の表面を３０ｎｍエッチングし
て、ＣａＦ2 膜７２の表面に窪みを形成する。
グラフィとＲＩＥを用いてシリコン酸化膜７３を加工し
てマスクパターンを形成した後、これをエッチングマス
クとしてＣａＦ2 膜７２の表面を３０ｎｍエッチングし
て、ＣａＦ2 膜７２の表面に窪みを形成する。
【００８２】次に図５（ｃ）に示すように、上記窪み内
にＧｅ濃度５０％のシリコンゲル膜７４を選択ＣＶＤ法
により選択的に形成して、上記窪みをシリコンゲル膜７
４で埋め込む。
にＧｅ濃度５０％のシリコンゲル膜７４を選択ＣＶＤ法
により選択的に形成して、上記窪みをシリコンゲル膜７
４で埋め込む。
【００８３】このとき、Ｇｅ濃度が高いのでシリコンゲ
ルマニウム膜７４のＳｉx Ｇｅ1-xはＳｉのそれよりも
大きい本来の格子定数でもって成長する。次に同図
（ｃ）に示すように、シリコン酸化膜７３をＮＨ4 Ｆに
より除去した後、原料としてＳｉＨ4 を用いた成膜温度
６００℃でのＣＶＤ法により全面にｐ型ＳＯＩ膜７５を
エピタキシャル成長させる。
ルマニウム膜７４のＳｉx Ｇｅ1-xはＳｉのそれよりも
大きい本来の格子定数でもって成長する。次に同図
（ｃ）に示すように、シリコン酸化膜７３をＮＨ4 Ｆに
より除去した後、原料としてＳｉＨ4 を用いた成膜温度
６００℃でのＣＶＤ法により全面にｐ型ＳＯＩ膜７５を
エピタキシャル成長させる。
【００８４】このとき、シリコンゲルマニウム膜７４の
格子定数がＳｉのそれよりも大きいため、ｐ型ＳＯＩ膜
７５のうち、シリコンゲルマニウム膜７４上に成長させ
たｐ型ＳＯＩ膜７５ａは歪みｐ型シリコン膜となる。
格子定数がＳｉのそれよりも大きいため、ｐ型ＳＯＩ膜
７５のうち、シリコンゲルマニウム膜７４上に成長させ
たｐ型ＳＯＩ膜７５ａは歪みｐ型シリコン膜となる。
【００８５】次に図５（ｄ）に示すように、素子分離絶
縁膜７６、ゲート酸化膜７７、ゲート電極７８を形成
し、次いでこのゲート電極７８をマスクとしてｎ型不純
物イオンをｐ型ＳＯＩ膜７５に注入した後、熱処理を行
なうことにより、ｎ型ソース拡散層７９、ｎ型ドレイン
拡散８０を形成する。
縁膜７６、ゲート酸化膜７７、ゲート電極７８を形成
し、次いでこのゲート電極７８をマスクとしてｎ型不純
物イオンをｐ型ＳＯＩ膜７５に注入した後、熱処理を行
なうことにより、ｎ型ソース拡散層７９、ｎ型ドレイン
拡散８０を形成する。
【００８６】このとき、歪みｐ型ＳＯＩ膜７５ａと無歪
み部分のｐ型ＳＯＩ膜７５との界面が、歪みｐ型ＳＯＩ
膜７５ａとｎ型ソース拡散層７９とのｐｎ接合に一致す
るか、または該ｐｎ接合よりもチャネル側にくるように
ｎ型ソース拡散層７９を形成する。上記界面が上記ｐｎ
接合に一致する場合が最も好ましい。
み部分のｐ型ＳＯＩ膜７５との界面が、歪みｐ型ＳＯＩ
膜７５ａとｎ型ソース拡散層７９とのｐｎ接合に一致す
るか、または該ｐｎ接合よりもチャネル側にくるように
ｎ型ソース拡散層７９を形成する。上記界面が上記ｐｎ
接合に一致する場合が最も好ましい。
【００８７】この後の工程は第３の実施形態のそれと同
じである。本実施形態でも第３の実施形態と同様な効果
が得られる。なお、本実施形態では、シリコンゲルマニ
ウム膜７４をＣａＦ2 膜７２の表面に形成した窪み中に
形成しているが、窪みを形成することなくシリコンゲル
マニウム膜７４をＣａＦ2 膜７２の全面に形成し、次い
でｎ型ソース拡散層７９となる部分のみにシリコンゲル
マニウム膜７４を残すように除去した後、その上にｐ型
ＳＯＩ膜を全面にエピタキシャル成長させても良い。
じである。本実施形態でも第３の実施形態と同様な効果
が得られる。なお、本実施形態では、シリコンゲルマニ
ウム膜７４をＣａＦ2 膜７２の表面に形成した窪み中に
形成しているが、窪みを形成することなくシリコンゲル
マニウム膜７４をＣａＦ2 膜７２の全面に形成し、次い
でｎ型ソース拡散層７９となる部分のみにシリコンゲル
マニウム膜７４を残すように除去した後、その上にｐ型
ＳＯＩ膜を全面にエピタキシャル成長させても良い。
【００８８】また、本実施形態では、シリコンゲルマニ
ウム膜７４を用いているが、その代りにシリコンスズ
（ＳｉＳｎ）膜を用いても良い。また、本実施形態で
は、ｐ型ＳＯＩ膜７５をＣＶＤ法で形成しているが、ア
モルファスシリコン膜を形成し、これを６００℃、２時
間の固相成長で単結晶化することにより形成して良い。
ウム膜７４を用いているが、その代りにシリコンスズ
（ＳｉＳｎ）膜を用いても良い。また、本実施形態で
は、ｐ型ＳＯＩ膜７５をＣＶＤ法で形成しているが、ア
モルファスシリコン膜を形成し、これを６００℃、２時
間の固相成長で単結晶化することにより形成して良い。
【００８９】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ＳＯＩ膜が
シリコン膜の場合について説明したが、本発明は、基と
なる半導体のバンドギャップとソース部の半導体のバン
ドギャップの関係が上記のようになっていさえすれば良
く、他の半導体膜を用いた場合にも適用できる。
るものではない。例えば、上記実施例では、ＳＯＩ膜が
シリコン膜の場合について説明したが、本発明は、基と
なる半導体のバンドギャップとソース部の半導体のバン
ドギャップの関係が上記のようになっていさえすれば良
く、他の半導体膜を用いた場合にも適用できる。
【００９０】また、上記実施形態では、本発明をソース
拡散層およびドレイン拡散層の両方に適用したが、基板
浮遊効果を抑制するためにはソース拡散層のみに適用す
るだけでも良い。さらに、ソース拡散層の全体ではなく
その一部でも良い。さらにまた、上述したバンドギャッ
プ関係となるようにソース・ドレイン形成部の半導体膜
を形成若しくは処理する工程は、ソース・ドレイン拡散
層を拡散、イオン注入等により形成する工程の前であっ
ても後であってもまた同時であっても良い。
拡散層およびドレイン拡散層の両方に適用したが、基板
浮遊効果を抑制するためにはソース拡散層のみに適用す
るだけでも良い。さらに、ソース拡散層の全体ではなく
その一部でも良い。さらにまた、上述したバンドギャッ
プ関係となるようにソース・ドレイン形成部の半導体膜
を形成若しくは処理する工程は、ソース・ドレイン拡散
層を拡散、イオン注入等により形成する工程の前であっ
ても後であってもまた同時であっても良い。
【００９１】
【発明の効果】以上詳述したように本発明によれば、リ
ーク電流の増加や移動度の低下などの素子特性の劣化を
招かずに、ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果を十分
に抑制できるようになる。
ーク電流の増加や移動度の低下などの素子特性の劣化を
招かずに、ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果を十分
に抑制できるようになる。
【図１】本発明の第１の実施形態に係るＳＯＩ・ＭＯＳ
ＦＥＴの形成方法を示す工程断面図
ＦＥＴの形成方法を示す工程断面図
【図２】本発明の第２の実施形態に係るＳＯＩ・ＭＯＳ
ＦＥＴの形成方法を示す工程断面図
ＦＥＴの形成方法を示す工程断面図
【図３】本発明の第３の実施形態に係るＳＯＩ・ＭＯＳ
ＦＥＴの形成方法を示す工程断面図
ＦＥＴの形成方法を示す工程断面図
【図４】本発明の第４の実施形態に係るＳＯＩ・ＭＯＳ
ＦＥＴの形成方法を示す工程断面図
ＦＥＴの形成方法を示す工程断面図
【図５】本発明の第５の実施形態に係るＳＯＩ・ＭＯＳ
ＦＥＴの形成方法を示す工程断面図
ＦＥＴの形成方法を示す工程断面図
【図６】本発明に係るＭＯＳＦＥＴのソース／チャネル
部のバンドダイヤグラムを示すの図
部のバンドダイヤグラムを示すの図
【図７】従来のＳＯＩ・ＭＯＳＦＥＴの断面図を示す図
【図８】ＳＯＩ・ＭＯＳＦＥＴの効果を示す図
【図９】従来のＳＯＩ・ＭＯＳＦＥＴの問題を説明する
ための図
ための図
【図１０】従来の他のＳＯＩ・ＭＯＳＦＥＴの断面図を
示す図
示す図
【図１１】従来のＳＯＩ・ＭＯＳＦＥＴの電流電圧特性
を示す図
を示す図
【図１２】ＳｉＧｅ層端の相対位置Δｘと基板浮遊効果
抑制によるドレイン破壊電圧の増加分ΔＢＶdsとの関係
を示す図
抑制によるドレイン破壊電圧の増加分ΔＢＶdsとの関係
を示す図
【図１３】図１０の従来のＳＯＩ・ＭＯＳＦＥＴのドレ
イン耐圧向上の理由を説明するための図
イン耐圧向上の理由を説明するための図
１１…シリコン基板
１２…埋め込み酸化膜
１３…ＳＯＩ膜
１４…シリコンゲルマニウム膜
１５…ｐ型シリコン膜
１５ａ…歪みｐ型シリコン膜
１６…素子分離絶縁膜
１７…ゲート酸化膜
１８…ゲート電極
１９…ｎ型ソース拡散層
２０…ｎ型ドレイン拡散層
２１…ＳｉＯ2 膜
２２…ソース電極
２３…ドレイン電極
３１…シリコン基板
３２…埋め込み酸化膜
３３…ＳＯＩ膜
３４…素子分離絶縁膜
３５…ゲート酸化膜
３６…ゲート電極
３７…ｎ型ソース拡散層
３８…ｎ型ドレイン拡散層（格子定数変換膜）
３９…シリコン窒化膜
４０…ＴｉＳｉ膜
４１…後酸化膜
４２…ゲート側壁シリコン窒化膜
４３…歪みを与える膜
５１…シリコン基板
５２…ＣａＦ2 膜
５２ａ…歪みＣａＦ2 膜
５３…レジスト膜
５４…Ｓｒイオン（格子定数変換物質）
５５…ＳＯＩ膜
５６…素子分離絶縁膜
５７…ゲート酸化膜
５８…ゲート電極
５９…ｎ型ソース拡散層
６０…ｎ型ドレイン拡散層
７１…シリコン基板
７２…ＣａＦ2 膜
７３…シリコン酸化膜
７４…シリコンゲルマニウム膜
７５…ＳＯＩ膜
７５ａ…歪みＳＯＩ膜
７６…素子分離絶縁膜
７７…ゲート酸化膜
７８…ゲート電極
７９…ｎ型ソース拡散層
８０…ｎ型ドレイン拡散層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−335888（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (4)
- 【請求項１】絶縁層上に形成されたシリコン膜と、 このシリコン膜上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記シリコン膜の前記ゲート絶縁膜下に位置するチャネ
ルを介して互いに対向するように形成された１対のソー
ス・ドレイン層とを具備してなり、 前記１対のソース・ドレイン層のうち、少なくともソー
スとして使用される層は、その伝導帯と真空準位とのエ
ネルギー差が前記シリコン膜のそれよりも大きく、かつ
そのバンドギャップが前記シリコン膜のそれよりも小さ
く、かつ前記シリコン膜中のシリコンの格子定数を広げ
る方向に歪まされた歪みシリコンからなる領域を有する
ことを特徴とする半導体装置。 - 【請求項２】前記歪みシリコンからなる領域の下地はシ
リコンゲルマニウム膜であり、かつ該シリコンゲルマニ
ウム膜はその臨界膜厚よりも厚いことを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】絶縁層上のシリコン膜上にゲート絶縁膜、
ゲート電極が形成され、前記シリコン膜の前記ゲート絶
縁膜下に位置するチャネルを介して互いに対向するよう
に形成された１対のソース・ドレイン層を有する半導体
装置の製造方法であって、 前記１対のソース・ドレイン層のうち、少なくともソー
スとして使用される層の形成部上にシリコンの格子定数
を大きくする格子定数変換膜を形成することにより、 前記少なくともソースとして使用される層の形成部に、
伝導帯と真空準位とのエネルギー差が前記シリコン膜の
それよりも大きく、かつそのバンドギャップが前記シリ
コン膜のそれよりも小さく、かつ前記シリコン膜中のシ
リコンの格子定数を広げる方向に歪まされた歪みシリコ
ンからなる領域を形成することを特徴とする半導体装置
の製造方法。 - 【請求項４】結晶性絶縁層上にシリコン膜をエピタキシ
ャル成長させる工程と、 このシリコン膜上にゲート絶縁膜、ゲート電極を形成す
る工程と、 前記シリコン膜の前記ゲート絶縁膜下に位置するチャネ
ル を介して互いに対向する１対のソース・ドレイン層を
形成する工程とを有する半導体装置の製造方法におい
て、 前記シリコン膜をエピタキシャル成長する工程の前に、
前記１対のソース・ドレイン層の形成部またはソース拡
散層の形成部下の前記結晶性絶縁層に、格子定数変換物
質を導入する工程とを有し、前記格子定数変換物質が導入された領域上の前記シリコ
ン膜は、前記格子定数変換物質が導入されていない領域
上の前記シリコン膜より、伝導帯と真空準位とのエネル
ギー差が大きく、かつそのバンドギャップが小さい こと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06137096A JP3376208B2 (ja) | 1996-03-18 | 1996-03-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06137096A JP3376208B2 (ja) | 1996-03-18 | 1996-03-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260666A JPH09260666A (ja) | 1997-10-03 |
| JP3376208B2 true JP3376208B2 (ja) | 2003-02-10 |
Family
ID=13169225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06137096A Expired - Fee Related JP3376208B2 (ja) | 1996-03-18 | 1996-03-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376208B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165684A (ja) * | 2005-12-15 | 2007-06-28 | Nikon Corp | アライメント方法、マスクパターンの設計方法、マスク、デバイス製造方法、アライメント装置、露光装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7464554B2 (ja) | 2021-03-12 | 2024-04-09 | 株式会社東芝 | 高周波トランジスタ |
-
1996
- 1996-03-18 JP JP06137096A patent/JP3376208B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165684A (ja) * | 2005-12-15 | 2007-06-28 | Nikon Corp | アライメント方法、マスクパターンの設計方法、マスク、デバイス製造方法、アライメント装置、露光装置 |
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|---|---|
| JPH09260666A (ja) | 1997-10-03 |
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