JPH08274324A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH08274324A JPH08274324A JP7670395A JP7670395A JPH08274324A JP H08274324 A JPH08274324 A JP H08274324A JP 7670395 A JP7670395 A JP 7670395A JP 7670395 A JP7670395 A JP 7670395A JP H08274324 A JPH08274324 A JP H08274324A
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- conductivity type
- oxide film
- type impurity
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Abstract
(57)【要約】
【構成】埋め込みチャネル型ＭＯＳＦＥＴに於て、チャ
ネルの表面及び埋め込みチャネルの下部にソース・ドレ
インと異なる導電型の不純物拡散層を有する半導体装置
及び半導体装置の製造方法。または、チャネルの不純物
濃度を調整するためのイオン注入後に高温短時間のアニ
ールを行ってからゲート絶縁膜を形成することを特徴と
する半導体装置の製造方法。 【効果】チャネル部分の不純物濃度分布を浅く形成する
ことにより、サブスレッショルド特性等を改善すると同
時に、埋め込みチャネルＭＯＳＦＥＴでは素子を微細化
する事ができる。またパンチスルー現象を抑制できる。
また素子の微細化により、寄生容量を削減できるため回
路の動作速度が向上し、消費電力も低減する。更に表面
散乱による移動度の低下を抑制することができ、キャリ
アの移動度が高くなり電流駆動能力の向上による回路の
動作速度が向上する。
ネルの表面及び埋め込みチャネルの下部にソース・ドレ
インと異なる導電型の不純物拡散層を有する半導体装置
及び半導体装置の製造方法。または、チャネルの不純物
濃度を調整するためのイオン注入後に高温短時間のアニ
ールを行ってからゲート絶縁膜を形成することを特徴と
する半導体装置の製造方法。 【効果】チャネル部分の不純物濃度分布を浅く形成する
ことにより、サブスレッショルド特性等を改善すると同
時に、埋め込みチャネルＭＯＳＦＥＴでは素子を微細化
する事ができる。またパンチスルー現象を抑制できる。
また素子の微細化により、寄生容量を削減できるため回
路の動作速度が向上し、消費電力も低減する。更に表面
散乱による移動度の低下を抑制することができ、キャリ
アの移動度が高くなり電流駆動能力の向上による回路の
動作速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＯＳＦＥＴのチャネル構造及びその形成方法に関す
る。
ＭＯＳＦＥＴのチャネル構造及びその形成方法に関す
る。
【０００２】
【従来の技術】従来の埋め込みチャネル型トランジスタ
の形成方法を図５を用いて説明する。まず図５（ａ）に
示すように、シリコン半導体基板５０１表面に第１導電
型（以下、Ｎ型とする）の不純物を含むウェルを形成し
た後、２０ｎｍ程度のシリコン酸化膜５０２を形成し、
第２導電型（以下、Ｐ型とする）の不純物として例えば
ＢＦ2をイオン注入法によりエネルギー４０ｋｅＶでド
ーズ量１Ｅ１２程度注入しＰ型不純物拡散層５０３を形
成する。次に図５（ｂ）に示すように前記シリコン酸化
膜５０２をウェットエッチ法により除去した後、改めて
熱酸化することにより１０ｎｍ程度のゲート絶縁膜５０
４を形成する。次に高濃度の燐を含む多結晶シリコンな
どをＣＶＤ法により厚さ３００ｎｍ程度堆積し、パター
ニングした後、８５０度程度の熱酸化を行ってゲート電
極５０５を形成した後、ＢＦ2等のＰ型不純物をイオン
注入法によりエネルギー４０ｋｅＶ、ドーズ量１Ｅ１３
程度注入することによりＰ型不純物拡散層５０６を形成
する。
の形成方法を図５を用いて説明する。まず図５（ａ）に
示すように、シリコン半導体基板５０１表面に第１導電
型（以下、Ｎ型とする）の不純物を含むウェルを形成し
た後、２０ｎｍ程度のシリコン酸化膜５０２を形成し、
第２導電型（以下、Ｐ型とする）の不純物として例えば
ＢＦ2をイオン注入法によりエネルギー４０ｋｅＶでド
ーズ量１Ｅ１２程度注入しＰ型不純物拡散層５０３を形
成する。次に図５（ｂ）に示すように前記シリコン酸化
膜５０２をウェットエッチ法により除去した後、改めて
熱酸化することにより１０ｎｍ程度のゲート絶縁膜５０
４を形成する。次に高濃度の燐を含む多結晶シリコンな
どをＣＶＤ法により厚さ３００ｎｍ程度堆積し、パター
ニングした後、８５０度程度の熱酸化を行ってゲート電
極５０５を形成した後、ＢＦ2等のＰ型不純物をイオン
注入法によりエネルギー４０ｋｅＶ、ドーズ量１Ｅ１３
程度注入することによりＰ型不純物拡散層５０６を形成
する。
【０００３】次にＣＶＤ法によりシリコン酸化膜を２０
０ｎｍ程度堆積した後、ドライエッチング等により前記
シリコン酸化膜を２００ｎｍ程度異方性のエッチングす
る事により、前記ゲート電極５０５の側壁に沿ってシリ
コン酸化膜による側壁スペーサ５０７を形成する。その
後、イオン注入法によりＢＦ2等のＰ型不純物をエネル
ギー５０ｋｅＶ、ドーズ量２Ｅ１５程度注入した後、Ｒ
ＴＡ法等の高温熱処理を加えることによりソース・ドレ
イン５０８の不純物等を活性化する。この時、ゲート電
極５０５はあらかじめ高濃度の燐を含んでいるためＮ型
の導電型となっている。このようにして、図５（ｃ）に
示すようにＬＤＤ構造の埋め込みチャネル型Ｐチャネル
ＭＯＳＦＥＴを形成する。
０ｎｍ程度堆積した後、ドライエッチング等により前記
シリコン酸化膜を２００ｎｍ程度異方性のエッチングす
る事により、前記ゲート電極５０５の側壁に沿ってシリ
コン酸化膜による側壁スペーサ５０７を形成する。その
後、イオン注入法によりＢＦ2等のＰ型不純物をエネル
ギー５０ｋｅＶ、ドーズ量２Ｅ１５程度注入した後、Ｒ
ＴＡ法等の高温熱処理を加えることによりソース・ドレ
イン５０８の不純物等を活性化する。この時、ゲート電
極５０５はあらかじめ高濃度の燐を含んでいるためＮ型
の導電型となっている。このようにして、図５（ｃ）に
示すようにＬＤＤ構造の埋め込みチャネル型Ｐチャネル
ＭＯＳＦＥＴを形成する。
【０００４】尚、従来の技術で表面チャネル型ＭＯＳＦ
ＥＴを形成する場合には、まず図５（ａ）に示すよう
に、シリコン半導体基板５０１表面に第１導電型（以
下、Ｎ型とする）の不純物を含むウェルを形成した後、
２０ｎｍ程度のシリコン酸化膜５０２を形成し、第２導
電型（以下、Ｐ型とする）の不純物として例えばＢＦ2
をイオン注入法によりエネルギー４０ｋｅＶでドーズ量
１Ｅ１２程度注入しＰ型不純物拡散層５０３を形成す
る。次に図５（ｂ）に示すように前記シリコン酸化膜５
０２をウェットエッチ法により除去した後、改めて熱酸
化することにより１０ｎｍ程度のゲート絶縁膜５０４を
形成する。次に多結晶シリコンなどをＣＶＤ法により厚
さ３００ｎｍ程度堆積し、パターニングした後、８５０
度程度の熱酸化を行ってゲート電極５０５を形成した
後、ＢＦ2等のＰ型不純物をイオン注入法によりエネル
ギー４０ｋｅＶ、ドーズ量１Ｅ１３程度注入することに
よりＰ型不純物拡散層５０６を形成する。
ＥＴを形成する場合には、まず図５（ａ）に示すよう
に、シリコン半導体基板５０１表面に第１導電型（以
下、Ｎ型とする）の不純物を含むウェルを形成した後、
２０ｎｍ程度のシリコン酸化膜５０２を形成し、第２導
電型（以下、Ｐ型とする）の不純物として例えばＢＦ2
をイオン注入法によりエネルギー４０ｋｅＶでドーズ量
１Ｅ１２程度注入しＰ型不純物拡散層５０３を形成す
る。次に図５（ｂ）に示すように前記シリコン酸化膜５
０２をウェットエッチ法により除去した後、改めて熱酸
化することにより１０ｎｍ程度のゲート絶縁膜５０４を
形成する。次に多結晶シリコンなどをＣＶＤ法により厚
さ３００ｎｍ程度堆積し、パターニングした後、８５０
度程度の熱酸化を行ってゲート電極５０５を形成した
後、ＢＦ2等のＰ型不純物をイオン注入法によりエネル
ギー４０ｋｅＶ、ドーズ量１Ｅ１３程度注入することに
よりＰ型不純物拡散層５０６を形成する。
【０００５】次にＣＶＤ法によりシリコン酸化膜を２０
０ｎｍ程度堆積した後、ドライエッチング等により前記
シリコン酸化膜を２００ｎｍ程度異方性のエッチングす
る事により、前記ゲート電極５０５の側壁に沿ってシリ
コン酸化膜による側壁スペーサ５０７を形成する。その
後、イオン注入法によりＢＦ2等のＰ型不純物をエネル
ギー５０ｋｅＶ、ドーズ量２Ｅ１５程度注入した後、Ｒ
ＴＡ法等の高温熱処理を加えることによりソース・ドレ
イン５０８の不純物等を活性化する。この時、ゲート電
極５０５はＰ型の導電型となっている。このようにし
て、図５（ｃ）に示すようにＬＤＤ構造の表面チャネル
型ＰチャネルＭＯＳＦＥＴを形成する。
０ｎｍ程度堆積した後、ドライエッチング等により前記
シリコン酸化膜を２００ｎｍ程度異方性のエッチングす
る事により、前記ゲート電極５０５の側壁に沿ってシリ
コン酸化膜による側壁スペーサ５０７を形成する。その
後、イオン注入法によりＢＦ2等のＰ型不純物をエネル
ギー５０ｋｅＶ、ドーズ量２Ｅ１５程度注入した後、Ｒ
ＴＡ法等の高温熱処理を加えることによりソース・ドレ
イン５０８の不純物等を活性化する。この時、ゲート電
極５０５はＰ型の導電型となっている。このようにし
て、図５（ｃ）に示すようにＬＤＤ構造の表面チャネル
型ＰチャネルＭＯＳＦＥＴを形成する。
【０００６】
【発明が解決しようとする課題】従来の技術によりＬＤ
Ｄ構造の埋め込みチャネル型ＰチャネルＭＯＳＦＥＴを
形成すると、チャネル部に導入したボロンがその後の熱
酸化により拡散して、チャネル部のＰ型埋め込み層の深
さが深くなってしまう。さらに言えば、イオン注入法に
よりチャネル部に不純物を導入した場合、イオン注入に
よって半導体基板に結晶欠陥が生じるため、その後の酸
化処理により不純物の拡散速度が通常よりも増速され、
チャネル部のＰ型埋め込み層の深さが余計に深くなって
しまう。この様にしてチャネル部のＰ形埋め込み層の深
さが深くなることにより、パンチスルー現象が起こりや
すくなるため素子の微細化が困難になると言う問題点が
あった。
Ｄ構造の埋め込みチャネル型ＰチャネルＭＯＳＦＥＴを
形成すると、チャネル部に導入したボロンがその後の熱
酸化により拡散して、チャネル部のＰ型埋め込み層の深
さが深くなってしまう。さらに言えば、イオン注入法に
よりチャネル部に不純物を導入した場合、イオン注入に
よって半導体基板に結晶欠陥が生じるため、その後の酸
化処理により不純物の拡散速度が通常よりも増速され、
チャネル部のＰ型埋め込み層の深さが余計に深くなって
しまう。この様にしてチャネル部のＰ形埋め込み層の深
さが深くなることにより、パンチスルー現象が起こりや
すくなるため素子の微細化が困難になると言う問題点が
あった。
【０００７】また素子を導通状態にした場合には、埋め
込みチャネル型のＭＯＳＦＥＴでも一部のキャリアはチ
ャネル表面を移動するため、表面散乱の影響により移動
度が低下し、電流駆動能力が低下してしまうという問題
点があった。
込みチャネル型のＭＯＳＦＥＴでも一部のキャリアはチ
ャネル表面を移動するため、表面散乱の影響により移動
度が低下し、電流駆動能力が低下してしまうという問題
点があった。
【０００８】また、従来の技術により表面チャネル型の
ＭＯＳＦＥＴを形成した場合、チャネルへのイオン注入
後の酸化工程で不純物が深く拡散してしまうためサブス
レッショルド係数が悪化し、素子特性が悪化するという
問題点があった。
ＭＯＳＦＥＴを形成した場合、チャネルへのイオン注入
後の酸化工程で不純物が深く拡散してしまうためサブス
レッショルド係数が悪化し、素子特性が悪化するという
問題点があった。
【０００９】
【課題を解決するための手段】従来の技術による課題を
解決するため、本発明を説明する。第１の発明は、表面
付近に第１導電型不純物を含む半導体基板上にゲート絶
縁膜を介して形成された第１導電型不純物を含むゲート
電極と、ソース及びドレイン領域に形成された第２導電
型不純物を含む拡散層と、ゲート電極下部の半導体基板
表面にゲート絶縁膜を介して形成された第１導電型不純
物を含む第１の拡散層と、前記第１の拡散層の下部に形
成された第２導電型不純物を含む第２の拡散層と、前記
第２の拡散層の下部に形成された第１導電型不純物を含
む第３の拡散層とを少なくとも含むことを特徴とする。
解決するため、本発明を説明する。第１の発明は、表面
付近に第１導電型不純物を含む半導体基板上にゲート絶
縁膜を介して形成された第１導電型不純物を含むゲート
電極と、ソース及びドレイン領域に形成された第２導電
型不純物を含む拡散層と、ゲート電極下部の半導体基板
表面にゲート絶縁膜を介して形成された第１導電型不純
物を含む第１の拡散層と、前記第１の拡散層の下部に形
成された第２導電型不純物を含む第２の拡散層と、前記
第２の拡散層の下部に形成された第１導電型不純物を含
む第３の拡散層とを少なくとも含むことを特徴とする。
【００１０】または、第１の発明において、第１の拡散
層及び第３の拡散層を構成する不純物が砒素であること
を特徴とする。
層及び第３の拡散層を構成する不純物が砒素であること
を特徴とする。
【００１１】第２の発明は半導体装置の製造方法に関
し、第１導電型不純物を含む半導体基板表面を熱酸化す
ることにより第１の酸化膜を形成する工程と、第１の酸
化膜を透過して第１導電型不純物と第２導電型不純物を
導入する工程と、第１の酸化膜を剥離する工程と、半導
体基板表面を熱酸化することによりゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上に第１導電型不純物を
含むゲート電極を選択的に形成する工程と、ソース及び
ドレイン部分に第２導電型の不純物を導入する工程とを
少なくとも含むことを特徴とする半導体装置の製造方
法。
し、第１導電型不純物を含む半導体基板表面を熱酸化す
ることにより第１の酸化膜を形成する工程と、第１の酸
化膜を透過して第１導電型不純物と第２導電型不純物を
導入する工程と、第１の酸化膜を剥離する工程と、半導
体基板表面を熱酸化することによりゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上に第１導電型不純物を
含むゲート電極を選択的に形成する工程と、ソース及び
ドレイン部分に第２導電型の不純物を導入する工程とを
少なくとも含むことを特徴とする半導体装置の製造方
法。
【００１２】または、第２の発明に於て、ゲート電極下
部の半導体基板に導入する第１導電型不純物が砒素であ
ることを特徴とする。
部の半導体基板に導入する第１導電型不純物が砒素であ
ることを特徴とする。
【００１３】第３の発明は半導体装置の製造方法に関
し、第１導電型不純物を含む半導体基板表面を熱酸化す
ることにより第１の酸化膜を形成する工程と、第１の酸
化膜を透過して第２導電型不純物をイオン注入法により
半導体基板表面に導入する工程と、高温短時間の熱処理
を行うことにより前記イオン注入により発生した損傷を
回復する工程と、第１の酸化膜を剥離する工程と、半導
体基板表面を熱酸化することによりゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上に第１導電型不純物を
含むゲート電極を選択的に形成する工程と、ソース及び
ドレイン部分に第２導電型の不純物を導入する工程とを
少なくとも含むことを特徴とする。
し、第１導電型不純物を含む半導体基板表面を熱酸化す
ることにより第１の酸化膜を形成する工程と、第１の酸
化膜を透過して第２導電型不純物をイオン注入法により
半導体基板表面に導入する工程と、高温短時間の熱処理
を行うことにより前記イオン注入により発生した損傷を
回復する工程と、第１の酸化膜を剥離する工程と、半導
体基板表面を熱酸化することによりゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上に第１導電型不純物を
含むゲート電極を選択的に形成する工程と、ソース及び
ドレイン部分に第２導電型の不純物を導入する工程とを
少なくとも含むことを特徴とする。
【００１４】第４の発明は半導体装置の製造方法に関
し、第１導電型不純物を含む半導体基板表面を熱酸化す
ることにより第１の酸化膜を形成する工程と、第１の酸
化膜を透過して第１導電型不純物をイオン注入法により
半導体基板表面に導入する工程と、高温短時間の熱処理
を行うことにより前記イオン注入により発生した損傷を
回復する工程と、第１の酸化膜を剥離する工程と、半導
体基板表面を熱酸化することによりゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を選択的
に形成する工程と、ゲート電極とソース及びドレイン部
分に第２導電型の不純物を導入する工程とを少なくとも
含むことを特徴とする。
し、第１導電型不純物を含む半導体基板表面を熱酸化す
ることにより第１の酸化膜を形成する工程と、第１の酸
化膜を透過して第１導電型不純物をイオン注入法により
半導体基板表面に導入する工程と、高温短時間の熱処理
を行うことにより前記イオン注入により発生した損傷を
回復する工程と、第１の酸化膜を剥離する工程と、半導
体基板表面を熱酸化することによりゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を選択的
に形成する工程と、ゲート電極とソース及びドレイン部
分に第２導電型の不純物を導入する工程とを少なくとも
含むことを特徴とする。
【００１５】
【作用】即ち本発明の埋め込みチャネル型ＰチャネルＭ
ＯＳＦＥＴでは、Ｐ型の埋め込みチャネル層の下部に砒
素によるＮ型拡散層を形成した後、酸化処理を行うこと
により、一部の砒素が異常拡散してゲート絶縁膜直下の
半導体基板表面の砒素の濃度が高くなる。従ってチャネ
ル部の不純物分布は、表面に異常拡散した砒素によるＮ
型の第１の不純物拡散層が形成され、前記第１の不純物
拡散層の下部にＰ型の埋め込みチャネル層となる第２の
不純物拡散層が形成され、前記第２の不純物拡散層の下
部に砒素によるＮ型の第３の不純物拡散層が形成され
る。この様な構造にすることによりＰ型の埋め込みチャ
ネル層である第２の不純物拡散層は、第１の不純物拡散
層によりシリコンとシリコン酸化膜の界面から分離され
ると同時に、導電型の異なる第３の不純物拡散層により
不純物がキャンセルされて浅いＰ型埋め込みチャネル層
を形成することができる また本発明のＭＯＳＦＥＴではチャネル部への不純物イ
オン注入を行った直後に、高温短時間の熱処理を行うこ
とにより半導体基板の結晶欠陥を回復してから酸化処理
を行うことにより、結晶欠陥に起因する不純物の増速拡
散を抑制して、Ｐ型の埋め込みチャネル層の深さを浅く
することができる。
ＯＳＦＥＴでは、Ｐ型の埋め込みチャネル層の下部に砒
素によるＮ型拡散層を形成した後、酸化処理を行うこと
により、一部の砒素が異常拡散してゲート絶縁膜直下の
半導体基板表面の砒素の濃度が高くなる。従ってチャネ
ル部の不純物分布は、表面に異常拡散した砒素によるＮ
型の第１の不純物拡散層が形成され、前記第１の不純物
拡散層の下部にＰ型の埋め込みチャネル層となる第２の
不純物拡散層が形成され、前記第２の不純物拡散層の下
部に砒素によるＮ型の第３の不純物拡散層が形成され
る。この様な構造にすることによりＰ型の埋め込みチャ
ネル層である第２の不純物拡散層は、第１の不純物拡散
層によりシリコンとシリコン酸化膜の界面から分離され
ると同時に、導電型の異なる第３の不純物拡散層により
不純物がキャンセルされて浅いＰ型埋め込みチャネル層
を形成することができる また本発明のＭＯＳＦＥＴではチャネル部への不純物イ
オン注入を行った直後に、高温短時間の熱処理を行うこ
とにより半導体基板の結晶欠陥を回復してから酸化処理
を行うことにより、結晶欠陥に起因する不純物の増速拡
散を抑制して、Ｐ型の埋め込みチャネル層の深さを浅く
することができる。
【００１６】
【実施例】以下、本発明を工程断面図を参考に、実施例
により具体的に説明する。まず、本発明の第１の実施例
を説明する。図１（ａ）に示すように、シリコンを主成
分とする半導体基板１０１の表面にＮ型のウェルを形成
した後、熱酸化することにより表面に厚さ約２０ｎｍの
シリコン酸化膜１０２を形成した後、イオン注入法によ
り砒素をエネルギー２００ｋｅＶ、ドーズ量２Ｅ１２程
度注入することによりＮ型の不純物拡散層１０３を形成
し、同様にイオン注入法によりＢＦ2をエネルギー７０
ｋｅＶ、ドーズ量３Ｅ１２程度注入することによりＰ型
の不純物拡散層１０４を形成する。この時のシリコン基
板中の深さ方向の不純物分布を図２（ａ）に示すが、Ｐ
形不純物拡散層１０４の下部にＮ型不純物拡散層１０３
が形成されている。
により具体的に説明する。まず、本発明の第１の実施例
を説明する。図１（ａ）に示すように、シリコンを主成
分とする半導体基板１０１の表面にＮ型のウェルを形成
した後、熱酸化することにより表面に厚さ約２０ｎｍの
シリコン酸化膜１０２を形成した後、イオン注入法によ
り砒素をエネルギー２００ｋｅＶ、ドーズ量２Ｅ１２程
度注入することによりＮ型の不純物拡散層１０３を形成
し、同様にイオン注入法によりＢＦ2をエネルギー７０
ｋｅＶ、ドーズ量３Ｅ１２程度注入することによりＰ型
の不純物拡散層１０４を形成する。この時のシリコン基
板中の深さ方向の不純物分布を図２（ａ）に示すが、Ｐ
形不純物拡散層１０４の下部にＮ型不純物拡散層１０３
が形成されている。
【００１７】次に図１（ｂ）に示すように、前記シリコ
ン酸化膜１０２をウェットエッチング法により除去した
後、酸素雰囲気で温度が８５０度程度の酸化を行ったあ
と窒素雰囲気で温度が９００度から１０００度程度のポ
ストアニールを行うことにより、ゲート酸化膜１０６を
形成する。ゲート酸化膜を形成した後の不純物濃度分布
を図２（ｂ）に示す。ゲート酸化を行ったことにより図
２（ｂ）においてＰ型の不純物拡散層２０２はイオン注
入直後と比較してピーク濃度が低下してなだらかな濃度
分布となっているのに対し、Ｎ型の不純物拡散層２０１
は砒素が異常拡散する事により表面近傍及び深さ０．４
μｍ弱の部分に２つのピークを持つような濃度分布とな
る。図２（ｂ）に示すような濃度分布をしている場合、
断面構造は図１（ｂ）に示すように基板表面ではＮ型の
不純物拡散層１０５が形成され、前記Ｎ型の不純物拡散
層１０５の下部にはＰ型の不純物拡散層１０４が形成さ
れ、前記Ｐ型の不純物拡散層１０４の下部にはＮ型の不
純物拡散層１０３が形成されることになる。
ン酸化膜１０２をウェットエッチング法により除去した
後、酸素雰囲気で温度が８５０度程度の酸化を行ったあ
と窒素雰囲気で温度が９００度から１０００度程度のポ
ストアニールを行うことにより、ゲート酸化膜１０６を
形成する。ゲート酸化膜を形成した後の不純物濃度分布
を図２（ｂ）に示す。ゲート酸化を行ったことにより図
２（ｂ）においてＰ型の不純物拡散層２０２はイオン注
入直後と比較してピーク濃度が低下してなだらかな濃度
分布となっているのに対し、Ｎ型の不純物拡散層２０１
は砒素が異常拡散する事により表面近傍及び深さ０．４
μｍ弱の部分に２つのピークを持つような濃度分布とな
る。図２（ｂ）に示すような濃度分布をしている場合、
断面構造は図１（ｂ）に示すように基板表面ではＮ型の
不純物拡散層１０５が形成され、前記Ｎ型の不純物拡散
層１０５の下部にはＰ型の不純物拡散層１０４が形成さ
れ、前記Ｐ型の不純物拡散層１０４の下部にはＮ型の不
純物拡散層１０３が形成されることになる。
【００１８】次にゲート酸化膜１０６上にＣＶＤ法によ
り不純物として高濃度の燐を含む多結晶シリコンを厚さ
約３００ｎｍ形成し、リソグラフィー工程とエッチング
工程を経た後、エッチングダメージを回復するための酸
化処理を行うことによりゲート電極１０７を形成した
後、Ｐ型不純物としてＢＦ2をイオン注入法によりエネ
ルギー４０ｋｅＶドーズ量１Ｅ１３程度注入することに
よりＰ型の不純物拡散層１０８を形成する。その後、Ｃ
ＶＤ法によりシリコン酸化膜を約２００ｎｍ堆積した
後、ドライエッチング等の異方性エッチングによりシリ
コン酸化膜を２００ｎｍ程度エッチングする事により、
ゲート電極１０７の側壁にシリコン酸化膜からなる側壁
スペーサー１０９を形成する。
り不純物として高濃度の燐を含む多結晶シリコンを厚さ
約３００ｎｍ形成し、リソグラフィー工程とエッチング
工程を経た後、エッチングダメージを回復するための酸
化処理を行うことによりゲート電極１０７を形成した
後、Ｐ型不純物としてＢＦ2をイオン注入法によりエネ
ルギー４０ｋｅＶドーズ量１Ｅ１３程度注入することに
よりＰ型の不純物拡散層１０８を形成する。その後、Ｃ
ＶＤ法によりシリコン酸化膜を約２００ｎｍ堆積した
後、ドライエッチング等の異方性エッチングによりシリ
コン酸化膜を２００ｎｍ程度エッチングする事により、
ゲート電極１０７の側壁にシリコン酸化膜からなる側壁
スペーサー１０９を形成する。
【００１９】次にイオン注入法によりＢＦ2をエネルギ
ー５０ｋｅＶドーズ量２Ｅ１５程度注入することにより
ソース・ドレイン部分にＰ型不純物拡散層１１０を形成
する。この時、ゲート電極ではあらかじめ高濃度の燐を
含んでいるので、Ｎ型の導電型となっている。次にＲＴ
Ａ法などのアニールにより不純物を活性化させることに
より、図１（ｃ）に示すようにゲート酸化膜の下部にＮ
型の不純物拡散層１０５が形成され、Ｎ型の不純物拡散
層１０５の下部にＰ型の不純物拡散層１０４が形成さ
れ、Ｐ型の不純物拡散層１０４の下部にＮ型の不純物拡
散層１０３が形成された埋め込みチャネル型Ｐチャネル
ＭＯＳＦＥＴが形成される。
ー５０ｋｅＶドーズ量２Ｅ１５程度注入することにより
ソース・ドレイン部分にＰ型不純物拡散層１１０を形成
する。この時、ゲート電極ではあらかじめ高濃度の燐を
含んでいるので、Ｎ型の導電型となっている。次にＲＴ
Ａ法などのアニールにより不純物を活性化させることに
より、図１（ｃ）に示すようにゲート酸化膜の下部にＮ
型の不純物拡散層１０５が形成され、Ｎ型の不純物拡散
層１０５の下部にＰ型の不純物拡散層１０４が形成さ
れ、Ｐ型の不純物拡散層１０４の下部にＮ型の不純物拡
散層１０３が形成された埋め込みチャネル型Ｐチャネル
ＭＯＳＦＥＴが形成される。
【００２０】尚、前述の実施例は本発明の一例を示した
だけであり、本発明はこれに限られるものではない。例
えばゲート酸化条件は酸素雰囲気で温度が８５０度程度
の酸化を行ったあと窒素雰囲気で温度が９００度から１
０００度程度のポストアニールを行うと説明したが、こ
れに限られるものではなく酸化膜を形成すると同時に半
導体基板に導入された砒素が異常拡散を起こして、基板
表面の砒素濃度が高くなる条件であればよい。すなわち
前述の実施例では酸素雰囲気と説明したが、酸素だけで
なく水素及び塩素が含まれる雰囲気でもよく、温度は７
５０度から９５０度の範囲、更に言うならば８００度か
ら９００度の温度範囲が望ましい。また、前述の実施例
では埋め込みチャネル型のＰチャネルＭＯＳＦＥＴを例
に挙げて説明したが、本発明はこれに限られるものでは
なく例えば埋め込みチャネル型のＮチャネルＭＯＳＦＥ
Ｔにも適用可能である。
だけであり、本発明はこれに限られるものではない。例
えばゲート酸化条件は酸素雰囲気で温度が８５０度程度
の酸化を行ったあと窒素雰囲気で温度が９００度から１
０００度程度のポストアニールを行うと説明したが、こ
れに限られるものではなく酸化膜を形成すると同時に半
導体基板に導入された砒素が異常拡散を起こして、基板
表面の砒素濃度が高くなる条件であればよい。すなわち
前述の実施例では酸素雰囲気と説明したが、酸素だけで
なく水素及び塩素が含まれる雰囲気でもよく、温度は７
５０度から９５０度の範囲、更に言うならば８００度か
ら９００度の温度範囲が望ましい。また、前述の実施例
では埋め込みチャネル型のＰチャネルＭＯＳＦＥＴを例
に挙げて説明したが、本発明はこれに限られるものでは
なく例えば埋め込みチャネル型のＮチャネルＭＯＳＦＥ
Ｔにも適用可能である。
【００２１】次に本発明の第２の実施例を説明する。図
３（ａ）に示すようにシリコンを主成分とする半導体基
板３０１の表面にＮ型のウェルを形成した後、熱酸化す
ることにより表面に厚さ約２０ｎｍのシリコン酸化膜３
０２を形成した後、イオン注入法によりＰ型の不純物と
してＢＦ2をエネルギー７０ｋｅＶドーズ量３Ｅ１２程
度注入する。ここで注入されたイオンは半導体基板内部
で原子あるいは電子雲と衝突を繰り返しながらそのエネ
ルギーを失い、その大半が半導体基板３０１の表面から
深さ０．１ｕｍ程度の部分に留まりＰ型の不純物拡散層
３０３を形成する。この時に注入されたイオンがシリコ
ン基板の原子核と衝突した場合、原子が移動することに
より半導体基板の結晶に損傷が生じる。
３（ａ）に示すようにシリコンを主成分とする半導体基
板３０１の表面にＮ型のウェルを形成した後、熱酸化す
ることにより表面に厚さ約２０ｎｍのシリコン酸化膜３
０２を形成した後、イオン注入法によりＰ型の不純物と
してＢＦ2をエネルギー７０ｋｅＶドーズ量３Ｅ１２程
度注入する。ここで注入されたイオンは半導体基板内部
で原子あるいは電子雲と衝突を繰り返しながらそのエネ
ルギーを失い、その大半が半導体基板３０１の表面から
深さ０．１ｕｍ程度の部分に留まりＰ型の不純物拡散層
３０３を形成する。この時に注入されたイオンがシリコ
ン基板の原子核と衝突した場合、原子が移動することに
より半導体基板の結晶に損傷が生じる。
【００２２】従来の場合、この様な注入損傷が生じたま
まシリコン酸化膜３０２を除去し、改めて酸化炉で酸化
処理する事によりゲート酸化膜３０４を形成していたの
であるが、注入損傷によりゲート酸化する際の不純物拡
散が増速されるため、Ｐ型の不純物拡散層３０３が深く
分布してしまう。この様な注入損傷による不純物の増速
拡散を抑えるため、本発明ではイオン注入によりＰ型の
不純物拡散層３０３を形成した後、ＲＴＡ法等により高
温短時間のアニールを行うことにより注入損傷を取り除
いてからゲート酸化を行うことにより、図３（ｂ）に示
すようにＰ型の不純物拡散層３０３を浅く分布する事が
できる。ここでＲＴＡ法によるアニール条件は温度が８
００度から１１００度程度がよく、更に言うならば９０
０度から１０５０度程度が適当であり、アニール時間は
温度により異なるのであるが、およそ１０秒から数十秒
程度が適当である。
まシリコン酸化膜３０２を除去し、改めて酸化炉で酸化
処理する事によりゲート酸化膜３０４を形成していたの
であるが、注入損傷によりゲート酸化する際の不純物拡
散が増速されるため、Ｐ型の不純物拡散層３０３が深く
分布してしまう。この様な注入損傷による不純物の増速
拡散を抑えるため、本発明ではイオン注入によりＰ型の
不純物拡散層３０３を形成した後、ＲＴＡ法等により高
温短時間のアニールを行うことにより注入損傷を取り除
いてからゲート酸化を行うことにより、図３（ｂ）に示
すようにＰ型の不純物拡散層３０３を浅く分布する事が
できる。ここでＲＴＡ法によるアニール条件は温度が８
００度から１１００度程度がよく、更に言うならば９０
０度から１０５０度程度が適当であり、アニール時間は
温度により異なるのであるが、およそ１０秒から数十秒
程度が適当である。
【００２３】次にゲート酸化膜３０４上にＣＶＤ法によ
り不純物として高濃度の燐を含む多結晶シリコンを厚さ
約３００ｎｍ形成する。この多結晶シリコンは不純物を
含まない状態で堆積した後に燐をプレデポジションして
も良いし、あるいは高濃度の燐を含む状態で堆積しても
よい。ここでは埋め込みチャネル型のＰチャネルＭＯＳ
ＦＥＴを例に挙げて説明しているので、高濃度の燐を含
んだ多結晶シリコンを用いているが、表面チャネル型な
どのＭＯＳＦＥＴを形成する場合は燐が含まれていなく
てもよい。ここで形成した多結晶シリコンに対してリソ
グラフィー工程とエッチング工程を経た後、エッチング
ダメージを回復するための酸化処理を行うことによりゲ
ート電極３０５を形成した後、Ｐ型不純物としてＢＦ2
をイオン注入法によりエネルギー４０ｋｅＶドーズ量１
Ｅ１３程度注入することによりＰ型の不純物拡散層３０
６を形成する。
り不純物として高濃度の燐を含む多結晶シリコンを厚さ
約３００ｎｍ形成する。この多結晶シリコンは不純物を
含まない状態で堆積した後に燐をプレデポジションして
も良いし、あるいは高濃度の燐を含む状態で堆積しても
よい。ここでは埋め込みチャネル型のＰチャネルＭＯＳ
ＦＥＴを例に挙げて説明しているので、高濃度の燐を含
んだ多結晶シリコンを用いているが、表面チャネル型な
どのＭＯＳＦＥＴを形成する場合は燐が含まれていなく
てもよい。ここで形成した多結晶シリコンに対してリソ
グラフィー工程とエッチング工程を経た後、エッチング
ダメージを回復するための酸化処理を行うことによりゲ
ート電極３０５を形成した後、Ｐ型不純物としてＢＦ2
をイオン注入法によりエネルギー４０ｋｅＶドーズ量１
Ｅ１３程度注入することによりＰ型の不純物拡散層３０
６を形成する。
【００２４】その後、ＣＶＤ法によりシリコン酸化膜を
約２００ｎｍ堆積した後、ドライエッチング等の異方性
エッチングによりシリコン酸化膜を２００ｎｍ程度エッ
チングする事により、ゲート電極３０５の側壁にシリコ
ン酸化膜からなる側壁スペーサー３０７を形成する。次
にイオン注入法によりＢＦ2をエネルギー５０ｋｅＶド
ーズ量２Ｅ１５程度注入することによりソース・ドレイ
ン部分にＰ型不純物拡散層３０８を形成する。この時、
ゲート電極ではあらかじめ高濃度の燐を含んでいるの
で、Ｎ型の導電型となっている。次にＲＴＡ法などのア
ニールにより不純物を活性化させることにより、図３
（ｃ）に示すようにチャネル部分に形成されたＰ型の不
純物拡散層３０３の深さが浅い埋め込みチャネル型Ｐチ
ャネルＭＯＳＦＥＴが形成される。
約２００ｎｍ堆積した後、ドライエッチング等の異方性
エッチングによりシリコン酸化膜を２００ｎｍ程度エッ
チングする事により、ゲート電極３０５の側壁にシリコ
ン酸化膜からなる側壁スペーサー３０７を形成する。次
にイオン注入法によりＢＦ2をエネルギー５０ｋｅＶド
ーズ量２Ｅ１５程度注入することによりソース・ドレイ
ン部分にＰ型不純物拡散層３０８を形成する。この時、
ゲート電極ではあらかじめ高濃度の燐を含んでいるの
で、Ｎ型の導電型となっている。次にＲＴＡ法などのア
ニールにより不純物を活性化させることにより、図３
（ｃ）に示すようにチャネル部分に形成されたＰ型の不
純物拡散層３０３の深さが浅い埋め込みチャネル型Ｐチ
ャネルＭＯＳＦＥＴが形成される。
【００２５】尚、前述の実施例は本発明の一例を示した
だけであり、本発明はこれに限られるものではない。例
えば前述の実施例では埋め込みチャネル型のＰチャネル
ＭＯＳＦＥＴを例に挙げて説明したが、本発明はこれに
限られるものではなく、例えば埋め込みチャネル型のＮ
チャネルＭＯＳＦＥＴや表面チャネル型のＮチャネルＭ
ＯＳＦＥＴ、表面チャネル型のＰチャネルＭＯＳＦＥＴ
への適用も可能である。ここで表面チャネル型のＰチャ
ネルＭＯＳＦＥＴへ適用した場合の実施例を説明する。
だけであり、本発明はこれに限られるものではない。例
えば前述の実施例では埋め込みチャネル型のＰチャネル
ＭＯＳＦＥＴを例に挙げて説明したが、本発明はこれに
限られるものではなく、例えば埋め込みチャネル型のＮ
チャネルＭＯＳＦＥＴや表面チャネル型のＮチャネルＭ
ＯＳＦＥＴ、表面チャネル型のＰチャネルＭＯＳＦＥＴ
への適用も可能である。ここで表面チャネル型のＰチャ
ネルＭＯＳＦＥＴへ適用した場合の実施例を説明する。
【００２６】図４（ａ）に示すようにシリコンを主成分
とする半導体基板３０１の表面にＮ型のウェルを形成し
た後、熱酸化することにより表面に厚さ約２０ｎｍのシ
リコン酸化膜４０２を形成した後、イオン注入法により
Ｎ型の不純物として燐をエネルギー５０ｋｅＶドーズ量
３Ｅ１２程度注入する。ここで注入されたイオンは半導
体基板内部で原子あるいは電子雲と衝突を繰り返しなが
らそのエネルギーを失い、その大半が半導体基板４０１
の表面から深さ０．１ｕｍ程度の部分に留まりＮ型の不
純物拡散層４０３を形成する。この時に注入されたイオ
ンがシリコン基板の原子核と衝突した場合、原子が移動
することにより半導体基板の結晶に損傷が生じる。
とする半導体基板３０１の表面にＮ型のウェルを形成し
た後、熱酸化することにより表面に厚さ約２０ｎｍのシ
リコン酸化膜４０２を形成した後、イオン注入法により
Ｎ型の不純物として燐をエネルギー５０ｋｅＶドーズ量
３Ｅ１２程度注入する。ここで注入されたイオンは半導
体基板内部で原子あるいは電子雲と衝突を繰り返しなが
らそのエネルギーを失い、その大半が半導体基板４０１
の表面から深さ０．１ｕｍ程度の部分に留まりＮ型の不
純物拡散層４０３を形成する。この時に注入されたイオ
ンがシリコン基板の原子核と衝突した場合、原子が移動
することにより半導体基板の結晶に損傷が生じる。
【００２７】従来の場合、この様な注入損傷が生じたま
まシリコン酸化膜４０２を除去し、改めて酸化炉で酸化
処理する事によりゲート酸化膜４０４を形成していたの
であるが、注入損傷によりゲート酸化する際の不純物拡
散が増速されるため、Ｎ型の不純物拡散層４０３が深く
分布してしまう。この様な注入損傷による不純物の増速
拡散を抑えるため、本発明ではイオン注入によりＮ型の
不純物拡散層４０３を形成した後、ＲＴＡ法等により高
温短時間のアニールを行うことにより注入損傷を取り除
いてからゲート酸化を行うことにより、図４（ｂ）に示
すようにＮ型の不純物拡散層４０３を浅く分布する事が
できる。
まシリコン酸化膜４０２を除去し、改めて酸化炉で酸化
処理する事によりゲート酸化膜４０４を形成していたの
であるが、注入損傷によりゲート酸化する際の不純物拡
散が増速されるため、Ｎ型の不純物拡散層４０３が深く
分布してしまう。この様な注入損傷による不純物の増速
拡散を抑えるため、本発明ではイオン注入によりＮ型の
不純物拡散層４０３を形成した後、ＲＴＡ法等により高
温短時間のアニールを行うことにより注入損傷を取り除
いてからゲート酸化を行うことにより、図４（ｂ）に示
すようにＮ型の不純物拡散層４０３を浅く分布する事が
できる。
【００２８】ここでＲＴＡ法によるアニール条件は温度
が８００度から１１００度程度がよく、更に言うならば
９００度から１０５０度程度が適当であり、アニール時
間は温度により異なるのであるが、およそ１０秒から数
十秒程度が適当である。次にゲート酸化膜４０４上にＣ
ＶＤ法により多結晶シリコンを厚さ約３００ｎｍ形成
し、リソグラフィー工程とエッチング工程を経た後、エ
ッチングダメージを回復するための酸化処理を行うこと
によりゲート電極４０５を形成した後、Ｐ型不純物とし
てＢＦ2をイオン注入法によりエネルギー４０ｋｅＶド
ーズ量１Ｅ１３程度注入することによりＰ型の不純物拡
散層４０６を形成する。
が８００度から１１００度程度がよく、更に言うならば
９００度から１０５０度程度が適当であり、アニール時
間は温度により異なるのであるが、およそ１０秒から数
十秒程度が適当である。次にゲート酸化膜４０４上にＣ
ＶＤ法により多結晶シリコンを厚さ約３００ｎｍ形成
し、リソグラフィー工程とエッチング工程を経た後、エ
ッチングダメージを回復するための酸化処理を行うこと
によりゲート電極４０５を形成した後、Ｐ型不純物とし
てＢＦ2をイオン注入法によりエネルギー４０ｋｅＶド
ーズ量１Ｅ１３程度注入することによりＰ型の不純物拡
散層４０６を形成する。
【００２９】その後、ＣＶＤ法によりシリコン酸化膜を
約２００ｎｍ堆積した後、ドライエッチング等の異方性
エッチングによりシリコン酸化膜を２００ｎｍ程度エッ
チングする事により、ゲート電極４０５の側壁にシリコ
ン酸化膜からなる側壁スペーサー４０７を形成する。次
にイオン注入法によりＢＦ2をエネルギー５０ｋｅＶド
ーズ量２Ｅ１５程度注入することによりソース・ドレイ
ン部分にＰ型不純物拡散層４０８を形成する。このと
き、ゲート電極はＰ型の導電型となっている。次にＲＴ
Ａ法などのアニールにより不純物を活性化させることに
より、図４（ｃ）に示すようにチャネル部分に形成され
たＮ型の不純物拡散層３０３の深さが浅い埋め込みチャ
ネル型ＰチャネルＭＯＳＦＥＴが形成される。
約２００ｎｍ堆積した後、ドライエッチング等の異方性
エッチングによりシリコン酸化膜を２００ｎｍ程度エッ
チングする事により、ゲート電極４０５の側壁にシリコ
ン酸化膜からなる側壁スペーサー４０７を形成する。次
にイオン注入法によりＢＦ2をエネルギー５０ｋｅＶド
ーズ量２Ｅ１５程度注入することによりソース・ドレイ
ン部分にＰ型不純物拡散層４０８を形成する。このと
き、ゲート電極はＰ型の導電型となっている。次にＲＴ
Ａ法などのアニールにより不純物を活性化させることに
より、図４（ｃ）に示すようにチャネル部分に形成され
たＮ型の不純物拡散層３０３の深さが浅い埋め込みチャ
ネル型ＰチャネルＭＯＳＦＥＴが形成される。
【００３０】尚、前述の本発明の第１の実施例及び第２
の実施例では、あらかじめウェルを形成してあるものと
して説明してあるが、本発明はこれに限られるものでは
なく、チャネル部分への不純物導入の前後で高エネルギ
ーイオン注入法によりウェルを形成しても良いことは言
うまでもない。
の実施例では、あらかじめウェルを形成してあるものと
して説明してあるが、本発明はこれに限られるものでは
なく、チャネル部分への不純物導入の前後で高エネルギ
ーイオン注入法によりウェルを形成しても良いことは言
うまでもない。
【００３１】
【発明の効果】本発明の第１の実施例で説明したＭＯＳ
ＦＥＴでは埋め込みチャネル層となる第２の不純物拡散
層の下部に形成された第３の不純物拡散層がパンチスル
ー現象を抑制すると同時にサブスレッショルド特性を改
善するため、素子の微細化を実現することができる。素
子を微細化することにより、寄生容量を削減できるため
回路の動作速度を向上と消費電力の低減を実現できるだ
けでなく、チップサイズを縮小できることにより歩留り
の向上も期待できる。
ＦＥＴでは埋め込みチャネル層となる第２の不純物拡散
層の下部に形成された第３の不純物拡散層がパンチスル
ー現象を抑制すると同時にサブスレッショルド特性を改
善するため、素子の微細化を実現することができる。素
子を微細化することにより、寄生容量を削減できるため
回路の動作速度を向上と消費電力の低減を実現できるだ
けでなく、チップサイズを縮小できることにより歩留り
の向上も期待できる。
【００３２】また第２の不純物拡散層であるＰ型の埋め
込みチャネル層の上部にＮ型の第１の不純物拡散層が形
成されていることにより、素子が導通状態にある場合で
もキャリアは基板の内部を流れるため、表面散乱による
移動度の低下を抑制することができる。キャリアの移動
度が高くなると電流駆動能力の向上につながることによ
り回路の動作速度を高速化することができるため、高性
能の半導体装置を提供することができる。
込みチャネル層の上部にＮ型の第１の不純物拡散層が形
成されていることにより、素子が導通状態にある場合で
もキャリアは基板の内部を流れるため、表面散乱による
移動度の低下を抑制することができる。キャリアの移動
度が高くなると電流駆動能力の向上につながることによ
り回路の動作速度を高速化することができるため、高性
能の半導体装置を提供することができる。
【００３３】また、本発明の第２の実施例で説明した埋
め込みチャネルのＭＯＳＦＥＴでは埋め込みチャネル層
の深さを浅くすることによりパンチスルー現象を抑制す
ると同時にサブスレッショルド特性を改善し、素子の微
細化を実現することができる。素子を微細化することに
より、寄生容量を削減できるため回路の動作速度を向上
と消費電力の低減を実現できるだけでなく、チップサイ
ズを縮小できることにより歩留りの向上も期待できる。
め込みチャネルのＭＯＳＦＥＴでは埋め込みチャネル層
の深さを浅くすることによりパンチスルー現象を抑制す
ると同時にサブスレッショルド特性を改善し、素子の微
細化を実現することができる。素子を微細化することに
より、寄生容量を削減できるため回路の動作速度を向上
と消費電力の低減を実現できるだけでなく、チップサイ
ズを縮小できることにより歩留りの向上も期待できる。
【００３４】また、本発明の第２の実施例で説明した表
面チャネル型のＭＯＳＦＥＴではチャネル部の不純物の
深さを浅くすることによりサブスレッショルド特性を改
善すると同時に、チャネルの表面不純物濃度が従来と同
じでも、表面より少し深い部分の不純物濃度が低いため
に実効的な移動度が大きくなるため、電流駆動能力の向
上が期待できる。この様な理由で本発明によれば高性能
の半導体装置を提供することができる。
面チャネル型のＭＯＳＦＥＴではチャネル部の不純物の
深さを浅くすることによりサブスレッショルド特性を改
善すると同時に、チャネルの表面不純物濃度が従来と同
じでも、表面より少し深い部分の不純物濃度が低いため
に実効的な移動度が大きくなるため、電流駆動能力の向
上が期待できる。この様な理由で本発明によれば高性能
の半導体装置を提供することができる。
【図１】本発明の一実施例を示す、主要工程における断
面図である。
面図である。
【図２】本発明の一実施例による、主要工程における不
純物濃度の深さ方向分布である。
純物濃度の深さ方向分布である。
【図３】本発明の一実施例を示す、主要工程における断
面図である。
面図である。
【図４】本発明の一実施例を示す、主要工程における断
面図である。
面図である。
【図５】従来の実施例を示す主要工程における断面図で
ある。
ある。
１０１、３０１、４０１、５０１は半導体基板である。 １０２、３０２、４０２、５０２は酸化膜である。 １０３、１０５はＮ型不純物拡散層である。 １０４、１０８、１１０、３０３、３０６、３０８、４
０６、４０８、５０３、５０６、５０８はＰ型の不純物
拡散層である。 １０６、３０４、４０４、５０４はゲート絶縁膜であ
る。 １０７、３０５、４０５、５０５はゲート電極である。 １０９、３０７、４０７、５０７は側壁スペーサであ
る。 ２０１は砒素の不純物濃度分布である。 ２０２はボロンの不純物濃度分布である。
０６、４０８、５０３、５０６、５０８はＰ型の不純物
拡散層である。 １０６、３０４、４０４、５０４はゲート絶縁膜であ
る。 １０７、３０５、４０５、５０５はゲート電極である。 １０９、３０７、４０７、５０７は側壁スペーサであ
る。 ２０１は砒素の不純物濃度分布である。 ２０２はボロンの不純物濃度分布である。
Claims (6)
- 【請求項１】表面付近に第１導電型不純物を含む半導体
基板上にゲート絶縁膜を介して形成された第１導電型不
純物を含むゲート電極と、ソース及びドレイン領域に形
成された第２導電型不純物を含む拡散層と、ゲート電極
下部の半導体基板表面にゲート絶縁膜を介して形成され
た第１導電型不純物を含む第１の拡散層と、前記第１の
拡散層の下部に形成された第２導電型不純物を含む第２
の拡散層と、前記第２の拡散層の下部に形成された第１
導電型不純物を含む第３の拡散層とを少なくとも含むこ
とを特徴とする半導体装置。 - 【請求項２】第１の拡散層及び第３の拡散層を構成する
不純物が砒素であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】第１導電型不純物を含む半導体基板表面を
熱酸化することにより第１の酸化膜を形成する工程と、
第１の酸化膜を透過して第１導電型不純物と第２導電型
不純物を導入する工程と、第１の酸化膜を剥離する工程
と、半導体基板表面を熱酸化することによりゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜上に第１導電型
不純物を含むゲート電極を選択的に形成する工程と、ソ
ース及びドレイン部分に第２導電型の不純物を導入する
工程とを少なくとも含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】ゲート電極下部の半導体基板に導入する第
１導電型不純物が砒素であることを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項５】第１導電型不純物を含む半導体基板表面を
熱酸化することにより第１の酸化膜を形成する工程と、
第１の酸化膜を透過して第２導電型不純物をイオン注入
法により半導体基板表面に導入する工程と、高温短時間
の熱処理を行うことにより前記イオン注入により発生し
た損傷を回復する工程と、第１の酸化膜を剥離する工程
と、半導体基板表面を熱酸化することによりゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜上に第１導電型
不純物を含むゲート電極を選択的に形成する工程と、ソ
ース及びドレイン部分に第２導電型の不純物を導入する
工程とを少なくとも含むことを特徴とする半導体装置の
製造方法。 - 【請求項６】第１導電型不純物を含む半導体基板表面を
熱酸化することにより第１の酸化膜を形成する工程と、
第１の酸化膜を透過して第１導電型不純物をイオン注入
法により半導体基板表面に導入する工程と、高温短時間
の熱処理を行うことにより前記イオン注入により発生し
た損傷を回復する工程と、第１の酸化膜を剥離する工程
と、半導体基板表面を熱酸化することによりゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜上にゲート電極
を選択的に形成する工程と、ゲート電極とソース及びド
レイン部分に第２導電型の不純物を導入する工程とを少
なくとも含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07670395A JP3438395B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07670395A JP3438395B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274324A true JPH08274324A (ja) | 1996-10-18 |
| JP3438395B2 JP3438395B2 (ja) | 2003-08-18 |
Family
ID=13612882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07670395A Expired - Fee Related JP3438395B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438395B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001119020A (ja) * | 1999-10-20 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6806133B2 (en) | 2002-05-16 | 2004-10-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with triple well structure |
| JP2011166003A (ja) * | 2010-02-12 | 2011-08-25 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
-
1995
- 1995-03-31 JP JP07670395A patent/JP3438395B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001119020A (ja) * | 1999-10-20 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6806133B2 (en) | 2002-05-16 | 2004-10-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with triple well structure |
| JP2011166003A (ja) * | 2010-02-12 | 2011-08-25 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3438395B2 (ja) | 2003-08-18 |
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