WO2009093295A1 - 半導体装置及びその製造方法 - Google Patents

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Junji Hirase
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Panasonic Corporation
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including Multi-Vt type MISFETs (Metal, Insulator, Semiconductor, Field, Effect, Transistor) having different threshold voltages, and a method for manufacturing the same.
  • Multi-Vt type MISFETs Metal, Insulator, Semiconductor, Field, Effect, Transistor
  • MISFETs having the same conductivity type and different threshold voltages (hereinafter referred to as “MIS transistors”) are mounted together.
  • a -Vt process is commonly used.
  • the gate insulating film of the MIS transistor is being made thinner.
  • a silicon oxide film is used as the gate insulating film, there is a problem that when the gate insulating film is thinned to a certain level or less, leakage due to direct tunneling increases dramatically and the current consumption of the chip increases. .
  • a high dielectric constant insulating film such as HfO 2 or HfSiON having a dielectric constant three times or more that of the silicon oxide film instead of the silicon oxide film as the gate insulating film.
  • FIGS. 10 (a) to 10 (d) are cross-sectional views of relevant steps showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • the Lvt region is a region where a P-type MIS transistor having a relatively low threshold voltage is formed
  • the Hvt region is a region where a P-type MIS transistor having a relatively high threshold voltage is formed.
  • an element isolation region 102 is formed on the silicon substrate 101.
  • the region located in the Lvt region becomes the active region 101a in the Lvt region
  • the region located in the Hvt region becomes the active region 101b in the Hvt region.
  • an n-type channel region 103a having a first impurity concentration is formed above the active region 101a of the Lvt region, while a second impurity having a higher concentration than the first impurity concentration is formed above the active region 101b of the Hvt region.
  • An n-type channel region 103b having an impurity concentration is formed.
  • a high dielectric constant insulating film 104 and a metal film 105 are sequentially formed on the silicon substrate 101.
  • a polysilicon film 111 is formed on the metal film 105.
  • the Lvt region polysilicon film 111, the metal film 105, and the high dielectric constant insulating film 104 are sequentially patterned to form a high dielectric constant on the active region 101a in the Lvt region.
  • a gate insulating film 104a made of an insulating film 104 and a gate electrode 120A made of a metal film 105a and a polysilicon film 111a are sequentially formed, and the polysilicon film 111, the metal film 105, and the high dielectric constant insulating film 104 in the Hvt region are formed.
  • the gate insulating film 104b made of the high dielectric constant insulating film 104 and the gate electrode 120B made of the metal film 105b and the polysilicon film 111b are sequentially formed on the active region 101b in the Hvt region. Thereafter, a shallow p-type source / drain region 107a is formed in the active region 101a, and a shallow p-type source / drain region 107b is formed in the active region 101b.
  • sidewalls 108a are formed on the side surfaces of the gate electrode 120A, and sidewalls 108b are formed on the side surfaces of the gate electrode 120B.
  • a deep p-type source / drain region 109a is formed in the active region 101a
  • a deep p-type source / drain region 109b is formed in the active region 101b.
  • silicide films 110a1 and 110b1 are formed on the deep p-type source / drain regions 109a and 109
  • silicide films 110a2 and 110b2 are formed on the polysilicon films 111a and 111b in the gate electrodes 120A and 120B.
  • the impurity concentration of the channel region (see FIG. 10 (d): 103b) in the high threshold voltage MIS transistor is set to the channel region in the low threshold voltage MIS transistor. It is necessary to adjust it higher than the impurity concentration (see FIG. 10 (d): 103a). Thereby, the threshold voltage of the high threshold voltage system MIS transistor is controlled to be higher than the threshold voltage of the low threshold voltage system MIS transistor.
  • the impurity concentration of the channel region in the high threshold voltage MIS transistor is relatively high, when the semiconductor device operates, the carriers collide with the conductive impurities contained in the channel region and scatter, resulting in a high threshold voltage.
  • the MIS transistor there is a problem that the carrier mobility is reduced and the driving force is reduced.
  • the impurity concentration of the channel region of the Lvt region and the channel region of the Hvt region can be uniformly reduced.
  • the impurity concentration of the channel region of the Hvt region is set to the channel of the Lvt region.
  • the method of adjusting the impurity concentration of the channel region is adopted as a method for controlling the threshold voltages of the MIS transistors having the same conductivity type, the driving capability of the high threshold voltage MIS transistor is lowered. The performance of the threshold voltage MIS transistor cannot be improved.
  • the method of adjusting the Hf concentration of the gate insulating film it is very difficult to control the threshold voltage of the low and high threshold voltage MIS transistors. It cannot be realized with high accuracy. That is, no matter which method is used, MIS transistors having different threshold voltages cannot be realized with high accuracy and high performance.
  • an object of the present invention is to realize MIS transistors having different threshold voltages with high accuracy and high performance in a semiconductor device including MIS transistors having the same conductivity type.
  • a first semiconductor device includes a first MIS transistor and a second MIS transistor having a threshold voltage higher than that of the first MIS transistor.
  • the first MIS transistor includes a first channel region formed in the first active region in the semiconductor substrate and a high dielectric constant insulation formed on the first channel region in the first active region.
  • a first gate insulating film made of a film; a first conductive portion provided on and in contact with the first gate insulating film; and a second conductive portion formed on the first conductive portion.
  • a second MIS transistor formed in a second active region of the semiconductor substrate, having a second channel region having the same conductivity type as the first channel region, and a second active region
  • a second gate insulating film made of a high dielectric constant insulating film formed on the second channel region; a third conductive portion provided in contact with the second gate insulating film; and a third conductive portion
  • a second gate electrode having a fourth conductive portion formed thereon, the third conductive portion being thinner than the first conductive portion and the same as the first conductive portion It consists of a composition material.
  • the film thickness of the third conductive portion on which the fourth conductive portion is formed is the thickness of the first conductive portion on which the second conductive portion is formed.
  • the threshold voltage of the second MIS transistor having the second gate electrode made up of the third conductive portion and the fourth conductive portion is reduced between the first conductive portion and the second conductive portion. It is controlled to be higher than the threshold voltage of the first MIS transistor having the first gate electrode formed of the conductive portion.
  • the impurity concentration of the second channel region is not necessary to make the impurity concentration of the second channel region sufficiently higher than the impurity concentration of the first channel region as in the prior art, and the impurity concentration of the second channel region is reduced to that of the first channel region.
  • the impurity concentration can be the same (or only slightly higher than the impurity concentration of the first channel region). Therefore, during operation of the semiconductor device, carriers can be prevented from colliding with the conductive impurities contained in the second channel region and scattered, so that in the second MIS transistor, leakage current can be reduced, and Thus, a high driving force can be achieved.
  • the first and second MIS transistors are used instead of the conventional method of adjusting the Hf concentration of the gate insulating film constituting the MIS transistor. Since the method of adjusting the film thickness of the first and third conductive portions provided in contact with the first and second gate insulating films is adopted, the threshold value of the first and second MIS transistors is adopted. The voltage can be controlled easily and with high accuracy.
  • the semiconductor device including the first and second MIS transistors having the same conductivity type the first and second MIS transistors having different threshold voltages can be improved in performance.
  • the first conductive portion and the third conductive portion are made of metal or a metal compound, and the second conductive portion and the fourth conductive portion are made of silicon. .
  • the second MIS transistor having the second gate insulating film and the second gate electrode is the first MIS having the first gate insulating film and the first gate electrode. It is preferable to have an effective work function close to that of silicon compared to a transistor.
  • the first MIS transistor and the second MIS transistor are P-type MIS transistors, and the first conductive portion and the third conductive portion are 4.7 eV or more and 5 It is preferable to have a work function of .15 eV or less.
  • the first MIS transistor and the second MIS transistor are P-type MIS transistors, and the first conductive portion and the third conductive portion are a titanium nitride film and a tantalum nitride.
  • a film or a tantalum carbide film is preferable.
  • the first MIS transistor and the second MIS transistor are P-type MIS transistors, and the first conductive portion and the third conductive portion are made of a titanium nitride film,
  • the film thickness of the first conductive part is preferably 20 nm or more, and the film thickness of the third conductive part is preferably 15 nm or less.
  • the first MIS transistor and the second MIS transistor are N-type MIS transistors, and the first conductive portion and the third conductive portion are 4.05 eV or more and 4 It preferably has a work function of .5 eV or less.
  • the second channel region preferably has the same impurity concentration as the first channel region.
  • the second gate insulating film has the same thickness as the first gate insulating film, and the fourth conductive portion has the same thickness as the second conductive portion. It is preferable to have.
  • the thickness of the first gate electrode is preferably larger than the thickness of the second gate electrode.
  • a second semiconductor device includes a first MIS transistor and a second MIS transistor having a threshold voltage higher than that of the first MIS transistor.
  • the first MIS transistor includes a first channel region formed in the first active region in the semiconductor substrate and a high dielectric constant insulation formed on the first channel region in the first active region.
  • the first conductive portion and the second conductive portion are made of materials having different compositions, so that the second gate electrode having the second conductive portion is provided.
  • the threshold voltage of the second MIS transistor is controlled to be higher than the threshold voltage of the first MIS transistor including the first gate electrode having the first conductive portion.
  • the impurity concentration of the second channel region is not necessary to make the impurity concentration of the second channel region sufficiently higher than the impurity concentration of the first channel region as in the prior art, and the impurity concentration of the second channel region is reduced to that of the first channel region.
  • the impurity concentration can be the same (or only slightly higher than the impurity concentration of the first channel region). Therefore, during operation of the semiconductor device, carriers can be prevented from colliding with the conductive impurities contained in the second channel region and scattered, so that in the second MIS transistor, leakage current can be reduced, and Thus, a high driving force can be achieved.
  • the first and second MIS transistors are used instead of the conventional method of adjusting the Hf concentration of the gate insulating film constituting the MIS transistor. Since the method of adjusting the conductive material of the first and second conductive portions provided in contact with the first and second gate insulating films is adopted, the threshold value of the first and second MIS transistors is adopted. The voltage can be controlled easily and with high accuracy.
  • the semiconductor device including the first and second MIS transistors having the same conductivity type the first and second MIS transistors having different threshold voltages can be improved in performance.
  • the second conductive portion has a work function closer to the silicon midgap work function than the first conductive portion.
  • the first gate electrode is composed only of the first conductive portion
  • the second gate electrode is composed only of the second conductive portion
  • the first gate electrode has a third conductive portion formed on the first conductive portion, and the second gate electrode is on the second conductive portion. It is preferable to have the 4th electroconductive part formed in this.
  • the first gate electrode is a fifth conductive portion made of the same conductive material as the second conductive portion between the first conductive portion and the third conductive portion. It is preferable to have.
  • the second gate electrode includes a fifth conductive portion made of the same conductive material as the first conductive portion between the second conductive portion and the fourth conductive portion. It is preferable to have.
  • the third conductive portion and the fourth conductive portion are made of silicon.
  • the first conductive portion is made of the first metal or the first metal compound
  • the second conductive portion is made of the second metal or the second metal compound. It is preferable.
  • the first MIS transistor and the second MIS transistor are P-type MIS transistors
  • the first conductive portion is a titanium nitride film
  • the second conductive portion is A molybdenum nitride film or a tantalum nitride film is preferable.
  • the second channel region preferably has the same impurity concentration as the first channel region.
  • a first method of manufacturing a semiconductor device includes a first MIS transistor having a first gate electrode and a first threshold voltage higher than that of the first MIS transistor.
  • a second gate insulating film made of a high dielectric constant insulating film on the second active region and forming a third conductive portion provided in contact with the second gate insulating film; And (d) forming a second gate electrode having a fourth conductive portion provided on the third conductive portion, wherein the third conductive portion is thinner than the first conductive portion. It has a film thickness and is made of the same composition material as that of the first conductive portion.
  • the film thickness of the third conductive portion on which the fourth conductive portion is formed is the thickness of the third conductive portion on which the fourth conductive portion is formed.
  • the effective work function of the second MIS transistor having the second gate electrode composed of the third conductive portion and the fourth conductive portion is changed to the first conductive portion.
  • the effective work function of the second MIS transistor is changed to be closer to the mid gap than the effective work function of the first MIS transistor having the first gate electrode composed of the first and second conductive portions.
  • the effective work function can be made closer to the “midgap work function of silicon”.
  • the step (d) includes a step (d1) of forming a first metal film in contact with the high dielectric constant insulating film on the first active region, and a step ( a step (d2) of forming a first metal film and a second metal film in contact with the high dielectric constant insulating film on the second active region after d1), and a second metal after (d2)
  • a silicon film, a second metal film, a first metal film, and a high dielectric constant insulating film on the first active region are formed.
  • Patterning is performed to form a first gate insulating film made of a high dielectric constant insulating film, a first conductive part made of a first metal film and a second metal film, and a second conductive part made of a silicon film. And patterning the silicon film, the second metal film, and the high dielectric constant insulating film on the second active region.
  • the step (d) includes a step (d1) of forming a metal film in contact with the high dielectric constant insulating film, and a second active region after the step (d1). Etching the upper portion of the upper metal film to form a metal thin film portion having a thickness smaller than that of the metal film, and after the step (d2), a silicon film is formed on the metal film and the metal thin film portion. After the forming step (d3) and the step (d3), the silicon gate, the metal film, and the high dielectric constant insulating film on the first active region are patterned to form a first gate made of the high dielectric constant insulating film.
  • the insulating film, the first conductive portion made of a metal film, and the second conductive portion made of a silicon film are formed, and the silicon film, the metal thin film portion, and the high dielectric constant insulating film on the second active region are patterned.
  • a second method of manufacturing a semiconductor device includes a first MIS transistor having a first gate electrode and a first threshold voltage higher than that of the first MIS transistor.
  • first gate electrode having a first conductive portion provided on and in contact with the first gate insulating film, and forming a high dielectric constant insulating material on the second active region
  • second gate insulating film made of a film
  • second gate electrode having a second conductive portion provided in contact with the second gate insulating film (d).
  • the second conductive portion is made of a composition material different from that of the first conductive portion.
  • the first conductive portion and the second conductive portion are made of materials having different compositions, so that the work function of the second conductive portion is reduced to the first.
  • the effective work function of the second MIS transistor having the second gate electrode having the second conductive portion is set to a work function close to the “silicon midgap work function” compared to the work function of the conductive portion of Compared to the effective work function of the first MIS transistor including the first gate electrode having the first conductive portion, the effective work function can be made closer to the “silicon mid-gap work function”.
  • the step (d) includes a step (d1) of forming a first metal film in contact with the high dielectric constant insulating film on the first active region, and a second step. Forming a second metal film in contact with the high dielectric constant insulating film on the active region of the first active film after the step (d2) and the steps (d1) and (d2) And patterning the high dielectric constant insulating film to form a first gate insulating film made of the high dielectric constant insulating film and a first conductive portion made of the first metal film, and on the second active region Patterning the second metal film and the high dielectric constant insulating film to form a second gate insulating film made of the high dielectric constant insulating film and a second conductive part made of the second metal film ( d3).
  • the step (d) includes a step (d1) of forming a first metal film in contact with the high dielectric constant insulating film on the first active region, and a second step. After the step (d2) of forming a second metal film in contact with the high dielectric constant insulating film on the active region, and after the steps (d1) and (d2), the first metal film and the second metal film After the step (d3) of forming a silicon film thereon and the step (d3), the silicon film, the first metal film, and the high dielectric constant insulating film on the first active region are patterned to obtain a high dielectric constant.
  • Over gate insulating film preferably includes the second conductive portion made of the second metal film, and a step (d4) forming a fourth conductive portion made of a silicon film.
  • the step (d) includes a step (d1) of forming a first metal film in contact with the high dielectric constant insulating film on the first active region, and a step ( After d1), a step (d2) of forming a first metal film and a second metal film in contact with the high dielectric constant insulating film on the second active region, and after the step (d2), the second metal film is formed.
  • Forming a silicon film on the metal film (d3), and after the step (d3), the silicon film on the first active region, the second metal film, the first metal film, and the high dielectric constant insulating film The first gate insulating film made of a high dielectric constant insulating film, the first conductive part made of the first metal film, the fifth conductive part made of the second metal film, and the silicon film Forming a third conductive portion, a silicon film on the second active region, a second metal film, and a high dielectric constant isolation; Patterning the film to form a second gate insulating film made of a high dielectric constant insulating film, a second conductive part made of a second metal film, and a fourth conductive part made of a silicon film (d4) are preferably included.
  • the film thickness of the conductive portion (or the conductive portion of the conductive portion) provided in contact with the first and second gate insulating films constituting the first and second MIS transistors By adjusting the conductive material, the effective work function of the second MIS transistor is controlled to be higher than the effective work function of the first MIS transistor. Therefore, in the semiconductor device having the first and second MIS transistors having the same conductivity type, the first and second MIS transistors having different threshold voltages can be realized with high accuracy and high performance.
  • FIGS. 1A to 1D are cross-sectional views of relevant steps showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps.
  • 2 (a) to 2 (d) are cross-sectional views of relevant steps showing the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of steps.
  • FIGS. 3A to 3D are cross-sectional views of relevant steps showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIGS. 4A to 4D are cross-sectional views of relevant steps showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIGS. 1A to 1D are cross-sectional views of relevant steps showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps.
  • 2 (a) to 2 (d) are cross-sectional views of relevant steps showing the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of
  • FIGS. 5A to 5D are cross-sectional views of relevant parts showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIG. 6 is a diagram showing the relationship between the effective work function of the P-type MIS transistor and the thickness of the TiN film.
  • FIGS. 7A to 7D are cross-sectional views of relevant parts showing a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention in the order of steps.
  • FIGS. 8A to 8D are cross-sectional views of relevant steps showing a semiconductor device manufacturing method according to the fourth embodiment of the present invention in the order of steps.
  • 9A to 9D are cross-sectional views of relevant steps showing a method of manufacturing a semiconductor device according to a modification of the fourth embodiment of the present invention in the order of steps.
  • 10 (a) to 10 (d) are cross-sectional views of relevant steps showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • the word “midgap work function of silicon” means an intermediate value of the bandgap energy of silicon. For example, it is an intermediate value between the work function (about 4.05 eV) of silicon doped with negative charge (N-type silicon) and the work function (about 5.15 eV) of silicon doped with positive charge (P-type silicon). It means about 4.6 eV.
  • band edge means the end value of the band gap energy of silicon.
  • N-type MIS transistor it means about 4.05 eV which is the work function of silicon doped with negative charge (N-type silicon), and in the case of a P-type MIS transistor, silicon doped with positive charge. It means about 5.15 eV which is the work function of (P-type silicon).
  • the terms “near the gap” and “near the band edge” mean that in the case of an N-type MIS transistor, for example, a first work function (or effective work function) of 4.3 eV and a second work function of 4.5 eV. (Or effective work function), the first work function (or effective work function) is “near the band edge” and the second work function (or effective work function) is “middle gap”. means.
  • the first work function is compared with the second work function (or effective work function) of 4.9 eV
  • the first work function is compared. This means that the function (or effective work function) is “close to the mid gap” and the second work function (or effective work function) is “close to the band edge”.
  • a work function (or effective work function) close to the silicon mid gap work function (that is, about 4.6 eV as shown in the above 1) is “mid gap”.
  • the work function (or effective work function) close to the band edge ie, N-type MIS transistor: about 4.05 eV, P-type MIS transistor: about 5.15 eV) as shown in the above 2) is “band”. It means “close to the edge”.
  • work function means a physical property value indicating a difference between a vacuum level and an energy level of a metal (or metal compound).
  • the term “effective work function” means a work function that effectively acts to determine the threshold voltage of the MIS transistor.
  • the “effective work function” of the MIS transistor differs from the physical work function of the metal (or metal compound) constituting the MIS transistor due to various factors in the MIS transistor.
  • FIGS. 1A to 1D and FIGS. 2A to 2D are cross-sectional views of relevant parts showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in order of steps.
  • the Lvt region is a region where a P-type MIS transistor having a relatively low threshold voltage (hereinafter referred to as “low threshold transistor”) is formed, and the Hvt region has a relatively high threshold voltage.
  • low threshold transistor a P-type MIS transistor having a relatively low threshold voltage
  • high threshold transistor a P-type MIS transistor
  • a one-conductivity type substrate having a semiconductor region such as a silicon region hereinafter referred to as “semiconductor substrate”.
  • An element isolation region 2 in which an insulating film is buried in a trench is selectively formed on the upper portion of 1.
  • an n-type well and an n-type punch-through stopper are formed by ion-implanting n-type impurities into the semiconductor substrate 1.
  • the n-type well implantation conditions are such that the implanted ion species is P (phosphorus), the implantation energy is 400 keV, the implantation dose amount is 1 ⁇ 10 13 cm ⁇ 2 , and the n-type punch-through stopper implantation condition is The implanted ion species is P (phosphorus), the implantation energy is 200 keV, and the implantation dose is 1 ⁇ 10 13 cm ⁇ 2 .
  • an n-type impurity is ion-implanted into the semiconductor substrate 1 to form an n-type channel region 3a above the first active region 1a and an n-type channel region above the second active region 1b.
  • 3b is formed.
  • the implantation conditions of the n-type channel regions 3a and 3b are as follows: the implanted ion species is As (arsenic), the implantation energy is 100 keV, the implantation dose is 2 ⁇ 10 12 cm ⁇ 2 , and the n-type channel region 3a The n-type channel region 3b is formed with substantially the same impurity concentration profile.
  • a buffer insulating film (not shown) made of, for example, a silicon oxide film having a thickness of 0.5 nm on the semiconductor substrate 1, for example, a film is formed on the buffer insulating film.
  • the buffer insulating film is formed between the semiconductor substrate 1 and the high dielectric constant insulating film 4.
  • the “high dielectric constant insulating film 4” appearing in the following description is the buffer insulating film on the lower surface. A formed film.
  • the first metal film 5 has a work function (eg, 4.9 eV) of 4.70 eV or more and 5.15 eV or less, and a second metal film described later (FIG. 1 (c): 6
  • a film made of a metal or a metal compound having a work function closer to the band edge than the work function of (see) is desirable.
  • a resist pattern (not shown) that covers the Lvt region and opens the Hvt region is formed on the first metal film 5, and then the resist pattern is used as a mask.
  • the first metal film 5 in the Hvt region is etched to remove the first metal film 5 on the second active region 1b, and then the resist pattern is removed. Thereby, the first metal film 5 can be selectively left on the first active region 1a. In this way, the first metal film 5 in contact with the high dielectric constant insulating film 4 on the first active region 1a is formed.
  • a second metal film 6 made of, for example, a 100 nm-thick molybdenum nitride film (MoN film) is deposited on the entire surface of the semiconductor substrate 1 by, eg, CVD.
  • the second metal film 6 has a work function (for example, 4.7 eV) of 4.6 eV or more and 5.05 eV or less, and is closer to the mid gap than the work function of the first metal film 5.
  • a film made of a metal or metal compound having a work function is desirable.
  • a tantalum nitride film (TaN film) may be used instead of the MoN film.
  • the second metal film 6 is polished and removed by, for example, a chemical mechanical polishing (CMP) method until the upper surface of the first metal film 5 is exposed. A region of the second metal film 6 located above the upper surface of the first metal film 5 is removed. As a result, the second metal film 6 remains on the second active region 1b. Then, the upper surface of the second metal film 6 is planarized so that its height is the same as the upper surface height of the first metal film 5. In other words, the first metal film 5 and the second metal film 6 are formed with substantially the same film thickness. In this way, the second metal film 6 in contact with the high dielectric constant insulating film 4 on the second active region 1b is formed.
  • CMP chemical mechanical polishing
  • a resist pattern (not shown) having a gate pattern shape is formed on the first metal film 5 and the second metal film 6 by, for example, photolithography.
  • the first metal film 5 and the high dielectric constant insulating film 4 in the Lvt region are sequentially patterned by dry etching using the resist pattern as a mask, and the high dielectric constant insulating film is formed on the first active region 1a.
  • the first gate insulating film 4a made of 4 and the first conductive portion 5a made of the first metal film 5 are sequentially formed.
  • the second metal film 6 and the high dielectric constant insulating film 4 in the Hvt region are sequentially patterned, and the second gate insulating film 4b made of the high dielectric constant insulating film 4 is formed on the second active region 1b.
  • the 2nd electroconductive part 6b which consists of a 2nd metal film 6 is formed in order.
  • 20A is formed in sequence, and a second gate insulating film 4b and a second conductive portion 6b provided on and in contact with the second gate insulating film 4b are provided on the second active region 1b.
  • Gate electrodes 20B are sequentially formed.
  • p-type impurities are ion-implanted into the first active region 1a using the first gate electrode 20A as a mask, and the second gate electrode is introduced into the second active region 1b.
  • a p-type source / drain region (LDD region or extension) having a relatively shallow junction depth is formed laterally below the first gate electrode 20A in the first active region 1a.
  • Region) 7a is formed in a self-aligned manner, and a p-type source / drain region (LDD region or extension region) 7b having a relatively shallow junction depth below the side of the second gate electrode 20B in the second active region 1b.
  • the implantation conditions for the shallow p-type source / drain regions 7a and 7b are that the implanted ion species is B (boron), the implantation energy is 0.5 keV, and the implantation dose is 5 ⁇ 10 14 cm ⁇ 2 .
  • the sidewall 8a is formed on the side surface of the first gate electrode 20A, and the sidewall 8b is formed on the side surface of the second gate electrode 20B.
  • p-type impurities are ion-implanted into the first active region 1a using the first gate electrode 20A and the sidewall 8a as a mask, and the second active region 1b.
  • a p-type impurity is ion-implanted using the second gate electrode 20B and the sidewall 8b as a mask.
  • a spike RTA (Rapid Thermal Annealing) process is performed on the semiconductor substrate 1 at 1050 ° C., for example, and a shallow p-type source / drain region 7a is bonded to the outside of the sidewall 8a in the first active region 1a.
  • a p-type source / drain region 9a having a junction depth deeper than the depth and having a relatively deep junction depth is formed in a self-aligned manner, and is shallow on the outer side of the sidewall 8b in the second active region 1b.
  • a p-type source / drain region 9b having a junction depth deeper than that of the p-type source / drain region 7b and having a relatively deep junction depth is formed in a self-aligned manner.
  • the implantation conditions for the deep p-type source / drain regions 9a and 9b are that the implanted ion species is B (boron), the implantation energy is 2.0 keV, and the implantation dose is 3 ⁇ 10 15 cm ⁇ 2 .
  • a silicide metal film (not shown) made of a nickel film (Ni film) having a thickness of 10 nm, for example, is deposited on the entire surface of the semiconductor substrate 1 by sputtering.
  • the first RTA treatment is performed on the semiconductor substrate 1 in, for example, a nitrogen atmosphere at 320 ° C. to react each silicon in the deep p-type source / drain regions 9a and 9b with nickel of the metal film for silicide.
  • the semiconductor substrate 1 is immersed in an etching solution composed of a mixed solution of sulfuric acid and hydrogen peroxide solution, whereby the element isolation region 2, the first conductive portion 5a in the first gate electrode 20A, and the second gate.
  • the unreacted silicide metal film remaining on the second conductive portion 6b and the side walls 8a and 8b in the electrode 20B is removed.
  • the second RTA process is performed on the semiconductor substrate 1 at a temperature (for example, 550 ° C.) higher than the temperature in the first RTA process.
  • a silicide film 10a1 made of a nickel silicide film (NiSi film) is formed on the deep p-type source / drain region 9a in the Lvt region, and a nickel silicide film (on the upper side of the deep p-type source / drain region 9b in the Hvt region).
  • a silicide film 10b1 made of a NiSi film is formed.
  • the semiconductor device according to the present embodiment that is, the low threshold transistor LTr having the first gate electrode 20A composed of the first conductive portion 5a having the work function close to the band edge, and the first conductive A semiconductor device including the high threshold transistor HTr having the second gate electrode 20B made of the second conductive portion 6b having a composition different from that of the portion 5a and having a work function close to the midgap can be manufactured.
  • an element isolation region 2 in which an insulating film is embedded in a trench is formed so as to partition the first active region 1a and the second active region 1b.
  • the semiconductor device includes a low threshold transistor LTr provided in the first active region 1a and a high threshold transistor MTr provided in the second active region 1b.
  • the low threshold transistor LTr includes an n-type channel region 3a formed in the first active region 1a, a first gate insulating film 4a made of a high dielectric constant insulating film formed on the n-type channel region 3a, A first gate electrode 20A formed of a first conductive portion 5a provided in contact with the first gate insulating film 4a; a sidewall 8a formed on a side surface of the first gate electrode 20A; A shallow p-type source / drain region 7a formed under the first gate electrode 20A in the active region 1a and a deep p-type source / drain formed under the sidewall 8a in the first active region 1a. A region 9a and a silicide film 10a1 formed on the deep p-type source / drain region 9a are provided.
  • the high threshold transistor HTr includes an n-type channel region 3b formed in the second active region 1b and a second gate insulating film 4b made of a high dielectric constant insulating film formed on the n-type channel region 3b.
  • a second gate electrode 20B comprising a second conductive portion 6b provided in contact with the second gate insulating film 4b, a sidewall 8b formed on the side surface of the second gate electrode 20B, A shallow p-type source / drain region 7b formed laterally below the second gate electrode 20B in the second active region 1b, and a deep p-type formed laterally below the sidewall 8b in the second active region 1b.
  • a source / drain region 9b and a silicide film 10b1 formed on the deep p-type source / drain region 9b are provided.
  • the first conductive portion 5a constituting the first gate electrode 20A of the low threshold transistor LTr is made of a TiN film and has a work function (for example, 4.9 eV) closer to the band edge.
  • the second conductive portion 6b constituting the second gate electrode 20B of the high threshold transistor HTr is made of a MoN film and has a work function (for example, 4.7 eV) close to the mid gap.
  • the first conductive portion 5a and the second conductive portion 6b are made of metal films having different compositions.
  • the first conductive portion 5a has a work function closer to the “band edge (about 5.15 eV, see 2 above)” than the second conductive portion 6b.
  • the second conductive portion 6b has a work function that is closer to the “midgap work function of silicon (about 4.6 eV, see 1) above” than the first conductive portion 5a. That is, the second conductive portion 6b has a work function lower than that of the first conductive portion 5a.
  • the first gate insulating film 4a in contact with the first conductive portion 5a and the second gate insulating film 4b in contact with the second conductive portion 6b are formed in the same process and in the same structure. It consists of high dielectric constant insulating films having the same film thickness.
  • n-type channel region 3a in the Lvt region and the n-type channel region 3b in the Hvt region are formed in the same process and in the same structure, and have the same impurity concentration. Note that “same film thickness” and “same impurity concentration” appearing in this specification mean that variations in manufacturing that occur in the same process are included.
  • the shallow p-type source / drain regions 7a and 7b, the deep p-type source / drain regions 9a and 9b, and the sidewalls 8a and 8b are also formed in the same process and the same structure. However, if there is a difference in height between the first and second gate electrodes 20A and 20B, the side wall 8a formed on the side surface of the first gate electrode 20A and the side surface of the second gate electrode 20B will be described.
  • the side wall 8b to be formed may be formed at different heights.
  • the first conductive portion 5a and the second conductive portion 6b are made of metal films having different compositions, so that the work function of the second conductive portion 6b can be changed to that of the first conductive portion 5a.
  • the effective work function of the high-threshold transistor HTr having the second gate electrode 20B formed of the second conductive portion 6b is set to a work function closer to the “silicon mid-gap work function” than the work function.
  • the effective work function of the low threshold transistor LTr having the first gate electrode 20A formed of the portion 5a can be made lower. That is, the threshold voltage of the high threshold transistor MTr can be made higher than the threshold voltage of the low threshold transistor LTr.
  • the impurity concentration of the n-type channel region (see FIG. 10 (d): 103b) in the Hvt region is set to be higher than the impurity concentration of the n-type channel region (see FIG. 10 (d): 103a) in the Lvt region.
  • the impurity concentration of the n-type channel region 3b can be made the same as the impurity concentration of the n-type channel region 3a. Therefore, it is possible to suppress the carriers from colliding with the n-type impurity contained in the n-type channel region 3b and scattering during the operation of the semiconductor device, thereby reducing the leakage current in the high threshold transistor HTr, and High driving force can be achieved.
  • the method for adjusting the Hf concentration of the gate insulating film constituting the low and high threshold transistors as in the conventional method is not used.
  • the threshold voltage of the low and high threshold transistors can be easily and accurately controlled.
  • MIS transistors having different threshold voltages can be realized with high accuracy and high performance.
  • the first and second metal films 5 and 6 constituting the first and second conductive portions 5a and 6b having different work functions are used as the first and second metals having different compositions.
  • the films 5 and 6 for example, the first metal film 5: TiN film and the second metal film 6: MoN film
  • the present invention is not limited to this. .
  • the first and second metal films constituting the first and second conductive parts even when the first and second metal films having different formation methods are used, even if the compositions are the same, Alternatively, even when the first and second metal films having the same composition and the same formation method are used, the first and second conductive parts having different work functions are realized. be able to.
  • the n-type channel region 3a in the Lvt region and the n-type channel region 3b in the Hvt region are formed in the same process as shown in FIG.
  • the present invention is not limited to this.
  • n-type channel regions having slightly different impurity concentrations may be formed.
  • the first and second gate electrodes including the first and second conductive portions having different work functions are used.
  • n-type channel regions having slightly different impurity concentrations may be used.
  • the impurity concentration of the n-type channel region of the Hvt region only needs to be slightly higher than the impurity concentration of the n-type channel region of the Lvt region. It is only necessary to provide a very small impurity concentration difference between the n-type channel region and the n-type channel region of the Hvt region. Therefore, a large impurity concentration difference is caused between the n-type channel region of the Lvt region (see FIG.
  • the second activity is formed as shown in FIG. 1D.
  • the present invention is not limited to this.
  • the first metal film may be formed on the first active region.
  • the second metal film 6 is formed by CMP as shown in FIG. 1D.
  • the metal film 6 is removed by polishing, and then, as shown in FIG. 2A, the first metal film 5 and the second metal film 6 are patterned to form the first conductive film made of the first metal film 5.
  • the case of forming the first gate electrode 20A having only the portion 5a and the second gate electrode 20B having only the second conductive portion 6b made of the second metal film 6 has been described as a specific example. However, the present invention is not limited to this. For example, similarly to the step shown in FIG.
  • the first metal film and the second metal film are not polished and removed by CMP. Patterning the second metal film to form a first gate electrode having a conductive portion made of the first metal film and a conductive portion made of the second metal film formed on the conductive portion; A second gate electrode having only a conductive portion made of the metal film may be formed.
  • FIGS. 4 (a) to (d) are cross-sectional views of relevant steps showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIG. 3 (a) to FIG. 4 (d) the same constituent elements as those of the first embodiment are denoted by the reference numerals shown in FIG. 1 (a) to FIG.
  • the Lvt region is a region where a low threshold transistor is formed
  • the Hvt region is a region where a high threshold transistor is formed.
  • the first metal film 5 made of a 100 nm-thick TiN film in the first embodiment instead of the first metal film 5 made of a 100 nm-thick TiN film in the first embodiment, as shown in FIG. 3A, the first metal film made of a 20-nm thick TiN film is used. 1 metal film 5 is formed.
  • the first metal film 5 in this embodiment preferably has a thickness of 20 nm or more, and has a work function (eg, 4.9 eV) of 4.70 eV or more and 5.15 eV or less.
  • a film made of a metal or a metal compound having a work function closer to the band edge than the work function of a second metal film see FIG. 3 (c): 6) described later is desirable.
  • the resist pattern is used as a mask.
  • the first metal film 5 in the Hvt region is etched to remove the first metal film 5 on the second active region 1b, and then the resist pattern is removed. Thereby, the first metal film 5 can be selectively left on the first active region 1a. In this way, the first metal film 5 in contact with the high dielectric constant insulating film 4 on the first active region 1a is formed.
  • a second metal film 6 made of, for example, a 20 nm-thick MoN film is deposited on the entire surface of the semiconductor substrate 1 by, eg, CVD.
  • the same process as the process shown in FIG. 1 (c) in the first embodiment is performed.
  • the film thickness (for example, 20 nm) of the second metal film 6 made of the MoN film in this embodiment is larger than the film thickness (for example, 100 nm) of the second metal film 6 made of the MoN film in the first embodiment. thin.
  • the second metal film 6 in the present embodiment preferably has a thickness of 20 nm or more, and has a work function (for example, 4.7 eV) of 4.6 eV or more and 5.05 eV or less.
  • a film made of a metal or a metal compound having a work function closer to the mid gap than the work function of the first metal film 5 is desirable.
  • a TaN film may be used instead of the MoN film.
  • a resist pattern (not shown) that opens the Lvt region and covers the Hvt region is formed on the second metal film 6, and then the resist pattern is used as a mask. Dry etching is performed on the second metal film 6 in the Lvt region to remove the second metal film 6 on the first metal film 5, and then the resist pattern is removed. Thereby, the second metal film 6 can be selectively left on the second active region 1b. In this way, the second metal film 6 in contact with the high dielectric constant insulating film 4 on the second active region 1b is formed.
  • a polysilicon film having a film thickness of, for example, 100 nm is formed on the first metal film 5 and the second metal film 6, and then a p-type impurity is ion-implanted into the polysilicon film.
  • a silicon film 11 made of a silicon film is formed.
  • the implantation conditions of the silicon film 11 are that the implanted ion species is B (boron), the implantation energy is 3 keV, and the implantation dose is 1 ⁇ 10 15 cm ⁇ 2 .
  • a resist pattern (not shown) having a gate pattern shape is formed on the silicon film 11 by, eg, photolithography. Thereafter, by using the resist pattern as a mask, the silicon film 11, the first metal film 5, and the high dielectric constant insulating film 4 in the Lvt region are sequentially patterned by dry etching, on the first active region 1a.
  • a first gate insulating film 4 a made of the high dielectric constant insulating film 4, a first conductive part 5 a made of the first metal film 5, and a third conductive part 11 a made of the silicon film 11 are sequentially formed.
  • the silicon film 11, the second metal film 6, and the high dielectric constant insulating film 4 in the Hvt region are sequentially patterned to form the second dielectric layer 4 made of the high dielectric constant insulating film 4 on the second active region 1b.
  • a gate insulating film 4b, a second conductive portion 6b made of the second metal film 6, and a fourth conductive portion 11b made of the silicon film 11 are sequentially formed.
  • first gate insulating film 4a and the first conductive part 5a provided on and in contact with the first gate insulating film 4a on the first active region 1a, and the first conductive part
  • a first gate electrode 20A having a third conductive portion 11a formed on 5a is sequentially formed, and a second gate insulating film 4b and a second gate insulation are formed on the second active region 1b.
  • a second gate electrode 20B having a second conductive portion 6b provided in contact with the film 4b and a fourth conductive portion 11b formed on the second conductive portion 6b is sequentially formed.
  • the first gate electrode 20A side in the first active region 1a is used.
  • a p-type source / drain region 7a having a relatively shallow junction depth is formed in a self-aligned manner, and a relatively shallow junction depth is formed laterally below the second gate electrode 20B in the second active region 1b.
  • a p-type source / drain region 7b is formed in a self-aligning manner.
  • a side surface of the first gate electrode 20A is formed using a method similar to the method of forming the sidewall in the step shown in FIG. 2B in the first embodiment.
  • a sidewall 8a is formed thereon, and a sidewall 8b is formed on the side surface of the second gate electrode 20B.
  • a p-type source / drain region 9a having a relatively deep junction depth is formed in the region 1a outside the sidewall 8a in a self-aligned manner, and the junction depth is formed outside the sidewall 8b in the second active region 1b.
  • a relatively deep p-type source / drain region 9b is formed in a self-aligned manner.
  • a silicide metal film (not shown) made of, for example, a 10 nm-thickness Ni film is deposited on the entire surface of the semiconductor substrate 1 by sputtering. Thereafter, for example, the first RTA process is performed on the semiconductor substrate 1 in a nitrogen atmosphere at 320 ° C., and each of the deep p-type source / drain regions 9a and 9b and the third and fourth conductive portions 11a and 11b. Silicon is reacted with nickel of the metal film for silicide.
  • the unreacted metal for silicide remaining on the element isolation region 2 and the sidewalls 8a and 8b by immersing the semiconductor substrate 1 in an etching solution made of a mixed solution of sulfuric acid and hydrogen peroxide. Remove the membrane. Thereafter, the second RTA process is performed on the semiconductor substrate 1 at a temperature (for example, 550 ° C.) higher than the temperature in the first RTA process.
  • a temperature for example, 550 ° C.
  • silicide films 10a1 and 10b1 made of NiSi film are formed on the deep p-type source / drain regions 9a and 9b, and the third and fourth conductive portions 11a in the first and second gate electrodes 20A and 20B are formed.
  • 11b silicide films 10a2 and 10b2 made of NiSi film are formed.
  • the semiconductor device that is, the first conductive portion 5a having the work function (for example, 4.9 eV) closer to the band edge and the first conductive portion 11a.
  • a low threshold transistor LTr having a gate electrode 20A, a second conductive portion 6b having a work function (for example, 4.7 eV) close to a mid gap, and a second gate electrode 20B having a fourth conductive portion 11b.
  • a semiconductor device including the high threshold transistor HTr can be manufactured.
  • the first and second gate electrodes 20A and 20B in this embodiment have a so-called MIPS (Metal Insert Poly-Silicon) electrode structure composed of a metal film and a polysilicon film formed thereon. is doing.
  • MIPS Metal Insert Poly-Silicon
  • the first gate electrode 20A of the low threshold transistor LTr has a first conductive part 5a made of the first metal film 5 and a third conductive part 11a made of the silicon film 11.
  • the second gate electrode 20B of the high threshold transistor HTr has a second conductive portion 6b made of the second metal film 6 and a fourth conductive portion 11b made of the silicon film 11.
  • the first conductive portion 5a provided in contact with the first gate insulating film 4a and the second conductive portion 6b provided in contact with the second gate insulating film 4b have different compositions from each other. It is composed of a film (first conductive portion 5a: TiN film, second conductive portion 6b: MoN film), and the second conductive portion 6b is “a silicon midgap work function” as compared to the first conductive portion 5a. Has a work function close to.
  • the third conductive portion 11a formed on the first conductive portion 5a and the fourth conductive portion 11b formed on the second conductive portion 6b have the same film thickness (for example, 100 nm), and And made of a silicon film having the same composition. That is, the first conductive portion 5a and the second conductive portion 6b are formed thereon with third and fourth conductive portions 11a and 11b made of silicon films having the same film thickness and the same composition.
  • the first gate insulating film 4a in contact with the first conductive portion 5a and the second gate insulating film 4b in contact with the second conductive portion 6b are formed in the same process and in the same structure. It consists of high dielectric constant insulating films having the same film thickness.
  • n-type channel region 3a in the Lvt region and the n-type channel region 3b in the Hvt region are formed in the same process and in the same structure, and have the same impurity concentration.
  • the shallow p-type source / drain regions 7a and 7b, the deep p-type source / drain regions 9a and 9b, and the sidewalls 8a and 8b are also formed in the same process and the same structure. However, if there is a difference in height between the first and second gate electrodes 20A and 20B, the side wall 8a formed on the side surface of the first gate electrode 20A and the side surface of the second gate electrode 20B will be described.
  • the side wall 8b to be formed may be formed at different heights.
  • the first conductive portion 5a and the second conductive portion 6b are made of metal films having different compositions, so that the work function of the second conductive portion 6b can be reduced by the first conductive portion 5a.
  • the effective function of the high threshold transistor HTr having the second gate electrode 20B composed of the second conductive portion 6b and the fourth conductive portion 11b is set to a work function closer to the “silicon midgap work function” than the work function.
  • the work function can be made lower than the effective work function of the low threshold transistor LTr having the first gate electrode 20A composed of the first conductive portion 5a and the third conductive portion 11a. That is, the threshold voltage of the high threshold transistor MTr can be made higher than the threshold voltage of the low threshold transistor LTr. Therefore, the low and high threshold transistors LTr and HTr having different threshold voltages can be realized with high accuracy.
  • the first gate electrode 20A is formed by patterning with the silicon film 11 formed on the first metal film 5, and the second metal film 6 is formed. Since the second gate electrode 20B can be formed by patterning with the silicon film 11 formed thereon, the patterning accuracy of the first and second gate electrodes 20A and 20B can be greatly improved.
  • the first and second gate electrodes 20A and 20B patterned with high accuracy can be realized.
  • the first gate electrode 20A in the present embodiment includes a first conductive portion 5a having a relatively thin film thickness and a third conductive portion that is easier to pattern than the first conductive portion 5a formed thereon. 11a.
  • the second gate electrode 20B in this embodiment includes a second conductive portion 6b having a relatively small thickness and a fourth conductive pattern that is easier to pattern than the second conductive portion 6b formed thereon. Part 11b.
  • the case where the second metal film 6 on the first metal film 5 is removed by dry etching has been described as a specific example.
  • the invention is not limited to this.
  • the second metal film 6 on the first metal film 5 may be polished and removed by the CMP method.
  • the second activity is formed as shown in FIG. 3D.
  • the present invention is not limited to this.
  • the first metal film may be formed on the first active region.
  • FIGS. 5 (a) to 5 (d) are cross-sectional views of relevant parts showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIGS. 5A to 5D the same components as those in the first embodiment or the second embodiment described above are shown in FIGS. 1A to 2 in the first embodiment.
  • the same reference numerals as those shown in d) or the same reference numerals as those shown in FIGS. 3A to 4D in the second embodiment are given, and redundant description is omitted.
  • the Lvt region is a region where a low threshold transistor is formed
  • the Hvt region is a region where a high threshold transistor is formed.
  • the first metal film 5 and the second metal film 6 are removed.
  • the first metal film 6 on the first metal film 5 is not removed and the first metal film 11 is removed.
  • the second metal film 6 is left on the metal film 5 to form a silicon film 11 on the second metal film 6.
  • a polysilicon film having a thickness of, for example, 100 nm is formed on the second metal film 6
  • p-type impurities are ion-implanted into the polysilicon film.
  • a silicon film 11 made of a p-type polysilicon film is formed.
  • the implantation conditions for the silicon film 11 are the same implantation conditions as in the second embodiment.
  • a resist pattern (not shown) having a gate pattern shape is formed on the silicon film 11 by, eg, photolithography. Thereafter, by using the resist pattern as a mask, the silicon film 11, the second metal film 6, the first metal film 5, and the high dielectric constant insulating film 4 in the Lvt region are sequentially patterned by dry etching to obtain the first On the active region 1 a, a first gate insulating film 4 a made of the high dielectric constant insulating film 4, a first conductive portion 5 a made of the first metal film 5, and a fifth conductive made of the second metal film 6. A third conductive portion 11a made up of the portion 6a and the silicon film 11 is sequentially formed.
  • the silicon film 11, the second metal film 6, and the high dielectric constant insulating film 4 in the Hvt region are sequentially patterned to form the second dielectric layer 4 made of the high dielectric constant insulating film 4 on the second active region 1b.
  • a gate insulating film 4b, a second conductive portion 6b made of the second metal film 6, and a fourth conductive portion 11b made of the silicon film 11 are sequentially formed.
  • first gate insulating film 4a and the first conductive part 5a provided on and in contact with the first gate insulating film 4a on the first active region 1a, and the first conductive part
  • a first gate electrode 20A having a fifth conductive portion 6a formed on 5a and a third conductive portion 11a formed on the fifth conductive portion 6a is sequentially formed, and a second active portion
  • a second gate electrode 20B having a conductive portion 11b is sequentially formed.
  • the first gate electrode 20A side in the first active region 1a is used.
  • a p-type source / drain region 7a having a relatively shallow junction depth is formed in a self-aligned manner, and a relatively shallow junction depth is formed laterally below the second gate electrode 20B in the second active region 1b.
  • a p-type source / drain region 7b is formed in a self-aligning manner.
  • the side surface of the first gate electrode 20A is formed using a method similar to the method of forming the sidewall in the step shown in FIG. 2B in the first embodiment.
  • a sidewall 8a is formed thereon, and a sidewall 8b is formed on the side surface of the second gate electrode 20B.
  • the outer side of the sidewall 8a in the first active region 1a is formed.
  • a p-type source / drain region 9a having a relatively deep junction depth is formed in a self-aligned manner, and a p-type source / drain region 9b having a relatively deep junction depth is formed outside the sidewall 8b in the second active region 1b. Are formed in a self-aligning manner.
  • a deep p-type source / drain region 9a a method similar to the method for forming a silicide film in the step shown in FIG. 4D in the second embodiment is used.
  • Silicide films 10a1 and 10b1 made of NiSi film are formed on the upper part of 9b, and silicide films made of NiSi film are formed on the third and fourth conductive portions 11a and 11b in the first and second gate electrodes 20A and 20B.
  • 10a2 and 10b2 are formed.
  • the semiconductor device that is, the first conductive portion 5a, the fifth conductive portion 6a, and the third conductive portion having a work function (for example, 4.9 eV) closer to the band edge.
  • a low-threshold transistor LTr having a first gate electrode 20A formed of a portion 11a, a second conductive portion 6b having a work function (for example, 4.7 eV) near the mid gap, and a fourth conductive portion 11b.
  • a semiconductor device including a high threshold transistor HTr having two gate electrodes 20B can be manufactured.
  • the first and second gate electrodes 20A and 20B in this embodiment have a so-called MIPS electrode structure including the metal film and the polysilicon film formed thereon.
  • the first gate electrode 20A of the low threshold transistor LTr has a first conductive portion 5a and a third conductive portion 11a as shown in FIG. 4D.
  • the first conductive portion 5a, the fifth conductive portion 6a, and the third conductive portion 11a are provided.
  • the first gate electrode 20A in the present embodiment is the same conductive material as the second conductive portion 6b constituting the second gate electrode 20B between the first conductive portion 5a and the third conductive portion 11a. And a fifth conductive portion 6a.
  • a lower conductive portion (first conductive portion 5a, second conductive portion 6b) provided in contact with the gate insulating film and an upper conductive portion (fifth conductive portion formed on the lower conductive portion).
  • the threshold voltage of the transistor is the upper conductive voltage. Not affected by the department.
  • the first gate electrode 20A in the present embodiment has a configuration in which a fifth conductive portion 6a having a work function close to the mid gap is interposed between the first conductive portion 5a and the third conductive portion 11a.
  • the threshold voltage of the low threshold transistor LTr having the first gate electrode 20A is the fifth conductive portion 6a. Not affected.
  • the low threshold transistor LTr in this embodiment is a low threshold transistor LTr in the second embodiment (that is, a first configuration in which no conductive portion is interposed between the first conductive portion 5a and the third conductive portion 11a).
  • the low threshold transistor LTr) having one gate electrode 20A has substantially the same threshold voltage.
  • the second metal film 6 is left on the first metal film 5 without removing the second metal film 6 on the first metal film 5. . That is, since the second metal film on the first metal film is not removed as in the second embodiment (see FIG. 3D), the manufacturing method can be simplified.
  • the second metal film 6 is formed on the semiconductor substrate 1. Thereafter, the case where the silicon film 11 is formed on the second metal film 6 has been described as a specific example, but the present invention is not limited to this.
  • the first metal film may be formed on the semiconductor substrate, and then the silicon film may be formed on the first metal film.
  • the gate electrode of the low threshold transistor has a conductive portion made of the first metal film and a conductive portion made of the silicon film, and the configuration thereof is the same as that of the first gate electrode 20A in the second embodiment. Same as the configuration.
  • the gate electrode of the high threshold transistor has a conductive portion made of the second metal film, a conductive portion made of the first metal film, and a conductive portion made of the silicon film.
  • the same conductive material as that of the first conductive portion 5a is provided between the second conductive portion 6b and the fourth conductive portion 11b in the second embodiment.
  • the conductive portion (that is, the conductive portion having a work function near the band edge) is interposed.
  • the second conductive portion 6b provided in contact with the second gate insulating film 4b constituting the high threshold transistor HTr has a sufficiently thick film thickness (for example, 20 nm), so that the second Even in the case of a high-threshold transistor having a gate electrode configured such that a conductive portion having a work function close to the band edge is interposed between the conductive portion 6b and the fourth conductive portion 11b, the conductive portion is not interposed.
  • the threshold voltage is substantially the same as that of the high threshold transistor having the gate electrode of the configuration (that is, the high threshold transistor HTr in the second embodiment).
  • the channel regions having different impurity concentrations between the low threshold transistor LTr and the high threshold transistor MTr (FIG. 10 (d): 103a, 103b) 2), or low and high threshold transistors LTr having different threshold voltages from each other by providing low and high threshold transistors LTr and HTr having different effective work functions. This is common in realizing the HTr.
  • the first conductive portion 5a provided in contact with the first gate insulating film 4a constituting the low threshold transistor LTr and the second gate constituting the high threshold transistor HTr Since the second conductive portion 6b provided in contact with the insulating film 4b is made of metals or metal compounds having different compositions, the first and second conductive portions 5a and 6b having different work functions are provided. Thus, low and high threshold transistors LTr and HTr having different effective work functions are realized.
  • a first conductive portion (see FIG. 8D: 12a described later) provided in contact with the first gate insulating film constituting the low threshold transistor, and the high threshold transistor Or a third conductive portion (see FIG. 8 (d): 12b described later) provided in contact with the second gate insulating film constituting the same metal and having a different film thickness, Second and fourth conductive parts made of a metal compound and having the same film thickness on the first and third conductive parts and made of silicon (see FIG. 8 (d): 13a and 13b described later) ) To realize low and high threshold transistors having different effective work functions.
  • the effective work function of the transistor depends on the film thickness of the metal film.
  • the metal film formed on the gate insulating film made of the high dielectric constant insulating film is the TiN film in the gate electrode constituting the P-type MIS transistor.
  • the silicon film is a p-type polysilicon film having a film thickness of 100 nm will be described as a specific example with reference to FIG.
  • FIG. 6 is a diagram showing the relationship between the effective work function of the P-type MIS transistor and the film thickness of the metal film.
  • the horizontal axis in FIG. 6 indicates the thickness of the TiN film on the gate electrode
  • the left vertical axis in FIG. 6 indicates the effective work function of the P-type MIS transistor
  • the right vertical axis indicates the threshold voltage of the P-type MIS transistor.
  • the effective work function of the P-type MIS transistor rapidly decreases according to the decrease in the thickness of the TiN film (in other words, shifts closer to the mid gap).
  • the threshold voltage of the P-type MIS transistor rapidly increases.
  • the thickness of the TiN film is 20 nm or more, the effective work function of the P-type MIS transistor gradually increases as the thickness of the TiN film increases, and the threshold voltage of the P-type MIS transistor gradually decreases.
  • the effective work function of the P-type MIS transistor when the film thickness of the TiN film is 15 nm or less, the effective work function of the P-type MIS transistor is relatively high in film thickness, and as the film thickness of the TiN film decreases, the effective work function becomes closer to the mid gap. Effective work function.
  • the thickness of the TiN film is 20 nm or more, the effective work function of the P-type MIS transistor is relatively low in film thickness dependency and remains an effective work function close to the band edge (that is, about 5.15 eV). is there.
  • the effective work function of the P-type MIS transistor is about 4.85 eV
  • the thickness of the TiN film is 10 nm (that is, 15 nm or less).
  • the effective work function of the P-type MIS transistor is about 4.75 eV.
  • the MIS transistor decreases as the thickness of the metal film decreases.
  • the effective work function shifts continuously toward the midgap. This is because when the metal film is sufficiently thick, it is not greatly affected by the silicon film formed on the metal film, but when the metal film is thin, it is greatly influenced by the silicon film, and the MIS transistor. It is understood that the effective work function of shifts toward the midgap.
  • the dependence on the effective work function is relatively low.
  • a film thickness for example, a TiN film having a film thickness of 20 nm or more
  • a conductive portion for example, a TiN film having a film thickness of 15 nm or less
  • the effective work function of the high threshold transistor is made higher than that of the low threshold transistor.
  • the relationship between the effective work function of the P-type MIS transistor shown in FIG. 6 and the film thickness of the metal film is established only in the case of the P-type MIS transistor having a gate electrode in which a 100 nm silicon film is formed on the metal film. This relationship is not always true, but is a relationship that always holds in a P-type MIS transistor having a gate electrode in which a silicon film having a thickness of a certain degree (for example, 50 nm) or more is formed on a metal film.
  • the relationship between the effective work function of the P-type MIS transistor and the film thickness of the metal film shown in FIG. 6 is not a relationship that holds only in the case of the P-type MIS transistor, but also holds in the case of the N-type MIS transistor. It is. That is, in an N-type MIS transistor having a gate electrode in which a silicon film is formed on a metal film, the effective work function of the N-type MIS transistor continuously approaches the midgap as the thickness of the metal film decreases. shift.
  • FIGS. 7A to 7D and FIGS. 8A to 8D are cross-sectional views of relevant steps showing a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention in the order of steps.
  • FIGS. 7A to 8D the same components as those in the first embodiment or the second embodiment described above are the same as those in FIG.
  • the same reference numerals as those shown in 2 (d) or the symbols shown in FIG. 3 (a) to FIG. 4 (d) in the second embodiment are given, and redundant explanations are omitted.
  • the Lvt region is a region where the low threshold transistor LTr is formed
  • the Hvt region is a region where the high threshold transistor MTr is formed.
  • a device isolation region 2 in which an insulating film is buried in a trench is selectively formed, for example, on the upper portion of the semiconductor substrate 1 by, for example, the STI method.
  • the region located in the Lvt region among the regions surrounded by the element isolation region 2 in the semiconductor substrate 1 becomes the first active region 1a, while the region located in the Hvt region becomes the second active region 1b.
  • an n-type well and an n-type punch-through stopper are formed by ion-implanting n-type impurities into the semiconductor substrate 1.
  • an n-type impurity is ion-implanted into the semiconductor substrate 1 to form an n-type channel region 3a above the first active region 1a and an n-type channel region above the second active region 1b. 3b is formed.
  • the implantation conditions for the n-type well, the n-type punch-through stopper, and the n-type channel regions 3a and 3b are the same as those in the first embodiment.
  • a buffer insulating film (not shown) made of, for example, a silicon oxide film having a thickness of 0.5 nm on the semiconductor substrate 1, for example, a film is formed on the buffer insulating film.
  • a high dielectric constant insulating film 4 made of a 4 nm thick HfSiON film is formed.
  • the buffer insulating film is formed between the semiconductor substrate 1 and the high dielectric constant insulating film 4.
  • the “high dielectric constant insulating film 4” appearing in the following description is the buffer insulating film on the lower surface. A formed film.
  • a first metal film made of, for example, a 10 nm-thick titanium nitride film (TiN film) on the high dielectric constant insulating film 4 by, eg, CVD (herein, “metal film” is a film made of a metal or a metal compound) 12) is deposited.
  • the first metal film 12 desirably has a work function (for example, 4.9 eV) of 4.7 eV or more and 5.15 eV or less.
  • a tantalum nitride film (TaN film) or a tantalum carbide film (TaC film) may be used instead of the TiN film.
  • TiN film titanium nitride film
  • a polysilicon film having a film thickness of, for example, 100 nm is formed on the second metal film 12X, p-type impurities are ion-implanted into the polysilicon film.
  • a silicon film 13 made of a p-type polysilicon film is formed.
  • the implantation conditions for the silicon film 13 are the same as the implantation conditions for the silicon film 11 in the second embodiment.
  • a resist pattern (not shown) having a gate pattern shape is formed on the silicon film 13 by, eg, photolithography. Thereafter, by using the resist pattern as a mask, the silicon film 13, the second metal film 12X, the first metal film 12, and the high dielectric constant insulating film 4 in the Lvt region are sequentially patterned by dry etching. From the first gate insulating film 4a made of the high dielectric constant insulating film 4, the first conductive portion 12a made of the first metal film 12A and the second metal film 12XA, and the silicon film 13 on the active region 1a Second conductive portions 13a are sequentially formed.
  • the silicon film 13 in the Hvt region, the second metal film 12X, and the high dielectric constant insulating film 4 are sequentially patterned to form the second dielectric layer 4 made of the high dielectric constant insulating film 4 on the second active region 1b.
  • a gate insulating film 4b, a third conductive portion 12b made of the second metal film 12XB, and a fourth conductive portion 13b made of the silicon film 13 are sequentially formed.
  • the film thickness of the first conductive part 12a is 20 nm, which is the total film thickness of the first metal film 12A and the second metal film 12XA
  • the film thickness of the third conductive part 12b is the second film thickness.
  • the thickness of the metal film 12XB is 10 nm.
  • first gate insulating film 4a the first conductive portion 12a provided on the first active region 1a in contact with the first gate insulating film 4a, and the first conductive portion
  • a first gate electrode 20A having a second conductive portion 13a provided on 12a is sequentially formed, and a second gate insulating film 4b and a second gate insulation are formed on the second active region 1b.
  • a second gate electrode 20B having a third conductive portion 12b provided in contact with the film 4b and a fourth conductive portion 13b provided on the third conductive portion 12b is sequentially formed.
  • the first gate electrode 20A side in the first active region 1a is used.
  • a p-type source / drain region 7a having a relatively shallow junction depth is formed in a self-aligned manner, and a relatively shallow junction depth is formed laterally below the second gate electrode 20B in the second active region 1b.
  • a p-type source / drain region 7b is formed in a self-aligning manner.
  • the side surface of the first gate electrode 20A is formed using a method similar to the method of forming the sidewall in the step shown in FIG. 2B in the first embodiment.
  • a sidewall 8a is formed thereon, and a sidewall 8b is formed on the side surface of the second gate electrode 20B.
  • a p-type source / drain region 9a having a relatively deep junction depth is formed in the region 1a outside the sidewall 8a in a self-aligned manner, and the junction depth is formed outside the sidewall 8b in the second active region 1b.
  • a relatively deep p-type source / drain region 9b is formed in a self-aligned manner.
  • a deep p-type source / drain region 9a a method similar to the method for forming a silicide film in the step shown in FIG. 4D in the second embodiment is used.
  • Silicide films 10a1 and 10b1 made of NiSi film are formed on the top of 9b, and silicide films made of NiSi film are formed on the second and fourth conductive portions 13a and 13b in the first and second gate electrodes 20A and 20B.
  • 10a2 and 10b2 are formed.
  • the semiconductor device that is, the first conductive portion 12a having a film thickness (for example, 20 nm) at which an effective work function (for example, 4.85 eV) near the band edge is obtained, and the first The low threshold transistor LTr having the first gate electrode 20A composed of the two conductive portions 13a and the effective work function (for example, 4.75 eV) close to the mid gap with the same composition as the first conductive portion 12a are obtained.
  • a semiconductor device including the third conductive portion 12b having a desired film thickness (for example, 10 nm) and the high threshold transistor HTr having the second gate electrode 20B made of the fourth conductive portion 13b can be manufactured.
  • an element isolation region 2 in which an insulating film is embedded in a trench is formed so as to partition the first active region 1a and the second active region 1b.
  • the semiconductor device includes a low threshold transistor LTr provided in the first active region 1a and a high threshold transistor MTr provided in the second active region 1b.
  • the low threshold transistor LTr includes an n-type channel region 3a formed in the first active region 1a, a first gate insulating film 4a made of a high dielectric constant insulating film formed on the n-type channel region 3a, A first gate electrode 20A having a first conductive portion 12a provided in contact with the first gate insulating film 4a and a second conductive portion 13a formed on the first conductive portion 12a; A sidewall 8a formed on the side surface of the first gate electrode 20A, a shallow p-type source / drain region 7a formed laterally below the first gate electrode 20A in the first active region 1a, and a first A deep p-type source / drain region 9a formed on the outer side of the sidewall 8a in the active region 1a, a silicide film 10a1 formed on the deep p-type source / drain region 9a, and a first gate And a silicide film 10a2 formed in an upper portion of the pole 20A.
  • the high threshold transistor HTr includes an n-type channel region 3b formed in the second active region 1b and a second gate insulating film 4b made of a high dielectric constant insulating film formed on the n-type channel region 3b.
  • a second gate electrode 20B having a third conductive portion 12b provided in contact with the second gate insulating film 4b and a fourth conductive portion 13b formed on the third conductive portion 12b; A sidewall 8b formed on the side surface of the second gate electrode 20B, a shallow p-type source / drain region 7b formed laterally below the second gate electrode 20B in the second active region 1b, A deep p-type source / drain region 9b formed on the outer side of the sidewall 8b in the second active region 1b, a silicide film 10b1 formed on the deep p-type source / drain region 9b, and a second And a silicide film 10b2 formed in an upper portion of the over gate electrode 20B.
  • the third conductive portion 12b constituting the second gate electrode 20B of the high threshold transistor LTr is thinner than the first conductive portion 12a constituting the first gate electrode 20A of the low threshold transistor LTr, and
  • the first conductive portion 12a is made of a metal or a metal compound having the same composition, and has the same work function as the first conductive portion 12a.
  • the first conductive portion 12a and the third conductive portion 12b are formed thereon with second and fourth conductive portions 13a and 13b made of silicon films having the same film thickness.
  • the first conductive portion 12a is made of a TiN film having a thickness of 20 nm (that is, 20 nm or more), and the third conductive portion 12b is made of a TiN film having a thickness of 10 nm (that is, 15 nm or less).
  • the second and fourth conductive portions 13a and 13b are made of a p-type polysilicon film having a thickness of 100 nm.
  • a low threshold transistor LTr having an effective work function of about 4.85 eV is realized, and the threshold voltage of the low threshold transistor LTr is set to about 0.30 V, while an effective value of about 4.75 eV is achieved.
  • the high threshold transistor HTr having a work function can be realized, and the threshold voltage of the high threshold transistor HTr can be set to about 0.40V.
  • the film thickness of the first conductive portion 12a As described above, as the film thickness of the first conductive portion 12a, a film thickness that exhibits a relatively low dependence on the effective work function is adopted, while the film thickness of the third conductive portion 12b is set to the effective work function.
  • a film thickness that shows a relatively high dependence on the effective work function of the high threshold transistor HTr having the second gate electrode 20B composed of the third conductive portion 12b and the fourth conductive portion 13b By adopting a film thickness that shows a relatively high dependence on the effective work function of the high threshold transistor HTr having the second gate electrode 20B composed of the third conductive portion 12b and the fourth conductive portion 13b.
  • the effective work function of the low threshold transistor LTr having the first gate electrode 20A composed of the first conductive portion 12a and the second conductive portion 13a can be shifted closer to the mid gap.
  • the high-threshold transistor HTr has an effective work function that is closer to “the mid-gap work function of silicon (about 4.6 eV, see 1) above” than the low-threshold transistor LTr.
  • the low threshold transistor LTr has an effective work function closer to “band edge (about 5.15 eV, see 2 above)” than the high threshold transistor MTr. That is, the low threshold transistor LTr has a higher effective work function than the high threshold transistor HTr.
  • the first gate insulating film 4a in contact with the first conductive portion 12a and the second gate insulating film 4b in contact with the third conductive portion 12b are formed in the same process and in the same structure. It consists of high dielectric constant insulating films having the same film thickness.
  • the second conductive portion 13a formed on the first conductive portion 12a and the fourth conductive portion 13b formed on the third conductive portion 12b are made of silicon films having the same film thickness. .
  • the first gate electrode 20A composed of the first conductive portion 12a and the second conductive portion 13a has a thickness smaller than that of the first conductive portion 12a, the third conductive portion 12b, and the second conductive portion. It is thicker than the thickness of the second gate electrode 20B made of the fourth conductive portion 13b having the same thickness as the portion 13a.
  • the height of the sidewall 8a formed on the side surface of the first gate electrode 20A is higher than the height of the sidewall 8b formed on the side surface of the second gate electrode 20B.
  • n-type channel region 3a in the Lvt region and the n-type channel region 3b in the Hvt region are formed in the same process and in the same structure, and have the same impurity concentration.
  • the shallow p-type source / drain regions 7a and 7b and the deep p-type source / drain regions 9a and 9b are also formed in the same process and the same structure.
  • the film thickness of the third conductive portion 12b on which the fourth conductive portion 13b is formed, and the thickness of the first conductive portion 12a on which the second conductive portion 13a is formed By making it thinner than the film thickness, the effective work function of the high threshold transistor HTr having the second gate electrode 20B composed of the third conductive portion 12b and the fourth conductive portion 13b is changed to the first conductive portion 12a.
  • the effective work function of the high-threshold value transistor LTr is shifted from the effective work function of the low-threshold value transistor LTr by shifting closer to the mid gap than the effective work function of the low-threshold value transistor LTr having the first gate electrode 20A composed of the second conductive portion 13a.
  • the threshold voltage of the high threshold transistor LTr is set to an effective work function that is closer to the “silicon midgap work function” than the effective work function. It can be higher than the value voltage.
  • the impurity concentration of the n-type channel region (see FIG. 10 (d): 103b) in the Hvt region is set to be higher than the impurity concentration of the n-type channel region (see FIG. 10 (d): 103a) in the Lvt region.
  • the impurity concentration of the n-type channel region 3b can be made the same as the impurity concentration of the n-type channel region 3a. Therefore, it is possible to suppress the carriers from colliding with the n-type impurity contained in the n-type channel region 3b and scattering during the operation of the semiconductor device, thereby reducing the leakage current in the high threshold transistor HTr, and High driving force can be achieved.
  • the method for adjusting the Hf concentration of the gate insulating film constituting the low and high threshold transistors as in the conventional method is not used. Since the method of adjusting the film thickness of the conductive portion provided in contact with the insulating film is employed, the threshold voltages of the low and high threshold transistors can be easily and accurately controlled.
  • MIS transistors having different threshold voltages can be realized with high accuracy and high performance.
  • a TiN film having a relatively low film thickness dependency (for example, 20 nm or more) that is dependent on the effective work function is employed as the first conductive portion 12a, while effective work is employed as the third conductive portion 12b.
  • a TiN film having a relatively high dependence on the function that is, a film thickness thinner than the first conductive portion 12a (for example, 15 nm or less) is employed has been described as a specific example. It is not limited. For example, a TaN film or a TaC film may be used instead of the TiN film.
  • a conductive material having a work function of 4.7 eV or more and 5.15 eV or less is adopted as the conductive material of the first and third conductive portions 12a and 12b, and the third conductive portion.
  • the second and fourth conductive portions 13a and 13b formed on the first and third conductive portions 12a and 12b are made of a p-type polysilicon film.
  • the present invention is not limited to this.
  • an n-type polysilicon film may be used instead of the p-type polysilicon film.
  • the conditions of the second and fourth conductive portions 13a and 13b are that the effective work function obtained when the fourth conductive portion 13b and the second gate insulating film 4b are combined is
  • the effective work function obtained when the first conductive portion 12a and the first gate insulating film 4a are combined may be closer to the mid gap.
  • the effective work function of the high threshold transistor HTr having the second gate electrode 20B composed of the third conductive portion 12b and the fourth conductive portion 13b is expressed as the first conductive portion 12a and the second conductive portion 13a. It can be shifted closer to the mid gap than the effective work function of the low threshold transistor LTr having the first gate electrode 20A composed of
  • the n-type channel region 3a in the Lvt region and the n-type channel region 3b in the Hvt region are formed in the same process as shown in FIG.
  • the present invention is not limited to this.
  • n-type channel regions having slightly different impurity concentrations may be formed.
  • FIGS. 9A to 9D are principal part process sectional views showing a method of manufacturing a semiconductor device according to a modification of the fourth embodiment of the present invention in the order of processes.
  • 9A to 9D the same components as those in the fourth embodiment are denoted by the same reference numerals as those shown in FIGS. 7A to 8D in the fourth embodiment.
  • a duplicate description will be omitted.
  • the Lvt region is a region where the low threshold transistor LTr is formed
  • the Hvt region is a region where the high threshold transistor MTr is formed.
  • the second active region 1b is formed using the resist pattern 15 as a mask.
  • Etching is performed on the upper portion of the metal film 14 to form a metal thin film portion 14Y having a thickness of 10 nm, and then the resist pattern 15 is removed.
  • the metal film 14 having a thickness of 20 nm is left on the first active region 1a, while the metal thin film portion 14Y having a thickness smaller than that of the metal film 14 is left on the second active region 1b.
  • a polysilicon film having a film thickness of, for example, 100 nm is formed on the metal film 14 and the metal thin film portion 14Y, p-type impurities are ion-implanted into the polysilicon film.
  • a silicon film 13 made of a p-type polysilicon film is formed.
  • the implantation conditions for the silicon film 13 are the same as the implantation conditions for the silicon film 11 in the second embodiment.
  • a resist pattern (not shown) having a gate pattern shape is formed on the silicon film 13 by, eg, photolithography. Thereafter, the silicon film 13 in the Lvt region, the metal film 14, and the high dielectric constant insulating film 4 are sequentially patterned by dry etching using the resist pattern as a mask, and a high dielectric constant is formed on the first active region 1a.
  • a first gate insulating film 4 a made of the insulating film 4, a first conductive portion 14 a made of the metal film 14, and a second conductive portion 13 a made of the silicon film 13 are sequentially formed.
  • the silicon film 13 in the Hvt region, the metal thin film portion 14Y, and the high dielectric constant insulating film 4 are sequentially patterned to form a second gate insulating layer made of the high dielectric constant insulating film 4 on the second active region 1b.
  • a film 4b, a third conductive portion 14b made of the metal thin film portion 14Y, and a fourth conductive portion 13b made of the silicon film 13 are sequentially formed.
  • the thickness of the first conductive portion 14a is 20 nm, which is the thickness of the metal film 14
  • the thickness of the third conductive portion 14b is 10 nm, which is the thickness of the metal thin film portion 14Y.
  • first gate insulating film 4a the first conductive portion 14a provided on and in contact with the first gate insulating film 4a on the first active region 1a, and the first conductive portion
  • a first gate electrode 20A having a second conductive portion 13a provided on 14a is sequentially formed, and a second gate insulating film 4b and a second gate insulation are formed on the second active region 1b.
  • a second gate electrode 20B having a third conductive portion 14b provided in contact with the film 4b and a fourth conductive portion 13b provided on the third conductive portion 14b is sequentially formed.
  • the first gate electrode 20A side in the first active region 1a is used.
  • a p-type source / drain region 7a having a relatively shallow junction depth is formed in a self-aligned manner, and a relatively shallow junction depth is formed laterally below the second gate electrode 20B in the second active region 1b.
  • a p-type source / drain region 7b is formed in a self-aligning manner.
  • steps similar to those shown in FIGS. 8B to 8D in the fourth embodiment are sequentially performed, and a semiconductor device having the same configuration as that shown in FIG. 8D can be manufactured. .
  • the fourth embodiment a case where a P-type MIS transistor is applied as a MIS transistor having a different threshold voltage has been described as a specific example.
  • the present invention is not limited to this, and even when an N-type MIS transistor is applied, the same effects as those of the first to third embodiments, the fourth embodiment, or a modification thereof can be obtained. it can.
  • a conductive material having a work function in the range of 4.05 eV to 4.6 eV is selected.
  • First and second conductive materials having different work functions are selected, and among these first and second conductive materials, a work function that is relatively close to “band edge (about 4.05 eV, see 2 above)”.
  • N-type low threshold transistor Is used as the conductive material of the conductive portion constituting the N-type MIS transistor (hereinafter referred to as “N-type low threshold transistor”) having a relatively low threshold voltage
  • the silicon midgap work function A conductive material having a work function relatively close to about 4.6 eV, see the above 1)
  • N-type high threshold transistor N-type high threshold transistor
  • a work function for example, 4.3 eV
  • the N-type high threshold transistor is configured as a conductive material of the conductive portion constituting the N-type low threshold transistor.
  • a film made of a metal or a metal compound having a work function closer to the band edge than the work function of the conductive material of the conductive portion is desirable.
  • the conductive material of the conductive portion constituting the N-type high threshold transistor has a work function (eg, 4.5 eV) of 4.15 eV to 4.6 eV.
  • a film made of a metal or a metal compound having a work function closer to the mid gap than the work function of the conductive material of the conductive portion is desirable.
  • the work function of the conductive portion constituting the N-type high threshold transistor is set to a work function close to the “mid-gap work function of silicon” compared to the work function of the conductive portion constituting the N-type low threshold transistor.
  • the effective work function of the N-type high threshold transistor is made higher than that of the N-type low threshold transistor, and the threshold voltage of the N-type high threshold transistor is compared with the threshold voltage of the N-type low threshold transistor. Since it can be increased, N-type low and high threshold transistors having different threshold voltages can be realized with high accuracy. That is, the same effect as the first embodiment can be obtained.
  • the conductive portion provided in contact with the gate insulating film constituting the N-type low threshold transistor is set to a work function close to the “silicon mid-gap work function” as compared with the work function of , The same effect as in the third embodiment can be obtained.
  • a conductive portion made of a metal film and a conductive film made of a silicon film formed on the conductive portion In a N-type low and high threshold transistor having a gate electrode constituted by a portion, a work function is 4.05 eV or more and 4.5 eV or less as a conductive portion made of a metal film constituting the N-type low and high threshold transistor.
  • a conductive portion made of the metal film constituting the N-type high threshold transistor is made smaller than the thickness of the conductive portion made of the metal film constituting the N-type low threshold transistor.
  • examples of the conductive portion made of a silicon film include an n-type polysilicon film and a p-type polysilicon film.
  • the threshold voltage of the N-type high threshold transistor is made higher than the threshold voltage of the N-type low threshold transistor by shifting the effective work function of the threshold transistor closer to the mid gap than the effective work function of the N-type low threshold transistor. Therefore, N-type low and high threshold transistors having different threshold voltages can be realized with high accuracy. That is, the same effect as that of the fourth embodiment can be obtained.
  • the high threshold transistor has a “mid-gap work function of silicon (about 4.6 eV, see 1 above)” compared to the low threshold MIS transistor. Has a near effective work function.
  • the low threshold MIS transistor has an effective work function closer to “band edge (N-type MIS transistor: 4.05 eV, P-type MIS transistor: 5.15 eV, see 2) above” than the high threshold MIS transistor.
  • the conductivity type of the low and high threshold transistors is N type
  • the N type high threshold transistor has a higher effective work function than the N type low threshold transistor.
  • the conductivity type of the low and high threshold transistors is P type
  • the P type high threshold transistors have a lower effective work function than that of the P type low threshold transistors.
  • the shallow p-type source / drain regions 7a and 7b are used as masks for the first and second gate electrodes 20A and 20B.
  • the first and second active regions 1a and 1b are formed by ion implantation of p-type impurities, but the present invention is not limited to this.
  • a shallow p-type source / drain region is formed by ion-implanting p-type impurities into the first and second active regions using the first and second gate electrodes having offset spacers formed on the side surfaces as masks. May be.
  • the case where the sidewalls 8a and 8b have a single layer structure has been described as a specific example, but the present invention is not limited thereto.
  • an inner side wall made of a first insulating film (for example, a silicon oxide film) having an L-shaped cross section, and a second insulating film (for example, silicon) formed on the inner side wall A laminated structure composed of an outer side wall made of a nitride film may be used.
  • the HfSiON film is used as the high dielectric constant insulating film 4, but instead, a metal containing hafnium such as HfO 2 is used.
  • a high dielectric constant insulating film made of an oxide or a metal oxide such as ZrO 2 , TiO 2, or Ta 2 O 5 may be used.
  • the present invention can realize MIS transistors having different threshold voltages with high accuracy in a semiconductor device including MIS transistors having the same conductivity type. Therefore, the present invention is useful for a semiconductor device and a manufacturing method thereof. is there.

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Abstract

　半導体装置は、第１のＭＩＳトランジスタ（ＬＴｒ）と、第２のＭＩＳトランジスタ（ＨＴｒ）とを備えている。第１のＭＩＳトランジスタは、第１の活性領域（１ａ）に形成された第１のチャネル領域（３ａ）と、第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜（４ａ）と、第１のゲート絶縁膜上に接する第１の導電部（１２ａ）及び第２の導電部（１３ａ）を有する第１のゲート電極（２０Ａ）とを有している。第２のＭＩＳトランジスタは、第２の活性領域（１ｂ）に形成された第２のチャネル領域（３ｂ）と、第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜（４ｂ）と、第２のゲート絶縁膜上に接する第３の導電部（１２ｂ）及び第４の導電部（１３ｂ）を有する第２のゲート電極（２０Ｂ）とを有している。第３の導電部は、第１の導電部よりも薄い膜厚で、且つ第１の導電部と同じ組成材料からなる。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に互いに閾値電圧の異なるＭｕｌｔｉ－ＶｔタイプのＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
　近年、半導体集積回路装置の高性能化と低消費電力化とを両立させるために、互いに導電型が同じで、且つ、閾値電圧の異なるＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称する）を混載させるＭｕｌｔｉ－Ｖｔプロセスが、一般的に使われている。
　一方、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＭＩＳトランジスタのゲート絶縁膜の薄膜化が進められている。しかし、ゲート絶縁膜としてシリコン酸化膜を用いた場合、ゲート絶縁膜の膜厚が一定以下にまで薄くなると、ダイレクトトンネリングによるリークが飛躍的に増大し、チップの消費電流が増大するという問題がある。
　そこで、ゲート絶縁膜として、シリコン酸化膜の代わりに、誘電率がシリコン酸化膜の３倍以上を示す例えばＨｆＯ2、及びＨｆＳｉＯＮ等の高誘電率絶縁膜を用いることが注目されている。
　ここで、Ｍｕｌｔｉ－ＶｔタイプのＭＩＳトランジスタを備えた半導体装置において、ゲート絶縁膜として高誘電率絶縁膜を用いた場合には、ゲート絶縁膜として例えばＳｉＯＮ系膜を用いた場合と同様なプロセスにより、半導体装置が製造される。従来の半導体装置の製造方法について、図１０(a) ～(d) を参照しながら以下に簡単に説明する。図１０(a) ～(d) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図中において、Ｌｖｔ領域は相対的に閾値電圧の低いＰ型ＭＩＳトランジスタが形成される領域であり、Ｈｖｔ領域は相対的に閾値電圧の高いＰ型ＭＩＳトランジスタが形成される領域である。
　まず、図１０(a) に示すように、シリコン基板１０１の上部に素子分離領域１０２を形成する。これにより、シリコン基板１０１における素子分離領域１０２に囲まれた領域のうち、Ｌｖｔ領域に位置する領域がＬｖｔ領域の活性領域１０１ａとなり、Ｈｖｔ領域に位置する領域がＨｖｔ領域の活性領域１０１ｂとなる。その後、Ｌｖｔ領域の活性領域１０１ａにおける上部に第１の不純物濃度を有するｎ型チャネル領域１０３ａを形成する一方、Ｈｖｔ領域の活性領域１０１ｂにおける上部に第１の不純物濃度よりも高濃度の第２の不純物濃度を有するｎ型チャネル領域１０３ｂを形成する。その後、シリコン基板１０１上に高誘電率絶縁膜１０４及び金属膜１０５を順次形成する。
　次に、図１０(b) に示すように、金属膜１０５上にポリシリコン膜１１１を形成する。
　次に、図１０(c) に示すように、Ｌｖｔ領域のポリシリコン膜１１１、金属膜１０５、及び高誘電率絶縁膜１０４を順次パターニングして、Ｌｖｔ領域の活性領域１０１ａ上に、高誘電率絶縁膜１０４からなるゲート絶縁膜１０４ａ、並びに金属膜１０５ａ及びポリシリコン膜１１１ａからなるゲート電極１２０Ａを順次形成すると共に、Ｈｖｔ領域のポリシリコン膜１１１、金属膜１０５、及び高誘電率絶縁膜１０４を順次パターニングして、Ｈｖｔ領域の活性領域１０１ｂ上に、高誘電率絶縁膜１０４からなるゲート絶縁膜１０４ｂ、並びに金属膜１０５ｂ及びポリシリコン膜１１１ｂからなるゲート電極１２０Ｂを順次形成する。その後、活性領域１０１ａに浅いｐ型ソースドレイン領域１０７ａを形成すると共に、活性領域１０１ｂに浅いｐ型ソースドレイン領域１０７ｂを形成する。
　次に、図１０(d) に示すように、ゲート電極１２０Ａの側面上にサイドウォール１０８ａを形成すると共に、ゲート電極１２０Ｂの側面上にサイドウォール１０８ｂを形成する。その後、活性領域１０１ａに深いｐ型ソースドレイン領域１０９ａを形成すると共に、活性領域１０１ｂに深いｐ型ソースドレイン領域１０９ｂを形成する。その後、深いｐ型ソースドレイン領域１０９ａ，１０９の上部にシリサイド膜１１０ａ１，１１０ｂ１を形成すると共に、ゲート電極１２０Ａ，１２０Ｂにおけるポリシリコン膜１１１ａ，１１１ｂの上部にシリサイド膜１１０ａ２，１１０ｂ２を形成する。
H.Nakamura et al., VLSI 2006 Tech. Symp, pp.158-159
　一般に、互いに閾値電圧の異なるＭＩＳトランジスタが混載した半導体装置においては、高閾値電圧系ＭＩＳトランジスタにおけるチャネル領域（図１０(d)：１０３ｂ参照）の不純物濃度を、低閾値電圧系ＭＩＳトランジスタにおけるチャネル領域（図１０(d)：１０３ａ参照）の不純物濃度に比べて高く調整する必要がある。これにより、高閾値電圧系ＭＩＳトランジスタの閾値電圧を、低閾値電圧系ＭＩＳトランジスタの閾値電圧よりも高く制御する。
　しかしながら、この場合、高閾値電圧系ＭＩＳトランジスタにおけるチャネル領域の不純物濃度が比較的高いため、半導体装置の動作時に、キャリアが該チャネル領域に含まれる導電型不純物と衝突して散乱し、高閾値電圧系ＭＩＳトランジスタにおいて、キャリアの移動度が減少し、駆動力が低下するという問題がある。
　そこで、Ｌｖｔ領域のチャネル領域、及びＨｖｔ領域のチャネル領域の不純物濃度を一様に低くする方法として、低，高閾値電圧系ＭＩＳトランジスタとして、バンドエッジ寄りの実効仕事関数を有するＭＩＳトランジスタではなく、ミッドギャップ寄りの実効仕事関数を有するＭＩＳトランジスタを用いる方法がある。ミッドギャップ寄りの実効仕事関数を有するＭＩＳトランジスタを用いた場合に必要とされるチャネル領域の不純物濃度は、バンドエッジ寄りの実効仕事関数を有するＭＩＳトランジスタを用いた場合に必要とされるチャネル領域の不純物濃度よりも低いため、Ｌｖｔ，Ｈｖｔ領域のチャネル領域の不純物濃度を一様に低くすることができる。
　しかしながら、上記の方法においても、高閾値電圧系ＭＩＳトランジスタの閾値電圧を、低閾値電圧系ＭＩＳトランジスタの閾値電圧よりも高く制御するには、Ｈｖｔ領域のチャネル領域の不純物濃度を、Ｌｖｔ領域のチャネル領域の不純物濃度よりも高く調整しなければならず、上記問題が依然として残る。
　一方、ＭＩＳトランジスタの閾値電圧を制御する方法として、高誘電率絶縁膜（例えばＨｆＳｉＯＮ膜）からなるゲート絶縁膜のＨｆ濃度を調整し、フェルミレベルピンニングのレベルを調整する方法が提案されている（例えば、非特許文献１参照）。しかしながら、この方法では、ゲート絶縁膜のＨｆ濃度を調整することは非常に困難なため、ＭＩＳトランジスタの閾値電圧を制御することが非常に困難であるという問題がある。
　以上のように、互いに導電型の同じＭＩＳトランジスタの閾値電圧を制御する方法として、チャネル領域の不純物濃度を調整する方法を採用した場合、高閾値電圧系ＭＩＳトランジスタの駆動能力が低下するため、高閾値電圧系ＭＩＳトランジスタの高性能化を図ることができない。一方、ゲート絶縁膜のＨｆ濃度を調整する方法を採用した場合、低，高閾値電圧系ＭＩＳトランジスタの閾値電圧を制御することが非常に困難であり、低，高閾値電圧系ＭＩＳトランジスタの双方を精度良く実現することができない。すなわち、上記何れの方法を採用しても、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現することができない。
　前記に鑑み、本発明の目的は、互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現することである。
　前記の目的を達成するために、本発明に係る第１の半導体装置は、第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタよりも高い閾値電圧を有する第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域に形成された第１のチャネル領域と、第１の活性領域における第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に接して設けられた第１の導電部と、第１の導電部上に形成された第２の導電部とを有する第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域に形成され、第１のチャネル領域と同じ導電型を有する第２のチャネル領域と、第２の活性領域における第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜と、第２のゲート絶縁膜上に接して設けられた第３の導電部と、第３の導電部上に形成された第４の導電部とを有する第２のゲート電極とを備え、第３の導電部は、第１の導電部よりも薄い膜厚で、且つ、第１の導電部と同じ組成材料からなることを特徴とする。
　本発明に係る第１の半導体装置によると、その上に第４の導電部が形成された第３の導電部の膜厚を、その上に第２の導電部が形成された第１の導電部の膜厚よりも薄くすることにより、第３の導電部と第４の導電部とからなる第２のゲート電極を有する第２のＭＩＳトランジスタの閾値電圧が、第１の導電部と第２の導電部とからなる第１のゲート電極を有する第１のＭＩＳトランジスタの閾値電圧よりも高く制御されている。
　そのため、従来のように第２のチャネル領域の不純物濃度を、第１のチャネル領域の不純物濃度よりも充分に高くする必要がなく、第２のチャネル領域の不純物濃度を、第１のチャネル領域の不純物濃度と同じにすることができる（又は第１のチャネル領域の不純物濃度よりも若干高くするだけでよい）。そのため、半導体装置の動作時に、キャリアが第２のチャネル領域に含まれる導電型不純物と衝突して散乱することを抑制することができるため、第２のＭＩＳトランジスタにおいて、リーク電流の低減化、及び、高駆動力化を図ることができる。
　また、第１，第２のＭＩＳトランジスタの閾値電圧を制御する方法として、従来のようにＭＩＳトランジスタを構成するゲート絶縁膜のＨｆ濃度を調整する方法ではなく、第１，第２のＭＩＳトランジスタを構成する第１，第２のゲート絶縁膜上に接して設けられた第１，第３の導電部の膜厚を調整する方法が採用されているため、第１，第２のＭＩＳトランジスタの閾値電圧を容易に且つ高精度に制御することができる。
　従って、互いに導電型の同じ第１，第２のＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なる第１，第２のＭＩＳトランジスタを高性能化することができる。
　本発明に係る第１の半導体装置において、第１の導電部及び第３の導電部は、金属又は金属化合物からなり、第２の導電部及び第４の導電部は、シリコンからなることが好ましい。
　本発明に係る第１の半導体装置において、第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタは、第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタに比べてシリコンのミッドギャップ仕事関数に近い実効仕事関数を有していることが好ましい。
　本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１の導電部及び第３の導電部は、４．７ｅＶ以上で５．１５ｅＶ以下の仕事関数を有していることが好ましい。
　本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１の導電部及び第３の導電部は、窒化チタン膜、窒化タンタル膜又は炭化タンタル膜であることが好ましい。
　本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１の導電部及び第３の導電部は、窒化チタン膜からなり、第１の導電部の膜厚は、２０ｎｍ以上であり、第３の導電部の膜厚は、１５ｎｍ以下であることが好ましい。
　本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、第１の導電部及び第３の導電部は、４．０５ｅＶ以上で４．５ｅＶ以下の仕事関数を有していることが好ましい。
　本発明に係る第１の半導体装置において、第２のチャネル領域は、第１のチャネル領域と同じ不純物濃度を有していることが好ましい。
　本発明に係る第１の半導体装置において、第２のゲート絶縁膜は、第１のゲート絶縁膜と同じ膜厚を有し、第４の導電部は、第２の導電部と同じ膜厚を有していることが好ましい。
　本発明に係る第１の半導体装置において、第１のゲート電極の膜厚は、第２のゲート電極の膜厚に比べて厚いことが好ましい。
　前記の目的を達成するために、本発明に係る第２の半導体装置は、第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタよりも高い閾値電圧を有する第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域に形成された第１のチャネル領域と、第１の活性領域における第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に接して設けられた第１の導電部を有する第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域に形成され、第１のチャネル領域と同じ導電型を有する第２のチャネル領域と、第２の活性領域における第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜と、第２のゲート絶縁膜上に接して設けられた第２の導電部を有する第２のゲート電極とを備え、第２の導電部は、第１の導電部と異なる組成材料からなることを特徴とする。
　本発明に係る第２の半導体装置によると、第１の導電部と第２の導電部とが互いに組成の異なる材料からなることにより、第２の導電部を有する第２のゲート電極を備えた第２のＭＩＳトランジスタの閾値電圧が、第１の導電部を有する第１のゲート電極を備えた第１のＭＩＳトランジスタの閾値電圧よりも高く制御されている。
　そのため、従来のように第２のチャネル領域の不純物濃度を、第１のチャネル領域の不純物濃度よりも充分に高くする必要がなく、第２のチャネル領域の不純物濃度を、第１のチャネル領域の不純物濃度と同じにすることができる（又は第１のチャネル領域の不純物濃度よりも若干高くするだけでよい）。そのため、半導体装置の動作時に、キャリアが第２のチャネル領域に含まれる導電型不純物と衝突して散乱することを抑制することができるため、第２のＭＩＳトランジスタにおいて、リーク電流の低減化、及び、高駆動力化を図ることができる。
　また、第１，第２のＭＩＳトランジスタの閾値電圧を制御する方法として、従来のようにＭＩＳトランジスタを構成するゲート絶縁膜のＨｆ濃度を調整する方法ではなく、第１，第２のＭＩＳトランジスタを構成する第１，第２のゲート絶縁膜上に接して設けられた第１，第２の導電部の導電材料を調整する方法が採用されているため、第１，第２のＭＩＳトランジスタの閾値電圧を容易に且つ高精度に制御することができる。
　従って、互いに導電型の同じ第１，第２のＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なる第１，第２のＭＩＳトランジスタを高性能化することができる。
　本発明に係る第２の半導体装置において、第２の導電部は、第１の導電部に比べてシリコンのミッドギャップ仕事関数に近い仕事関数を有していることが好ましい。
　本発明に係る第２の半導体装置において、第１のゲート電極は、第１の導電部のみからなり、第２のゲート電極は、第２の導電部のみからなることが好ましい。
　本発明に係る第２の半導体装置において、第１のゲート電極は、第１の導電部上に形成された第３の導電部を有し、第２のゲート電極は、第２の導電部上に形成された第４の導電部を有していることが好ましい。
　本発明に係る第２の半導体装置において、第１のゲート電極は、第１の導電部と第３の導電部との間に、第２の導電部と同じ導電材料からなる第５の導電部を有していることが好ましい。
　本発明に係る第２の半導体装置において、第２のゲート電極は、第２の導電部と第４の導電部との間に、第１の導電部と同じ導電材料からなる第５の導電部を有していることが好ましい。
　本発明に係る第２の半導体装置において、第３の導電部及び第４の導電部は、シリコンからなることが好ましい。
　本発明に係る第２の半導体装置において、第１の導電部は、第１の金属又は第１の金属化合物からなり、第２の導電部は、第２の金属又は第２の金属化合物からなることが好ましい。
　本発明に係る第２の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１の導電部は、窒化チタン膜であり、第２の導電部は、窒化モリブデン膜又は窒化タンタル膜であることが好ましい。
　本発明に係る第２の半導体装置において、第２のチャネル領域は、第１のチャネル領域と同じ不純物濃度を有していることが好ましい。
　前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、第１のゲート電極を有する第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタよりも高い閾値電圧を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域に第１のチャネル領域を形成すると共に、第２の活性領域に第１のチャネル領域と同じ導電型を有する第２のチャネル領域を形成する工程（ｂ）と、工程（ｂ）の後に、第１の活性領域及び第２の活性領域の上に高誘電率絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、第１の活性領域上に高誘電率絶縁膜からなる第１のゲート絶縁膜を形成し、且つ、第１のゲート絶縁膜上に接して設けられた第１の導電部と第１の導電部上に設けられた第２の導電部とを有する第１のゲート電極を形成する共に、第２の活性領域上に高誘電率絶縁膜からなる第２のゲート絶縁膜を形成し、且つ、第２のゲート絶縁膜上に接して設けられた第３の導電部と第３の導電部上に設けられた第４の導電部とを有する第２のゲート電極を形成する工程（ｄ）とを備え、第３の導電部は、第１の導電部よりも薄い膜厚で、且つ、第１の導電部と同じ組成材料からなることを特徴とする。
　本発明に係る第１の半導体装置の製造方法によると、その上に第４の導電部が形成された第３の導電部の膜厚を、その上に第２の導電部が形成された第１の導電部の膜厚よりも薄くすることにより、第３の導電部と第４の導電部とからなる第２のゲート電極を有する第２のＭＩＳトランジスタの実効仕事関数を、第１の導電部と第２の導電部とからなる第１のゲート電極を有する第１のＭＩＳトランジスタの実効仕事関数よりもミッドギャップ寄りにシフトさせて、第２のＭＩＳトランジスタの実効仕事関数を、第１のＭＩＳトランジスタの実効仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い実効仕事関数にすることができる。
　本発明に係る第１の半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上の高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、工程（ｄ１）の後に、第１の金属膜、及び第２の活性領域上の高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、（ｄ２）の後に、第２の金属膜上にシリコン膜を形成する工程（ｄ３）と、工程（ｄ３）の後に、第１の活性領域上のシリコン膜、第２の金属膜、第１の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、第１の金属膜及び第２の金属膜からなる第１の導電部、及びシリコン膜からなる第２の導電部を形成すると共に、第２の活性領域上のシリコン膜、第２の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、第２の金属膜からなる第３の導電部、及びシリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことが好ましい。
　本発明に係る第１の半導体装置の製造方法において、工程（ｄ）は、高誘電率絶縁膜に接する金属膜を形成する工程（ｄ１）と、工程（ｄ１）の後に、第２の活性領域上の金属膜の上部をエッチングして、金属膜よりも膜厚の薄い金属薄膜部を形成する工程（ｄ２）と、工程（ｄ２）の後に、金属膜及び金属薄膜部の上にシリコン膜を形成する工程（ｄ３）と、工程（ｄ３）の後に、第１の活性領域上のシリコン膜、金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、金属膜からなる第１の導電部、及びシリコン膜からなる第２の導電部を形成すると共に、第２の活性領域上のシリコン膜、金属薄膜部、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、金属薄膜部からなる第３の導電部、及びシリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことが好ましい。
　前記の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、第１のゲート電極を有する第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタよりも高い閾値電圧を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域に第１のチャネル領域を形成すると共に、第２の活性領域に第１のチャネル領域と同じ導電型を有する第２のチャネル領域を形成する工程（ｂ）と、工程（ｂ）の後に、第１の活性領域及び第２の活性領域の上に高誘電率絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、第１の活性領域上に高誘電率絶縁膜からなる第１のゲート絶縁膜を形成し、且つ、第１のゲート絶縁膜上に接して設けられた第１の導電部を有する第１のゲート電極を形成する共に、第２の活性領域上に高誘電率絶縁膜からなる第２のゲート絶縁膜を形成し、且つ、第２のゲート絶縁膜上に接して設けられた第２の導電部を有する第２のゲート電極を形成する工程（ｄ）とを備え、第２の導電部は、第１の導電部と異なる組成材料からなることを特徴とする。
　本発明に係る第２の半導体装置の製造方法によると、第１の導電部と第２の導電部とが互いに組成の異なる材料からなることにより、第２の導電部の仕事関数を、第１の導電部の仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数にして、第２の導電部を有する第２のゲート電極を備えた第２のＭＩＳトランジスタの実効仕事関数を、第１の導電部を有する第１のゲート電極を備えた第１のＭＩＳトランジスタの実効仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い実効仕事関数にすることができる。
　本発明に係る第２の半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上の高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、第２の活性領域上の高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、工程（ｄ１）及び工程（ｄ２）の後に、第１の活性領域上の第１の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、及び第１の金属膜からなる第１の導電部を形成すると共に、第２の活性領域上の第２の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、及び第２の金属膜からなる第２の導電部を形成する工程（ｄ３）とを含むことが好ましい。
　本発明に係る第２の半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上の高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、第２の活性領域上の高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、工程（ｄ１）及び工程（ｄ２）の後に、第１の金属膜及び第２の金属膜の上にシリコン膜を形成する工程（ｄ３）と、工程（ｄ３）の後に、第１の活性領域上のシリコン膜、第１の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、第１の金属膜からなる第１の導電部、及びシリコン膜からなる第３の導電部を形成すると共に、第２の活性領域上のシリコン膜、第２の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、第２の金属膜からなる第２の導電部、及びシリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことが好ましい。
　本発明に係る第２の半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上の高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、工程（ｄ１）の後に、第１の金属膜、及び第２の活性領域上の高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、工程（ｄ２）の後に、第２の金属膜上にシリコン膜を形成する工程（ｄ３）と、工程（ｄ３）の後に、第１の活性領域上のシリコン膜、第２の金属膜、第１の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、第１の金属膜からなる第１の導電部、第２の金属膜からなる第５の導電部、及びシリコン膜からなる第３の導電部を形成すると共に、第２の活性領域上のシリコン膜、第２の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、第２の金属膜からなる第２の導電部、及びシリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことが好ましい。
　本発明に係る半導体装置及びその製造方法によると、第１，第２のＭＩＳトランジスタを構成する第１，第２のゲート絶縁膜上に接して設けられた導電部の膜厚（又は導電部の導電材料）を調整することにより、第２のＭＩＳトランジスタの実効仕事関数が、第１のＭＩＳトランジスタの実効仕事関数よりも高く制御されている。そのため、互いに導電型の同じ第１，第２のＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なる第１，第２のＭＩＳトランジスタを精度良く且つ高性能に実現することができる。
図１(a) ～(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図２(a) ～(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図３(a) ～(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図４(a) ～(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図５(a) ～(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図６は、Ｐ型ＭＩＳトランジスタの実効仕事関数とＴｉＮ膜の膜厚との関係を示す図である。 図７(a) ～(d) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図８(a) ～(d) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図９(a) ～(d) は、本発明の第４の実施形態の変形例に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図１０(a) ～(d) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
符号の説明
　１　半導体基板
　１ａ　第１の活性領域
　１ｂ　第２の活性領域
　２　素子分離領域
　３ａ，３ｂ　ｎ型チャネル領域
　４　高誘電率絶縁膜
　４ａ　第１のゲート絶縁膜
　４ｂ　第２のゲート絶縁膜
　５　第１の金属膜
　５ａ　第１の導電部
　６　第２の金属膜
　６ｂ　第２の導電部
　７ａ，７ｂ　浅いｐ型ソースドレイン領域
　８ａ，８ｂ　サイドウォール
　９ａ，９ｂ　深いｐ型ソースドレイン領域
　１０ａ１，１０ｂ１　シリサイド膜
　２０Ａ　第１のゲート電極
　２０Ｂ　第２のゲート電極
　１１　シリコン膜
　１１ａ　第３の導電部
　１１ｂ　第４の導電部
　１０ａ２，１０ｂ２　シリサイド膜
　６ａ　第５の導電部
　１２，１２Ａ　第１の金属膜
　１２Ｘ，１２ＸＡ，１２ＸＢ　第２の金属膜
　１２ａ　第１の導電部
　１２ｂ　第３の導電部
　１３　シリコン膜
　１３ａ　第２の導電部
　１３ｂ　第４の導電部
　１４　金属膜
　１４Ｙ　金属薄膜部
　１４ａ　第１の導電部
　１４ｂ　第３の導電部
　１５　レジストパターン
　以下に、本発明の各実施形態について図面を参照しながら説明する。
　ここで、本明細書中に登場する１）シリコンのミッドギャップ仕事関数、２）バンドエッジ、３）ミッドギャップ寄り，バンドエッジ寄り、４）仕事関数、５）実効仕事関数という文言の定義はそれぞれ、以下に記載の通りである。
　１）「シリコンのミッドギャップ仕事関数」という文言は、シリコンのバンドギャップエネルギーの中間値を意味する。例えば、負電荷がドープされたシリコン（Ｎ型シリコン）の仕事関数（約４．０５ｅＶ）と正電荷がドープされたシリコン（Ｐ型シリコン）の仕事関数（約５．１５ｅＶ）との中間値である，４．６ｅＶ程度を意味する。
　２）「バンドエッジ」という文言は、シリコンのバンドギャップエネルギーの端値を意味する。例えば、Ｎ型ＭＩＳトランジスタの場合には負電荷がドープされたシリコン（Ｎ型シリコン）の仕事関数である約４．０５ｅＶを意味し、Ｐ型ＭＩＳトランジスタの場合には正電荷がドープされたシリコン（Ｐ型シリコン）の仕事関数である約５．１５ｅＶを意味する。
　３）「ミッドギャップ寄り」と「バンドエッジ寄り」という文言は、Ｎ型ＭＩＳトランジスタの場合、例えば４．３ｅＶの第１の仕事関数（又は実効仕事関数）と４．５ｅＶの第２の仕事関数（又は実効仕事関数）とを比較すると、第１の仕事関数（又は実効仕事関数）が「バンドエッジ寄り」で第２の仕事関数（又は実効仕事関数）が「ミッドギャップ寄り」であることを意味する。一方、Ｐ型ＭＩＳトランジスタの場合、例えば４．７ｅＶの第１の仕事関数（又は実効仕事関数）と４．９ｅＶの第２の仕事関数（又は実効仕事関数）とを比較すると、第１の仕事関数（又は実効仕事関数）が「ミッドギャップ寄り」で第２の仕事関数（又は実効仕事関数）が「バンドエッジ寄り」であることを意味する。
　すなわち、互いに異なる仕事関数（又は実効仕事関数）のうち、シリコンのミッドギャップ仕事関数（すなわち、上記１）に示すように４．６ｅＶ程度）に近い仕事関数（又は実効仕事関数）が「ミッドギャップ寄り」であり、バンドエッジ（すなわち、上記２）に示すようにＮ型ＭＩＳトランジスタ：約４．０５ｅＶ，Ｐ型ＭＩＳトランジスタ：約５．１５ｅＶ）に近い仕事関数（又は実効仕事関数）が「バンドエッジ寄り」であることを意味する。
　４）「仕事関数」という文言は、真空準位と金属（又は金属化合物）のエネルギー準位との差を示す物性値を意味する。
　５）「実効仕事関数」という文言は、ＭＩＳトランジスタの閾値電圧を決めるのに実効的に作用する仕事関数を意味する。ＭＩＳトランジスタの「実効仕事関数」は、ＭＩＳトランジスタ内での様々な要因により、ＭＩＳトランジスタを構成する金属（又は金属化合物）の物性的な仕事関数とは異なる。
　（第１の実施形態）
　以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて、図１(a) ～(d) 及び図２(a) ～(d) を参照しながら説明する。図１(a) ～(d) 及び図２(a) ～(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、本実施形態において、Ｌｖｔ領域は相対的に閾値電圧の低いＰ型ＭＩＳトランジスタ（以下、「低閾値トランジスタ」と称する）が形成される領域であり、Ｈｖｔ領域は相対的に閾値電圧の高いＰ型ＭＩＳトランジスタ（以下、「高閾値トランジスタ」と称する）が形成される領域である。
　まず、図１(a) に示すように、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、例えばシリコン領域等の半導体領域を有する一導電型の基板（以下、「半導体基板」と称する）１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域２を選択的に形成する。これにより、半導体基板１における素子分離領域２に囲まれた領域のうち、Ｌｖｔ領域に位置する領域が第１の活性領域１ａとなる一方、Ｈｖｔ領域に位置する領域が第２の活性領域１ｂとなる。その後、図示は省略しているが、半導体基板１に対してｎ型不純物をイオン注入することにより、ｎ型ウェル及びｎ型パンチスルーストッパを形成する。ここで例えば、ｎ型ウェルの注入条件は、注入イオン種がＰ（リン）、注入エネルギーが４００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、ｎ型パンチスルーストッパの注入条件は、注入イオン種がＰ（リン）、注入エネルギーが２００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2である。その後、半導体基板１に対してｎ型不純物をイオン注入することにより、第１の活性領域１ａにおける上部にｎ型チャネル領域３ａを形成すると共に、第２の活性領域１ｂにおける上部にｎ型チャネル領域３ｂを形成する。ここで例えば、ｎ型チャネル領域３ａ，３ｂの注入条件は、注入イオン種がＡｓ（ヒ素）、注入エネルギーが１００ｋｅＶ、注入ドーズ量が２×１０12ｃｍ-2であり、ｎ型チャネル領域３ａとｎ型チャネル領域３ｂとは、実質的に同一の不純物濃度プロファイルで形成される。
　その後、図１(a) に示すように、半導体基板１上に例えば膜厚０．５ｎｍのシリコン酸化膜からなるバッファー絶縁膜（図示省略）を形成した後、当該バッファー絶縁膜上に、例えば膜厚４ｎｍのＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ）からなる絶縁膜（以下、「高誘電率絶縁膜」と称する）４を形成する。このように、半導体基板１と高誘電率絶縁膜４との間にはバッファー絶縁膜が形成され、以降の説明において登場する「高誘電率絶縁膜４」とは、その下面にバッファー絶縁膜が形成された膜をいう。
　その後、例えばＣＶＤ法により、高誘電率絶縁膜４上に例えば膜厚１００ｎｍの窒化チタン膜（ＴｉＮ膜）からなる第１の金属膜（ここで「金属膜」とは金属又は金属化合物からなる膜をいう）５を堆積する。この第１の金属膜５としては、４．７０ｅＶ以上で５．１５ｅＶ以下の仕事関数（例えば、４．９ｅＶ）を有し、且つ、後述の第２の金属膜（図１(c)：６参照）の仕事関数よりもバンドエッジ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。
　次に、図１(b) に示すように、第１の金属膜５上に、Ｌｖｔ領域を覆いＨｖｔ領域を開口するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、Ｈｖｔ領域の第１の金属膜５に対してエッチングを行い、第２の活性領域１ｂ上の第１の金属膜５を除去し、その後、前記レジストパターンを除去する。これにより、第１の活性領域１ａ上に第１の金属膜５を選択的に残存させることができる。このようにして、第１の活性領域１ａ上の高誘電率絶縁膜４に接する第１の金属膜５を形成する。
　次に、図１(c) に示すように、例えばＣＶＤ法により、半導体基板１上の全面に例えば膜厚１００ｎｍの窒化モリブデン膜（ＭｏＮ膜）からなる第２の金属膜６を堆積する。この第２の金属膜６としては、４．６ｅＶ以上で５．０５ｅＶ以下の仕事関数（例えば、４．７ｅＶ）を有し、且つ、第１の金属膜５の仕事関数よりもミッドギャップ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。例えばＭｏＮ膜の代わりに、窒化タンタル膜（ＴａＮ膜）を用いてもよい。
　次に、図１(d) に示すように、例えば化学機械研磨（Ｃhemical Ｍechanical Ｐolishing：ＣＭＰ）法により、第１の金属膜５の上面が露出するまで第２の金属膜６を研磨除去し、第２の金属膜６のうち第１の金属膜５の上面よりも上側に位置する領域を除去する。これにより、第２の活性領域１ｂ上に第２の金属膜６が残存する。そして、第２の金属膜６の上面は、その高さが第１の金属膜５の上面高さと同じになるように平坦化される。言い換えれば、第１の金属膜５と第２の金属膜６とは実質的に同一の膜厚で形成される。このようにして、第２の活性領域１ｂ上の高誘電率絶縁膜４に接する第２の金属膜６を形成する。
　次に、図２(a) に示すように、例えばフォトリソグラフィ法により、第１の金属膜５及び第２の金属膜６上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域の第１の金属膜５及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、及び第１の金属膜５からなる第１の導電部５ａを順次形成する。それと共に、Ｈｖｔ領域の第２の金属膜６及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、及び第２の金属膜６からなる第２の導電部６ｂを順次形成する。
　このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂを有する第２のゲート電極２０Ｂを順次形成する。
　その後、図２(a) に示すように、第１の活性領域１ａに第１のゲート電極２０Ａをマスクにしてｐ型不純物をイオン注入すると共に、第２の活性領域１ｂに第２のゲート電極２０Ｂをマスクにしてｐ型不純物をイオン注入することにより、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）７ｂを自己整合的に形成する。ここで例えば、浅いｐ型ソースドレイン領域７ａ，７ｂの注入条件は、注入イオン種がＢ（ボロン）、注入エネルギーが０．５ｋｅＶ、注入ドーズ量が５×１０14ｃｍ-2である。
　次に、図２(b) に示すように、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により、半導体基板１上の全面に、例えば膜厚５０ｎｍのシリコン酸化膜からなる絶縁膜を堆積した後、絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極２０Ａの側面上にサイドウォール８ａを形成すると共に、第２のゲート電極２０Ｂの側面上にサイドウォール８ｂを形成する。
　次に、図２(c) に示すように、第１の活性領域１ａに第１のゲート電極２０Ａ及びサイドウォール８ａをマスクにしてｐ型不純物をイオン注入すると共に、第２の活性領域１ｂに第２のゲート電極２０Ｂ及びサイドウォール８ｂをマスクにしてｐ型不純物をイオン注入する。その後、例えば１０５０℃の下、半導体基板１に対してスパイクＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理を行い、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に、浅いｐ型ソースドレイン領域７ａの接合深さよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域９ａを自己整合的に形成すると共に、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に、浅いｐ型ソースドレイン領域７ｂの接合深さよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域９ｂを自己整合的に形成する。ここで例えば、深いｐ型ソースドレイン領域９ａ，９ｂの注入条件は、注入イオン種がＢ（ボロン）、注入エネルギーが２．０ｋｅＶ、注入ドーズ量が３×１０15ｃｍ-2である。
　次に、図２(d) に示すように、スパッタリング法により、半導体基板１上の全面に、例えば膜厚１０ｎｍのニッケル膜（Ｎｉ膜）からなるシリサイド用金属膜（図示省略）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、半導体基板１に対して１回目のＲＴＡ処理を行い、深いｐ型ソースドレイン領域９ａ，９ｂの各シリコンと、シリサイド用金属膜のニッケルとを反応させる。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１を浸漬することにより、素子分離領域２、第１のゲート電極２０Ａにおける第１の導電部５ａ、第２のゲート電極２０Ｂにおける第２の導電部６ｂ、及びサイドウォール８ａ，８ｂ等の上に残存する未反応のシリサイド用金属膜を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１に対して２回目のＲＴＡ処理を行う。これにより、Ｌｖｔ領域の深いｐ型ソースドレイン領域９ａの上部にニッケルシリサイド膜（ＮｉＳｉ膜）からなるシリサイド膜１０ａ１を形成すると共に、Ｈｖｔ領域の深いｐ型ソースドレイン領域９ｂの上部にニッケルシリサイド膜（ＮｉＳｉ膜）からなるシリサイド膜１０ｂ１を形成する。
　以上のようにして、本実施形態に係る半導体装置、すなわち、バンドエッジ寄りの仕事関数を有する第１の導電部５ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒと、第１の導電部５ａと異なる組成で、ミッドギャップ寄りの仕事関数を有する第２の導電部６ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒとを備えた半導体装置を製造することができる。
　以下に、本発明の第１の実施形態に係る半導体装置の構造について、図２(d) を参照しながら説明する。
　半導体基板１上の上部には、第１の活性領域１ａと第２の活性領域１ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域２が形成されている。そして、半導体装置は、第１の活性領域１ａに設けられた低閾値トランジスタＬＴｒと、第２の活性領域１ｂに設けられた高閾値トランジスタＨＴｒとを備えている。
　低閾値トランジスタＬＴｒは、第１の活性領域１ａに形成されたｎ型チャネル領域３ａと、ｎ型チャネル領域３ａ上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜４ａと、第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａからなる第１のゲート電極２０Ａと、第１のゲート電極２０Ａの側面上に形成されたサイドウォール８ａと、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に形成された浅いｐ型ソースドレイン領域７ａと、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に形成された深いｐ型ソースドレイン領域９ａと、深いｐ型ソースドレイン領域９ａの上部に形成されたシリサイド膜１０ａ１とを有している。
　一方、高閾値トランジスタＨＴｒは、第２の活性領域１ｂに形成されたｎ型チャネル領域３ｂと、ｎ型チャネル領域３ｂ上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜４ｂと、第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂからなる第２のゲート電極２０Ｂと、第２のゲート電極２０Ｂの側面上に形成されたサイドウォール８ｂと、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に形成された浅いｐ型ソースドレイン領域７ｂと、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に形成された深いｐ型ソースドレイン領域９ｂと、深いｐ型ソースドレイン領域９ｂの上部に形成されたシリサイド膜１０ｂ１とを有している。
　ここで、本実施形態の構造上の特徴点は、以下に示す点である。
　低閾値トランジスタＬＴｒの第１のゲート電極２０Ａを構成する第１の導電部５ａは、ＴｉＮ膜からなり、バンドエッジ寄りの仕事関数（例えば、４．９ｅＶ）を有している。一方、高閾値トランジスタＨＴｒの第２のゲート電極２０Ｂを構成する第２の導電部６ｂは、ＭｏＮ膜からなり、ミッドギャップ寄りの仕事関数（例えば、４．７ｅＶ）を有している。このように第１の導電部５ａと第２の導電部６ｂとは、互いに組成の異なる金属膜からなる。そして、第１の導電部５ａは、第２の導電部６ｂに比べて「バンドエッジ（約５．１５ｅＶ，上記２）参照）」に近い仕事関数を有している。言い換えれば、第２の導電部６ｂは、第１の導電部５ａに比べて「シリコンのミッドギャップ仕事関数（４．６ｅＶ程度，上記１）参照）」に近い仕事関数を有している。すなわち、第２の導電部６ｂは、第１の導電部５ａに比べて低い仕事関数を有している。
　第１の導電部５ａが接する第１のゲート絶縁膜４ａと、第２の導電部６ｂが接する第２のゲート絶縁膜４ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ膜厚の高誘電率絶縁膜からなる。
　Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ不純物濃度を有している。なお、本明細書中において登場する「同じ膜厚」及び「同じ不純物濃度」とは、互いに同一工程で形成した際に生じる製造上のバラツキは含むことを意味する。
　また、浅いｐ型ソースドレイン領域７ａ，７ｂ、深いｐ型ソースドレイン領域９ａ，９ｂ、及びサイドウォール８ａ，８ｂもそれぞれ、互いに同一工程で、且つ、同一構造で形成されている。但し、第１，第２のゲート電極２０Ａ，２０Ｂの高さに差異があると、第１のゲート電極２０Ａの側面上に形成されるサイドウォール８ａと、第２のゲート電極２０Ｂの側面上に形成されるサイドウォール８ｂとは、互いに異なる高さで形成される場合がある。
　本実施形態によると、第１の導電部５ａと第２の導電部６ｂとが互いに組成の異なる金属膜からなることにより、第２の導電部６ｂの仕事関数を、第１の導電部５ａの仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数にして、第２の導電部６ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部５ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数に比べて低くすることができる。すなわち、高閾値トランジスタＨＴｒの閾値電圧を、低閾値トランジスタＬＴｒの閾値電圧に比べて高くすることができる。
　そのため、従来のようにＨｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ｂ参照）の不純物濃度を、Ｌｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ａ参照）の不純物濃度よりも高くする必要がなく、ｎ型チャネル領域３ｂの不純物濃度を、ｎ型チャネル領域３ａの不純物濃度と同じにすることができる。そのため、半導体装置の動作時に、キャリアがｎ型チャネル領域３ｂに含まれるｎ型不純物と衝突して散乱することを抑制することができるため、高閾値トランジスタＨＴｒにおいて、リーク電流の低減化、及び、高駆動力化を図ることができる。
　また、低，高閾値トランジスタの閾値電圧を制御する方法として、従来のように低，高閾値トランジスタを構成するゲート絶縁膜のＨｆ濃度を調整する方法ではなく、低，高閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部の導電材料を調整する方法を採用することにより、低，高閾値トランジスタの閾値電圧を容易に且つ高精度に制御することができる。
　従って、互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現することができる。
　なお、本実施形態では、互いに仕事関数の異なる第１，第２の導電部５ａ，６ｂを構成する第１，第２の金属膜５，６として、互いに組成の異なる第１，第２の金属膜５，６（例えば第１の金属膜５：ＴｉＮ膜，第２の金属膜６：ＭｏＮ膜）を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２の導電部を構成する第１，第２の金属膜として、互いに組成が同じであっても、互いに形成方法の異なる第１，第２の金属膜を用いた場合、又は互いに組成と形成方法とが同じであっても、互いに形成温度の異なる第１，第２の金属膜を用いた場合においても、互いに仕事関数の異なる第１，第２の導電部を実現することができる。
　また、本実施形態では、Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとを、図１(a) に示すように同一工程で形成し、互いに不純物濃度の同じｎ型チャネル領域３ａ，３ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、互いに不純物濃度の若干異なるｎ型チャネル領域を形成してもよい。このように、互いに閾値電圧の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを実現するために、互いに仕事関数の異なる第１，第２の導電部からなる第１，第２のゲート電極を利用するのに加えて、互いに不純物濃度の若干異なるｎ型チャネル領域を利用してもよい。
　この場合、高閾値トランジスタＨＴｒと低閾値トランジスタＬＴｒとの間に設ける閾値電圧差の大部分を、互いに仕事関数の異なる第１，第２の導電部によって制御する一方、その残りの部分を、互いに不純物濃度の若干異なるｎ型チャネル領域によって微調整するため、Ｈｖｔ領域のｎ型チャネル領域の不純物濃度を、Ｌｖｔ領域のｎ型チャネル領域の不純物濃度よりも若干高くするだけでよく、Ｌｖｔ領域のｎ型チャネル領域とＨｖｔ領域のｎ型チャネル領域との間に非常に小さな不純物濃度差を設けるだけでよい。そのため、従来のようにＬｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ａ参照）とＨｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ｂ参照）との間に大きな不純物濃度差を設ける必要がなく、半導体装置の動作時に、キャリアがＨｖｔ領域のｎ型チャネル領域に含まれるｎ型不純物との衝突により散乱することを抑制することができる。
　また、本実施形態では、図１(b) に示すように、第１の活性領域１ａ上に第１の金属膜５を形成した後、図１(d) に示すように、第２の活性領域１ｂ上に第２の金属膜６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２の活性領域上に第２の金属膜を形成した後、第１の活性領域上に第１の金属膜を形成してもよい。
　また、本実施形態では、図１(c) に示すように、半導体基板１上に第２の金属膜６を形成した後、図１(d) に示すように、ＣＭＰ法により、第２の金属膜６を研磨除去し、その後、図２(a) に示すように、第１の金属膜５及び第２の金属膜６をパターニングして、第１の金属膜５からなる第１の導電部５ａのみを有する第１のゲート電極２０Ａと、第２の金属膜６からなる第２の導電部６ｂのみを有する第２のゲート電極２０Ｂとを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、図１(c) に示す工程と同様に、半導体基板上に第２の金属膜を形成した後、ＣＭＰ法による第２の金属膜の研磨除去を行わずに、第１の金属膜及び第２の金属膜をパターニングして、第１の金属膜からなる導電部と、当該導電部上に形成された第２の金属膜からなる導電部とを有する第１のゲート電極と、第２の金属膜からなる導電部のみを有する第２のゲート電極とを形成してもよい。
　（第２の実施形態）
　以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて図３(a) ～(d) 及び図４(a) ～(d) を参照しながら説明する。図３(a) ～(d) 及び図４(a) ～(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図３(a) ～図４(d) において、前述の第１の実施形態と同一の構成要素には、第１の実施形態における図１(a) ～図２(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｌｖｔ領域は低閾値トランジスタが形成される領域であり、Ｈｖｔ領域は高閾値トランジスタが形成される領域である。
　まず、第１の実施形態における図１(a) に示す工程と同様の工程を行い、図３(a) に示す構成を得る。但し、本実施形態では、第１の実施形態における膜厚１００ｎｍのＴｉＮ膜からなる第１の金属膜５の代わりに、図３(a) に示すように、膜厚２０ｎｍのＴｉＮ膜からなる第１の金属膜５を形成する。ここで、本実施形態における第１の金属膜５としては、その膜厚が２０ｎｍ以上であることが望ましく、４．７０ｅＶ以上で５．１５ｅＶ以下の仕事関数（例えば、４．９ｅＶ）を有し、且つ、後述の第２の金属膜（図３(c)：６参照）の仕事関数よりもバンドエッジ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。
　次に、図３(b) に示すように、第１の金属膜５上に、Ｌｖｔ領域を覆いＨｖｔ領域を開口するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、Ｈｖｔ領域の第１の金属膜５に対してエッチングを行い、第２の活性領域１ｂ上の第１の金属膜５を除去し、その後、前記レジストパターンを除去する。これにより、第１の活性領域１ａ上に第１の金属膜５を選択的に残存させることができる。このようにして、第１の活性領域１ａ上の高誘電率絶縁膜４に接する第１の金属膜５を形成する。
　次に、図３(c) に示すように、例えばＣＶＤ法により、半導体基板１上の全面に例えば膜厚２０ｎｍのＭｏＮ膜からなる第２の金属膜６を堆積する。このように、本実施形態では、第１の実施形態における図１(c) に示す工程と同様の工程を行う。但し、本実施形態におけるＭｏＮ膜からなる第２の金属膜６の膜厚（例えば２０ｎｍ）は、第１の実施形態におけるＭｏＮ膜からなる第２の金属膜６の膜厚（例えば１００ｎｍ）よりも薄い。ここで、本実施形態における第２の金属膜６としては、その膜厚が２０ｎｍ以上であることが望ましく、４．６ｅＶ以上で５．０５ｅＶ以下の仕事関数（例えば、４．７ｅＶ）を有し、且つ、第１の金属膜５の仕事関数よりもミッドギャップ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。例えばＭｏＮ膜の代わりに、ＴａＮ膜を用いてもよい。
　次に、図３(d) に示すように、第２の金属膜６上に、Ｌｖｔ領域を開口しＨｖｔ領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、Ｌｖｔ領域の第２の金属膜６に対してドライエッチングを行い、第１の金属膜５上の第２の金属膜６を除去し、その後、前記レジストパターンを除去する。これにより、第２の活性領域１ｂ上に第２の金属膜６を選択的に残存させることができる。このようにして、第２の活性領域１ｂ上の高誘電率絶縁膜４に接する第２の金属膜６を形成する。
　その後、第１の金属膜５及び第２の金属膜６上に、例えば膜厚１００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜に対してｐ型不純物をイオン注入することにより、ｐ型ポリシリコン膜からなるシリコン膜１１を形成する。ここで例えば、シリコン膜１１の注入条件は、注入イオン種がＢ（ボロン）、注入エネルギーが３ｋｅＶ、注入ドーズ量が１×１０15ｃｍ-2である。
　次に、図４(a) に示すように、例えばフォトリソグラフィ法により、シリコン膜１１上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域のシリコン膜１１、第１の金属膜５、及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、第１の金属膜５からなる第１の導電部５ａ、及びシリコン膜１１からなる第３の導電部１１ａを順次形成する。それと共に、Ｈｖｔ領域のシリコン膜１１、第２の金属膜６、及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、第２の金属膜６からなる第２の導電部６ｂ、及びシリコン膜１１からなる第４の導電部１１ｂを順次形成する。
　このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａと、第１の導電部５ａ上に形成された第３の導電部１１ａとを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂと、第２の導電部６ｂ上に形成された第４の導電部１１ｂとを有する第２のゲート電極２０Ｂを順次形成する。
　その後、第１の実施形態における図２(a) に示す工程での浅いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ｂを自己整合的に形成する。
　次に、図４(b) に示すように、第１の実施形態における図２(b) に示す工程でのサイドウォールの形成方法と同様な方法を用いて、第１のゲート電極２０Ａの側面上にサイドウォール８ａを形成すると共に、第２のゲート電極２０Ｂの側面上にサイドウォール８ｂを形成する。
　次に、図４(c) に示すように、第１の実施形態における図２(c) に示す工程での深いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ａを自己整合的に形成すると共に、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ｂを自己整合的に形成する。
　次に、図４(d) に示すように、スパッタリング法により、半導体基板１上の全面に、例えば膜厚１０ｎｍのＮｉ膜からなるシリサイド用金属膜（図示省略）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、半導体基板１に対して１回目のＲＴＡ処理を行い、深いｐ型ソースドレイン領域９ａ，９ｂ、及び第３，第４の導電部１１ａ，１１ｂの各シリコンと、シリサイド用金属膜のニッケルとを反応させる。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１を浸漬することにより、素子分離領域２、及びサイドウォール８ａ，８ｂ等の上に残存する未反応のシリサイド用金属膜を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１に対して２回目のＲＴＡ処理を行う。これにより、深いｐ型ソースドレイン領域９ａ，９ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ１，１０ｂ１を形成すると共に、第１，第２のゲート電極２０Ａ，２０Ｂにおける第３，第４の導電部１１ａ，１１ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ２，１０ｂ２を形成する。
　以上のようにして、本実施形態に係る半導体装置、すなわち、バンドエッジ寄りの仕事関数（例えば、４．９ｅＶ）を有する第１の導電部５ａ、及び第３の導電部１１ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒと、ミッドギャップ寄りの仕事関数（例えば、４．７ｅＶ）を有する第２の導電部６ｂ、及び第４の導電部１１ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒとを備えた半導体装置を製造することができる。このように、本実施形態における第１，第２のゲート電極２０Ａ，２０Ｂは、金属膜とその上に形成されたポリシリコン膜とからなる、いわゆるＭＩＰＳ（Ｍetal Ｉnsert Ｐoly-Ｓilicon）電極構造を有している。
　ここで、本実施形態に係る半導体装置の構造上の特徴点について、図４(d) を参照しながら説明する。
　低閾値トランジスタＬＴｒの第１のゲート電極２０Ａは、第１の金属膜５からなる第１の導電部５ａと、シリコン膜１１からなる第３の導電部１１ａとを有している。一方、高閾値トランジスタＨＴｒの第２のゲート電極２０Ｂは、第２の金属膜６からなる第２の導電部６ｂと、シリコン膜１１からなる第４の導電部１１ｂとを有している。
　第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａと、第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂとは、互いに組成の異なる金属膜（第１の導電部５ａ：ＴｉＮ膜，第２の導電部６ｂ：ＭｏＮ膜）からなり、第２の導電部６ｂは、第１の導電部５ａに比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数を有している。
　第１の導電部５ａ上に形成された第３の導電部１１ａと、第２の導電部６ｂ上に形成された第４の導電部１１ｂとは、互いに同じ膜厚（例えば１００ｎｍ）で、且つ、同じ組成のシリコン膜からなる。すなわち、第１の導電部５ａと第２の導電部６ｂとは、その上に互いに同じ膜厚で同じ組成のシリコン膜からなる第３，第４の導電部１１ａ，１１ｂが形成されている。
　第１の導電部５ａが接する第１のゲート絶縁膜４ａと、第２の導電部６ｂが接する第２のゲート絶縁膜４ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ膜厚の高誘電率絶縁膜からなる。
　Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ不純物濃度を有している。
　また、浅いｐ型ソースドレイン領域７ａ，７ｂ、深いｐ型ソースドレイン領域９ａ，９ｂ、及びサイドウォール８ａ，８ｂもそれぞれ、互いに同一工程で、且つ、同一構造で形成されている。但し、第１，第２のゲート電極２０Ａ，２０Ｂの高さに差異があると、第１のゲート電極２０Ａの側面上に形成されるサイドウォール８ａと、第２のゲート電極２０Ｂの側面上に形成されるサイドウォール８ｂとは、互いに異なる高さで形成される場合がある。
　本実施形態によると、第１の導電部５ａと第２の導電部６ｂとが互いに異なる組成の金属膜からなることにより、第２の導電部６ｂの仕事関数を、第１の導電部５ａの仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数にして、第２の導電部６ｂと第４の導電部１１ｂとからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部５ａと第３の導電部１１ａとからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数に比べて低くすることができる。すなわち、高閾値トランジスタＨＴｒの閾値電圧を、低閾値トランジスタＬＴｒの閾値電圧に比べて高くすることができる。そのため、互いに閾値電圧の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを精度良く実現することができる。
　加えて、図４(a) に示すように、第１の金属膜５上にシリコン膜１１が形成された状態でパターニングして第１のゲート電極２０Ａを形成すると共に、第２の金属膜６上にシリコン膜１１が形成された状態でパターニングして第２のゲート電極２０Ｂを形成することができるため、第１，第２のゲート電極２０Ａ，２０Ｂのパターニング精度を大きく向上させることができる。
　このように、本実施形態では、第１の実施形態と同様の効果を得るのに加えて、精度良くパターニングされた第１，第２のゲート電極２０Ａ，２０Ｂを実現することができる。
　すなわち、本実施形態における第１のゲート電極２０Ａは、膜厚の比較的薄い第１の導電部５ａと、その上に形成された第１の導電部５ａよりもパターニングし易い第３の導電部１１ａとを有している。同様に、本実施形態における第２のゲート電極２０Ｂは、膜厚の比較的薄い第２の導電部６ｂと、その上に形成された第２の導電部６ｂよりもパターニングし易い第４の導電部１１ｂとを有している。
　なお、本実施形態では、図３(d) に示すように、ドライエッチングにより、第１の金属膜５上の第２の金属膜６を除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の実施形態における図１(d) に示す工程と同様に、ＣＭＰ法により、第１の金属膜５上の第２の金属膜６を研磨除去してもよい。
　また、本実施形態では、図３(b) に示すように、第１の活性領域１ａ上に第１の金属膜５を形成した後、図３(d) に示すように、第２の活性領域１ｂ上に第２の金属膜６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２の活性領域上に第２の金属膜を形成した後、第１の活性領域上に第１の金属膜を形成してもよい。
　（第３の実施形態）
　以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて図５(a) ～(d) を参照しながら説明する。図５(a) ～(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図５(a) ～(d) において、前述の第１の実施形態、又は第２の実施形態と同一の構成要素には、第１の実施形態における図１(a) ～図２(d) に示す符号、又は第２の実施形態における図３(a) ～図４(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｌｖｔ領域は低閾値トランジスタが形成される領域であり、Ｈｖｔ領域は高閾値トランジスタが形成される領域である。
　ここで、前述の第２の実施形態と本実施形態との製造方法上の相違点は、以下に示す点である。
　第２の実施形態では、図３(d) に示すように、第１の金属膜５上の第２の金属膜６を除去した後、第１の金属膜５及び第２の金属膜６上にシリコン膜１１を形成する点に対し、本実施形態では、後述の図５(a) に示すように、第１の金属膜５上の第２の金属膜６を除去せずに、第１の金属膜５上に第２の金属膜６を残存させて、第２の金属膜６上にシリコン膜１１を形成する点である。
　まず、第２の実施形態における図３(a) ～(c) に示す工程を順次行い、図３(c) に示す構成を得る。
　次に、図５(a) に示すように、第２の金属膜６上に、例えば膜厚１００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜に対してｐ型不純物をイオン注入することにより、ｐ型ポリシリコン膜からなるシリコン膜１１を形成する。なお、シリコン膜１１の注入条件は、第２の実施形態と同一の注入条件である。
　次に、図５(b) に示すように、例えばフォトリソグラフィ法により、シリコン膜１１上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域のシリコン膜１１、第２の金属膜６、第１の金属膜５、及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、第１の金属膜５からなる第１の導電部５ａ、第２の金属膜６からなる第５の導電部６ａ、及びシリコン膜１１からなる第３の導電部１１ａを順次形成する。それと共に、Ｈｖｔ領域のシリコン膜１１、第２の金属膜６、及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、第２の金属膜６からなる第２の導電部６ｂ、及びシリコン膜１１からなる第４の導電部１１ｂを順次形成する。
　このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａと、第１の導電部５ａ上に形成された第５の導電部６ａと、第５の導電部６ａ上に形成された第３の導電部１１ａとを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂと、第２の導電部６ｂ上に形成された第４の導電部１１ｂとを有する第２のゲート電極２０Ｂを順次形成する。
　その後、第１の実施形態における図２(a) に示す工程での浅いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ｂを自己整合的に形成する。
　次に、図５(c) に示すように、第１の実施形態における図２(b) に示す工程でのサイドウォールの形成方法と同様な方法を用いて、第１のゲート電極２０Ａの側面上にサイドウォール８ａを形成すると共に、第２のゲート電極２０Ｂの側面上にサイドウォール８ｂを形成する。その後、第１の実施形態における図２(c) に示す工程での深いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ａを自己整合的に形成すると共に、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ｂを自己整合的に形成する。
　次に、図５(d) に示すように、第２の実施形態における図４(d) に示す工程でのシリサイド膜の形成方法と同様な方法を用いて、深いｐ型ソースドレイン領域９ａ，９ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ１，１０ｂ１を形成すると共に、第１，第２のゲート電極２０Ａ，２０Ｂにおける第３，第４の導電部１１ａ，１１ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ２，１０ｂ２を形成する。
　以上のようにして、本実施形態に係る半導体装置、すなわち、バンドエッジ寄りの仕事関数（例えば、４．９ｅＶ）を有する第１の導電部５ａ、第５の導電部６ａ、及び第３の導電部１１ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒと、ミッドギャップ寄りの仕事関数（例えば、４．７ｅＶ）を有する第２の導電部６ｂ、及び第４の導電部１１ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒとを備えた半導体装置を製造することができる。このように、本実施形態における第１，第２のゲート電極２０Ａ，２０Ｂは、金属膜とその上に形成されたポリシリコン膜とからなる、いわゆるＭＩＰＳ電極構造を有している。
　ここで、前述の第２の実施形態と本実施形態との構造上の相違点は、以下に示す点である。
　低閾値トランジスタＬＴｒの第１のゲート電極２０Ａは、第２の実施形態では、図４(d) に示すように、第１の導電部５ａと、第３の導電部１１ａとを有している点に対し、本実施形態では、図５(d) に示すように、第１の導電部５ａと、第５の導電部６ａと、第３の導電部１１ａとを有している点であり、本実施形態における第１のゲート電極２０Ａは、第１の導電部５ａと第３の導電部１１ａとの間に、第２のゲート電極２０Ｂを構成する第２の導電部６ｂと同じ導電材料からなる第５の導電部６ａを有している。
　ここで、ゲート絶縁膜上に接して設けられた下側導電部（第１の導電部５ａ、第２の導電部６ｂ）と、下側導電部上に形成された上側導電部（第５の導電部６ａ及び第３の導電部１１ａ、第４の導電部１１ｂ）とからなるゲート電極を有するトランジスタにおいて、下側導電部の膜厚が充分に厚い場合、当該トランジスタの閾値電圧は、上側導電部の影響を受けない。
　本実施形態における第１のゲート電極２０Ａは、第１の導電部５ａと第３の導電部１１ａとの間に、ミッドギャップ寄りの仕事関数を有する第５の導電部６ａを介在させた構成であるが、第１の導電部５ａが充分に厚い膜厚（例えば２０ｎｍ以上）を確保しているため、第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの閾値電圧は、第５の導電部６ａの影響を受けない。そのため、本実施形態における低閾値トランジスタＬＴｒは、第２の実施形態における低閾値トランジスタＬＴｒ（すなわち、第１の導電部５ａと第３の導電部１１ａとの間に導電部を介在させない構成の第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒ）と実質的に同一の閾値電圧を有している。
　本実施形態によると、第２の実施形態と同様の効果を得ることができる。
　加えて、図５(a) に示すように、第１の金属膜５上の第２の金属膜６を除去せずに、第１の金属膜５上に第２の金属膜６を残存させる。すなわち、第２の実施形態のように第１の金属膜上の第２の金属膜を除去しない（図３(d) 参照）ため、製造方法の簡略化を図ることができる。
　なお、本実施形態では、図５(a) に示すように、第１の活性領域１ａ上に第１の金属膜５を形成した後、半導体基板１上に第２の金属膜６を形成し、その後、第２の金属膜６上にシリコン膜１１を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　例えば、第２の活性領域上に第２の金属膜を形成した後、半導体基板上に第１の金属膜を形成し、その後、第１の金属膜上にシリコン膜を形成してもよい。この場合、低閾値トランジスタのゲート電極は、第１の金属膜からなる導電部と、シリコン膜からなる導電部とを有し、その構成は、第２の実施形態における第１のゲート電極２０Ａの構成と同一になる。一方、高閾値トランジスタのゲート電極は、第２の金属膜からなる導電部と、第１の金属膜からなる導電部と、シリコン膜からなる導電部とを有し、その構成は、第２の実施形態における第２のゲート電極２０Ｂの構成とは異なり、第２の実施形態における第２の導電部６ｂと第４の導電部１１ｂとの間に、第１の導電部５ａと同じ導電材料からなる導電部（すなわち、バンドエッジ寄りの仕事関数を有する導電部）を介在させた構成となる。
　しかしながら、高閾値トランジスタＨＴｒを構成する第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂが、充分に厚い膜厚（例えば２０ｎｍ）を確保していることにより、第２の導電部６ｂと第４の導電部１１ｂとの間に、バンドエッジ寄りの仕事関数を有する導電部を介在させた構成のゲート電極を有する高閾値トランジスタであっても、該導電部を介在させない構成のゲート電極を有する高閾値トランジスタ（すなわち、第２の実施形態における高閾値トランジスタＨＴｒ）と実質的に同一の閾値電圧を有する。
　（第４の実施形態）
　以下に、本発明の第４の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて図６、図７(a) ～(d) 、及び図８(a) ～(d) を参照しながら説明する。
　ここで、前述の第１～第３の実施形態と本実施形態との共通点は、以下に示す点である。
　本実施形態と第１～第３の実施形態とは、低閾値トランジスタＬＴｒと高閾値トランジスタＨＴｒとの間で、従来のように互いに不純物濃度の異なるチャネル領域（図１０(d)：１０３ａ，１０３ｂ参照）を設ける、又は互いにＨｆ濃度の異なるゲート絶縁膜を設けるのではなく、互いに実効仕事関数の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを設けて、互いに閾値電圧の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを実現する点で共通する。
　一方、第１～第３の実施形態と本実施形態との相違点は、以下に示す点である。
　第１～第３の実施形態では、低閾値トランジスタＬＴｒを構成する第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａと、高閾値トランジスタＨＴｒを構成する第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂとが、互いに組成の異なる金属又は金属化合物からなることにより、互いに仕事関数の異なる第１，第２の導電部５ａ，６ｂを設けて、互いに実効仕事関数の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを実現する。
　これに対し、本実施形態では、低閾値トランジスタを構成する第１のゲート絶縁膜上に接して設けられた第１の導電部（後述の図８(d)：１２ａ参照）と、高閾値トランジスタを構成する第２のゲート絶縁膜上に接して設けられた第３の導電部（後述の図８(d)：１２ｂ参照）とが、互いに組成が同じで、且つ、膜厚の異なる金属又は金属化合物からなると共に、第１，第３の導電部上に、互いに膜厚が同じで、且つ、シリコンからなる第２，第４の導電部（後述の図８(d)：１３ａ，１３ｂ参照）を設けることにより、互いに実効仕事関数の異なる低，高閾値トランジスタを実現する。
　このように、本実施形態では、金属膜からなる導電部と、その上に形成されたシリコン膜からなる導電部とを有するゲート電極において、金属膜の膜厚に応じてトランジスタの実効仕事関数が変化することに着目し、トランジスタの実効仕事関数と金属膜の膜厚との関係に基づいて、金属膜を所定膜厚に設定し、容易に且つ高精度に制御された実効仕事関数を有するトランジスタを実現する。
　ここで、トランジスタの実効仕事関数と金属膜の膜厚との関係について、Ｐ型ＭＩＳトランジスタを構成するゲート電極において、高誘電率絶縁膜からなるゲート絶縁膜上に形成された金属膜がＴｉＮ膜、シリコン膜が膜厚１００ｎｍのｐ型ポリシリコン膜である場合を具体例に挙げて、図６を参照しながら説明する。図６は、Ｐ型ＭＩＳトランジスタの実効仕事関数と金属膜の膜厚との関係について示す図である。図６中の横軸はゲート電極におけるＴｉＮ膜の膜厚、図６中の左側縦軸はＰ型ＭＩＳトランジスタの実効仕事関数、右側縦軸はＰ型ＭＩＳトランジスタの閾値電圧を示す。
　図６に示すように、ＴｉＮ膜の膜厚が１５ｎｍ以下になると、ＴｉＮ膜の膜厚の減少に応じてＰ型ＭＩＳトランジスタの実効仕事関数が急激に減少し（言い換えれば、ミッドギャップ寄りにシフトし）、Ｐ型ＭＩＳトランジスタの閾値電圧が急激に増加する。一方、ＴｉＮ膜の膜厚が２０ｎｍ以上になると、ＴｉＮ膜の膜厚の増加に応じてＰ型ＭＩＳトランジスタの実効仕事関数は緩やかに増加し、Ｐ型ＭＩＳトランジスタの閾値電圧が緩やかに減少する。
　このように、ＴｉＮ膜の膜厚が１５ｎｍ以下の場合、Ｐ型ＭＩＳトランジスタの実効仕事関数は、膜厚依存性が比較的高く、ＴｉＮ膜の膜厚が薄くなるに連れて、ミッドギャップ寄りの実効仕事関数となる。一方、ＴｉＮ膜の膜厚が２０ｎｍ以上の場合、Ｐ型ＭＩＳトランジスタの実効仕事関数は、膜厚依存性が比較的低く、バンドエッジ（すなわち、約５．１５ｅＶ）寄りの実効仕事関数のままである。例えば、ＴｉＮ膜の膜厚が２０ｎｍ（すなわち２０ｎｍ以上）の場合、Ｐ型ＭＩＳトランジスタの実効仕事関数は４．８５ｅＶ程度であったのに対して、ＴｉＮ膜の膜厚が１０ｎｍ（すなわち１５ｎｍ以下）の場合、Ｐ型ＭＩＳトランジスタの実効仕事関数は４．７５ｅＶ程度となる。
　すなわち、金属膜からなる導電部と、シリコン膜からなる導電部とを有するゲート電極において、金属膜の膜厚が所定膜厚以下になると、金属膜の膜厚が薄くなるに連れて、ＭＩＳトランジスタの実効仕事関数がミッドギャップ寄りに連続的にシフトする。これは、金属膜の膜厚が充分に厚いと、金属膜上に形成されたシリコン膜の影響を大きく受けないが、金属膜の膜厚が薄くなるとシリコン膜の影響を大きく受けて、ＭＩＳトランジスタの実効仕事関数がミッドギャップ寄りにシフトすると理解される。
　以上のように、低閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部（後述の図８(d)：１２ａ参照）として、実効仕事関数に対して比較的低い依存性を示す膜厚（例えば膜厚が２０ｎｍ以上のＴｉＮ膜）を採用する一方、高閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部（後述の図８(d)：１２ｂ参照）として、実効仕事関数に対して比較的高い依存性を示す膜厚（例えば膜厚が１５ｎｍ以下のＴｉＮ膜）を採用することにより、高閾値トランジスタの実効仕事関数を、低閾値トランジスタの実効仕事関数よりもミッドギャップ寄りにシフトさせて、高閾値トランジスタの閾値電圧を、低閾値トランジスタの閾値電圧に比べて高くすることができる。
　なお、図６に示すＰ型ＭＩＳトランジスタの実効仕事関数と金属膜の膜厚との関係は、金属膜上に１００ｎｍのシリコン膜が形成されたゲート電極を有するＰ型ＭＩＳトランジスタの場合にのみ成立する関係ではなく、金属膜上にある程度（例えば５０ｎｍ）以上の膜厚のシリコン膜が形成されたゲート電極を有するＰ型ＭＩＳトランジスタにおいて常に成立する関係である。
　また、図６に示すＰ型ＭＩＳトランジスタの実効仕事関数と金属膜の膜厚との関係は、Ｐ型ＭＩＳトランジスタの場合にのみ成立する関係ではなく、Ｎ型ＭＩＳトランジスタの場合においても成立する関係である。すなわち、金属膜上にシリコン膜が形成されたゲート電極を有するＮ型ＭＩＳトランジスタにおいて、金属膜の膜厚が薄くなるに連れて、Ｎ型ＭＩＳトランジスタの実効仕事関数がミッドギャップ寄りに連続的にシフトする。
　図７(a) ～(d) 及び図８(a) ～(d) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図７(a) ～図８(d) において、前述の第１の実施形態、又は第２の実施形態と同一の構成要素には、第１の実施形態における図１(a) ～図２(d) に示す符号、又は第２の実施形態における図３(a) ～図４(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｌｖｔ領域は低閾値トランジスタＬＴｒが形成される領域であり、Ｈｖｔ領域は高閾値トランジスタＨＴｒが形成される領域である。
　まず、図７(a) に示すように、例えばＳＴＩ法により、例えば半導体基板１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域２を選択的に形成する。これにより、半導体基板１における素子分離領域２に囲まれた領域のうち、Ｌｖｔ領域に位置する領域が第１の活性領域１ａとなる一方、Ｈｖｔ領域に位置する領域が第２の活性領域１ｂとなる。その後、図示は省略しているが、半導体基板１に対してｎ型不純物をイオン注入することにより、ｎ型ウェル及びｎ型パンチスルーストッパを形成する。その後、半導体基板１に対してｎ型不純物をイオン注入することにより、第１の活性領域１ａにおける上部にｎ型チャネル領域３ａを形成すると共に、第２の活性領域１ｂにおける上部にｎ型チャネル領域３ｂを形成する。なお、ｎ型ウェル、ｎ型パンチスルーストッパ、及びｎ型チャネル領域３ａ，３ｂの各注入条件は、第１の実施形態と同一の注入条件である。
　その後、図７(a) に示すように、半導体基板１上に例えば膜厚０．５ｎｍのシリコン酸化膜からなるバッファー絶縁膜（図示省略）を形成した後、当該バッファー絶縁膜上に、例えば膜厚４ｎｍのＨｆＳｉＯＮ膜からなる高誘電率絶縁膜４を形成する。このように、半導体基板１と高誘電率絶縁膜４との間にはバッファー絶縁膜が形成され、以降の説明において登場する「高誘電率絶縁膜４」とは、その下面にバッファー絶縁膜が形成された膜をいう。
　その後、例えばＣＶＤ法により、高誘電率絶縁膜４上に例えば膜厚１０ｎｍの窒化チタン膜（ＴｉＮ膜）からなる第１の金属膜（ここで「金属膜」とは金属又は金属化合物からなる膜をいう）１２を堆積する。この第１の金属膜１２としては、４．７ｅＶ以上で５．１５ｅＶ以下の仕事関数（例えば、４．９ｅＶ）を有することが望ましい。例えばＴｉＮ膜の代わりに、窒化タンタル膜（ＴａＮ膜）又は炭化タンタル膜（ＴａＣ膜）等を用いてもよい。
　次に、図７(b) に示すように、第１の金属膜１２上に、Ｌｖｔ領域を覆いＨｖｔ領域を開口するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、Ｈｖｔ領域の第１の金属膜１２に対してエッチングを行い、第２の活性領域１ｂ上の第１の金属膜１２を除去し、その後、前記レジストパターンを除去する。これにより、第１の活性領域１ａ上に第１の金属膜１２を選択的に残存させることができる。このようにして、第１の活性領域１ａ上の高誘電率絶縁膜４に接する第１の金属膜１２を形成する。
　次に、図７(c) に示すように、例えばＣＶＤ法により、半導体基板１上の全面に例えば膜厚１０ｎｍの窒化チタン膜（ＴｉＮ膜）からなる第２の金属膜１２Ｘを堆積する。このようにして、第１の金属膜１２、及び第２の活性領域１ｂ上の高誘電率絶縁膜４に接する第２の金属膜１２Ｘを形成する。
　次に、図７(d) に示すように、第２の金属膜１２Ｘ上に、例えば膜厚１００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜に対してｐ型不純物をイオン注入することにより、ｐ型ポリシリコン膜からなるシリコン膜１３を形成する。なお、シリコン膜１３の注入条件は、第２の実施形態におけるシリコン膜１１の注入条件と同一である。
　次に、図８(a) に示すように、例えばフォトリソグラフィ法により、シリコン膜１３上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域のシリコン膜１３、第２の金属膜１２Ｘ、第１の金属膜１２、及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、第１の金属膜１２Ａ及び第２の金属膜１２ＸＡからなる第１の導電部１２ａ、並びにシリコン膜１３からなる第２の導電部１３ａを順次形成する。それと共に、Ｈｖｔ領域のシリコン膜１３、第２の金属膜１２Ｘ、及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、第２の金属膜１２ＸＢからなる第３の導電部１２ｂ、及びシリコン膜１３からなる第４の導電部１３ｂを順次形成する。このとき、第１の導電部１２ａの膜厚は、第１の金属膜１２Ａと第２の金属膜１２ＸＡとの合計膜厚である２０ｎｍとなり、第３の導電部１２ｂの膜厚は、第２の金属膜１２ＸＢのみの膜厚である１０ｎｍとなる。
　このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部１２ａと、第１の導電部１２ａ上に設けられた第２の導電部１３ａとを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第３の導電部１２ｂと、第３の導電部１２ｂ上に設けられた第４の導電部１３ｂとを有する第２のゲート電極２０Ｂを順次形成する。
　その後、第１の実施形態における図２(a) に示す工程での浅いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ｂを自己整合的に形成する。
　次に、図８(b) に示すように、第１の実施形態における図２(b) に示す工程でのサイドウォールの形成方法と同様な方法を用いて、第１のゲート電極２０Ａの側面上にサイドウォール８ａを形成すると共に、第２のゲート電極２０Ｂの側面上にサイドウォール８ｂを形成する。
　次に、図８(c) に示すように、第１の実施形態における図２(c) に示す工程での深いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ａを自己整合的に形成すると共に、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ｂを自己整合的に形成する。
　次に、図８(d) に示すように、第２の実施形態における図４(d) に示す工程でのシリサイド膜の形成方法と同様な方法を用いて、深いｐ型ソースドレイン領域９ａ，９ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ１，１０ｂ１を形成すると共に、第１，第２のゲート電極２０Ａ，２０Ｂにおける第２，第４の導電部１３ａ，１３ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ２，１０ｂ２を形成する。
　以上のようにして、本実施形態に係る半導体装置、すなわち、バンドエッジ寄りの実効仕事関数（例えば、４．８５ｅＶ）が得られる膜厚（例えば２０ｎｍ）を有する第１の導電部１２ａ、及び第２の導電部１３ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒと、第１の導電部１２ａと同じ組成で、且つ、ミッドギャップ寄りの実効仕事関数（例えば、４．７５ｅＶ）が得られる膜厚（例えば１０ｎｍ）を有する第３の導電部１２ｂ、及び第４の導電部１３ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒとを備えた半導体装置を製造することができる。
　以下に、本発明の第４の実施形態に係る半導体装置の構造について、図８(d) を参照しながら説明する。
　半導体基板１上の上部には、第１の活性領域１ａと第２の活性領域１ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域２が形成されている。そして、半導体装置は、第１の活性領域１ａに設けられた低閾値トランジスタＬＴｒと、第２の活性領域１ｂに設けられた高閾値トランジスタＨＴｒとを備えている。
　低閾値トランジスタＬＴｒは、第１の活性領域１ａに形成されたｎ型チャネル領域３ａと、ｎ型チャネル領域３ａ上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜４ａと、第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部１２ａと、第１の導電部１２ａ上に形成された第２の導電部１３ａとを有する第１のゲート電極２０Ａと、第１のゲート電極２０Ａの側面上に形成されたサイドウォール８ａと、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に形成された浅いｐ型ソースドレイン領域７ａと、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に形成された深いｐ型ソースドレイン領域９ａと、深いｐ型ソースドレイン領域９ａの上部に形成されたシリサイド膜１０ａ１と、第１のゲート電極２０Ａの上部に形成されたシリサイド膜１０ａ２とを有している。
　一方、高閾値トランジスタＨＴｒは、第２の活性領域１ｂに形成されたｎ型チャネル領域３ｂと、ｎ型チャネル領域３ｂ上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜４ｂと、第２のゲート絶縁膜４ｂ上に接して設けられた第３の導電部１２ｂと、第３の導電部１２ｂ上に形成された第４の導電部１３ｂとを有する第２のゲート電極２０Ｂと、第２のゲート電極２０Ｂの側面上に形成されたサイドウォール８ｂと、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に形成された浅いｐ型ソースドレイン領域７ｂと、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に形成された深いｐ型ソースドレイン領域９ｂと、深いｐ型ソースドレイン領域９ｂの上部に形成されたシリサイド膜１０ｂ１と、第２のゲート電極２０Ｂの上部に形成されたシリサイド膜１０ｂ２とを有している。
　ここで、本実施形態の構造上の特徴点は、以下に示す点である。
　高閾値トランジスタＨＴｒの第２のゲート電極２０Ｂを構成する第３の導電部１２ｂは、低閾値トランジスタＬＴｒの第１のゲート電極２０Ａを構成する第１の導電部１２ａよりも薄い膜厚で、且つ、第１の導電部１２ａと同じ組成の金属又は金属化合物からなり、第１の導電部１２ａと同じ仕事関数を有している。そして、第１の導電部１２ａと第３の導電部１２ｂとは、その上に互いに同じ膜厚のシリコン膜からなる第２，第４の導電部１３ａ，１３ｂが形成されている。具体的には、第１の導電部１２ａは膜厚が２０ｎｍ（すなわち、２０ｎｍ以上）のＴｉＮ膜からなり、第３の導電部１２ｂは膜厚が１０ｎｍ（すなわち、１５ｎｍ以下）のＴｉＮ膜からなる。そして、第２，第４の導電部１３ａ，１３ｂは膜厚が１００ｎｍのｐ型ポリシリコン膜からなる。これにより、図６に示すように、４．８５ｅＶ程度の実効仕事関数を有する低閾値トランジスタＬＴｒを実現し、低閾値トランジスタＬＴｒの閾値電圧を０．３０Ｖ程度にする一方、４．７５ｅＶ程度の実効仕事関数を有する高閾値トランジスタＨＴｒを実現し、高閾値トランジスタＨＴｒの閾値電圧を０．４０Ｖ程度にすることができる。
　このように、第１の導電部１２ａの膜厚として、実効仕事関数に対して比較的低い依存性を示す膜厚を採用する一方、第３の導電部１２ｂの膜厚として、実効仕事関数に対して比較的高い依存性を示す膜厚を採用することにより、第３の導電部１２ｂと第４の導電部１３ｂとからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部１２ａと第２の導電部１３ａとからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数よりもミッドギャップ寄りにシフトさせることができる。
　そのため、高閾値トランジスタＨＴｒは、低閾値トランジスタＬＴｒに比べて「シリコンのミッドギャップ仕事関数（４．６ｅＶ程度，上記１）参照）」に近い実効仕事関数を有している。言い換えれば、低閾値トランジスタＬＴｒは、高閾値トランジスタＨＴｒに比べて「バンドエッジ（約５．１５ｅＶ，上記２）参照）」に近い実効仕事関数を有している。すなわち、低閾値トランジスタＬＴｒは、高閾値トランジスタＨＴｒに比べて高い実効仕事関数を有している。
　第１の導電部１２ａが接する第１のゲート絶縁膜４ａと、第３の導電部１２ｂが接する第２のゲート絶縁膜４ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ膜厚の高誘電率絶縁膜からなる。そして、第１の導電部１２ａ上に形成された第２の導電部１３ａと、第３の導電部１２ｂ上に形成された第４の導電部１３ｂとは、互いに同じ膜厚のシリコン膜からなる。
　第１の導電部１２ａ及び第２の導電部１３ａからなる第１のゲート電極２０Ａの膜厚は、第１の導電部１２ａよりも薄い膜厚の第３の導電部１２ｂ、及び第２の導電部１３ａと同じ膜厚の第４の導電部１３ｂからなる第２のゲート電極２０Ｂの膜厚に比べて厚い。そして、第１のゲート電極２０Ａの側面上に形成されたサイドウォール８ａの高さは、第２のゲート電極２０Ｂの側面上に形成されたサイドウォール８ｂの高さに比べて高い。
　Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ不純物濃度を有している。
　また、浅いｐ型ソースドレイン領域７ａ，７ｂ、及び深いｐ型ソースドレイン領域９ａ，９ｂもそれぞれ、同一工程で、且つ、同一構造で形成されている。
　本実施形態によると、その上に第４の導電部１３ｂが形成された第３の導電部１２ｂの膜厚を、その上に第２の導電部１３ａが形成された第１の導電部１２ａの膜厚よりも薄くすることにより、第３の導電部１２ｂと第４の導電部１３ｂとからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部１２ａと第２の導電部１３ａとからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数よりもミッドギャップ寄りにシフトさせて、高閾値トランジスタＨＴｒの実効仕事関数を、低閾値トランジスタＬＴｒの実効仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い実効仕事関数にして、高閾値トランジスタＨＴｒの閾値電圧を、低閾値トランジスタＬＴｒの閾値電圧に比べて高くすることができる。
　そのため、従来のようにＨｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ｂ参照）の不純物濃度を、Ｌｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ａ参照）の不純物濃度よりも高くする必要がなく、ｎ型チャネル領域３ｂの不純物濃度を、ｎ型チャネル領域３ａの不純物濃度と同じにすることができる。そのため、半導体装置の動作時に、キャリアがｎ型チャネル領域３ｂに含まれるｎ型不純物と衝突して散乱することを抑制することができるため、高閾値トランジスタＨＴｒにおいて、リーク電流の低減化、及び、高駆動力化を図ることができる。
　また、低，高閾値トランジスタの閾値電圧を制御する方法として、従来のように低，高閾値トランジスタを構成するゲート絶縁膜のＨｆ濃度を調整する方法ではなく、低，高閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部の膜厚を調整する方法を採用するため、低，高閾値トランジスタの閾値電圧を容易に且つ高精度に制御することができる。
　従って、互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現することができる。
　なお、本実施形態では、第１の導電部１２ａとして、実効仕事関数に対する依存性の比較的低い膜厚（例えば２０ｎｍ以上）のＴｉＮ膜を採用する一方、第３の導電部１２ｂとして、実効仕事関数に対する依存性の比較的高い膜厚、すなわち第１の導電部１２ａよりも薄い膜厚（例えば１５ｎｍ以下）のＴｉＮ膜を採用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ＴｉＮ膜の代わりに、ＴａＮ膜又はＴａＣ膜を用いてもよい。
　すなわち、本実施形態のように、第１，第３の導電部１２ａ，１２ｂの導電材料として、４．７ｅＶ以上で５．１５ｅＶ以下の仕事関数を有する導電材料を採用し、第３の導電部１２ｂの膜厚を、第１の導電部１２ａの膜厚よりも薄くすることにより、高閾値トランジスタＨＴｒの実効仕事関数を、低閾値トランジスタＬＴｒの実効仕事関数よりもミッドギャップ寄りにシフトさせることができる。
　また、本実施形態では、第１，第３の導電部１２ａ，１２ｂ上に形成された第２，第４の導電部１３ａ，１３ｂが、ｐ型ポリシリコン膜からなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｐ型ポリシリコン膜の代わりに、ｎ型ポリシリコン膜を用いてもよい。
　すなわち、本実施形態のように、第２，第４の導電部１３ａ，１３ｂの条件は、第４の導電部１３ｂと第２のゲート絶縁膜４ｂとを組み合わせた場合に得られる実効仕事関数が、第１の導電部１２ａと第１のゲート絶縁膜４ａとを組み合わせた場合に得られる実効仕事関数よりも、ミッドギャップ寄りにあればよい。これにより、第３の導電部１２ｂと第４の導電部１３ｂとからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部１２ａと第２の導電部１３ａとからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数よりも、ミッドギャップ寄りにシフトさせることができる。
　また、本実施形態では、Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとを、図７(a) に示すように同一工程で形成し、互いに不純物濃度が同じｎ型チャネル領域３ａ，３ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、互いに不純物濃度の若干異なるｎ型チャネル領域を形成してもよい。
　（第４の実施形態の変形例）
　以下に、本発明の第４の実施形態の変形例に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて、図９(a) ～(d) を参照しながら説明する。図９(a) ～(d) は、本発明の第４の実施形態の変形例に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図９(a) ～(d) において、第４の実施形態と同一の構成要素には、第４の実施形態における図７(a) ～図８(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｌｖｔ領域は低閾値トランジスタＬＴｒが形成される領域であり、Ｈｖｔ領域は高閾値トランジスタＨＴｒが形成される領域である。
　まず、第４の実施形態における図７(a) に示す工程と同様の工程を行い、図９(a) に示す構成を得る。但し、本変形例では、第４の実施形態における膜厚１０ｎｍのＴｉＮ膜からなる第１の金属膜１２の代わりに、図９(a) に示すように、膜厚２０ｎｍのＴｉＮ膜からなる金属膜１４を形成する。このようにして、高誘電率絶縁膜４に接する金属膜１４を形成する。
　次に、図９(b) に示すように、金属膜１４上に、Ｌｖｔ領域を覆いＨｖｔ領域を開口するレジストパターン１５を形成した後、レジストパターン１５をマスクにして、第２の活性領域１ｂ上の金属膜１４の上部に対してエッチングを行い、膜厚が１０ｎｍの金属薄膜部１４Ｙを形成し、その後、レジストパターン１５を除去する。これにより、第１の活性領域１ａ上に膜厚２０ｎｍの金属膜１４を残存させる一方、第２の活性領域１ｂ上に、金属膜１４よりも膜厚の薄い金属薄膜部１４Ｙを残存させる。
　次に、図９(c) に示すように、金属膜１４及び金属薄膜部１４Ｙ上に、例えば膜厚１００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜に対してｐ型不純物をイオン注入することにより、ｐ型ポリシリコン膜からなるシリコン膜１３を形成する。なお、シリコン膜１３の注入条件は、第２の実施形態におけるシリコン膜１１の注入条件と同一である。
　次に、図９(d) に示すように、例えばフォトリソグラフィ法により、シリコン膜１３上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域のシリコン膜１３、金属膜１４、及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、金属膜１４からなる第１の導電部１４ａ、及びシリコン膜１３からなる第２の導電部１３ａを順次形成する。それと共に、Ｈｖｔ領域のシリコン膜１３、金属薄膜部１４Ｙ、及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、金属薄膜部１４Ｙからなる第３の導電部１４ｂ、及びシリコン膜１３からなる第４の導電部１３ｂを順次形成する。このとき、第１の導電部１４ａの膜厚は、金属膜１４の膜厚である２０ｎｍとなり、第３の導電部１４ｂの膜厚は、金属薄膜部１４Ｙの膜厚である１０ｎｍとなる。
　このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部１４ａと、第１の導電部１４ａ上に設けられた第２の導電部１３ａとを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第３の導電部１４ｂと、第３の導電部１４ｂ上に設けられた第４の導電部１３ｂとを有する第２のゲート電極２０Ｂを順次形成する。
　その後、第１の実施形態における図２(a) に示す工程での浅いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ｂを自己整合的に形成する。その後、第４の実施形態における図８(b) ～(d) に示す工程と同様の工程を順次行い、図８(d) に示す構成と同様の構成を有する半導体装置を製造することができる。
　本変形例によると、第４の実施形態と同様の効果を得ることができる。
　なお、第１～第３の実施形態、並びに第４の実施形態及びその変形例では、互いに閾値電圧の異なるＭＩＳトランジスタとして、Ｐ型ＭＩＳトランジスタを適用した場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、Ｎ型ＭＩＳトランジスタを適用した場合においても、第１～第３の実施形態、又は第４の実施形態若しくはその変形例と同様の効果を得ることができる。
　第１に例えば、第１の実施形態において、互いに閾値電圧の異なるＭＩＳトランジスタとしてＮ型ＭＩＳトランジスタを適用した場合、仕事関数が４．０５ｅＶ以上で４．６ｅＶ以下の範囲内にある導電材料中から互いに仕事関数の異なる第１，第２の導電材料を選択し、これら第１，第２の導電材料のうち、「バンドエッジ（約４．０５ｅＶ，上記２）参照）」に比較的近い仕事関数の導電材料を、相対的に閾値電圧の低いＮ型ＭＩＳトランジスタ（以下、「Ｎ型低閾値トランジスタ」と称する）を構成する導電部の導電材料として採用する一方、「シリコンのミッドギャップ仕事関数（４．６ｅＶ程度，上記１）参照）」に比較的近い仕事関数の導電材料を、相対的に閾値電圧の高いＮ型ＭＩＳトランジスタ（以下、「Ｎ型高閾値トランジスタ」と称する）を構成する導電部の導電材料として採用する。例えば、Ｎ型低閾値トランジスタを構成する導電部の導電材料としては、４．０５ｅＶ以上で４．５ｅＶ以下の仕事関数（例えば、４．３ｅＶ）を有し、且つ、Ｎ型高閾値トランジスタを構成する導電部の導電材料の仕事関数よりもバンドエッジ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。一方、Ｎ型高閾値トランジスタを構成する導電部の導電材料としては、４．１５ｅＶ以上で４．６ｅＶ以下の仕事関数（例えば、４．５ｅＶ）を有し、且つ、Ｎ型低閾値トランジスタを構成する導電部の導電材料の仕事関数よりもミッドギャップ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。
　このように、Ｎ型高閾値トランジスタを構成する導電部の仕事関数を、Ｎ型低閾値トランジスタを構成する導電部の仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数にすることにより、Ｎ型高閾値トランジスタの実効仕事関数を、Ｎ型低閾値トランジスタの実効仕事関数に比べて高くして、Ｎ型高閾値トランジスタの閾値電圧を、Ｎ型低閾値トランジスタの閾値電圧に比べて高くすることができるので、互いに閾値電圧の異なるＮ型低，高閾値トランジスタを精度良く実現することができる。すなわち、第１の実施形態と同様の効果を得ることができる。
　なお、第２，第３の実施形態において、互いに閾値電圧の異なるＭＩＳトランジスタとしてＮ型ＭＩＳトランジスタを適用した場合も、Ｎ型低閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部の仕事関数に比べて、Ｎ型高閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部の仕事関数を「シリコンのミッドギャップ仕事関数」に近い仕事関数にすることにより、第２，第３の実施形態と同様の効果を得ることができる。
　第２に例えば、第４の実施形態において、互いに閾値電圧の異なるＭＩＳトランジスタとしてＮ型ＭＩＳトランジスタを適用した場合、金属膜からなる導電部と、該導電部上に形成されたシリコン膜からなる導電部とで構成されたゲート電極を有するＮ型低，高閾値トランジスタにおいて、Ｎ型低，高閾値トランジスタを構成する金属膜からなる導電部として、仕事関数が４．０５ｅＶ以上で４．５ｅＶ以下の範囲内にある導電部を採用し、Ｎ型高閾値トランジスタを構成する金属膜からなる導電部の膜厚を、Ｎ型低閾値トランジスタを構成する金属膜からなる導電部の膜厚よりも薄くする。ここで、シリコン膜からなる導電部としては、例えばｎ型ポリシリコン膜、又はｐ型ポリシリコン膜等が挙げられる。
　このように、Ｎ型高閾値トランジスタを構成する金属膜からなる導電部の膜厚を、Ｎ型低閾値トランジスタを構成する金属膜からなる導電部の膜厚よりも薄くすることにより、Ｎ型高閾値トランジスタの実効仕事関数を、Ｎ型低閾値トランジスタの実効仕事関数よりもミッドギャップ寄りにシフトさせて、Ｎ型高閾値トランジスタの閾値電圧を、Ｎ型低閾値トランジスタの閾値電圧よりも高くすることができるので、互いに閾値電圧の異なるＮ型低，高閾値トランジスタを精度良く実現することができる。すなわち、第４の実施形態と同様の効果を得ることができる。
　なお、言うまでもないが、低，高閾値トランジスタの導電型に関係なく、高閾値トランジスタは、低閾値ＭＩＳトランジスタに比べて「シリコンのミッドギャップ仕事関数（４．６ｅＶ程度，上記１）参照）」に近い実効仕事関数を有している。言い換えれば、低閾値ＭＩＳトランジスタは、高閾値ＭＩＳトランジスタに比べて「バンドエッジ（Ｎ型ＭＩＳトランジスタ：４．０５ｅＶ，Ｐ型ＭＩＳトランジスタ：５．１５ｅＶ，上記２）参照）」に近い実効仕事関数を有している。すなわち、低，高閾値トランジスタの導電型がＮ型の場合、Ｎ型高閾値トランジスタは、Ｎ型低閾値トランジスタに比べて高い実効仕事関数を有している。一方、低，高閾値トランジスタの導電型がＰ型の場合、Ｐ型高閾値トランジスタは、Ｐ型低閾値トランジスタに比べて低い実効仕事関数を有している。
　また、第１～第３の実施形態、並びに第４の実施形態及びその変形例では、浅いｐ型ソースドレイン領域７ａ，７ｂを、第１，第２のゲート電極２０Ａ，２０Ｂをマスクにして、第１，第２の活性領域１ａ，１ｂにｐ型不純物をイオン注入することにより形成したが、本発明はこれに限定されるものではない。例えば、浅いｐ型ソースドレイン領域を、側面にオフセットスペーサが形成された第１，第２のゲート電極をマスクにして、第１，第２の活性領域にｐ型不純物をイオン注入することにより形成してもよい。
　また、第１～第３の実施形態、並びに第４の実施形態及びその変形例では、サイドウォール８ａ，８ｂが単層構造である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、断面形状がＬ字状の第１の絶縁膜（例えばシリコン酸化膜）からなる内側サイドウォールと、内側サイドウォール上に形成された第２の絶縁膜（例えばシリコン窒化膜）からなる外側サイドウォールとで構成された積層構造であってもよい。
　また、第１～第３の実施形態、並びに第４の実施形態及びその変形例では、高誘電率絶縁膜４としてＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2等のハフニウムを含む金属酸化物、又はＺｒＯ2、ＴｉＯ2若しくはＴａ2Ｏ5等の金属酸化物からなる高誘電率絶縁膜を用いてもよい。
　以上説明したように、本発明は、互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く実現することができるので、半導体装置及びその製造方法に有用である。

Claims (27)

  1. 　第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタよりも高い閾値電圧を有する第２のＭＩＳトランジスタとを備えた半導体装置であって、
    　前記第１のＭＩＳトランジスタは、
    　半導体基板における第１の活性領域に形成された第１のチャネル領域と、
    　前記第１の活性領域における前記第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に接して設けられた第１の導電部と、前記第１の導電部上に形成された第２の導電部とを有する第１のゲート電極とを備え、
    　前記第２のＭＩＳトランジスタは、
    　前記半導体基板における第２の活性領域に形成され、前記第１のチャネル領域と同じ導電型を有する第２のチャネル領域と、
    　前記第２の活性領域における前記第２のチャネル領域上に形成された前記高誘電率絶縁膜からなる第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に接して設けられた第３の導電部と、前記第３の導電部上に形成された第４の導電部とを有する第２のゲート電極とを備え、
    　前記第３の導電部は、前記第１の導電部よりも薄い膜厚で、且つ、前記第１の導電部と同じ組成材料からなることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１の導電部及び前記第３の導電部は、金属又は金属化合物からなり、
    　前記第２の導電部及び前記第４の導電部は、シリコンからなることを特徴とする半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　前記第２のゲート絶縁膜及び前記第２のゲート電極を有する前記第２のＭＩＳトランジスタは、前記第１のゲート絶縁膜及び前記第１のゲート電極を有する前記第１のＭＩＳトランジスタに比べてシリコンのミッドギャップ仕事関数に近い実効仕事関数を有していることを特徴とする半導体装置。
  4. 　請求項１～３のうちいずれか１項に記載の半導体装置において、
    　前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
    　前記第１の導電部及び前記第３の導電部は、４．７ｅＶ以上で５．１５ｅＶ以下の仕事関数を有していることを特徴とする半導体装置。
  5. 　請求項１～４のうちいずれか１項に記載の半導体装置において、
    　前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
    　前記第１の導電部及び前記第３の導電部は、窒化チタン膜、窒化タンタル膜又は炭化タンタル膜であることを特徴とする半導体装置。
  6. 　請求項１～５のうちいずれか１項に記載の半導体装置において、
    　前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
    　前記第１の導電部及び前記第３の導電部は、窒化チタン膜からなり、
    　前記第１の導電部の膜厚は、２０ｎｍ以上であり、
    　前記第３の導電部の膜厚は、１５ｎｍ以下であることを特徴とする半導体装置。
  7. 　請求項１～３のうちいずれか１項に記載の半導体装置において、
    　前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、
    　前記第１の導電部及び前記第３の導電部は、４．０５ｅＶ以上で４．５ｅＶ以下の仕事関数を有していることを特徴とする半導体装置。
  8. 　請求項１～７のうちいずれか１項に記載の半導体装置において、
    　前記第２のチャネル領域は、前記第１のチャネル領域と同じ不純物濃度を有していることを特徴とする半導体装置。
  9. 　請求項１～８のうちいずれか１項に記載の半導体装置において、
    　前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜と同じ膜厚を有し、
    　前記第４の導電部は、前記第２の導電部と同じ膜厚を有していることを特徴とする半導体装置。
  10. 　請求項１～９のうちいずれか１項に記載の半導体装置において、
    　前記第１のゲート電極の膜厚は、前記第２のゲート電極の膜厚に比べて厚いことを特徴とする半導体装置。
  11. 　第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタよりも高い閾値電圧を有する第２のＭＩＳトランジスタとを備えた半導体装置であって、
    　前記第１のＭＩＳトランジスタは、
    　半導体基板における第１の活性領域に形成された第１のチャネル領域と、
    　前記第１の活性領域における前記第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に接して設けられた第１の導電部を有する第１のゲート電極とを備え、
    　前記第２のＭＩＳトランジスタは、
    　前記半導体基板における第２の活性領域に形成され、前記第１のチャネル領域と同じ導電型を有する第２のチャネル領域と、
    　前記第２の活性領域における前記第２のチャネル領域上に形成された前記高誘電率絶縁膜からなる第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に接して設けられた第２の導電部を有する第２のゲート電極とを備え、
    　前記第２の導電部は、前記第１の導電部と異なる組成材料からなることを特徴とする半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記第２の導電部は、前記第１の導電部に比べてシリコンのミッドギャップ仕事関数に近い仕事関数を有していることを特徴とする半導体装置。
  13. 　請求項１１又は１２に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１の導電部のみからなり、
    　前記第２のゲート電極は、前記第２の導電部のみからなることを特徴とする半導体装置。
  14. 　請求項１１又は１２に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１の導電部上に形成された第３の導電部を有し、
    　前記第２のゲート電極は、前記第２の導電部上に形成された第４の導電部を有していることを特徴とする半導体装置。
  15. 　請求項１４に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１の導電部と前記第３の導電部との間に、前記第２の導電部と同じ導電材料からなる第５の導電部を有していることを特徴とする半導体装置。
  16. 　請求項１４又は１５に記載の半導体装置において、
    　前記第３の導電部及び前記第４の導電部は、シリコンからなることを特徴とする半導体装置。
  17. 　請求項１１～１６のうちいずれか１項に記載の半導体装置において、
    　前記第１の導電部は、第１の金属又は第１の金属化合物からなり、
    　前記第２の導電部は、第２の金属又は第２の金属化合物からなることを特徴とする半導体装置。
  18. 　請求項１１～１７のうちいずれか１項に記載の半導体装置において、
    　前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
    　前記第１の導電部は、窒化チタン膜であり、
    　前記第２の導電部は、窒化モリブデン膜又は窒化タンタル膜であることを特徴とする半導体装置。
  19. 　請求項１１～１８のうちいずれか１項に記載の半導体装置において、
    　前記第２のチャネル領域は、前記第１のチャネル領域と同じ不純物濃度を有していることを特徴とする半導体装置。
  20. 　第１のゲート電極を有する第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタよりも高い閾値電圧を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
    　半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
    　前記第１の活性領域に第１のチャネル領域を形成すると共に、前記第２の活性領域に前記第１のチャネル領域と同じ導電型を有する第２のチャネル領域を形成する工程（ｂ）と、
    　前記工程（ｂ）の後に、前記第１の活性領域及び前記第２の活性領域の上に高誘電率絶縁膜を形成する工程（ｃ）と、
    　前記工程（ｃ）の後に、前記第１の活性領域上に前記高誘電率絶縁膜からなる第１のゲート絶縁膜を形成し、且つ、前記第１のゲート絶縁膜上に接して設けられた第１の導電部と前記第１の導電部上に設けられた第２の導電部とを有する前記第１のゲート電極を形成する共に、前記第２の活性領域上に前記高誘電率絶縁膜からなる第２のゲート絶縁膜を形成し、且つ、前記第２のゲート絶縁膜上に接して設けられた第３の導電部と前記第３の導電部上に設けられた第４の導電部とを有する前記第２のゲート電極を形成する工程（ｄ）とを備え、
    　前記第３の導電部は、前記第１の導電部よりも薄い膜厚で、且つ、前記第１の導電部と同じ組成材料からなることを特徴とする半導体装置の製造方法。
  21. 　請求項２０に記載の半導体装置の製造方法において、
    　前記工程（ｄ）は、前記第１の活性領域上の前記高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、前記工程（ｄ１）の後に、前記第１の金属膜、及び前記第２の活性領域上の前記高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、前記（ｄ２）の後に、前記第２の金属膜上にシリコン膜を形成する工程（ｄ３）と、前記工程（ｄ３）の後に、前記第１の活性領域上の前記シリコン膜、前記第２の金属膜、前記第１の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、前記第１の金属膜及び前記第２の金属膜からなる前記第１の導電部、及び前記シリコン膜からなる前記第２の導電部を形成すると共に、前記第２の活性領域上の前記シリコン膜、前記第２の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、前記第２の金属膜からなる前記第３の導電部、及び前記シリコン膜からなる前記第４の導電部を形成する工程（ｄ４）とを含むことを特徴とする半導体装置の製造方法。
  22. 　請求項２０に記載の半導体装置の製造方法において、
    　前記工程（ｄ）は、前記高誘電率絶縁膜に接する金属膜を形成する工程（ｄ１）と、前記工程（ｄ１）の後に、第２の活性領域上の前記金属膜の上部をエッチングして、前記金属膜よりも膜厚の薄い金属薄膜部を形成する工程（ｄ２）と、前記工程（ｄ２）の後に、前記金属膜及び前記金属薄膜部の上にシリコン膜を形成する工程（ｄ３）と、前記工程（ｄ３）の後に、前記第１の活性領域上の前記シリコン膜、前記金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、前記金属膜からなる前記第１の導電部、及び前記シリコン膜からなる前記第２の導電部を形成すると共に、前記第２の活性領域上の前記シリコン膜、前記金属薄膜部、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、前記金属薄膜部からなる前記第３の導電部、及び前記シリコン膜からなる前記第４の導電部を形成する工程（ｄ４）とを含むことを特徴とする半導体装置の製造方法。
  23. 　第１のゲート電極を有する第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタよりも高い閾値電圧を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
    　半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
    　前記第１の活性領域に第１のチャネル領域を形成すると共に、前記第２の活性領域に前記第１のチャネル領域と同じ導電型を有する第２のチャネル領域を形成する工程（ｂ）と、
    　前記工程（ｂ）の後に、前記第１の活性領域及び前記第２の活性領域の上に高誘電率絶縁膜を形成する工程（ｃ）と、
    　前記工程（ｃ）の後に、前記第１の活性領域上に前記高誘電率絶縁膜からなる第１のゲート絶縁膜を形成し、且つ、前記第１のゲート絶縁膜上に接して設けられた第１の導電部を有する前記第１のゲート電極を形成する共に、前記第２の活性領域上に前記高誘電率絶縁膜からなる第２のゲート絶縁膜を形成し、且つ、前記第２のゲート絶縁膜上に接して設けられた第２の導電部を有する前記第２のゲート電極を形成する工程（ｄ）とを備え、
    　前記第２の導電部は、前記第１の導電部と異なる組成材料からなることを特徴とする半導体装置の製造方法。
  24. 　請求項２３に記載の半導体装置の製造方法において、
    　前記工程（ｄ）は、前記第１の活性領域上の前記高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、前記第２の活性領域上の前記高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、前記工程（ｄ１）及び前記工程（ｄ２）の後に、前記第１の活性領域上の前記第１の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、及び前記第１の金属膜からなる前記第１の導電部を形成すると共に、前記第２の活性領域上の前記第２の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、及び前記第２の金属膜からなる前記第２の導電部を形成する工程（ｄ３）とを含むことを特徴とする半導体装置の製造方法。
  25. 　請求項２３に記載の半導体装置の製造方法において、
    　前記工程（ｄ）は、前記第１の活性領域上の前記高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、前記第２の活性領域上の前記高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、前記工程（ｄ１）及び前記工程（ｄ２）の後に、前記第１の金属膜及び前記第２の金属膜の上にシリコン膜を形成する工程（ｄ３）と、前記工程（ｄ３）の後に、前記第１の活性領域上の前記シリコン膜、前記第１の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、前記第１の金属膜からなる前記第１の導電部、及び前記シリコン膜からなる第３の導電部を形成すると共に、前記第２の活性領域上の前記シリコン膜、前記第２の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、前記第２の金属膜からなる前記第２の導電部、及び前記シリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことを特徴とする半導体装置の製造方法。
  26. 　請求項２３に記載の半導体装置の製造方法において、
    　前記工程（ｄ）は、前記第１の活性領域上の前記高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、前記工程（ｄ１）の後に、前記第１の金属膜、及び前記第２の活性領域上の前記高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、前記工程（ｄ２）の後に、前記第２の金属膜上にシリコン膜を形成する工程（ｄ３）と、前記工程（ｄ３）の後に、前記第１の活性領域上の前記シリコン膜、前記第２の金属膜、前記第１の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、前記第１の金属膜からなる前記第１の導電部、前記第２の金属膜からなる第５の導電部、及び前記シリコン膜からなる第３の導電部を形成すると共に、前記第２の活性領域上の前記シリコン膜、前記第２の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、前記第２の金属膜からなる前記第２の導電部、及び前記シリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことを特徴とする半導体装置の製造方法。
  27. 　請求項１４に記載の半導体装置において、
    　前記第２のゲート電極は、前記第２の導電部と前記第４の導電部との間に、前記第１の導電部と同じ導電材料からなる第５の導電部を有していることを特徴とする半導体装置。
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