CN101652854A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。该半导体装置包括第一MIS晶体管(LTr)和第二MIS晶体管(HTr)。第一MIS晶体管包括：形成在第一活性区域(1a)的第一沟道区域(3a)、由形成在第一沟道区域上的高介电常数绝缘膜构成的第一栅极绝缘膜(4a)以及具有接着第一栅极绝缘膜的上表面形成的第一导电部(12a)与第二导电部(13a)的第一栅电极(20A)；第二MIS晶体管包括：形成在第二活性区域(1b)的第二沟道区域(3b)、由形成在第二沟道区域上的高介电常数绝缘膜构成的第二栅极绝缘膜(4b)以及具有接着第二栅极绝缘膜的上表面形成的第三导电部(12b)与第四导电部(13b)的第二栅电极(20B)。第三导电部的膜厚比第一导电部薄，且由与第一导电部相同的组分材料形成。

Description

半导体装置及其制造方法
技术领域
[0001]本发明涉及一种半导体装置及其制造方法。特别涉及一种包括阈值电压彼此不同的多阈值电压型金属绝缘膜半导体场效应晶体管的半导体装置及其制造方法。
背景技术
[0002]近年来，为使半导体集成电路装置的高性能化与低功耗化两立，一般是利用使导电型彼此相同、阈值电压彼此不同的金属绝缘膜半导体场效应晶体管(以下，称其为“MIS晶体管”)混载的多阈值电压型制造工艺。
[0003]另一方面，伴随着半导体集成电路装置的高集成化、高功能化以及高速化，MIS晶体管的栅极绝缘膜的薄膜化在不断深入。然而，在使用氧化硅膜作栅极绝缘膜的情况下，若栅极绝缘膜的膜厚薄到一定值以下，直接隧穿(direct tunneling)就会导致漏电流急剧增大，最终导致芯片的消耗电流增大。这就是存在的问题。
[0004]于是，下述做法备受众人关注。即，用介电常数在氧化硅膜的3倍以上的高介电常数绝缘膜，例如HfO2、HfSiON等作栅极绝缘膜，取代用氧化硅膜作栅极绝缘膜。
[0005]这里，在包括多阈值电压型MIS晶体管的半导体装置中的栅极绝缘膜使用的是高介电常数绝缘膜的情况下，半导体装置是利用与制造用例如SiON系列膜作栅极绝缘膜时一样的工序制造出来。以下，参照图10(a)到图10(d)，对现有的半导体装置的制造方法做简单的说明。图10(a)到图10(d)是主要工序剖视图，按工序顺序示出了现有半导体装置的制造方法。此外，图中，Lvt区域是形成有阈值电压相对较低的P型MIS晶体管的区域，Hvt区域是形成有阈值电压相对较高的P型MIS晶体管的区域。
[0006]首先，如图10(a)所示，在硅基板101上部形成元件隔离区域102。硅基板101中被元件隔离区域102包围的区域中，位于Lvt区域的区域由此而成为Lvt区域的活性区域101a，位于Hvt区域的区域由此而成为Hvt区域的活性区域101b。之后，在Lvt区域的活性区域101a上部形成具有第一杂质浓度的n型沟道区域103a。另一方面，在Hvt区域的活性区域101b上部形成具有浓度比第一杂质浓度高的第二杂质浓度的n型沟道区域103b。之后，依次在硅基板101上形成高介电常数绝缘膜104与金属膜105。
[0007]其次，如图10(b)所示，在金属膜105上形成多晶硅膜111。
[0008]其次，如图10(c)所示，依次将Lvt区域的多晶硅膜111、金属膜105以及高介电常数绝缘膜104图案化，以在Lvt区域的活性区域101a上依次形成由高介电常数绝缘膜104构成的栅极绝缘膜104a和由金属膜105a与多晶硅膜111a构成的栅电极120A。并且，依次将Hvt区域的多晶硅膜111、金属膜105以及高介电常数绝缘膜104图案化，以在Hvt区域的活性区域101b上依次形成由高介电常数绝缘膜104构成的栅极绝缘膜104b和由金属膜105b与多晶硅膜111b构成的栅电极120B。之后，在活性区域101a形成浅p型源漏极区域107a。并且，在活性区域101b形成浅p型源漏极区域107b。
[0009]其次，如图10(d)所示，在栅电极120A的侧面上形成侧壁108a，并且，在栅电极120B的侧面上形成侧壁108b。之后，在活性区域101a形成深p型源漏极区域109a，并且，在活性区域101b形成深p型源漏极区域109b。之后，在深p型源漏极区域109a、109b上部形成硅化物膜110a1、110b1，并且，在栅电极120A、120B中的多晶硅膜111a、111b上部形成硅化物膜110a2、110b2。
-发明要解决的技术问题-
[0010]一般情况下，在混载有阈值电压彼此不同的MIS晶体管的半导体装置中，需要将高阈值电压系MIS晶体管的沟道区域(参照图10(d)：103b)的杂质浓度调节得比低阈值电压系MIS晶体管的沟道区域(参照图10(d)：103b)的杂质浓度高。由此而将高阈值电压系MIS晶体管的阈值电压控制得比低阈值电压系MIS晶体管的阈值电压高。
[0011]但是，在这一情况下有以下问题。因为高阈值电压系MIS晶体管的沟道区域的杂质浓度较高，所以当半导体装置工作时，载流子会与该沟道区域所含的导电型杂质相碰而飞散，在高阈值电压系MIS晶体管中，载流子的迁移率下降，驱动力也就下降。
[0012]使Lvt区域的沟道区域与Hvt区域的沟道区域的杂质浓度一样低的方法有：不使用具有靠近能带边缘的有效功函数的MIS晶体管作低、高阈值电压系MIS晶体管，而使用具有靠近中间禁带的有效功函数的MIS晶体管作低、高阈值电压系MIS晶体管。由于使用具有靠近中间禁带的有效功函数的MIS晶体管时所需要的沟道区域的杂质浓度，比使用具有靠近能带边缘的有效功函数的MIS晶体管时所需要的沟道区域的杂质浓度低，因此能够使Lvt、Hvt区域中的沟道区域的杂质浓度一样低。
[0013]然而，在上述方法中，为了将高阈值电压系MIS晶体管的阈值电压控制得比低阈值电压系MIS晶体管的阈值电压高，依然是必须将Hvt区域中的沟道区域的杂质浓度调节得比Lvt区域中的沟道区域的杂质浓度高，上述问题依然存在。
[0014]另一方面，也有人提出以下抑制MIS晶体管的阈值电压之方法。即调节由高介电常数绝缘膜(例如HfSiON膜)构成的栅极绝缘膜中铪的浓度，以调整费米能级针扎现象(Fermi Level Pinning)下的能级(参照例如非专利文献1：H.Nakamura et al.，VLSI 2006Tech.Symp，PP.158-159)。但问题是，在该方法下，调节栅极绝缘膜中铪的浓度非常困难，所以控制MIS晶体管的阈值电压也是非常困难的。
[0015]如上所述，在采用调节沟道区域的杂质浓度的方法作控制导电型彼此相同的MIS晶体管的阈值电压的方法的情况下，由于高阈值电压系MIS晶体管的驱动能力下降，因此无法谋求高阈值电压系MIS晶体管的高性能化。另一方面，在采用调节栅极绝缘膜中铪的浓度的方法作控制导电型彼此相同的MIS晶体管的阈值电压的方法的情况下，由于低、高阈值电压系MIS晶体管的阈值电压都非常难以控制，因此无法精度良好地实现低、高阈值电压系MIS晶体管。也就是说，无论采用上述哪一种方法，都无法精度良好且高性能地实现阈值电压彼此不同的MIS晶体管。
发明内容
[0016]本发明是鉴于上述问题点而研究开发出来的。其目的在于：在包括导电型彼此相同的MIS晶体管的半导体装置中，精度良好且高性能地实现阈值电压彼此不同的MIS晶体管。
-解决上述技术问题的技术方案-
[0017]为达成上述目的，本发明第一方面所涉及的半导体装置包括第一MIS晶体管和具有比第一MIS晶体管高的阈值电压的第二MIS晶体管。第一MIS晶体管包括：第一沟道区域，形成在半导体基板中的第一活性区域；第一栅极绝缘膜，形成在第一活性区域的第一沟道区域上由高介电常数绝缘膜构成；以及第一栅电极，具有接着第一栅极绝缘膜的上表面形成的第一导电部和形成在第一导电部上的第二导电部。第二MIS晶体管包括：第二沟道区域，形成在半导体基板的第二活性区域，具有与第一沟道区域相同的导电型；第二栅极绝缘膜，形成在第二活性区域的第二沟道区域上由高介电常数绝缘膜构成；以及第二栅电极，具有接着第二栅极绝缘膜的上表面形成的第三导电部和形成在第三导电部上的第四导电部。第三导电部的膜厚比第一导电部薄，且由与第一导电部相同的组分材料形成。
[0018]根据本发明第一方面所涉及的半导体装置，使在其上形成有第四导电部的第三导电部的膜厚比在其上形成有第二导电部的第一导电部的膜厚薄。这样，具有由第三导电部和第四导电部构成的第二栅电极的第二MIS晶体管的阈值电压，便被控制为比具有由第一导电部和第二导电部构成的第一栅电极的第一MIS晶体管的阈值电压高。
[0019]因此，无需象现有技术那样使第二沟道区域的杂质浓度比第一沟道区域的杂质浓度高很多，便能够使第二沟道区域的杂质浓度和第一沟道区域的杂质浓度相同(或使第二沟道区域的杂质浓度比第一沟道区域的杂质浓度稍微高一些)。结果，能够在半导体装置工作时，抑制载流子与第二沟道区域中所含有的导电型杂质相冲撞而散射。结果，能够谋求第二MIS晶体管的漏电流减少、驱动力提高。
[0020]作为控制第一、第二MIS晶体管的阈值电压的方法，不采用现有技术那样的调节构成MIS晶体管的栅极绝缘膜的铪浓度的方法，而采用调节接着构成第一、第二MIS晶体管的栅极绝缘膜的上表面形成的第一、第三导电部的膜厚的方法。由此便能够容易且高精度地控制第一、第二MIS晶体管的阈值电压。
[0021]因此，在包括导电型彼此相同的第一、第二MIS晶体管的半导体装置中，能够使阈值电压彼此不同的第一、第二MIS晶体管高性能化。
[0022]在本发明第一方面所涉及的半导体装置中，优选，第一导电部与第三导电部由金属或金属化合物形成，第二导电部与第四导电部由硅形成。
[0023]在本发明第一方面所涉及的半导体装置中，优选，具有第二栅极绝缘膜与第二栅电极的第二MIS晶体管，具有比具有第一栅极绝缘膜与第一栅电极的第一MIS晶体管更接近硅的中间禁带功函数的有效功函数。
[0024]在本发明第一方面所涉及的半导体装置中，优选，第一MIS晶体管与第二MIS晶体管是P型MIS晶体管；第一导电部与第三导电部具有4.7eV以上5.15eV以下的功函数。
[0025]在本发明第一方面所涉及的半导体装置中，优选，第一MIS晶体管与第二MIS晶体管是P型MIS晶体管；第一导电部与第三导电部是氮化钛膜、氮化钽膜或碳化钽膜。
[0026]在本发明第一方面所涉及的半导体装置中，优选，第一MIS晶体管与第二MIS晶体管是P型MIS晶体管；第一导电部与第三导电部由氮化钛膜构成；第一导电部的膜厚在20nm以上；第三导电部的膜厚在15nm以下。
[0027]在本发明第一方面所涉及的半导体装置中，优选，第一MI S晶体管与第二MIS晶体管是N型MIS晶体管；第一导电部与第三导电部具有4.05eV以上4.5eV以下的功函数。
[0028]在本发明第一方面所涉及的半导体装置中，优选，第二沟道区域具有与第一沟道区域相等的杂质浓度。
[0029]在本发明第一方面所涉及的半导体装置中，优选，第二栅极绝缘膜具有与第一栅极绝缘膜相等的膜厚；第四导电部具有与第二导电部相等的膜厚。
[0030]在本发明第一方面所涉及的半导体装置中，优选，第一栅极绝缘膜的膜厚比第二栅极绝缘膜的膜厚厚。
[0031]为达成上述目的，本发明第二方面所涉及的半导体装置，包括第一MIS晶体管和具有比第一MIS晶体管高的阈值电压的第二MIS晶体管，第一MIS晶体管包括：第一沟道区域，形成在半导体基板的第一活性区域；第一栅极绝缘膜，形成在第一活性区域的第一沟道区域上由高介电常数绝缘膜构成；以及第一栅电极，具有接着第一栅极绝缘膜的上表面形成的第一导电部。第二MIS晶体管包括：第二沟道区域，形成在半导体基板的第二活性区域，具有与第一沟道区域相同的导电型；第二栅极绝缘膜，形成在第二活性区域的第二沟道区域上由高介电常数绝缘膜构成；以及第二栅电极，具有接着第二栅极绝缘膜的上表面形成的第二导电部。第二导电部由与第一导电部不同的组分材料形成。
[0032]根据本发明第二方面所涉及的半导体装置，第一导电部与第二导电部由组分彼此不同的材料形成。因此，包括具有第二导电部的第二栅电极的第二MIS晶体管的阈值电压，便被控制为比包括具有第一导电部的第一栅电极的第一MIS晶体管的阈值电压高。
[0033]因此，无需象现有技术那样使第二沟道区域的杂质浓度比第一沟道区域的杂质浓度高很多，便能够使第二沟道区域的杂质浓度和第一沟道区域的杂质浓度相同(或使第二沟道区域的杂质浓度比第一沟道区域的杂质浓度稍微高一些)。结果，能够在半导体装置工作时，抑制载流子与第二沟道区域中所含有的导电型杂质相冲撞而散射。正因为如此，便能够谋求第二MIS晶体管的漏电流减少、驱动力提高。
[0034]作为控制第一、第二MIS晶体管的阈值电压的方法，不采用现有技术那样的调节构成MIS晶体管的栅极绝缘膜的铪浓度的方法，而采用调节接着构成第一、第二MIS晶体管的栅极绝缘膜的上表面形成的第一、第三导电部的膜厚的方法。由此便能够容易且高精度地控制第一、第二MIS晶体管的阈值电压。
[0035]因此，在包括导电型彼此相同的第一、第二MIS晶体管的半导体装置中，能够使阈值电压彼此不同的第一、第二MIS晶体管高性能化。
[0036]在本发明第二方面所涉及的半导体装置中，优选，第二导电部具有与第一导电部相比更接近硅的中间禁带功函数的功函数。
[0037]在本发明第二方面所涉及的半导体装置中，优选，第一栅电极仅由第一导电部构成；第二栅电极仅由第二导电部构成。
[0038]在本发明第二方面所涉及的半导体装置中，优选，第一栅电极具有形成在第一导电部上的第三导电部；第二栅电极具有形成在第二导电部上的第四导电部。
[0039]在本发明第二方面所涉及的半导体装置中，优选，第一栅电极在第一导电部与第三导电部之间具有由与第二导电部相同的导电材料形成的第五导电部。
[0040]在本发明第二方面所涉及的半导体装置中，优选，第二栅电极在第二导电部和第四导电部之间具有由与第一导电部相同的导电材料形成的第五导电部。
[0041]在本发明第二方面所涉及的半导体装置中，优选，第三导电部与第四导电部由硅形成。
[0042]在本发明第二方面所涉及的半导体装置中，优选，第一导电部由第一金属或第一金属化合物形成；第二导电部由第二金属或第二金属化合物形成。
[0043]在本发明第二方面所涉及的半导体装置中，优选，第一MIS晶体管与第二MIS晶体管是P型MIS晶体管；第一导电部是氮化钛膜；第二导电部是氮化钼膜或氮化钽膜。
[0044]在本发明第二方面所涉及的半导体装置中，优选，第二沟道区域具有与第一沟道区域相等的杂质浓度。
[0045]为了达成上述目的，本发明第一方面所涉及的半导体装置的制造方法如下。该半导体装置包括第一MIS晶体管与第二MIS晶体管，该第一MIS晶体管具有第一栅电极，该第二MIS晶体管的阈值电压比第一MIS晶体管高并具有第二栅电极，该制造方法包括以下工序：工序a，在半导体基板中形成由元件隔离区域包围的第一活性区域与第二活性区域；工序b，在第一活性区域形成第一沟道区域，并且，在第二活性区域形成导电型与第一沟道区域相同的第二沟道区域；工序c，在工序b后，在第一活性区域与第二活性区域上形成高介电常数绝缘膜；以及工序d，在工序c后，在第一活性区域上形成由高介电常数绝缘膜构成的第一栅极绝缘膜，并且形成具有接着第一栅极绝缘膜的上表面形成的第一导电部和设在第一导电部上的第二导电部的第一栅电极。并且，在第二活性区域上形成由高介电常数绝缘膜构成的第二栅极绝缘膜，并且形成具有接着第二栅极绝缘膜的上表面形成的第三导电部和设在第三导电部上的第四导电部的第二栅电极。第三导电部，其膜厚比第一导电部薄，且由与第一导电部相同的组分材料形成。
[0046]根据本发明第一方面所涉及的半导体装置的制造方法，使在其上形成有第四导电部的第三导电部的膜厚比在其上形成有第二导电部的第一导电部的膜厚薄。由此便能够使具有由第三导电部和第四导电部构成的第二栅电极的第二MIS晶体管的有效功函数移动，而成为比具有由第一导电部与第二导电部构成的第一栅电极的第一MIS晶体管的有效功函数更靠近中间禁带的有效功函数。因而与第一MIS晶体管的有效功函数相比，能够使第二MIS晶体管的有效功函数成为靠近“硅的中间禁带功函数”的有效功函数。
[0047]本发明第一方面所涉及的半导体装置的制造方法中，优选，工序d包括：工序d1，形成与第一活性区域上的高介电常数绝缘膜相接的第一金属膜；工序d2，在工序d1后，形成与第一金属膜与第二活性区域上的高介电常数绝缘膜相接的第二金属膜；工序d3，在工序d2后，在第二金属膜上形成硅膜；以及工序d4，在工序d3后，将第一活性区域上的硅膜、第二金属膜、第一金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第一栅极绝缘膜、由第一金属膜与第二金属膜构成的第一导电部以及由硅膜构成的第二导电部。并且，将第二活性区域上的硅膜、第二金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第二栅极绝缘膜、由第二金属膜构成的第三导电部以及由硅膜构成的第四导电部。
[0048]本发明第一方面所涉及的半导体装置的制造方法中，优选，工序d包括：工序d1，形成与高介电常数绝缘膜相接的金属膜；工序d2，在工序d1后，对第二活性区域上的金属膜进行蚀刻，来形成膜厚比金属膜薄的金属薄膜部；工序d3，在工序d2后，在金属膜与金属薄膜部之上形成硅膜；以及工序d4，在工序d3后，将第一活性区域上的硅膜、金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第一栅极绝缘膜、由金属膜构成的第一导电部以及由硅膜构成的第二导电部。并且，将第二活性区域上的硅膜、金属薄膜部以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第二栅极绝缘膜、由金属薄膜部构成的第三导电部以及由硅膜构成的第四导电部。
[0049]为达成所述目的，本发明第二方面所涉及的半导体装置的制造方法如下所述。该半导体装置包括第一MIS晶体管与第二MIS晶体管，该第一MIS晶体管具有第一栅电极，该第二MIS晶体管的阈值电压比第一MIS晶体管高并具有第二栅电极，该制造方法包括以下工序：工序a，在半导体基板中形成由元件隔离区域包围的第一活性区域与第二活性区域；工序b，在第一活性区域形成第一沟道区域，并且，在第二活性区域形成导电型与第一沟道区域相同的第二沟道区域；工序c，在工序b后，在第一活性区域与第二活性区域上形成高介电常数绝缘膜；以及工序d，在工序c后，在第一活性区域上形成由高介电常数绝缘膜构成的第一栅极绝缘膜，且形成具有接着第一栅极绝缘膜的上表面形成的第一导电部的第一栅电极。而且，在第二活性区域上形成由高介电常数绝缘膜构成的第二栅极绝缘膜，且形成具有接着第二栅极绝缘膜的上表面形成的第二导电部的第二栅电极。第二导电部由与第一导电部不同的组分材料形成。
[0050]根据本发明第二方面所涉及的半导体装置的制造方法，第一导电部与第二导电部由组分彼此不同的材料形成。由此便能够使第二导电部的功函数成为比第一导电部的功函数更接近“硅的中间禁带功函数”的功函数，使包括具有第二导电部的第二栅电极的第二MIS晶体管的有效功函数，成为比包括具有第一导电部的第一栅电极的第一MIS晶体管的有效功函数更接近“硅的中间禁带功函数”的功函数。
[0051]本发明第二方面所涉及的半导体装置的制造方法中，优选，工序d包括：工序d1，形成与第一活性区域上的高介电常数绝缘膜相接的第一金属膜；工序d2，形成与第二活性区域上的高介电常数绝缘膜相接的第二金属膜；以及工序d3，在工序d1及工序d2后，将第一活性区域上的第一金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第一栅极绝缘膜、由第一金属膜构成的第一导电部，并且，将第二活性区域上的第二金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第二栅极绝缘膜、以及由第二金属膜构成的第二导电部。
[0052]本发明第一方面所涉及的半导体装置的制造方法中，优选，工序d包括：工序d1，形成与第一活性区域上的高介电常数绝缘膜相接的第一金属膜；工序d2，形成与第二活性区域上的高介电常数绝缘膜相接的第二金属膜；工序d3，在工序d1及工序d2后，在第一金属膜与第二金属膜上形成硅膜；以及工序d4，在工序d3后，将第一活性区域上的硅膜、第一金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第一栅极绝缘膜、由第一金属膜构成的第一导电部以及由硅膜构成的第三导电部，并且，将第二活性区域上的硅膜、第二金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第二栅极绝缘膜、由第二金属膜构成的第二导电部以及由硅膜构成的第四导电部。
[0053]本发明第一方面所涉及的半导体装置的制造方法中，优选，工序d包括：工序d1，形成与第一活性区域上的高介电常数绝缘膜相接的第一金属膜；工序d2，在工序d1后，形成与第一金属膜及第二活性区域上的高介电常数绝缘膜相接的第二金属膜；工序d3，在工序d2后，在第二金属膜上形成硅膜；以及工序d4，在工序d3后，将第一活性区域上的硅膜、第二金属膜、第一金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第一栅极绝缘膜、由第一金属膜构成的第一导电部、由第二金属膜构成的第五导电部、以及由硅膜构成的第三导电部，并且，将第二活性区域上的硅膜、第二金属膜以及高介电常数绝缘膜图案化，来形成由高介电常数绝缘膜构成的第二栅极绝缘膜、由第二金属膜构成的第二导电部以及由硅膜构成的第四导电部。
-发明的效果-
[0054]如上所述，根据本发明所涉及的半导体装置及其制造方法，调整了接着构成第一、第二MIS晶体管的第一、第二栅极绝缘膜的上表面形成的导电部的膜厚(或者导电部的导电材料)。由此第二MIS晶体管的有效功函数被控制为高于第一MIS晶体管的有效功函数。因此，在包括导电型彼此相同的第一、第二MIS晶体管的半导体装置中，能够高精度且高性能地实现阈值电压彼此不同的第一、第二MIS晶体管。
附图说明
[0055]图1(a)到图1(d)是主要工序剖视图，按工序顺序示出了本发明的第一实施方式所涉及的半导体装置的制造方法。
图2(a)到图2(d)是主要工序剖视图，按工序顺序示出了本发明的第一实施方式所涉及的半导体装置的制造方法。
图3(a)到图3(d)是主要工序剖视图，按工序顺序示出了本发明的第二实施所涉及的半导体装置的制造方法。
图4(a)到图4(d)是主要工序剖视图，按工序顺序示出了本发明的第二实施方式所涉及的半导体装置的制造方法。
图5(a)到图5(d)是主要工序剖视图，按工序顺序示出了本发明的第三实施方式所涉及的半导体装置的制造方法。
图6是显示P型MIS晶体管的有效功函数与TiN膜的膜厚之间的关系的图。
图7(a)到图7(d)是主要工序剖视图，按工序顺序示出了本发明的第四实施方式所涉及的半导体装置的制造方法。
图8(a)到图8(d)是主要工序剖视图，按工序顺序示出了本发明的第四实施方式所涉及的半导体装置的制造方法。
图9(a)到图9(d)是主要工序剖视图，按工序顺序示出了本发明的第四实施方式的变形例所涉及的半导体装置的制造方法。
图10(a)到图10(d)是主要工序剖视图，按工序顺序示出了现有半导体装置的制造方法。
-符号说明-
[0056]1      半导体基板
1a                 第一活性区域
1b                 第二活性区域
2                  元件隔离区域
3a、3b             n型沟道区域
4                  高介电常数绝缘膜
4a                 第一栅极绝缘膜
4b                 第二栅极绝缘膜
5                  第一金属膜
5a                 第一导电部
6                  第二金属膜
6b                 第二导电部
7a、7b             浅p型源漏极区域
8a、8b             侧壁
9a、9b             深p型源漏极区域
10a1、10b1         硅化物膜
20A                第一栅电极
20B                第二栅电极
11                 硅膜
11a                第三导电部
11b                第四导电部
10a2、10b2         硅化物膜
6a                 第五导电部
12、12A            第一金属膜
12X、12XA、12XB    第二金属膜
12a                第一导电部
12b                第三导电部
13                 硅膜
13a                第二导电部
13b                第四导电部
14               金属膜
14Y              金属薄膜部
14a              第一导电部
14b              第三导电部
15               抗蚀图案
具体实施方式
[0057]以下，参照附图对本发明的各实施方式进行说明。
[0058]这里，本说明书中所出现的1)硅的中间禁带功函数(mid gapworkfunction)、2)带边缘、3)靠近中间禁带、靠近带边缘(bandedge)、4)功函数、5)有效功函数这些词语的定义如下。
[0059]1)“硅的中间禁带功函数”这个词语意味着硅的带隙能(midgap energy)的中间值。例如，意味着掺杂有负电荷的硅(N型硅)的功函数(约4.05eV)与掺杂有正电荷的硅(P型硅)的功函数(约5.15eV)的中间值，即意味着4.6eV左右。
[0060]2)“带边缘”这个词语意味着硅的带隙能的端值。例如，在N型MIS晶体管的情况下，意味着掺杂有负电荷的硅(N型硅)的功函数约为4.05eV；在P型MIS晶体管的情况下，意味着掺杂有正电荷的硅(P型硅)的功函数约为5.15eV。
[0061]3)“靠近中间禁带”与“靠近带边缘”这两个词语，一方面，在N型MIS晶体管的情况下，例如比较一下4.3eV的第一功函数(或者有效功函数)与4.5eV的第二功函数(或者有效功函数)，则第一功函数(或者有效功函数)意味着“靠近带边缘”的功函数，第二功函数(或者有效功函数)意味着“靠近中间禁带”的功函数。另一方面，在P型MIS晶体管的情况下，例如比较一下4.7eV的第一功函数(或者有效功函数)与4.9eV的第二功函数(或者有效功函数)，则第一功函数(或者有效功函数)意味着“靠近中间禁带”的功函数，第二功函数(或者有效功函数)意味着“靠近带边缘”的功函数。
[0062]也就是说，彼此不同的功函数(或者有效功函数)中，靠近硅的中间禁带功函数(亦即，上述1)所示的4.6eV左右)的功函数(或者有效功函数)意味着是“靠近中间禁带”；接近带边缘(亦即，上述2)所示的N型MIS晶体管：约4.05eV，P型MIS晶体管：约5.15eV)的功函数(或者有效功函数)意味着“靠近带边缘”。
[0063]4)“功函数”这个词语意味着一个物性值，表示真空能级与金属(或者金属化合物)的能级差。
[0064]5)“有效功函数”这个词语意味着为决定MIS晶体管的阈值电压而有效地起作用的功函数。MIS晶体管的“有效功函数”，由于MIS晶体管内的各种原因而与构成MIS晶体管的金属(或者金属化合物)的物性功函数不同。
[0065](第一实施方式)
以用P型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况为具体例，参照图1(a)到图1(d)、图2(a)到图2(d)说明本发明第一实施方式所涉及半导体装置的制造方法。图1(a)到图1(d)、图2(a)到图2(d)是主要工序剖视图，按工序顺序示出了本发明的第一实施方式所涉及半导体装置的制造方法。此外，在本实施方式中，Lvt区域是形成阈值电压相对较低的P型MIS晶体管(以下称其为“低阈值晶体管”)的区域；Hvt区域是形成阈值电压相对较高的P型MIS晶体管(以下称其为“高阈值晶体管”)的区域。
[0066]首先，如图1(a)所示，利用例如浅沟渠隔离(Shallow TrenchIsolation：STI)法，例如，选择出具有硅区等半导体区域的一导电型基板(以下称其为“半导体基板”)1上部，且在该上部形成绝缘膜已掩埋在沟渠内的元件隔离区域2。于是，半导体基板1的由元件隔离区域2包围的区域中位于Lvt区域的区域成为第一活性区域1a，位于Hvt区域的区域成为第二活性区域1b。之后，将n型杂质离子注入半导体基板1中，来形成n型阱及n型穿通阻止区域(punch through stopper)，图示省略。这里，n型阱的注入条件是：注入离子种类是磷，注入能量为400keV，注入掺杂量是1×1013cm-2。n型穿通阻止区域的注入条件是：注入离子种类是磷，注入能量为200keV，注入掺杂量是1×1013cm-2。之后，将n型杂质离子注入半导体基板1，来在第一活性区域1a的上部形成n型沟道区域3a，并且在第二活性区域1b的上部形成n型沟道区域3b。这里，例如，n型沟道区域3a、3b的注入条件是：注入离子种类是砷，注入能量为100keV，注入掺杂量是2×1012cm-2。形成n型沟道区域3a与n型沟道区域3b，二者具有实质上相同的杂质浓度分布曲线。
[0067]之后，如图1(a)所示，在半导体基板1上形成由例如膜厚0.5nm的氧化硅膜构成的缓冲绝缘膜(未图示)之后，再在该缓冲绝缘膜上形成由例如膜厚4nm的HfSiON膜(氧化膜换算膜厚是1nm)构成的绝缘膜(以下称其为“高介电常数绝缘膜”)4。这样一来，便在半导体基板1与高介电常数绝缘膜4之间形成了缓冲绝缘膜。以下说明中出现的“高介电常数绝缘膜4”指的是在其下面形成有缓冲绝缘膜的膜。
[0068]之后，利用例如CVD法在高介电常数绝缘膜4上沉积由例如膜厚100nm的氮化钛膜(TiN膜)构成的第一金属膜(这里，“金属膜”说的是由金属或者金属化合物形成的膜)5。优选，具有4.70eV以上5.15eV以下的功函数(例如4.9eV)，且具有比后述的第二金属膜(参照图1(c)：6)的功函数靠近带边缘的功函数的金属或者金属化合物形成的膜，作该第一金属膜5。
[0069]其次，如图1(b)所示，在第一金属膜5上形成将LVt区域覆盖起来、使Hvt区域敞开的抗蚀图案(省略图示)后，再以该抗蚀图案为掩膜对Hvt区域的第一金属膜5进行蚀刻，除去第二活性区域1b上的第一金属膜5，然后将抗蚀图案除去。这样便能够选择出第一金属膜5，让第一金属膜5残存在第一活性区域1a上。由此便形成与第一活性区域1a上的高介电常数绝缘膜4相接的第一金属膜5。
[0070]其次，如图1(c)所示，利用例如CVD法在整个半导体基板1的表面上沉积由例如膜厚100nm的氮化钼膜(MoN膜)构成的第二金属膜6。作为该第二金属膜6，优选具有4.6eV以上5.05eV以下的功函数(例如4.7eV)且具有比第一金属膜的功函数靠近中间禁带的功函数的金属或者金属化合物形成的膜。例如，可以用氮化钽膜(TaN膜)代替MoN膜。
[0071]其次，如图1(d)所示，利用例如化学机械研磨法(ChemicalMechanical Polishing：CMP)法研磨除去第二金属膜6，直至第一金属膜5的上表面露出为止，以除去第二金属膜6中位于第一金属膜5上表面高度以上的区域。这样一来，第二金属膜6便残存在第二活性区域1b上。结果，第二金属膜6的上表面被平坦化为其高度与第一金属膜5的上表面高度相同。换句话说，所形成的第一金属膜5与第二金属膜6膜厚实质上相等。由此便形成与第二活性区域1b上的高介电常数绝缘膜4相接的第二金属膜6。
[0072]其次，如图2(a)所示，利用例如光刻法在第一金属膜5与第二金属膜6上形成具有栅极图案形状的抗蚀图案(省略图示)。之后，以该抗蚀图案为掩膜，利用干蚀刻依次将Lvt区域的第一金属膜5与高介电常数绝缘膜4图案化，在第一活性区域1a上形成由高介电常数绝缘膜4构成的第一栅极绝缘膜4a与由第一金属膜5构成的第一导电部5a。与此同时，依次将Hvt区域的第二金属膜6与高介电常数绝缘膜4图案化，在第二活性区域1b上形成由高介电常数绝缘膜4构成的第二栅极绝缘膜4b与由第二金属膜6构成的第二导电部6b。
[0073]由此便在第一活性区域1a上依次形成第一栅极绝缘膜4a和具有接着第一栅极绝缘膜4a上表面形成的第一导电部5a的第一栅电极20A。并且，在第二活性区域1b上依次形成第二栅极绝缘膜4b和具有接着第二栅极绝缘膜4b的上表面形成的第二导电部6b的第二栅电极20B。
[0074]之后，如图2(a)所示，以第一栅电极20A为掩膜将p型杂质离子注入第一活性区域1a中。并且，以第二栅电极20B为掩膜将p型杂质离子注入第二活性区域1b中。由此便在第一活性区域1a的第一栅电极20A的下方外侧自对准地形成结深度较浅的p型源漏极区域(LDD区域或延伸区域)7a。并且，在第二活性区域1b的第二栅电极20B的下方外侧自对准地形成结深度较浅的p型源漏极区域(LDD区域或延伸区域)7b。这里，例如，浅p型源漏极区域7a、7b的注入条件是：注入离子种类是硼，注入能量为0.5keV，注入掺杂量是5×1014cm-2。
[0075]其次，如图2(b)所示，利用例如化学气相沉积(CVD：ChemicalVapor Deposition)法在半导体基板1的整个表面上沉积由例如膜厚50nm的氧化硅膜构成的绝缘膜后，再对绝缘膜进行各向异性蚀刻。这样一来，便在第一栅电极20A的侧面上形成侧壁8a，并且在第二栅电极20B的侧面上形成侧壁8b。
[0076]其次，如图2(c)所示，以第一栅电极20A与侧壁8a为掩膜向第一活性区域1a离子注入p型杂质，并且，以第二栅电极20B与侧壁8b为掩膜向第二活性区域1b离子注入p型杂质。之后，在例如1050℃的温度下对半导体基板1进行快速加热退火(RTA：Rapid Thermal Annealing)处理，在第一活性区域1a的侧壁8a下方外侧自对准地形成结深度比浅p型源漏极区域7a的结深度深亦即结深度较深的p型源漏极区域9a。并且，在第二活性区域1b的侧壁8b下方外侧自对准地形成结深度比浅p型源漏极区域7b的结深度深，即结深度较深的p型源漏极区域9b。这里，例如，深p型源漏极区域9a、9b的注入条件是：注入离子种类是硼，注入能量为2.0keV，注入掺杂量是3×1015cm-2。
[0077]其次，如图2(d)所示，利用溅射法在半导体基板1的整个上表面沉积例如由膜厚10nm的镍(Ni)膜构成的硅化用金属膜(省略图示)。之后，例如在氮气环境、320℃的温度下，对半导体基板1进行第一次RTA处理，使深p型源漏极区域9a、9b中的硅都与硅化用金属膜中的镍起反应。之后，将半导体基板1浸渍到由硫酸与过氧化氢溶液的混合液形成的蚀刻液中。由此便将残存在元件隔离区域2、第一栅电极20A中的第一导电部5a、第二栅电极20B中的第二导电部6b以及侧壁8a、8b等上的未反应硅化用金属膜除去。之后，在比第一次RTA处理温度高的温度(例如550℃)下对半导体基板1进行第二次RTA处理。由此在Lvt区域的深p型源漏极区域9a上部形成由硅化镍膜(NiSi膜)构成的硅化物膜10a1。并且，在Hvt区域的深p型源漏极区域9b上部形成由硅化镍膜(NiSi膜)构成的硅化物膜10b1。
[0078]如上所述地进行完各个制造工序，即能够制造出本实施方式所涉及的半导体装置。该半导体装置包括：低阈值晶体管LTr与高阈值晶体管HTr。该低阈值晶体管LTr具有第一栅电极20A，该第一栅电极20A由具有靠近带边缘的功函数的第一导电部5a构成；该高阈值晶体管HTr具有第二栅电极20B，该第二栅电极20B由组分与第一导电部5a不同且具有靠近中间禁带的功函数的第二导电部6b构成。
[0079]以下，参照图2(d)对本发明第一实施方式所涉及的半导体装置的结构进行说明。
[0080]在半导体基板1上的上部形成有绝缘膜已埋入在沟渠内的元件隔离区域2，以将第一活性区域1a与第二活性区域1b隔开。而且，半导体装置包括设在第一活性区域1a的低阈值晶体管LTr与设在第二活性区域1b的高阈值晶体管HTr。
[0081]低阈值晶体管LTr包括：形成在第一活性区域1a的n型沟道区域3a、由形成在n型沟道区域3a上的高介电常数绝缘膜构成的第一栅极绝缘膜4a、由接着第一栅极绝缘膜4a上表面形成的第一导电部5a构成的第一栅电极20A、形成在第一栅电极20A侧面上的侧壁8a、形成在第一活性区域1a的第一栅电极20A下方外侧的浅p型源漏极区域7a、形成在第一活性区域1a的侧壁8a下方外侧的深p型源漏极区域9a以及形成在深p型源漏极区域9a上部的硅化物膜10a1。
[0082]另一方面，高阈值晶体管HTr包括：形成在第二活性区域1b的n型沟道区域3b、由形成在n型沟道区域3b上的高介电常数绝缘膜构成的第二栅极绝缘膜4b、由接着第二栅极绝缘膜4b的上表面形成的第二导电部6b构成的第二栅电极20B、形成在第二栅电极20B侧面上的侧壁8b、形成在第二活性区域1b的第二栅电极20B下方外侧的浅p型源漏极区域7b、形成在第二活性区域1b的侧壁8b下方外侧的深p型源漏极区域9b以及形成在深p型源漏极区域9b上部的硅化物膜10b1。
[0083]这里，本实施方式结构上的特征如下所述。
[0084]构成低阈值晶体管LTr的第一栅电极20A的第一导电部5a由TiN膜构成，且具有靠近带边缘的功函数(例如4.9eV)。另一方面，构成高阈值晶体管HTr的第二栅电极20B的第二导电部6b由MoN膜构成，且具有靠近中间禁带的功函数(例如4.7eV)。第一导电部5a与第二导电部6b就这样由组分彼此不同的金属膜构成。而且，与第二导电部6b相比，第一导电部5a具有接近“带边缘(约5.15eV，参照上述2))”的功函数。换句话说，与第一导电部5a相比，第二导电部6b具有“硅的中间禁带功函数(4.6eV左右，参照上述1))”的功函数。也就是说，第二导电部6b具有比第一导电部5a低的功函数。
[0085]第一导电部5a接着形成的第一栅极绝缘膜4a、第二导电部6b接着形成的第二栅极绝缘膜4b，在同一工序下形成为相同的结构，由膜厚相等的高介电常数绝缘膜构成。
[0086]Lvt区域的n型沟道区域3a与Hvt区域的n型沟道区域3b，在同一工序下形成为相同的结构，具有相同的杂质浓度。此外，该说明书中出现的“相等的膜厚”与“相同的杂质浓度”意味着包括彼此在同一工序形成之际所产生的制造上的偏差。
[0087]浅p型源漏极区域7a、7b、深p型源漏极区域9a、9b以及侧壁8a、8b也分别在同一工序下形成为相同的结构。但是，如果第一、第二栅电极20A、20B的高度存在差异，则形成在第一栅电极20A侧面上的侧壁8a和形成在第二栅电极20B侧面上的侧壁8b的高度就会不同，该情况有时候会发生。
[0088]根据本实施方式，第一导电部5a与第二导电部6b由组分彼此不同的金属膜构成。由此使第二导电部6b的功函数成为比第一导电部5a的功函数更接近“硅的中间禁带功函数”的功函数，从而也就能够使具有由第二导电部6b构成的第二栅电极20B的高阈值晶体管HTr的有效功函数比由具有由第一导电部5a构成的第一栅电极20A的低阈值晶体管LTr的有效功函数低。也就是说，能够使高阈值晶体管HTr的阈值电压比低阈值晶体管LTr的阈值电压高。
[0089]因此，无需象现有技术那样，使Hvt区域的n型沟道区域(参考图10(d)：103b)的杂质浓度比Lvt区域的n型沟道区域(参考图10(d)：103a)的杂质浓度高，就能够使n型沟道区域3b的杂质浓度和n型沟道区域3a的杂质浓度相同。结果，在半导体装置工作时，便能够抑制载流子与n型沟道区域3b中所含有的n型杂质相冲撞而散射。正因为如此，便能够谋求高阈值晶体管HTr中漏电流的减小和高驱动力化。
[0090]作为控制低、高阈值晶体管的阈值电压的方法，不采用现有技术那样的调节构成低、高阈值晶体管的栅极绝缘膜的铪浓度的方法，而采用调整接着构成低、高阈值晶体管的栅极绝缘膜的上表面形成的导电部的导电材料的方法。由此便能够容易且高精度地控制低、高阈值晶体管的阈值电压。
[0091]因此，在包括导电型彼此相同的MIS晶体管的半导体装置中，能够高精度且高性能地实现阈值电压彼此不同的MIS晶体管。
[0092]此外，在本实施方式中，以下述情况作具体例进行了说明，该情况为：使用组分彼此不同的第一、第二金属膜5、6(例如第一金属膜5：TiN膜，第二金属膜6：MoN膜)作为构成功函数彼此不同的第一、第二导电部5a、6b的第一、第二金属膜5、6。但本发明并不限于此。例如，在用组分相同、形成方法不同的第一、第二金属膜作构成第一、第二导电部的第一、第二金属膜的情况下，或在用组分、形成方法相同而形成温度彼此不同的第一、第二金属膜作构成第一、第二导电部的第一、第二金属膜的情况下，也都能够实现功函数彼此不同的第一、第二导电部。
[0093]在本实施方式中，以下述情况为具体例作了说明。该情况为：如图1(a)所示，在同一工序中形成Lvt区域的n型沟道区域3a和Hvt区域的n型沟道区域3b，结果形成杂质浓度彼此相同的n型沟道区域3a、3b。但本发明并不限于此。例如，可以形成杂质浓度彼此稍有不同的n型沟道区域。这样，为实现阈值电压彼此不同的低、高阈值晶体管LTr、HTr，可以既利用由功函数彼此不同的第一、第二导电部构成的第一、第二栅电极，又同时利用杂质浓度彼此稍有不同的n型沟道区域。
[0094]在该情况下，一方面，形成在高阈值晶体管HTr与低阈值晶体管LTr之间的阈值电压差的大部分由功函数彼此不同的第一、第二导电部控制。另一方面，由杂质浓度彼此稍有不同的n型沟道区域对阈值电压差的剩余部分进行微调节。因此，使Hvt区域的n型沟道区域的杂质浓度仅比Lvt区域的n型沟道区域的杂质浓度稍高一些即可。换句话说，在Lvt区域的n型沟道区域与Hvt区域的n型沟道区域之间仅形成非常小的杂质浓度差即可。正因为如此，才不需要象现有技术那样，在Lvt区域的n型沟道区域(参考图10(d)：103a)和Hvt区域的n型沟道区域(参考图10(d)：103b)之间形成很大的杂质浓度差。半导体装置工作时，能够抑制载流子与Hvt区域的n型沟道区域中所含有的n型杂质相冲撞而散射。
[0095]在本实施方式中，以下述情况为例做了说明。该情况为：如图1(b)所示，在第一活性区域1a上形成第一金属膜5后，再如图1(d)所示，在第二活性区域1b上形成第二金属膜6。但本发明并不限于此。例如，也可以在第二活性区域上形成第二金属膜后，再在第一活性区域上形成第一金属膜。
[0096]在本实施方式中以下述情况为例做了说明，该情况为：如图1(c)所示，在半导体基板1上形成第二金属膜6后，再如图1(d)所示，利用CMP法研磨除去第二金属膜6，之后，再如图2(a)所示，将第一金属膜5与第二金属膜6图案化，来形成仅具有由第一金属膜5构成的第一导电部5a的第一栅电极20A和仅具有由第二金属膜6构成的第二导电部6b的第二栅电极20B。但本发明并不限于此。例如还可以这样做：与图1(c)所示的工序一样，在半导体基板上形成第二金属膜之后，不利用CMP法研磨除去第二金属膜，而是将第一金属膜与第二金属膜图案化，形成第一栅电极和第二栅电极。该第一栅电极具有由第一金属膜构成的导电部和由形成在该导电部上的第二金属膜构成的导电部；该第二栅电极仅具有由第二金属膜构成的导电部。
[0097](第二实施方式)
以下，参照图3(a)到图3(d)、图4(a)到图4(d)，以用P型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况为例，对本发明第二实施方式所涉及的半导体装置的制造方法进行说明。图3(a)到图3(d)、图4(a)到图4(d)是主要工序剖视图，按工序顺序示出了本发明的第二实施方式所涉及的半导体装置的制造方法。此外，在图3(a)到图4(d)中，与所述第一实施方式相同的构成要素，用与所述第一实施方式中图1(a)到图2(d)所示的符号一样的符号表示，说明不再重复。且在本实施方式中，Lvt区域是形成低阈值晶体管LTr的区域，Hvt区域是形成高阈值晶体管HTr的区域。
[0098]首先，进行与第一实施方式中图1(a)所示的工序一样的工序，得到图3(a)所示的结构。不过，在本实施方式中，如图3(a)所示，形成由膜厚20nm的TiN膜构成的第一金属膜5代替第一实施方式中由膜厚100nm的TiN膜构成的第一金属膜5。这里，作为本实施方式的第一金属膜5，优选其膜厚在20nm以上，由具有4.7eV以上5.15eV以下的功函数(例如4.9eV)且具有比后述的第二金属膜(参照图3(c)：6)的功函数靠近中间禁带的功函数的金属或者金属化合物形成的膜。
[0099]接着，如图3(b)所示，在第一金属膜5上形成将Lvt区域覆盖起来、使Hvt区域敞开的抗蚀图案(省略图示)后，再以该抗蚀图案为掩膜对Hvt区域的第一金属膜5进行蚀刻，除去第二活性区域1b上的第一金属膜5。之后将所述抗蚀图案除去。这样便能够选择出第一金属膜5，使第一金属膜5残存在第一活性区域1a上。结果，形成接着第一活性区域1a上的高介电常数绝缘膜4的第一金属膜5。
[0100]接着，如图3(c)所示，利用例如CVD法在半导体基板1的整个表面上沉积由例如膜厚20nm的MoN膜构成的第二金属膜6。就这样，在本实施方式中进行与第一实施方式中图1(c)所示的工序一样的工序。不过，本实施方式中由MoN膜构成的第二金属膜6的膜厚(例如20nm)比第一实施方式中由MoN膜构成的第二金属膜6(例如100nm)薄。这里，作为本实施方式中的第二金属膜6，优选其膜厚在20nm以上，由具有4.6eV以上5.05eV以下的功函数(例如4.7eV)且具有比第一金属膜的功函数靠近中间禁带的功函数的金属或者金属化合物形成的膜。例如，可以用TaN膜代替MoN膜。
[0101]接着，如图3(d)所示，在第二金属膜6上形成使Lvt区域敞开、将Hvt区域覆盖起来的抗蚀图案(省略图示)后，再以该抗蚀图案为掩膜对Lvt区域的第二金属膜6进行干蚀刻，除去第一金属膜5上的第二金属膜6，之后将所述抗蚀图案除去。这样便能够选择使第二金属膜6残存在第二活性区域1b上。于是，形成接着第二活性区域1b上的高介电常数绝缘膜4的第二金属膜6。
[0102]之后，在第一金属膜5与第二金属膜6上形成例如膜厚100nm的多晶硅膜后，再对多晶硅膜离子注入p型杂质，由此来形成由p型多晶硅膜构成的硅膜11。这里，例如硅膜11的注入条件为：注入离子种类是硼，注入能量为3keV，注入掺杂量为1×1015cm-2。
[0103]其次，如图4(a)所示，利用例如光刻法在硅膜11上形成具有栅极图案形状的抗蚀图案(省略图示)。之后，以该抗蚀图案为掩膜，利用干蚀刻依次将Lvt区域的硅膜11、第一金属膜5以及高介电常数绝缘膜4图案化，在第一活性区域1a上形成由高介电常数绝缘膜4构成的第一栅极绝缘膜4a、由第一金属膜5构成的第一导电部5a以及由硅膜11构成的第三导电部11a。与此同时，依次将Hvt区域的硅膜11、第二金属膜6以及高介电常数绝缘膜4图案化，在第二活性区域1b上形成由高介电常数绝缘膜4构成的第二栅极绝缘膜4b、由第二金属膜6构成的第二导电部6b以及由硅膜11构成的第四导电部11b。
[0104]进行完上述各个工序，则在第一活性区域1a上依次形成第一栅极绝缘膜4a和第一栅电极20A，该第一栅电极20A具有接着第一栅极绝缘膜4a的上表面形成的第一导电部5a和形成在第一导电部5a上的第三导电部11a。并且，在第二活性区域1b上依次形成第二栅极绝缘膜4b和第二栅电极20B，该第二栅电极20B具有接着第二栅极绝缘膜4b的上表面形成的第二导电部6b和形成在该第二导电部6b上的第四导电部11b。
[0105]之后，利用与第一实施方式中图2(a)所示的工序中浅p型源漏极区域的形成方法相同的方法，在第一活性区域1a的第一栅电极20A下方外侧自对准地形成结深度较浅的p型源漏极区域7a，并且，在第二活性区域1b的第二栅电极20B下方外侧自对准地形成结深度较浅的p型源漏极区域7b。
[0106]接着，如图4(b)所示，利用与第一实施方式中图2(b)所示的工序中侧壁的形成方法一样的方法，在第一栅电极20A的侧面上形成侧壁8a，并且在第二栅电极20B的侧面上形成侧壁8b。
[0107]接着，如图4(c)所示，利用与第一实施方式中图2(c)所示的工序中深p型源漏极区域的形成方法一样的方法，在第一活性区域1a的侧壁8a下方外侧自对准地形成结深度较深的p型源漏极区域9a。并且，在第二活性区域1b的侧壁8b下方外侧自对准地形成结深度较深的p型源漏极区域9b。
[0108]接着，如图4(d)所示，利用溅射法，在半导体基板1的表面上沉积由例如膜厚10nm的镍膜构成的硅化用金属膜(省略图示)。之后，在例如氮气环境、320℃的温度下，对半导体基板1进行第一次RTA处理，使深p型源漏极区域9a、9b和第三、第四导电部11a、11b中的硅皆与硅化用金属膜中的镍起反应。之后，将半导体基板1浸渍到由硫酸与过氧化氢溶液的混合液形成的蚀刻液中。由此将残存在元件隔离区域2和侧壁8a、8b等上的未反应硅化用金属膜除去。之后，在比第一次RTA处理温度高的温度(例如550℃)下对半导体基板1进行第二次RTA处理。于是，在深p型源漏极区域9a、9b上部形成由硅化镍膜(NiSi膜)构成的硅化物膜10a1、10b1，并且，在第一、第二栅电极20A、20B的第三、第四导电部11a、11b上部形成由硅化镍膜(NiSi膜)构成的硅化物膜10a2、10b2。
[0109]按上述做法，即能够制造出本实施方式所涉及的半导体装置。该半导体装置包括：低阈值晶体管LTr与高阈值晶体管HTr。该低阈值晶体管LTr具有第一栅电极20A，该第一栅电极20A由具有靠近带边缘的功函数(例如4.9eV)的第一导电部5a与第三导电部11a构成。该高阈值晶体管HTr具有第二栅电极20B。该第二栅电极20B由具有靠近中间禁带的功函数(例如4.7eV)的第二导电部6b与第四导电部11b构成。因此，本实施方式中第一、第二栅电极20A、20B具有由金属膜与形成在其上的多晶硅膜构成的电极构造，亦即所谓的金属插入多晶硅(MIPS：Metal InsertPoly-Silicon)电极构造。
[0110]这里，参照图4(d)对本实施方式所涉及的半导体装置结构上的特征部分进行说明。
[0111]低阈值晶体管LTr的第一栅电极20A具有由第一金属膜5构成的第一导电部5a和由硅膜11构成的第三导电部11a；另一方面，高阈值晶体管HTr的第二栅电极20B具有由第二金属膜6构成的第二导电部6b以及由硅膜11构成的第四导电部11b。
[0112]接着第一栅极绝缘膜4a的上表面形成的第一导电部5a和接着第二绝缘膜4b的上表面形成的第二导电部6b，由组分彼此不同的金属膜(第一导电部5a：TiN膜、第二导电部6b：MoN膜)构成。第二导电部6b具有比第一导电部5a接近“硅的中间禁带功函数”的功函数。
[0113]形成在第一导电部5a上的第三导电部11a、形成在第二导电部6b上的第四导电部11b，由膜厚相等(例如100nm)且组分相同的硅膜构成。换句话说，第一导电部5a和第二导电部6b，在其上形成有由膜厚相等且组分相同的硅膜构成的第三、第四导电部11a、11b。
[0114]第一导电部5a所接触的第一栅极绝缘膜4a、第二导电部6b所接触的第二栅极绝缘膜4b，在同一工序中形成为相同的结构，由膜厚彼此相等的高介电常数绝缘膜构成。
[0115]Lvt区域的n型沟道区域3a和Hvt区域的n型沟道区域3b，在同一工序中形成为相同的结构，彼此具有相同的杂质浓度。
[0116]浅p型源漏极区域7a、7b、深p型源漏极区域9a、9b以及侧壁8a、8b也分别在同一工序中形成为相同的结构。但是，若第一、第二栅电极20A、20B的高度存在差异，则形成在第一栅电极20A侧面上的侧壁8a和形成在第二栅电极20B侧面上的侧壁8b的高度就会不同，该情况有时候会发生。
[0117]根据本实施方式，第一导电部5a和第二导电部6b由组分彼此不同的金属膜构成。因此，能够使第二导电部6b的功函数成为比第一导电部5a的功函数更接近“硅的中间禁带功函数”的功函数，从而使具有由第二导电部6b和第四导电部11b构成的第二栅电极20B的高阈值晶体管HTr的有效功函数比由具有由第一导电部5a与第三导电部11a构成的第一栅电极20A的低阈值晶体管LTr的有效功函数低。也就是说，能够使高阈值晶体管HTr的阈值电压比低阈值晶体管LTr的阈值电压高。因此，能够精度良好地实现阈值电压彼此不同的低、高阈值晶体管LTr、HTr。
[0118]除此以外，如图4(a)所示，因为能够在硅膜11已形成在第一金属膜5上的状态下进行图案化，形成第一栅电极20A，并且，在硅膜11已形成在第二金属膜6上的状态下进行图案化，形成第二栅电极20B，所以能够使第一、第二栅电极20A、20B的图案化精度大幅度提高。
[0119]因此，在本实施方式中，除了能够收到与第一实施方式一样的效果外，还能够实现精度良好地图案化了的第一、第二栅电极20A、20B。
[0120]也就是说，本实施方式中的第一栅电极20A，具有膜厚较薄的第一导电部5a和形成在其上且比第一导电部5a更容易图案化的第三导电部11a。同样，本实施方式中的第二栅电极20B，具有膜厚较薄的第二导电部6b和形成在其上且比第二导电部6b更容易图案化的第四导电部11b。
[0121]此外，在本实施方式中，如图3(d)所示，以利用干蚀刻除去第一金属膜5上的第二金属膜6的情况为具体例做了说明，但本发明并不限于此。例如，可以与第一实施方式中图1(d)所示的工序一样，利用CMP法研磨除去第一金属膜5上的第二金属膜6。
[0122]在本实施方式中，以下述情况为例做了说明。该情况为：如图3(b)所示，在第一活性区域1a上形成第一金属膜5之后，再如图3(d)所示，在第二活性区域1b上形成第二金属膜6。但本发明并不限于此。例如，也可以在第二活性区域上形成第二金属膜后，再在第一活性区域上形成第一金属膜。
[0123](第三实施方式)
以下，参照图5(a)到图5(d)，以用P型MI S晶体管作阈值电压彼此不同的MIS晶体管的情况为例，对本发明第三实施方式所涉及的半导体装置的制造方法进行说明。图5(a)到图5(d)是主要工序剖视图，按工序顺序示出了本发明的第三实施方式所涉及的半导体装置的制造方法。此外，在图5(a)到图5(d)中，与所述第一实施方式或者所述第二实施方式相同的构成要素，用与所述第一实施方式中图1(a)到图2(d)所示的符号或者与所述第二实施方式中图3(a)到图4(d)所示的符号一样的符号表示，说明不再重复。且在本实施方式中，Lvt区域是形成低阈值晶体管LTr的区域，Hvt区域是形成高阈值晶体管HTr的区域。
[0124]这里，所述第二实施方式与本实施方式在制造方法上的不同点如下。
[0125]在第二实施方式中，如图3(d)所示，除去第一金属膜5上的第二金属膜6后，再在第一金属膜5与第二金属膜6上形成硅膜11。与此不同的是，在本实施方式中，如后面的图5(a)所示，不除去第一金属膜5上的第二金属膜6，使第二金属膜6残存在第一金属膜5上，就在第二金属膜6上形成硅膜11。
[0126]首先，依序进行第二实施方式中图3(a)到图3(c)所示的工序，得到图3(c)所示的结构。
[0127]接着，如图5(a)所示，在第二金属膜6上形成例如膜厚100nm的多晶硅膜以后，对多晶硅膜离子注入p型杂质，由此形成由p型多晶硅膜构成的硅膜11。此外，硅膜11的注入条件与第二实施方式的注入条件相同。
[0128]其次，如图5(b)所示，利用例如光刻法在硅膜11上形成具有栅极图案形状的抗蚀图案(省略图示)。之后，以该抗蚀图案为掩膜，利用干蚀刻，依次将Lvt区域的硅膜11、第二金属膜6、第一金属膜5以及高介电常数绝缘膜4图案化，在第一活性区域1a上依序形成由高介电常数绝缘膜4构成的第一栅极绝缘膜4a、由第一金属膜5构成的第一导电部5a、由第二金属膜6构成的第五导电部6a以及由硅膜11构成的第三导电部11a。与此同时，以该抗蚀图案为掩膜，利用干蚀刻，依次将Hvt区域的硅膜11、第二金属膜6以及高介电常数绝缘膜4图案化，在第二活性区域1b上依序形成由高介电常数绝缘膜4构成的第二栅极绝缘膜4b、由第二金属膜6构成的第二导电部6b以及由硅膜11构成的第四导电部11b。
[0129]按以上所述去做，便在第一活性区域1a上依次形成第一栅极绝缘膜4a和第一栅电极20A，该第一栅电极20A具有接着第一栅极绝缘膜4a的上表面形成的第一导电部5a、形成在第一导电部5a上的第五导电部6a以及形成在第五导电部6a上的第三导电部11a。并且，在第二活性区域1b上依次形成第二栅极绝缘膜4b和第二栅电极20B，该第二栅电极20B具有接着第二栅极绝缘膜4b的上表面形成的第二导电部6b和形成在该第二导电部6b上的第四导电部11b。
[0130]之后，利用与第一实施方式中图2(a)所示的工序中浅p型源漏极区域的形成方法一样的方法，在第一活性区域1a的第一栅电极20A的下方外侧自对准地形成结深度较浅的p型源漏极区域7a，并且，在第二活性区域1b的第二栅电极20B的下方外侧侧方下自对准地形成结深度较浅的p型源漏极区域7b。
[0131]接着，如图5(c)所示，利用与第一实施方式中图2(b)所示的工序中侧壁的形成方法一样的方法，在第一栅电极20A的侧面上形成侧壁8a，并且在第二栅电极20B的侧面上形成侧壁8b。之后，如图5(c)所示，利用与第一实施方式中图2(c)所示的工序中深p型源漏极区域的形成方法一样的方法，在第一活性区域1a的侧壁8a下方外侧自对准地形成结深度较深的p型源漏极区域9a。并且，在第二活性区域1b的侧壁8b下方外侧自对准地形成结深度较深的p型源漏极区域9b。
[0132]接着，如图5(d)所示，利用与第二实施方式中图4(d)所示的工序中硅化物膜的形成方法一样的方法，在深p型源漏极区域9a、9b上部形成由NiSi膜构成的硅化物膜10a1、10b1，并且，在第一、第二栅电极20A、20B的第三、第四导电部11a、11b上部形成由NiSi膜构成的硅化物膜10a2、10b2。
[0133]如上所述地进行完各个制造工序，即能够制造出本实施方式所涉及的半导体装置。该半导体装置包括：低阈值晶体管LTr与高阈值晶体管HTr。该低阈值晶体管LTr具有第一栅电极20A，该第一栅电极20A由具有靠近带边缘的功函数(例如4.9eV)的第一导电部5a、第五导电部6a以及第三导电部11a构成。该高阈值晶体管HTr具有第二栅电极20B。该第二栅电极20B由具有靠近中间禁带的功函数(例如4.7eV)的第二导电部6b和第四导电部11b构成。因此，本实施方式中的第一、第二栅电极20A、20B具有由金属膜和形成在其上的多晶硅膜构成的所谓的MIPS电极构造。
[0134]这里，所述第二实施方式与本实施方式构成上的不同点如下。
[0135]在第二实施方式中，如图4(d)所示，低阈值晶体管LTr的第一栅电极20A具有第一导电部5a和第三导电部11a。与此不同，在本实施方式中，如图5(d)所示，低阈值晶体管LTr的第一栅电极20A具有：第一导电部5a、第五导电部6a以及第三导电部11a。本实施方式中的第一栅电极20A，在第一导电部5a与第三导电部11a之间具有第五导电部6a，该第五导电部6a由与构成第二栅电极20B的第二导电部6b相同的导电材料形成。
[0136]这里，具有由接着栅极绝缘膜的上表面形成的下侧导电部(第一导电部5a、第二导电部6b)和形成在下侧导电部之上的上侧导电部(第五导电部6a与第三导电部11a以及第四导电部11b)构成的栅电极的晶体管，当下侧导电部的膜厚充分厚时，该晶体管的阈值电压便不受上侧导电部的影响。
[0137]本实施方式中的第一栅电极20A的结构是这样的，具有靠近中间禁带的功函数的第五导电部6a位于第一导电部5a与第三导电部11a之间。但由于已确保第一导电部5a具有充分厚的膜厚(例如20nm以上)，因此，具有第一栅电极20A的低阈值晶体管LTr的的阈值电压不受第五导电部6a的影响。结果，本实施方式中低阈值晶体管LTr，具有实质上与第二实施方式中低阈值晶体管LTr(也就是说，具有结构为第一导电部5a与第三导电部11a之间不存在导电部的第一栅电极20A的低阈值晶体管LTr)相同的阈值电压。
[0138]根据本实施方式，能够收到与第二实施方式一样的效果。
[0139]除此以外，如图5(a)所示，不除去第一金属膜5上的第二金属膜6，使第二金属膜6残存于第一金属膜5上。也就是说，因为不用象第二实施方式那样，除去第一金属膜5上的第二金属膜6(参考图3(d))，所以能够谋求制造方法的简单化。
[0140]此外，在本实施方式中，以下述情况为具体例做了说明。该情况为：如图5(a)所示，在第一活性区域1a上形成第一金属膜5后，再在半导体基板1上形成第二金属膜6，之后再在第二金属膜6上形成硅膜11。但本发明并不限于此。
[0141]例如，可以在第二活性区域上形成第二金属膜6后，再在半导体基板上形成第一金属膜，然后在第一金属膜上形成硅膜。在该情况下，低阈值晶体管的栅电极具有由第一金属膜构成的导电部和由硅膜构成的导电部。该结构与第二实施方式中第一栅电极20A的结构相同。另一方面，高阈值晶体管的栅电极具有由第二金属膜构成的导电部、由第一金属膜构成的导电部以及由硅膜构成的导电部。该结构与第二实施方式中第二栅电极20B的结构不同。第二实施方式中的结构为：在第二导电部6b与第四导电部11b之间存在由与第一导电部5a相同的导电材料构成的导电部(也就是说，具有靠近带边缘的功函数的导电部)。
[0142]但是，由于确保了接着构成高阈值晶体管HTr的第二栅极绝缘膜4b的上表面形成的第二导电部6b具有充分厚的膜厚(例如20nm)，因此，具有结构为在第二导电部6b和第四导电部11b之间存在具有靠近带边缘的功函数的导电部的栅电极的高阈值晶体管，其阈值电压也会与具有结构为不存在该导电部的栅电极的高阈值晶体管(亦即第二实施方式中的高阈值晶体管HTr)的阈值电压实质上相同。
[0143](第四实施方式)
以下，参照图6、图7(a)到图7(d)以及图8(a)到图8(d)，以用P型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况为例，对本发明第四实施方式所涉及的半导体装置的制造方法进行说明。
[0144]这里，所述第一到第三实施方式与本实施方式的共同点如下。
[0145]本实施方式与所述第一到第三实施方式的共同点是：不是象现有技术那样，在低阈值晶体管LTr与高阈值晶体管HTr之间，形成杂质浓度不同的沟道区域(参照图10(d)：103a、103b)，或者形成铪浓度彼此不同的栅极绝缘膜，而是形成有效功函数彼此不同的低、高阈值晶体管LTr、HTr，以实现阈值电压彼此不同的低、高阈值晶体管LTr、HTr。
[0146]另一方面，所述第一到第三实施方式与本实施方式的不同点如下。
[0147]在第一到第三实施方式中，接着构成低阈值晶体管LTr的第一栅极绝缘膜的上表面形成的第一导电部5a和接着构成高阈值晶体管HTr的第二栅极绝缘膜4b上表面形成的第二导电部6b，由组分彼此不同的金属或金属化合物形成。借此，设置功函数彼此不同的第一、第二导电部5a、6b，以实现有效功函数彼此不同的低、高阈值晶体管LTr、HTr。
[0148]相对于上述第一到第三实施方式，在本实施方式中，接着构成低阈值晶体管LTr的第一栅极绝缘膜的上表面形成的第一导电部(参照后述的图8(d)：12a)和接着构成高阈值晶体管HTr的第二栅极绝缘膜的上表面形成的第三导电部(参照后述的图8(d)：12b)，由组分相同但膜厚彼此不同的金属或金属化合物形成，并且，在第一、第三导电部上形成膜厚彼此相等且由硅形成的第二、第四导电部(参照后述的图8(d)：13a、13b)。由此来实现有效功函数彼此不同的低、高阈值晶体管。
[0149]就这样，本实施方式中，本申请发明人发现了在具有由金属膜构成的导电部和由形成在其上的硅膜构成的导电部的栅电极中，晶体管的有效功函数随金属膜的膜厚变化这一关系，便基于晶体管的有效功函数与金属膜的膜厚之间的关系，将金属膜设定为规定的膜厚，而获得了容易控制且控制精度高的有效功函数。最终实现的就是具有上述有效功函数特征的晶体管。
[0150]这里，以下述情况为具体例，参照图6对晶体管的有效功函数与金属膜的膜厚之间的关系进行说明。该情况为：在构成P型MIS晶体管的栅电极中，形成在由高介电常数绝缘膜构成的栅极绝缘膜上的金属膜是TiN膜，硅膜是膜厚100nm的p型多晶硅膜。图6是示出P型MIS晶体管的有效功函数与金属膜的膜厚之间的关系的图。图6中，横轴代表栅电极中的TiN膜的膜厚，图6中，左侧的纵轴代表P型MIS晶体管的有效功函数，右侧的纵轴表示P型MIS晶体管的阈值电压。
[0151]如图6所示，当TiN膜的膜厚成为15nm以下时，P型MIS晶体管的有效功函数随着TiN膜膜厚的减少而急剧减少(换句话说，移动到靠近中间禁带)，P型MIS晶体管的阈值电压急剧增加。另一方面，当TiN膜的膜厚成为20nm以上时，P型MIS晶体管的有效功函数随着TiN膜膜厚的增加而缓慢增加，P型MIS晶体管的阈值电压缓慢地减少。
[0152]就这样，当TiN膜的膜厚在15nm以下时，P型MIS晶体管的有效功函数对膜厚的依赖性较高，随着TiN膜膜厚变薄，便成为靠近中间禁带的有效功函数。另一方面，当TiN膜的膜厚在20nm以上时，P型MIS晶体管的有效功函数对膜厚的依赖性较低，一直保持着靠近带边缘(亦即，约5.15eV)的有效功函数不变。例如，当TiN膜的膜厚是20nm(亦即20nm以上)时，P型MIS晶体管的有效功函数在4.85eV左右。与此相对，当TiN膜的膜厚是10nm(亦即15nm以下)时，P型MIS晶体管的有效功函数在4.75eV左右。
[0153]换句话说，在具有由金属膜构成的导电部和由硅膜构成的导电部的栅电极中，若金属膜的膜厚成为规定膜厚以下，则MIS晶体管的有效功函数会随着金属膜的膜厚变薄而连续地移动到靠近中间禁带。对此可以这样理解：若金属膜的膜厚充分厚，则MIS晶体管的有效功函数受形成在金属膜上的硅膜的影响就不大。但当金属膜的膜厚变薄时，受硅膜的影响便很大，MIS晶体管的有效功函数便因此而移动到靠近中间禁带。
[0154]如上所述，一方面，作为接着构成低阈值晶体管的栅极绝缘膜的上表面形成的导电部(参照后述的图8(d)：12a)采用对有效功函数的依赖性较低的膜厚(例如膜厚20nm以上的TiN膜)。另一方面，作为接着构成高阈值晶体管的栅极绝缘膜的上表面形成的导电部(参照后述的图8(d)：12b)采用对有效功函数的依赖性较高的膜厚(例如膜厚15nm以下的TiN膜)。由此便能够使高阈值晶体管的有效功函数移动而成为比低阈值晶体管的有效功函数更靠近中间禁带的有效功函数，从而能够使高阈值晶体管的阈值电压比低阈值晶体管的阈值电压高。
[0155]此外，图6所示P型MIS晶体管的有效功函数与金属膜的膜厚间的关系，并非在具有金属膜上形成有100nm的硅膜的栅电极的P型MIS晶体管的情况下才成立，在具有金属膜上形成有某膜厚(例如50nm)以上的硅膜的栅电极的P型MIS晶体管中总是成立。
[0156]此外，图6所示P型MIS晶体管的有效功函数与金属膜的膜厚间的关系，并非仅在P型MIS晶体管的情况下才成立，在N型MIS晶体管的情况下该关系也成立。换句话说，在具有形成在金属膜上的栅电极的N型MIS晶体管中，随着金属膜的膜厚变薄，N型MIS晶体管的有效功函数连续地移动而成为靠近中间禁带的有效功函数。
[0157]图7(a)到图7(d)、图8(a)到图8(d)是主要工序剖视图，按工序顺序示出了本发明的第四实施方式所涉及的半导体装置的制造方法。此外，在图7(a)到图8(d)中，与所述第一实施方式或第二实施方式相同的构成要素，用与所述第一实施方式中图1(a)到图2(d)所示的符号或第二实施方式中图3(a)到图4(d)所示的符号一样的符号表示，不再重复说明。而且，在本实施方式中，Lvt区域是形成低阈值晶体管LTr的区域，Hvt区域是形成高阈值晶体管HTr的区域。
[0158]首先，如图7(a)所示，利用例如STI法，例如，选择出半导体基板1上部，且在该上部形成绝缘膜已掩埋在沟渠内的元件隔离区域2。这样，半导体基板1的被元件隔离区域2包围的区域中位于Lvt区域的区域就成为第一活性区域1a，位于Hvt区域的区域就成为第二活性区域1b。之后，省略图示，对半导体基板1离子注入n型杂质，来形成n型阱和n型穿通阻止区域。之后，对半导体基板1离子注入n型杂质，在第一活性区域1a上部形成n型沟道区域3a，并且，在第二活性区域1b上部形成n型沟道区域3b。此外，n型阱、n型穿通阻止物层以及n型沟道区域3a、3b各自的注入条件与第一实施方式的注入条件一样。
[0159]之后，如图7(a)所示，在半导体基板1上形成由例如膜厚0.5nm的氧化硅膜构成的缓冲绝缘膜(未图示)后，再在该缓冲绝缘膜上形成由例如膜厚4nm的HfSiON膜构成的高介电常数绝缘膜4。这样，便在半导体基板1与高介电常数绝缘膜4之间形成缓冲绝缘膜。以下说明中出现的“高介电常数绝缘膜4”指的是在其下面形成有缓冲绝缘膜的膜。
[0160]之后，利用例如CVD法，在高介电常数绝缘膜4上沉积由例如膜厚10nm的氮化钛膜(TiN膜)构成的第一金属膜(这里，“金属膜”说的是由金属或者金属化合物形成的膜)12。优选，该第一金属膜12具有4.7eV以上5.15eV以上的功函数(例如4.9eV)。例如，还可以利用氮化钽膜(TaN膜)或者碳化钽膜(TaC膜)等代替TiN膜。
[0161]接着，如图7(b)所示，在第一金属膜12上形成将Lvt区域覆盖起来、使Hvt区域敞开的抗蚀图案(省略图示)后，再以该抗蚀图案为掩膜对Hvt区域的第一金属膜12进行蚀刻，除去第二活性区域1b上的第一金属膜12。之后将所述抗蚀图案除去。这样便能够选择让第一金属膜12残存在第一活性区域1a上。结果，便形成与第一活性区域1a上的高介电常数绝缘膜4相接的第一金属膜12。
[0162]接着，如图7(c)所示，利用例如CVD法在半导体基板1的整个表面上沉积由例如膜厚10nm的氮化钛膜(TiN膜)构成的第二金属膜12X。这样，便形成第一金属膜12和与第二活性区域1b上的高介电常数绝缘膜4相接的第二金属膜12X。
[0163]接着，如图7(d)所示，在第二金属膜12X上形成例如膜厚100nm的多晶硅膜以后，对多晶硅膜离子注入p型杂质，由此形成由p型多晶硅膜构成的硅膜13。此外，硅膜13的注入条件与第二实施方式的硅膜11的注入条件相同。
[0164]接着，如图8(a)所示，利用例如光刻法在硅膜13上形成具有栅极图案形状的抗蚀图案(省略图示)。之后，以该抗蚀图案为掩膜，利用干蚀刻，依次将Lvt区域的硅膜13、第二金属膜12X、第一金属膜12以及高介电常数绝缘膜4图案化，在第一活性区域1a上依序形成由高介电常数绝缘膜4构成的第一栅极绝缘膜4a、由第一金属膜12A与第二金属膜12XA构成的第一导电部12a、以及由硅膜13构成的第二导电部13a。与此同时，以该抗蚀图案为掩膜，利用干蚀刻，依次将Hvt区域的硅膜13、第二金属膜12X以及高介电常数绝缘膜4图案化，在第二活性区域1b上依序形成由高介电常数绝缘膜4构成的第二栅极绝缘膜4b、由第二金属膜12XB构成的第三导电部12b以及由硅膜13构成的第四导电部13b。此时，第一导电部12a的膜厚成为第一金属膜12A和第二金属膜12XA的合计膜厚，20nm。第三导电部12b的膜厚仅是第二金属膜12XB的膜厚，10nm。
[0165]就这样，在第一活性区域1a上依次形成第一栅极绝缘膜4a和第一栅电极20A。该第一栅电极20A具有接着第一栅极绝缘膜4a的上表面形成的第一导电部12a和形成在第一导电部12a上的第二导电部13a。并且，在第二活性区域1b上依次形成第二栅极绝缘膜4b和第二栅电极20B。该第二栅电极20B具有接着第二栅极绝缘膜4b的上表面形成的第三导电部12b和形成在该第三导电部12b上的第四导电部13b。
[0166]之后，利用与第一实施方式的图2(a)所示工序中的浅p型源漏极区域的形成方法一样的方法，在第一活性区域1a的第一栅电极20A下方外侧自对准地形成结深度较浅的p型源漏极区域7a，并且，在第二活性区域1b的第二栅电极20B下方外侧自对准地形成结深度较浅的p型源漏极区域7b。
[0167]接着，如图8(b)所示，利用与第一实施方式图2(b)所示工序中的侧壁形成方法一样的方法，在第一栅电极20A的侧面上形成侧壁8a，并且，在第二栅电极20B的侧面上形成侧壁8b。
[0168]接着，如图8(c)所示，利用与第一实施方式图2(c)所示工序中的深p型源漏极区域的形成方法一样的方法，在第一活性区域1a的侧壁8a下方外侧自对准地形成结深度较深的p型源漏极区域9a。并且，在第二活性区域1b的侧壁8b下方外侧自对准地形成结深度较深的p型源漏极区域9b。
[0169]接着，如图8(d)所示，利用与第二实施方式图4(d)所示工序中的硅化物膜的形成方法一样的方法，在深p型源漏极区域9a、9b上部形成由NiSi膜构成的硅化物膜10a1、10b1。并且，在第一、第二栅电极20A、20B的第二、第四导电部13a、13b上部形成由NiSi膜构成的硅化物膜10a2、10b2。
[0170]按上述进行完各个制造工序后，便能够制造出本实施方式所涉及的半导体装置。该半导体装置包括：低阈值晶体管LTr与高阈值晶体管HTr。该低阈值晶体管LTr具有第一栅电极20A，该第一栅电极20A由具有能获得靠近带边缘的功函数(例如4.85eV)的膜厚(例如20nm)的第一导电部12a和第二导电部13a构成。该高阈值晶体管HTr具有第二栅电极20B。该第二栅电极20B由第三导电部12b和第四导电部13b构成。该第三导电部12b和第四导电部13b的组分与第一导电部12a相同，且具有能够获得靠近中间禁带的有效功函数(例如4.75eV)的膜厚(例如10nm)。
[0171]以下，参照图8(d)对本发明第四实施方式所涉及的半导体装置的结构进行说明。
[0172]在半导体基板1上部形成有绝缘膜已埋入在沟渠内的元件隔离区域2，以将第一活性区域1a和第二活性区域1b分开。而且，半导体装置包括设在第一活性区域1a的低阈值晶体管LTr和设在第二活性区域1b的高阈值晶体管HTr。
[0173]低阈值晶体管LTr包括：形成在第一活性区域1a的n型沟道区域3a、由形成在n型沟道区域3a上的高介电常数绝缘膜构成的第一栅极绝缘膜4a、具有接着第一栅极绝缘膜4a的上表面形成的第一导电部12a和形成在第一导电部12a上的第二导电部13a的第一栅电极20A、形成在第一栅电极20A侧面上的侧壁8a、形成在第一活性区域1a的第一栅电极20A下方外侧的浅p型源漏极区域7a、形成在第一活性区域1a的侧壁8a下方外侧的深p型源漏极区域9a、形成在深p型源漏极区域9a上部的硅化物膜10a1以及形成在第一栅电极20A上部的硅化物膜10a2。
[0174]高阈值晶体管HTr包括：形成在第二活性区域1b的n型沟道区域3b、由形成在n型沟道区域3b上的高介电常数绝缘膜构成的第二栅极绝缘膜4b、具有接着第二栅极绝缘膜4b的上表面形成的第三导电部12b和形成在第三导电部12b上的第四导电部13b的第二栅电极20B、形成在第二栅电极20B侧面上的侧壁8b、形成在第二活性区域1b的第二栅电极20B下方外侧的浅p型源漏极区域7b、形成在第二活性区域1b的侧壁8b下方外侧的深p型源漏极区域9b、形成在深p型源漏极区域9b上部的硅化物膜10b1以及形成在第二栅电极20B上部的硅化膜10b2。
[0175]这里，本实施方式结构上的特征如下所述。
[0176]构成高阈值晶体管HTr的第二栅电极20B的第三导电部12b，其膜厚比构成低阈值晶体管LTr的第一栅电极20A的第一导电部12a的膜厚薄，由组分与第一导电部12a相同的金属或金属化合物形成，具有与第一导电部12a相同的功函数。在第一导电部12a上形成有第二导电部13a，在第三导电部12b上形成有第四导电部13b，第二导电部13a和第四导电部13b由膜厚彼此相等的硅膜构成。具体而言，第一导电部12a由膜厚20nm(亦即20nm以上)的TiN膜构成，第三导电部12b由膜厚10nm(亦即15nm以下)的TiN膜构成。第二、第四导电部13a、13b由膜厚100nm的p型多晶硅膜构成。如图6所示，这样一来，便能够一方面实现具有4.85eV左右的有效功函数的低阈值晶体管LTr，而使低阈值晶体管LTr的阈值电压约为0.30V左右。另一方面，能够实现具有4.75eV左右的有效功函数的高阈值晶体管HTr，而使高阈值晶体管HTr的阈值电压约为0.40V左右。
[0177]就这样，采用对有效功函数的依赖性较低的膜厚作第一导电部12a的膜厚，采用对有效功函数的依赖性较高的膜厚作第三导电部12b的膜厚。由此便能够使具有由第三导电部12b和第四导电部13b构成的第二栅电极20B的高阈值晶体管HTr的有效功函数移动，而成为比具有由第一导电部12a与第二导电部13a构成的第一栅电极20A的低阈值晶体管LTr的有效功函数更靠近中间禁带的有效功函数。
[0178]于是，与低阈值晶体管LTr相比，高阈值晶体管HTr具有接近“硅的中间禁带功函数(参照上述1)，4.6eV左右)的有效功函数。换句话说，与高阈值晶体管HTr相比，低阈值晶体管LTr具有接近“带边缘(参照上述2)，约5.15eV)的有效功函数。换句话说，低阈值晶体管LTr具有比高阈值晶体管HTr高的有效功函数。
[0179]第一导电部12a所接触的第一栅极绝缘膜4a、第三导电部12b所接触的第二栅极绝缘膜4b，在同一工序中形成为相同的结构，由膜厚彼此相等的高介电常数绝缘膜构成。而且，形成在第一导电部12a上的第二导电部13a和形成在第三导电部12b上的第四导电部13b由膜厚彼此相等的硅膜构成。
[0180]由第一导电部12a与第二导电部13a构成的第一栅电极20A的膜厚比第二栅电极20B的膜厚厚，该第二栅电极20B由膜厚比第一导电部12a薄的第三导电部12b和膜厚与第二导电部13a相等的第四导电部13b构成。而且，形成在第一栅电极20A侧面上的侧壁8a的高度比形成在第二栅电极20B侧面上的侧壁8b高。
[0181]Lvt区域的n型沟道区域3a和Hvt区域的n型沟道区域3b，在同一工序中形成为相同的结构，彼此的杂质浓度也相同。
[0182]浅p型源漏极区域7a、7b、深p型源漏极区域9a、9b也分别在同一工序中形成为相同的结构。
[0183]根据本实施方式，使其上形成有第四导电部13b的第三导电部12b的膜厚比其上形成有第二导电部13a的第一导电部12a的膜厚薄。由此便能够使具有由第三导电部12b和第四导电部13b构成的第二栅电极20B的高阈值晶体管HTr的有效功函数移动，而成为比具有由第一导电部12a和第二导电部13a构成的第一栅电极20A的低阈值晶体管LTr的有效功函数更靠近中间禁带的有效功函数。使高阈值晶体管HTr的有效功函数比低阈值晶体管LTr的有效功函数更接近“硅的中间禁带功函数”。从而能够使高阈值晶体管HTr的阈值电压比低阈值晶体管LTr的阈值电压高。
[0184]因此，无需象现有技术那样，使Hvt区域的n型沟道区域(参考图10(d)：103b)的杂质浓度比Lvt区域的n型沟道区域(参考图10(d)：103a)的杂质浓度高，便能够使n型沟道区域3b的杂质浓度与n型沟道区域3a的杂质浓度相同。于是，能够在半导体装置工作时，抑制载流子与n型沟道区域3b中所含有的n型杂质相冲撞而散射。结果，能够使高阈值晶体管HTr中的漏电流减少、还能够使高阈值晶体管HTr具有很高的驱动力。
[0185]作为控制低、高阈值晶体管的阈值电压的方法，不采用现有技术中那样的调节构成低、高阈值晶体管的栅极绝缘膜的铪浓度的方法，而采用调节接着构成低、高阈值晶体管的栅极绝缘膜的上表面形成的导电部的膜厚的方法。由此便能够容易且高精度地控制低、高阈值晶体管的阈值电压。
[0186]因此，在包括导电型彼此相同的MIS晶体管的半导体装置中，能够精度良好且高性能地实现阈值电压彼此不同的MIS晶体管。
[0187]此外，在本实施方式中，以下述情况为具体例做了说明。该情况为：一方面，采用膜厚对有效功函数的依赖性较低(例如20nm以上)的TiN膜作第一导电部12a。另一方面，采用膜厚对有效功函数的依赖性较高亦即膜厚比第一导电部12a薄(例如15nm以下)的TiN膜作第三导电部12b。但本发明并不限于此。可以利用例如TaN膜或者TaC膜代替TiN膜。
[0188]也就是说，象本实施方式那样，采用具有4.7eV以上5.15eV以下的功函数的导电材料作第一、第三导电部12a、12b的导电材料，使第三导电部12b的膜厚比第一导电部12a的膜厚薄。由此便能够使高阈值晶体管HTr的有效功函数移动而成为比低阈值晶体管LTr的有效功函数更靠近中间禁带的有效功函数。
[0189]在本实施方式中，以下述情况为具体例做了说明。该情况为：形成在第一、第三导电部12a、12b上的第二、第四导电部13a、13b由p型多晶硅膜构成。但本发明并不限于此。例如，可利用n型多晶硅膜来代替p型多晶硅膜。
[0190]也就是说，象本实施方式那样，第二、第四导电部13a、13b的条件是，在组合使用第四导电部13b和第二栅极绝缘膜4b时得到的有效功函数比组合使用第一导电部12a和第一栅极绝缘膜4a时获得的有效功函数更靠近中间禁带即可。由此便能够使具有由第三导电部12b和第四导电部13b构成的第二栅电极20B的高阈值晶体管HTr的有效功函数移动，而成为比具有由第一导电部12a和第二导电部13a构成的第一栅电极20A的低阈值晶体管LTr的有效功函数更靠近中间禁带的功函数。
[0191]在本实施方式中，以下述情况为具体例做了说明。该情况为：如图7(a)所示，在同一工序下形成Lvt区域的n型沟道区域3a与Hvt区域的n型沟道区域3b，由此而形成杂质浓度彼此相等的n型沟道区域3a、3b。但本发明并不限于此，例如，还可以是形成杂质浓度彼此稍微不同的n型沟道区域。
[0192](第四实施方式的变形例)
以下，参照图9(a)到图9(d)，以用P型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况为例，对本发明第四实施方式的变形例所涉及的半导体装置的制造方法进行说明。图9(a)到图9(d)是主要工序剖视图，按工序顺序示出了本发明的第四实施方式的变形例所涉及的半导体装置的制造方法。此外，在图9(a)到图9(d)中，与第四实施方式相同的构成要素，用与第四实施方式中图7(a)到图8(d)所示的符号相同的符号表示，不再重复说明。而且，在本实施方式中，Lvt区域是形成低阈值晶体管LTr的区域，Hvt区域是形成高阈值晶体管HTr的区域。
[0193]首先，进行与第四实施方式中图7(a)所示的工序相同的工序，获得图9(a)所示的结构。不过，在该变形例中，如图9(a)所示，形成由膜厚20nm的TiN膜构成的金属膜14代替第四实施方式中由膜厚10nm的TiN膜构成的第一金属膜12。这样来形成与高介电常数绝缘膜4相接的金属膜14。
[0194]接着，如图9(b)所示，在金属膜14上形成将Lvt区域覆盖起来、使Hvt区域敞开的抗蚀图案15后，再以该抗蚀图案15为掩膜对第二活性区域1b上的金属膜14上部进行蚀刻，形成膜厚10nm的金属薄膜部14Y。之后，除去该抗蚀图案15。这样，一方面，使膜厚20nm的金属膜14残存于第一活性区域1a上。另一方面，使膜厚比金属膜14薄的金属薄膜部14Y残存于第二活性区域1b上。
[0195]接着，如图9(c)所示，在金属膜14与金属薄膜部14Y上形成例如膜厚100nm的多晶硅膜后，再对多晶硅膜离子注入p型杂质。由此形成由p型多晶硅膜构成的硅膜13。此外，硅膜13的注入条件与第二实施方式中硅膜11的注入条件相同。
[0196]接着，如图9(d)所示，利用例如光刻法在硅膜13上形成具有栅极图案形状的抗蚀图案(省略图示)。之后，以该抗蚀图案为掩膜，利用干蚀刻依次将Lvt区域的硅膜13、金属膜14以及高介电常数绝缘膜4图案化，在第一活性区域1a上形成由高介电常数绝缘膜4构成的第一栅极绝缘膜4a、由金属膜14构成的第一导电部14a以及由硅膜13构成的第二导电部13a。与此同时，依次将Hvt区域的硅膜13、金属薄膜部14Y以及高介电常数绝缘膜4图案化，在第二活性区域1b上形成由高介电常数绝缘膜4构成的第二栅极绝缘膜4b、由金属薄膜部14Y构成的第三导电部14b以及由硅膜13构成的第四导电部13b。此时，第一导电部14a的膜厚是金属膜14的膜厚，20nm；第三导电部14b的膜厚是金属薄膜部14Y的膜厚，10nm。
[0197]就这样，在第一活性区域1a上依次形成第一栅极绝缘膜4a和第一栅电极20A，该第一栅电极20A具有接着第一栅极绝缘膜4a的上表面形成的第一导电部14a和形成在第一导电部14a上的第二导电部13a。并且，在第二活性区域1b上依次形成第二栅极绝缘膜4b和第二栅电极20B，该第二栅电极20B具有接着第二栅极绝缘膜4b的上表面形成的第三导电部14b和形成在该第三导电部14b上的第四导电部13b的第二栅电极20B。
[0198]之后，利用与第一实施方式图2(a)所示工序中浅p型源漏极区域的形成方法一样的方法，在第一活性区域1a的第一栅电极20A下方外侧自对准地形成结深度较浅的p型源漏极区域7a，并且，在第二活性区域1b的第二栅电极20B下方外侧自对准地形成结深度较浅的p型源漏极区域7b。之后，依次进行与第四实施方式图8(a)到图8(d)所示工序一样的工序，便能够获得结构与图8(d)所示的结构相同的半导体装置。
[0199]根据该变形例，能够收到和第四实施方式一样的效果。
[0200]此外，在第一至第三实施方式、第四实施方式及其变形例中，以用P型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况为具体例做了说明，但本发明并不限于此。在用N型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况下，也能够收到与第一至第三实施方式、或者第四实施方式或其变形例一样的效果。
[0201]第一、例如，在第一实施方式中，在用N型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况下，自功函数在4.05eV以上4.6eV以下的范围内的导电材料中选择功函数彼此不同的第一、第二导电材料，再采用这些第一、第二导电材料中离“带边缘(参照上述2)约4.05eV)较近的功函数的导电材料作构成阈值电压相对较低的N型MIS晶体管(以下称其为“N型低阈值晶体管”)的导电部的导电材料。另一方面，采用这些第一、第二导电材料中离“硅的中间禁带功函数(参照上述1)约4.6eV)较近的功函数的导电材料作构成阈值电压相对较高的N型MIS晶体管(以下称其为“N型高阈值晶体管”)的导电部的导电材料。例如，作为构成N型低阈值晶体管的导电部的导电材料，优选，具有4.05eV以上4.6eV以下的功函数(例如4.3eV)且具有比构成N型高阈值晶体管的导电部的导电材料的功函数靠近带边缘的功函数的金属或者金属化合物。另一方面，作为构成N型高阈值晶体管的导电部的导电材料，优选，具有4.15eV以上4.6eV以下的功函数(例如4.5eV)且具有比构成N型低阈值晶体管的导电部的导电材料的功函数靠近中间禁带的功函数的金属或者金属化合物。
[0202]就这样，使构成N型高阈值晶体管的导电部的功函数比构成N型低阈值晶体管的导电部的功函数更接近“硅的中间禁带功函数”的功函数。由此便能够使N型高阈值晶体管的有效功函数比N型低阈值晶体管的有效功函数高，从而能够使N型高阈值晶体管的阈值电压比N型低阈值晶体管的阈值电压高。因此，能够精度良好地实现阈值电压彼此不同的N型低、高阈值晶体管。亦即，能够收到与第一实施方式一样的效果。
[0203]此外，在第二、第三实施方式中，在用N型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况下，与接着构成N型低阈值晶体管的栅极绝缘膜的上表面形成的导电部的功函数相比，使接着构成N型高阈值晶体管的栅极绝缘膜的上表面形成的导电部的功函数成为接近“硅的中间禁带功函数”的功函数。由此便能够收到与第二、第三实施方式一样的效果。
[0204]第二、例如，在第四实施方式中，在用N型MIS晶体管作阈值电压彼此不同的MIS晶体管的情况下，在具有由由金属膜构成的导电部和由形成在该导电部上的硅膜构成的导电部构成的栅电极的N型低、高阈值晶体管中，采用功函数在4.05eV以上4.5eV以下的范围内的导电部作构成N型低、高阈值晶体管的由金属膜构成的导电部，使构成N型高阈值晶体管的由金属膜构成的导电部的膜厚比构成N型低阈值晶体管的由金属膜构成的导电部薄。这里，能够列举出的由硅膜构成的导电部有，例如n型多晶硅膜或p型多晶硅膜等。
[0205]就这样，使构成N型高阈值晶体管的由金属膜构成的导电部的膜厚比构成N型低阈值晶体管的由金属膜构成的导电部薄，便能够使N型高阈值晶体管的有效功函数移动而成为比N型低阈值晶体管的有效功函数更接近中间禁带的有效功函数，从而能够使N型高阈值晶体管的阈值电压比N型低阈值晶体管的阈值电压高。其结果，能够精度良好地实现阈值电压彼此不同的N型低、高阈值晶体管。也就是说，能够收到和第四实施方式一样的效果。
[0206]此外，无需再述，与低、高阈值晶体管的导电型无关，高阈值晶体管，比低阈值MIS晶体管具有更接近“硅的中间禁带功函数(参照上述1)4.6eV左右)的功函数。换句话说，与高阈值MIS晶体管相比，低阈值MIS晶体管具有接近“带边缘(参照上述2)N型MIS晶体管：4.05eV，P型MIS晶体管：5.15eV)的有效功函数。也就是说，在低、高阈值晶体管的导电型是N型的情况下，与N型低阈值晶体管相比，N型高阈值晶体管具有高有效功函数。另一方面，在低、高阈值晶体管的导电型是P型的情况下，与P型低阈值晶体管相比，P型高阈值晶体管具有低有效功函数。
[0207]在第一至第三实施方式、第四实施方式及其变形例中，以第一、第二栅电极20A、20B为掩膜，在第一、第二活性区域1a、1b中离子注入p型杂质形成了浅p型源漏极区域7a、7b。但本发明并不限于此。例如，也能够以在侧面形成有偏移隔离壁(offsetspacer)的第一、第二栅电极为掩膜，在第一、第二活性区域离子注入p型杂质，来形成该浅p型源漏极区域。
[0208]在第一至第三实施方式、第四实施方式及其变形例中，以侧壁8a、8b是单层结构的情况为具体例做了说明，但本发明并不限于此。例如，侧壁可以是叠层结构，该叠层结构由剖面形状为“L”字形的第一绝缘膜(例如氧化硅膜)构成的内侧侧壁和形成在内侧侧壁上的由第二绝缘膜(例如氮化硅膜)构成的外侧侧壁。
[0209]在第一至第三实施方式、第四实施方式及其变形例中，利用HfSiON膜作高介电常数绝缘膜4，可以代替此，用HfO2等含有铪的金属氧化或者由ZrO2、TiO2或Ta2O5等金属氧化物形成的高介电常数绝缘膜作高介电常数绝缘膜4。
-产业实用性-
[0210]综上所述，本发明在包括导电型相同的MIS晶体管的半导体装置中，能够精度良好地实现阈值电压彼此不同的MIS晶体管。因此，对半导体装置及其制造方法很有用。

Claims (27)

1.一种半导体装置，包括第一金属绝缘膜半导体晶体管和具有比所述第一金属绝缘膜半导体晶体管高的阈值电压的第二金属绝缘膜半导体晶体管，其特征在于：
所述第一金属绝缘膜半导体晶体管包括：
第一沟道区域，形成在半导体基板的第一活性区域，
第一栅极绝缘膜，形成在所述第一活性区域的所述第一沟道区域上，由高介电常数绝缘膜构成，以及
第一栅电极，具有接着所述第一栅极绝缘膜的上表面形成的第一导电部和形成在所述第一导电部上的第二导电部；
所述第二金属绝缘膜半导体晶体管包括：
第二沟道区域，形成在所述半导体基板的第二活性区域，具有与所述第一沟道区域相同的导电型，
第二栅极绝缘膜，形成在所述第二活性区域的所述第二沟道区域上，由所述高介电常数绝缘膜构成，以及
第二栅电极，具有接着所述第二栅极绝缘膜的上表面形成的第三导电部和形成在所述第三导电部上的第四导电部；
所述第三导电部，膜厚比所述第一导电部薄，且由与所述第一导电部相同的组分材料形成。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第一导电部与所述第三导电部由金属或金属化合物形成，
所述第二导电部与所述第四导电部由硅形成。
3.根据权利要求1或2所述的半导体装置，其特征在于：
具有所述第二栅极绝缘膜与所述第二栅电极的所述第二金属绝缘膜半导体晶体管，具有比具有所述第一栅极绝缘膜与所述第一栅电极的所述第一金属绝缘膜半导体晶体管更接近硅的中间禁带功函数的有效功函数。
4.根据权利要求1到3中任一项权利要求所述的半导体装置，其特征在于：
所述第一金属绝缘膜半导体晶体管与所述第二金属绝缘膜半导体晶体管是P型金属绝缘膜半导体晶体管；
所述第一导电部与所述第三导电部具有4.7eV以上5.15eV以下的功函数。
5.根据权利要求1到4中任一项权利要求所述所述的半导体装置，其特征在于：
所述第一金属绝缘膜半导体晶体管与所述第二金属绝缘膜半导体晶体管是P型金属绝缘膜半导体晶体管；
所述第一导电部与所述第三导电部是氮化钛膜、氮化钽膜或碳化钽膜。
6.根据权利要求1到5中任一项权利要求所述的半导体装置，其特征在于：
所述第一金属绝缘膜半导体晶体管与所述第二金属绝缘膜半导体晶体管是P型金属绝缘膜半导体晶体管；
所述第一导电部与所述第三导电部由氮化钛膜构成；
所述第一导电部的膜厚在20nm以上；
所述第三导电部的膜厚在15nm以下。
7.根据权利要求1到3中任一项权利要求所述的半导体装置，其特征在于：
所述第一金属绝缘膜半导体晶体管与所述第二金属绝缘膜半导体晶体管是N型金属绝缘膜半导体晶体管；
所述第一导电部与所述第三导电部具有4.05eV以上4.5eV以下的功函数。
8.根据权利要求1到7中任一项权利要求所述的半导体装置，其特征在于：
所述第二沟道区域具有与所述第一沟道区域相同的杂质浓度。
9.根据权利要求1到8中任一项权利要求所述的半导体装置，其特征在于：
所述第二栅极绝缘膜具有与所述第一栅极绝缘膜相等的膜厚；
所述第四导电部具有与所述第二导电部相等的膜厚。
10.根据权利要求1到9中任一项权利要求所述的半导体装置，其特征在于：
所述第一栅电极的膜厚比所述第二栅电极的膜厚厚。
11.一种半导体装置，包括第一金属绝缘膜半导体晶体管和具有比所述第一金属绝缘膜半导体晶体管高的阈值电压的第二金属绝缘膜半导体晶体管，其特征在于：
所述第一金属绝缘膜半导体晶体管包括：
第一沟道区域，形成在半导体基板的第一活性区域，
第一栅极绝缘膜，形成在所述第一活性区域的所述第一沟道区域上，由高介电常数绝缘膜构成，以及
第一栅电极，具有接着所述第一栅极绝缘膜的上表面形成的第一导电部；
所述第二金属绝缘膜半导体晶体管包括：
第二沟道区域，形成在所述半导体基板的第二活性区域，具有与所述第一沟道区域相同的导电型，
第二栅极绝缘膜，形成在所述第二活性区域的所述第二沟道区域上，由所述高介电常数绝缘膜构成，以及
第二栅电极，具有接着所述第二栅极绝缘膜的上表面形成的第二导电部；
所述第二导电部由与所述第一导电部不同的组分材料形成。
12.根据权利要求11所述的半导体装置，其特征在于：
所述第二导电部，具有与所述第一导电部相比更接近硅的中间禁带功函数的功函数。
13.根据权利要求11或12所述的半导体装置，其特征在于：
所述第一栅电极仅由所述第一导电部构成；
所述第二栅电极仅由所述第二导电部构成。
14.根据权利要求11或12所述的半导体装置，其特征在于：
所述第一栅电极具有形成在所述第一导电部上的第三导电部；
所述第二栅电极具有形成在所述第二导电部上的第四导电部。
15.根据权利要求14所述的半导体装置，其特征在于：
所述第一栅电极，在所述第一导电部和所述第三导电部之间具有由与所述第二导电部相同的导电材料形成的第五导电部。
16.根据权利要求14或15所述的半导体装置，其特征在于：
所述第三导电部与所述第四导电部由硅形成。
17.根据权利要求11到16中任一项权利要求所述的半导体装置，其特征在于：
所述第一导电部由第一金属或第一金属化合物形成；
所述第二导电部由第二金属或第二金属化合物形成。
18.根据权利要求11到17中任一项权利要求所述的半导体装置，其特征在于：
所述第一金属绝缘膜半导体晶体管与所述第二金属绝缘膜半导体晶体管是P型金属绝缘膜半导体晶体管；
所述第一导电部是氮化钛膜；
所述第二导电部是氮化钼膜或氮化钽膜。
19.根据权利要求11到18中任一项权利要求所述的半导体装置，其特征在于：
所述第二沟道区域具有与所述第一沟道区域相等的杂质浓度。
20.一种半导体装置的制造方法，该半导体装置包括第一金属绝缘膜半导体晶体管和第二金属绝缘膜半导体晶体管，该第一金属绝缘膜半导体晶体管具有第一栅电极，该第二金属绝缘膜半导体晶体管的阈值电压比所述第一金属绝缘膜半导体晶体管高并具有第二栅电极，该半导体装置的制造方法包括以下工序：
工序a，在半导体基板中形成被元件隔离区域包围的第一活性区域与第二活性区域，
工序b，在所述第一活性区域形成第一沟道区域，且在所述第二活性区域形成导电型与所述第一沟道区域相同的第二沟道区域，
工序c，在所述工序b后，在所述第一活性区域与所述第二活性区域上形成高介电常数绝缘膜，以及
工序d，在所述工序c后，在所述第一活性区域上形成由所述高介电常数绝缘膜构成的第一栅极绝缘膜，并且形成具有接着所述第一栅极绝缘膜的上表面形成的第一导电部和设在所述第一导电部上的第二导电部的所述第一栅电极，且在所述第二活性区域上形成由所述高介电常数绝缘膜构成的第二栅极绝缘膜，并且形成具有接着所述第二栅极绝缘膜的上表面形成的第三导电部和设在所述第三导电部上的第四导电部的所述第二栅电极；
所述第三导电部，膜厚比所述第一导电部薄，由与所述第一导电部相同的组分材料形成。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于：
所述工序d包括：
工序d1，形成与所述第一活性区域上的所述高介电常数绝缘膜相接的第一金属膜，
工序d2，在所述工序d1后，形成与所述第一金属膜和所述第二活性区域上的所述高介电常数绝缘膜相接的第二金属膜，
工序d3，在所述工序d2后，在所述第二金属膜上形成硅膜，以及
工序d4，在所述工序d3后，将所述第一活性区域上的所述硅膜、所述第二金属膜、所述第一金属膜以及所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第一栅极绝缘膜、由所述第一金属膜与所述第二金属膜构成的所述第一导电部以及由所述硅膜构成的所述第二导电部，且将所述第二活性区域上的所述硅膜、所述第二金属膜以及所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第二栅极绝缘膜、由所述第二金属膜构成的所述第三导电部以及由所述硅膜构成的所述第四导电部。
22.根据权利要求20所述的半导体装置的制造方法，其特征在于：
所述工序d包括：
工序d1，形成与所述高介电常数绝缘膜相接的金属膜，
工序d2，在所述工序d1后，蚀刻所述第二活性区域上的所述金属膜的上部，来形成膜厚比所述金属膜薄的金属薄膜部，
工序d3，在所述工序d2后，在所述金属膜与所述金属薄膜部之上形成硅膜，以及
工序d4，在所述工序d3后，将所述第一活性区域上的所述硅膜、所述金属膜以及所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第一栅极绝缘膜、由所述金属膜构成的所述第一导电部以及由所述硅膜构成的所述第二导电部，且将所述第二活性区域上的所述硅膜、所述金属薄膜部以及所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第二栅极绝缘膜、由所述金属薄膜部构成的所述第三导电部以及由所述硅膜构成的所述第四导电部。
23.一种半导体装置的制造方法，该半导体装置包括第一金属绝缘膜半导体晶体管和第二金属绝缘膜半导体晶体管，该第一金属绝缘膜半导体晶体管具有第一栅电极，该第二金属绝缘膜半导体晶体管的阈值电压比所述第一金属绝缘膜半导体晶体管高并具有第二栅电极，该半导体装置的制造方法包括以下工序：
工序a，在半导体基板中形成被元件隔离区域包围的第一活性区域与第二活性区域，
工序b，在所述第一活性区域形成第一沟道区域，且在所述第二活性区域形成导电型与所述第一沟道区域相同的第二沟道区域，
工序c，在所述工序b后，在所述第一活性区域与所述第二活性区域上形成高介电常数绝缘膜，
工序d，在所述工序c后，在所述第一活性区域上形成由所述高介电常数绝缘膜构成的第一栅极绝缘膜，且形成具有接着所述第一栅极绝缘膜的上表面形成的第一导电部的所述第一栅电极，在所述第二活性区域上形成由所述高介电常数绝缘膜构成的第二栅极绝缘膜，且形成具有接着所述第二栅极绝缘膜的上表面形成的第二导电部的所述第二栅电极；
所述第二导电部由与所述第一导电部不同的组分材料形成。
24.根据权利要求23所述的半导体装置的制造方法，其特征在于：
所述工序d包括：
工序d1，形成与所述第一活性区域上的所述高介电常数绝缘膜相接的第一金属膜，
工序d2，形成与所述第二活性区域上的所述高介电常数绝缘膜相接的第二金属膜，以及
工序d3，在所述工序d1与所述工序d2后，将所述第一活性区域上的所述第一金属膜和所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第一栅极绝缘膜、由所述第一金属膜构成的所述第一导电部，且将所述第二活性区域上的所述第二金属膜与所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第二栅极绝缘膜与由所述第二金属膜构成的所述第二导电部。
25.根据权利要求23所述的半导体装置的制造方法，其特征在于：
所述工序d包括：
工序d1，形成与所述第一活性区域上的所述高介电常数绝缘膜相接的第一金属膜，
工序d2，形成与所述第二活性区域上的所述高介电常数绝缘膜相接的第二金属膜，
工序d3，在所述工序d1与所述工序d2后，在所述第一金属膜与所述第二金属膜上形成硅膜，以及
工序d4，在所述工序d3后，将所述第一活性区域上的所述硅膜、所述第一金属膜以及所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第一栅极绝缘膜、由所述第一金属膜构成的所述第一导电部以及由所述硅膜构成的所述第三导电部，将所述第二活性区域上的所述硅膜、所述第二金属膜以及所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第二栅极绝缘膜、由所述第二金属膜构成的所述第二导电部以及由所述硅膜构成的所述第四导电部。
26.根据权利要求23所述的半导体装置的制造方法，其特征在于：
所述工序d包括：
工序d1，形成与所述第一活性区域上的所述高介电常数绝缘膜相接的第一金属膜，
工序d2，在所述工序d1后，形成与所述第一金属膜和所述第二活性区域上的所述高介电常数绝缘膜相接的第二金属膜，
工序d3，在所述工序d2后，在所述第二金属膜上形成硅膜，以及
工序d4，在所述工序d3后，将所述第一活性区域上的所述硅膜、所述第二金属膜、所述第一金属膜以及所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第一栅极绝缘膜、由所述第一金属膜构成的所述第一导电部、由所述第二金属膜构成的第五导电部以及由所述硅膜构成的所述第三导电部，并且，将所述第二活性区域上的所述硅膜、所述第二金属膜以及所述高介电常数绝缘膜图案化，来形成由所述高介电常数绝缘膜构成的所述第二栅极绝缘膜、由所述第二金属膜构成的所述第二导电部以及由所述硅膜构成的所述第四导电部。
27.根据权利要求14所述的半导体装置，其特征在于：
所述第二栅电极，在所述第二导电部和所述第四导电部之间具有由与所述第一导电部相同的导电材料形成的第五导电部。
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