JP2013247345A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 127
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims abstract description 52
- 230000002093 peripheral effect Effects 0.000 claims abstract description 52
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 50
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims description 130
- 238000000034 method Methods 0.000 claims description 49
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 150000001875 compounds Chemical class 0.000 claims description 31
- 238000010438 heat treatment Methods 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract 4
- 230000035699 permeability Effects 0.000 abstract 4
- 239000010410 layer Substances 0.000 description 28
- 239000012535 impurity Substances 0.000 description 26
- 230000001681 protective effect Effects 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 21
- 238000010586 diagram Methods 0.000 description 19
- 238000002955 isolation Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 11
- 238000002425 crystallisation Methods 0.000 description 10
- 230000008025 crystallization Effects 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- -1 for example Chemical compound 0.000 description 3
- 229910004143 HfON Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Abstract
【課題】メモリセル領域において高いオン電流を有する半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、第１トランジスタを有するメモリセル領域と、第２トランジスタを有する周辺回路領域と、を備える。第１トランジスタは、第１ソース電極及び第１ドレイン電極と、トレンチの内壁に沿って形成され、比誘電率が酸化シリコンの比誘電率より高い第１埋込ゲート絶縁膜と、埋込ゲート電極と、を有する。第２トランジスタは、第２ソース電極及び第２ドレイン電極と、比誘電率が酸化シリコンの比誘電率より高い第１基板上ゲート絶縁膜と、基板上ゲート電極と、を有する。第１埋込ゲート絶縁膜におけるハフニウムの含有率である第１Ｈｆ含有率と、第１基板上ゲート絶縁膜におけるハフニウムの含有率である第２Ｈｆ含有率とは異なっている。
【選択図】図３
【解決手段】半導体装置は、第１トランジスタを有するメモリセル領域と、第２トランジスタを有する周辺回路領域と、を備える。第１トランジスタは、第１ソース電極及び第１ドレイン電極と、トレンチの内壁に沿って形成され、比誘電率が酸化シリコンの比誘電率より高い第１埋込ゲート絶縁膜と、埋込ゲート電極と、を有する。第２トランジスタは、第２ソース電極及び第２ドレイン電極と、比誘電率が酸化シリコンの比誘電率より高い第１基板上ゲート絶縁膜と、基板上ゲート電極と、を有する。第１埋込ゲート絶縁膜におけるハフニウムの含有率である第１Ｈｆ含有率と、第１基板上ゲート絶縁膜におけるハフニウムの含有率である第２Ｈｆ含有率とは異なっている。
【選択図】図３
Description
本発明は、高誘電率材料をゲート絶縁膜として用いる半導体装置及びその製造方法に関する。
ＤＲＡＭ等の半導体装置のトランジスタにおいて、高性能化及び微細化を発展させるためには、ゲートリーク電流を抑制しながら等価酸化膜厚（ＥＯＴ；Equivalent Oxide Thickness）を薄くする必要がある。そこで、ゲート絶縁膜に、高誘電率材料（Ｈｉｇｈ−ｋ材料）を用いた半導体装置が開発されている（例えば、特許文献１及び特許文献２参照）。
特許文献１に記載の半導体装置は、基板上に形成された高誘電体ゲート絶縁膜と、高誘電体ゲート絶縁膜上に形成されたメタルゲート電極とを備え、高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極の側に、ハロゲン元素が偏析している。
特許文献２に記載の半導体装置においては、ＭＯＮＯＳメモリ形成領域及びＭＩＳＦＥＴ領域の半導体基板上に、高誘電率膜及びメタルゲート電極を有するゲート構造が形成されている。
以下の分析は、本発明の観点から与えられる。
シリコン酸化膜等の比誘電率の低いゲート絶縁膜を厚くすると、半導体装置の微細化の流れに反すると共に、ＥＯＴが厚くなり、オン電流が減少してしまう。一方、半導体装置の微細化に伴い、比誘電率の低いゲート絶縁膜を薄くすると、ゲートリーク電流が増大してしまう。そこで、ゲートリークを抑制しつつオン電流を増大させるためには、比誘電率の高いゲート絶縁膜を使用する必要がある。しかしながら、酸化ハフニウム（ＨｆＯ２）をはじめとする高誘電率材料は、酸化シリコン（ＳｉＯ２）と比較して熱的に不安定な材料であり、ハフニウムを含有する酸化ハフニウム等の化合物（以下「ハフニウム含有化合物」という。）は、製造工程における比較的低温な熱処理によっても結晶化してしまう。特に、高誘電材料の比誘電率を高めるほど、結晶化温度は低くなる。ゲート絶縁膜中の高誘電材料が結晶化すると、しきい値電圧が制御できなくなる、あるいは、ばらつき易くなる。また、酸化ハフニウムが金属ゲート電極やシリコン基板と反応しやすくなり、リーク電流が増大してしまう。また、ゲート絶縁膜の信頼性の低下を招くなどの問題点が生じる。
そこで、特許文献２に記載の技術においては、ソース・ドレイン領域の活性化のための加熱処理による高誘電材料の劣化を防止するため、ダミーゲート電極を形成してからソース・ドレイン領域を形成した後、ダミーゲート電極を除去し、半導体基板上に高誘電率ゲート絶縁膜及び金属ゲート電極を形成している。しかしながら、以下に説明するように、この方法は、埋め込みワード線を有する半導体装置の製造工程に適用することはできない。
埋め込みワード線を有する半導体装置の製造工程においては、周辺回路よりも先に、メモリセル領域のゲート構造を形成する。すなわち、メモリセル領域及び周辺回路領域の両方に、ハフニウム含有化合物を含有する高誘電率ゲート絶縁膜を形成する場合、メモリセル領域に、高誘電率ゲート絶縁膜を使用する埋め込みワード線を形成した後、周辺回路領域の半導体基板を露出させ、熱酸化により、周辺回路領域にシリコン酸化膜のゲート絶縁膜（インタフェース層）を形成する。そして、インタフェース層上に、高誘電率ゲート絶縁膜及び金属ゲート電極を有するゲート構造を形成する。しかしながら、インタフェース層を形成する熱処理時には、メモリセル領域にはすでに高誘電率ゲート絶縁膜が形成されているので、この熱処理によってメモリセル領域の高誘電率ゲート絶縁膜に熱負荷が掛かることになる。そして、この熱負荷により、メモリセル領域の高誘電率ゲート絶縁膜においてハフニウム含有化合物が結晶化し、等価ゲート酸化膜厚の薄化、ゲートリーク電流の増大及びしきい値電圧の上昇の問題が発生し、これによりメモリセル領域のオン電流は減少してしまうことになる。そして、この熱負荷により、メモリセル領域の高誘電率ゲート絶縁膜においてハフニウム含有化合物が結晶化し、ゲートリーク電流の増大、しきい値電圧の制御不能、信頼性低下等の問題が発生してしまうことになる。
本発明の第１視点によれば、半導体基板に、第１トランジスタを有するメモリセル領域と、メモリセル領域の周囲に形成され、第２トランジスタを有する周辺回路領域と、を備える半導体装置が提供される。第１トランジスタは、半導体基板に形成された第１ソース電極及び第１ドレイン電極と、第１ソース電極と第１ドレイン電極間の半導体基板に形成されたトレンチの内壁に沿って形成され、比誘電率が酸化シリコンの比誘電率より高い第１埋込ゲート絶縁膜と、第１埋込ゲート絶縁膜上のトレンチ内に形成され、金属を有し、ワード線として機能する埋込ゲート電極と、を有する。第２トランジスタは、半導体基板に形成された第２ソース電極及び第２ドレイン電極と、第２ソース電極と第２ドレイン電極間の半導体基板面に形成され、比誘電率が酸化シリコンの比誘電率より高い第１基板上ゲート絶縁膜と、第１基板上ゲート絶縁膜上に形成され、金属を有する基板上ゲート電極と、を有する。第１埋込ゲート絶縁膜及び第１基板上ゲート絶縁膜は、ハフニウムを含有する化合物を含有する。第１埋込ゲート絶縁膜におけるハフニウムの含有率である第１Ｈｆ含有率と、第１基板上ゲート絶縁膜におけるハフニウムの含有率である第２Ｈｆ含有率とは異なっている。
本発明の第２視点によれば、メモリセル領域の半導体基板にトレンチを形成する工程と、トレンチの内壁に沿って、ハフニウムを含有し、酸化シリコンの比誘電率よりも高い比誘電率を有する第１埋込ゲート絶縁膜を形成する工程と、第１埋込ゲート絶縁膜上に、埋込ゲート電極を形成する工程と、トレンチの両側の半導体基板に、第１ソース電極及び第１ドレイン電極を形成する工程と、周辺回路領域の半導体基板面上に、ハフニウムを含有し、酸化シリコンの比誘電率よりも高い比誘電率を有する第１基板上ゲート絶縁膜を形成する工程と、第１基板上ゲート絶縁膜上に、基板上ゲート電極を形成する工程と、基板上ゲート電極の両側の半導体基板に、第２ソース電極及び第２ドレイン電極を形成する工程と、を含む半導体装置の製造方法が提供される。第１埋込ゲート絶縁膜におけるハフニウムの含有率である第１Ｈｆ含有率と、第１基板上ゲート絶縁膜におけるハフニウムの含有率である第２Ｈｆ含有率とが異なるように第１埋込ゲート絶縁膜及び第１基板上ゲート絶縁膜を形成する。
本発明は、以下の効果のうち少なくとも１つを有する。
本発明においては、メモリセル領域の埋込ゲート電極のゲート絶縁膜に高誘電率膜を使用しているが、製造工程における熱処理によるハフニウム含有化合物の結晶化が抑制されている。したがって、メモリセル領域のトランジスタにおいて、高誘電率膜の使用により、オン電流の増大を図ることができると共に、高誘電率膜の劣化に伴うリーク電流の増大及びしきい値電圧の上昇を防止することにより、オン電流の減少を抑制することができる。
上記各視点の好ましい形態を以下に記載する。
上記第１視点の好ましい形態によれば、第１Ｈｆ含有率は、第２Ｈｆ含有率よりも低い。
上記第１視点の好ましい形態によれば、第１Ｈｆ含有率は、第２Ｈｆ含有率よりも１０ａｔｍ％以上低い。
上記第１視点の好ましい形態によれば、ハフニウム含有化合物は、第１埋込ゲート絶縁膜を７００℃以上で熱処理しても第１埋込ゲート絶縁膜中で結晶化しない。
上記第１視点の好ましい形態によれば、第１Ｈｆ含有率は、１０ａｔｍ％〜９０ａｔｍ％である。
上記第１視点の好ましい形態によれば、半導体装置は、半導体基板のトレンチの内壁と第１埋込ゲート絶縁膜との間に、第２埋込ゲート絶縁膜をさらに備える。
上記第１視点の好ましい形態によれば、第２埋込ゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜である。
上記第１視点の好ましい形態によれば、前記周辺回路領域における前記第２トランジスタのうちの一部のトランジスタは、前記第１基板上ゲート絶縁膜上に、比誘電率が酸化シリコンの比誘電率より高い第２基板上ゲート絶縁膜をさらに有する。
上記第１視点の好ましい形態によれば、第２トランジスタは、半導体基板と第１基板上絶縁膜との間に、第３基板上絶縁膜をさらに有する。
上記第１視点の好ましい形態によれば、第３基板上絶縁膜はシリコン酸化膜又はシリコン酸窒化膜である。
上記第１視点の好ましい形態によれば、半導体装置は、埋込ゲート電極上に、半導体基板のトレンチを埋め込むキャップ埋込絶縁膜をさらに備える。
上記第１視点の好ましい形態によれば、第１基板上ゲート絶縁膜は、半導体基板面より上に形成されている。
上記第２視点の好ましい形態によれば、第１Ｈｆ含有率は、第２Ｈｆ含有率よりも低い。
上記第２視点の好ましい形態によれば、第１Ｈｆ含有率は、第２Ｈｆ含有率よりも１０ａｔｍ％以上低くする。
上記第２視点の好ましい形態によれば、第１Ｈｆ含有率は、１０ａｔｍ％〜９０ａｔｍ％に設定する。
上記第２視点の好ましい形態によれば、第１埋込ゲート絶縁膜を形成した後に、第１基板上ゲート絶縁膜を形成する。
上記第２視点の好ましい形態によれば、半導体装置の製造方法は、第１埋込ゲート絶縁膜を形成した後、第１基板上ゲート絶縁膜を形成する前に、周辺回路領域の半導体基板上に、熱処理により第３基板上ゲート絶縁膜を形成するする工程をさらに含む。
上記第２視点の好ましい形態によれば、上記熱処理は７００℃以上の加熱処理である。
本発明の第３視点によれば、半導体基板に、第１トランジスタを有するメモリセル領域と、メモリセル領域の周囲に形成され、第２トランジスタを有する周辺回路領域と、を備える半導体装置が提供される。第１トランジスタは、半導体基板に形成された第１ソース電極及び第１ドレイン電極と、第１ソース電極と第１ドレイン電極間の半導体基板に形成されたトレンチの内壁に沿って形成され、比誘電率が酸化シリコンの比誘電率より高い第１埋込ゲート絶縁膜と、第１埋込ゲート絶縁膜上のトレンチ内に形成され、金属を有し、ワード線として機能する埋込ゲート電極と、を有する。
本発明の第４視点によれば、メモリセル領域の半導体基板にトレンチを形成する工程と、トレンチの内壁に沿って、ハフニウム含有化合物を含有し、酸化シリコンの比誘電率よりも高い比誘電率を有する第１埋込ゲート絶縁膜を形成する工程と、第１埋込ゲート絶縁膜上に、埋込ゲート電極を形成する工程と、トレンチの両側の半導体基板に、第１ソース電極及び第１ドレイン電極を形成する工程と、周辺回路領域の半導体基板面上に、ハフニウム含有化合物を含有し、酸化シリコンの比誘電率よりも高い比誘電率を有する第１基板上ゲート絶縁膜を形成する工程と、第１基板上ゲート絶縁膜上に、基板上ゲート電極を形成する工程と、基板上ゲート電極の両側の半導体基板に、第２ソース電極及び第２ドレイン電極を形成する工程と、を含む半導体装置の製造方法が提供される。
本発明の第１実施形態に係る半導体装置について、ＤＲＡＭを例にして説明する。半導体装置は、メモリセル領域１００Ａ及び周辺回路領域１００Ｂを有する。図１に、本発明の第１実施形態に係る半導体装置におけるメモリセル領域の概略平面図を示す。図１においては、一部の要素のみ図示している。図１は、各要素の位置関係を明確にするための図面であり、各要素は透明化されている。また、図１の一部の要素には、明確化のためハッチングを付してある。図２及び図３に、本発明の第１実施形態に係る半導体装置におけるメモリセル領域の概略断面図を示す。図２は、図１のII−II線に沿った概略断面図である。図３は、図１のIII−III線に沿った概略断面図である。また、図４に、本発明の第１実施形態に係る半導体装置における周辺回路領域の概略断面図を示す。なお、図２〜図４において、ストッパ膜やサイドウォール等の要素は図示していない。また、以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。
まず、メモリセル領域１００Ａについて説明する。メモリセル領域１００Ａは、複数のビット線１６１と、ビット線１６１に直交する複数のワード線１６３及び素子分離用埋込配線１６４と、ビット線１６１及びワード線１６３に対して交差するように延在する複数の活性領域（不純物拡散層）１０１ａと、半導体基板１０１のワード線１６３の両側に形成され、第１ソース電極及び第１ドレイン電極となる高濃度不純物拡散層１０１ｄと、を有する。
ワード線１６３は、半導体基板１０１に形成した溝に埋め込まれた埋込ゲート電極である。ワード線１６３は、半導体基板１０１に形成された溝の内壁を覆う第２埋込ゲート絶縁膜１１５と、第２埋込ゲート絶縁膜１１５に積層された第１埋込ゲート絶縁膜１１６と、第１埋込ゲート絶縁膜１１６上に形成され、溝の少なくとも一部に埋め込まれた第１メタルゲート電極１１８と、を有する。
第２埋込ゲート絶縁膜１１５としては、例えば、シリコン酸化膜又はシリコン酸窒化膜を使用することができる。
第１埋込ゲート絶縁膜１１６の材料は、酸化シリコンよりも比誘電率の高い材料を使用する。第１埋込ゲート絶縁膜１１６としては、ハフニウムを含有する材料、例えば、ハフニウムシリケート（ＨｆxＳｉyＯz，ＨｆxＳｉyＯzＮw）を使用することができる。第１埋込ゲート絶縁膜１１６におけるハフニウムの含有率である第１Ｈｆ含有率（＝［ハフニウム含有化合物１分子中のハフニウム原子数］／（［ハフニウム含有化合物１分子中のハフニウム原子数］＋［ハフニウム含有化合物１分子中のケイ素原子数］）×１００）は、製造工程における加熱処理（例えば酸化膜を形成する際の熱処理（例えば７００℃〜１２００℃））によりハフニウム含有化合物の結晶化を生じさせない含有率とすると好ましい。例えば、第１埋込ゲート絶縁膜１１６における第１Ｈｆ含有率は、１０ａｔｍ％〜９０ａｔｍ％であると好ましい。第１Ｈｆ含有率が１０ａｔｍ％以上であれば、ゲートリークを抑制しながらもより薄い等価酸化膜厚を実現することができる。一方、第１Ｈｆ含有率が９０ａｔｍ％を超えると、プロセスにおける酸化処理の際にハフニウム含有化合物が結晶化してしまうからである。結晶化の容易性とＥＯＴ確保の関係を考慮し、リーク電流防止の観点から、第１Ｈｆ含有率は、２０ａｔｍ％以上であるとより好ましく、４０ａｔｍ％以上であるとさらに好ましい。また、第１Ｈｆ含有率は、８０ａｔｍ％以下であるとより好ましく、６０ａｔｍ％以下であるとさらに好ましい。本発明において、絶縁膜のＨｆ含有率は、例えば、Ｘ線光電子分光法（ＸＰＳ；X-ray Photoelectron Spectroscopy）を用いて測定することができる。
第１埋込ゲート絶縁膜１１６の膜厚は、結晶化防止の観点から、１ｎｍ〜３．５ｎｍであると好ましい。
第１メタルゲート電極１１８の材料としては、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タングステン（Ｗ）等を使用することができる。
図３において、ワード線１６３の両側には、半導体基板１０１を被覆する第２埋込ゲート絶縁膜１１５等の絶縁膜から、半導体基板１０１の高濃度不純物拡散層１０１ｄを露出する第１露出部１６６及び第２露出部１６７が形成されている。第１露出部１６６においては、コンタクトプラグ１６２が高濃度不純物拡散層１０１ｄと電気的に接続されている。図３に示す形態においては、コンタクトプラグ１６２は、高濃度不純物拡散層１０１ｄ上に形成された第４ポリシリコン膜１３８と、第４ポリシリコン膜１３８上に積層された第２導電膜１３９と、を有する。コンタクトプラグ１６２は、コンタクトパッド１４１とも電気的に接続されている。コンタクトパッド１４１は、第２導電膜１３９上に形成されている。隣接するワード線１６３間の領域上に形成された開口１６５から露出する第２露出部１６７においては、ビット線１６１が高濃度不純物拡散層１０１ｄと電気的に接続されている。図３に示す形態においては、ビット線１６１は、高濃度不純物拡散層１０１ｄ上に形成された第３ポリシリコン膜１３４と、第３ポリシリコン膜１３４上に積層された第１導電膜１３５と、を有する。第１導電膜１３５とコンタクトパッド１４１間には、シリコン窒化膜等の第３絶縁膜１３６が介在している。ビット線１６１及びコンタクトプラグ１６２の周囲には第１層間絶縁膜１４０が存在する。
コンタクトパッド１４１上にはキャパシタ１６８が接続されている。キャパシタ１６８は、第２層間絶縁膜１４５中に形成されている。キャパシタ１６８は、筒状に形成された下部電極１４２と、下部電極１４２の内壁を被覆する誘電膜１４３と、誘電膜１４３上に埋め込まれた上部電極１４４と、を有する。
キャパシタ１６８上には第３層間絶縁膜１４６が形成されている。第３層間絶縁膜１４６上には上部配線１４７が形成されている。上部配線１４７は、保護膜１４８で被覆されている。
次に、周辺回路領域１００Ｂについて説明する。周辺回路領域１００Ｂにおいては、半導体基板１０１には、ｐウェル１０１ｂ及びｎウェル１０１ｃが形成され、ｐウェル１０１ｂにはｎ型不純物拡散層１０１ｅが形成され、ｎウェル１０１ｃにはｐ型不純物拡散層１０１ｆが形成されている。ｐウェル１０１ｂには第１トランジスタ１７１が形成され、ｎウェル１０１ｃには第２トランジスタ１７２が形成されている。
第１トランジスタ１７１は、ソース電極及びドレイン電極となるｎ型不純物拡散層１０１ｅと、例えばシリコン酸化膜等の第３基板上ゲート絶縁膜１２２と、第３基板上ゲート絶縁膜１２２上に積層された第１基板上ゲート絶縁膜１２３と、第１基板上ゲート絶縁膜１２３上に積層された第２メタルゲート膜１２４と、を有する。第２トランジスタ１７２は、ソース電極及びドレイン電極となるｐ型不純物拡散層１０１ｆと、例えばシリコン酸化膜等の第３基板上ゲート絶縁膜１２２と、第３基板上ゲート絶縁膜１２２上に積層された第１基板上ゲート絶縁膜１２３と、第１基板上ゲート絶縁膜１２３上に積層された第２基板上ゲート絶縁膜１２８と、第２基板上ゲート絶縁膜１２８上に積層された第３メタルゲート膜１２９と、を有する。
第１トランジスタ１７１及び第２トランジスタ１７２上のメタルゲート膜１２４，１２９上には、第３ポリシリコン膜１３４、第１導電膜１３５、及び第３絶縁膜１３６が積層されている。
第１基板上ゲート絶縁膜１２３及び第２基板上ゲート絶縁膜１２８の材料は、酸化シリコンよりも比誘電率の高い材料を使用する。第１基板上ゲート絶縁膜１２３としては、ハフニウムを含有する材料、例えば、酸化ハフニウム（ＨｆＯ２，ＨｆＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ，ＨｆＳｉＯＮ）等を使用することができる。また、第２基板上ゲート絶縁膜１２８としては、例えば、Ａｌ２Ｏ３を使用することができる。第２基板上ゲート絶縁膜１２８を設けることにより電圧を下げることができる。
第１基板上ゲート絶縁膜１２３におけるハフニウムの含有率である第２Ｈｆ含有率は、製造工程における加熱処理により、特に周辺回路領域のゲートスタック形成時の加熱処理により、ハフニウム含有化合物が結晶化しない含有率及びハフニウム含有化合物膜厚とするのが好ましい。周辺回路領域のトランジスタ形成後に加わる熱処理は、第３基板上絶縁膜の形成に必要な熱処理よりも温度が低い、もしくは時間が短いため、ハフニウム含有化合物は結晶化し難く、したがって、メモリセル領域の第１埋め込み絶縁膜よりもＨｆ含有量を上げることが可能である。
一方で、等価酸化膜厚の観点から第１基板上ゲート絶縁膜１２３の第２Ｈｆ含有率は、メモリセル領域１００Ａにおける第１埋込ゲート絶縁膜１１６中の第１Ｈｆ含有率と異ならせると好ましく、第１Ｈｆ含有率よりも高くするとより好ましい。さらに、第２Ｈｆ含有率は、第１Ｈｆ含有率よりも１０ａｔｍ％以上高くするとより好ましい。例えば、メモリセル領域１００Ａにおける第１埋込ゲート絶縁膜１１６中の第１Ｈｆ含有率が５０ａｔｍ％である場合、周辺回路領域１００Ｂにおける第１基板上ゲート絶縁膜１２３中の第２Ｈｆ含有率は、６０ａｔｍ％と設定することができる。また、メモリセル領域１００Ａにおける第１埋込ゲート絶縁膜１１６中の第１Ｈｆ含有率が６０ａｔｍ％である場合、周辺回路領域１００Ｂにおける第１基板上ゲート絶縁膜１２３中の第２Ｈｆ含有率は、１００ａｔｍ％と設定することができる。但し、ハフニウム含有化合物が結晶化しないような膜厚に設定する必要がある。こうすることにより、周辺回路領域のトランジスタのＥＯＴを薄くすることが出来、オン電流を増加させることが可能となる。なお、第２Ｈｆ含有率の算出方法は、第１Ｈｆ含有率の算出率と同様である。酸化ハフニウム（ＨｆＯ２，ＨｆＯＮ）の場合、Ｈｆ含有率は１００ａｔｍ％となる。
本発明においては、埋込ワード線構造を有するメモリセル領域においても、高誘電率膜をゲート絶縁膜として用いると共に、ゲート電極に金属を用いている。これにより、チャネルを流れるオン電流を増大させ、半導体装置の処理速度を上げることができる。
また、本発明においては、埋込ワード線構造を有するメモリセル領域１００Ａにおける高誘電率膜の第１Ｈｆ含有率を低くし、ゲート絶縁膜中のハフニウム含有化合物の結晶化による劣化を抑制している。これにより、メモリセル領域１００Ａのトランジスタにおける等価酸化膜厚の悪化、ゲートリーク電流の増大及びしきい値電圧の上昇の問題の発生を防止し、よってオン電流を増大させることができる。さらに、しきい値電圧のばらつき増大も抑制することができる。さらに、ハフニウム含有化合物の結晶化による短絡も防止することができる。また、周辺回路領域においては、ハフニウム含有化合物の結晶化を伴うことなく、比誘電率の高い材料を使用しているので、周辺回路領域のトランジスタ能力を向上させることができる。
本発明の第１実施形態に係る半導体装置の製造方法について説明する。図５〜図２２に、本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図５〜図２２において、Ａ図は、図２に対応する領域の断面図、すなわち、本発明の第１実施形態に係る半導体装置のメモリセル領域における、図１のII−II線に沿った断面に対応する図面である。Ｂ図は、図３に対応する領域の断面図、すなわち、本発明の第１実施形態に係る半導体装置のメモリセル領域における、図１のIII−III線に沿った断面に対応する図面である。Ｃ図は、図４に対応する領域の断面図、すなわち、本発明の第１実施形態に係る半導体装置の周辺回路領域における断面に対応する図面である。
半導体基板１０１上に、所望の形状にパターン化した第１マスク１０３及び第２マスク１０４を形成する。第１マスク１０３は、例えばシリコン酸化膜とすることができる。第２マスク１０４は、例えばシリコン窒化膜とすることができる。次に、メモリセル領域１００Ａ及び周辺回路領域１００Ｂにおいて、第１マスク１０３及び第２マスク１０４をマスクとして、半導体基板１０１をエッチングし、素子分離膜を形成するための素子分離溝１０２を形成する（図５）。
次に、メモリセル領域１００Ａ及び周辺回路領域１００Ｂにおいて、全面に、第１保護膜１０５を形成する。第１保護膜１０５としては、例えばシリコン酸化膜を使用することができる。次に、メモリセル領域１００Ａ上に絶縁膜を被覆してエッチバックすることにより、メモリセル領域１００Ａの素子分離溝１０２に第１素子分離膜１０６を埋め込む（図６）。第１素子分離膜１０６としては、例えばシリコン窒化膜を使用することができる。
次に、第１素子分離膜１０６上に第２素子分離膜１０７を埋め込むと共に、周辺回路領域１００Ｂの素子分離溝１０２に第３素子分離膜１０８を埋め込む。第２素子分離膜１０７及び第３素子分離膜１０８としては、シリコン酸化膜を使用することができる。次に、ＣＭＰ（Chemical Mechanical Polishing）法等により、表面を平坦化する。この際、第１保護膜１０５の露出部分を除去する（図７）。
次に、第１マスク１０３及び第２マスク１０４を除去した後、メモリセル領域１００Ａ及び周辺回路領域１００Ｂの全面に、第２保護膜１０９を形成する。第２保護膜１０９は、例えば、熱酸化により形成したシリコン酸化膜とすることができる。次に、メモリセル領域１００Ａの半導体基板１０１に不純物を注入して不純物拡散層１０１ａを形成する。不純物としては、例えば、リンを用いて、ｎ型不純物拡散層１０１ａを形成することができる。また、周辺回路領域１００Ｂにおいても、不純物を注入して、ｐウェル１０１ｂ及びｎウェル１０１ｃをそれぞれ形成する（図８）。
次に、メモリセル領域１００Ａにおいて、後の工程においてゲート電極溝を形成する領域の半導体基板１０１を露出させると共に、第２保護膜１０９上に第３マスク１１０及び第４マスク１１１を積層する（図９）。第３マスク１１０としては、例えば、シリコン窒化膜を使用することができる。第４マスク１１１としては、例えば、カーボン膜を使用することができる。
次に、第３マスク１１０及び第４マスク１１１をマスクとして、メモリセル領域１００Ａの半導体基板１０１をエッチングして、埋め込み型ゲート電極を形成するためのゲート電極溝１１２を形成する。次に、第３マスク１１０を除去する（図１０）。
次に、メモリセル領域１００Ａ及び周辺回路領域１００Ｂの全面に、第２埋込ゲート絶縁膜１１５及び第１埋込ゲート絶縁膜１１６を積層する（図１１）。上述のように、第１埋込ゲート絶縁膜１１６の第１Ｈｆ含有率は、後の工程において周辺回路領域１００Ｂに形成する高誘電率膜の第２Ｈｆ含有率よりも低くする。高誘電率膜をゲート絶縁膜に用いることにより、オン電流を増大させることができる。
次に、メモリセル領域１００Ａ及び周辺回路領域１００Ｂの全面に、第１メタルゲート膜１１７を形成する（図１２）。ゲート電極をポリシリコンではなく金属で形成することにより、オン電流を増大させることができる。
次に、第１メタルゲート膜１１７を成膜、加工して、メモリセル領域１００Ａのゲート電極溝１１２に第１メタルゲート電極１１８を形成する（図１３）。周辺回路領域１００Ｂにおいては、第１メタルゲート膜１１７は除去される。
次に、ゲート電極溝１１２に絶縁膜を埋め込む（図１４）。例えば、メモリセル領域１００Ａ及び周辺回路領域１００Ｂの全面にライナー状の埋込キャップ絶縁膜１１９を形成すると共に、ゲート電極溝１１２に第１絶縁膜１２０を埋め込む。埋込キャップ絶縁膜１１９としては、例えば、シリコン窒化膜を使用することができる。第１絶縁膜１２０としては、ＳＯＤ（Spin-on Dielectrics）膜を使用することができる。
次に、不純物拡散層１０１ａ上方にある絶縁膜の一部を除去する（図１５）。例えば、メモリセル領域１００Ａにおいて、埋込キャップ絶縁膜１１９及び第１絶縁膜１２０の上部をドライエッチングで除去すると共に、第３マスクをウェットエッチングで除去する。また、周辺回路領域１００Ｂにおいては、埋込キャップ絶縁膜１１９及び第１絶縁膜１２０をドライエッチングで除去すると共に、第３マスクをウェットエッチングで除去する。さらに、周辺回路領域１００Ｂにおいては、第１埋込ゲート絶縁膜１１６も除去する。
次に、メモリセル領域１００Ａ及び周辺回路領域１００Ｂの全面に、層間絶縁膜として作用すると共に、メモリセル領域１００Ａの保護膜として作用する第２絶縁膜１２１を形成する（図１６）。第２絶縁膜１２１としては、例えば、シリコン窒化膜やシリコン酸窒化膜を使用することができる。
次に、周辺回路領域１００Ｂにおいて、第２保護膜１０９及び第２絶縁膜１２１を、例えばウェットエッチングで、除去する（図１７）。
次に、メモリセル領域１００Ａ及び周辺回路領域１００Ｂの全面に、第３基板上ゲート絶縁膜１２２、第１基板上ゲート絶縁膜１２３、第２メタルゲート膜１２４、第１ポリシリコン膜１２５及び第３保護膜１２６を積層する（図１８）。上述のように、第１基板上ゲート絶縁膜１２３におけるハフニウム含有化合物の第２Ｈｆ含有率は、第１埋込ゲート絶縁膜１１６のハフニウム含有化合物の第１Ｈｆ含有率よりも高くする。第２Ｈｆ含有率は、第１Ｈｆ含有率より１０ａｔｍ％以上高くすると好ましい。第３基板上ゲート絶縁膜１２２としては、例えば、熱酸化により形成したシリコン酸化膜を使用することができる。第３保護膜１２６としては、例えば、シリコン酸化膜を使用することができる。
次に、第２メタルゲート膜１２４、第１ポリシリコン膜１２５及び第３保護膜１２６を周辺回路領域１００Ｂのｐウェル１０１ｂ上のみに残存させる（図１９）。例えば、ｐウェル１０１ｂをマスク（不図示）で保護した後、第３保護膜１２６をドライエッチングで除去し、第１ポリシリコン膜１２５及び第２メタルゲート膜１２４をウェットエッチングで除去することができる。
次に、図１８に示す工程と同様にして、メモリセル領域１００Ａ及び周辺回路領域１００Ｂの全面に、周辺回路領域１００Ｂのｎウェル１０１ｃ上に、第２基板上ゲート絶縁膜１２８、第３メタルゲート膜１２９、第２ポリシリコン膜１３０及び第４保護膜１３１を積層する（図２０）。これにより、周辺回路領域においては、比誘電率の高い材料を使用することができるので、トランジスタ能力を向上させることができる。第４保護膜１３１としては、例えば、シリコン酸化膜やシリコン酸窒化膜を使用することができる。
次に、図１９に示す工程と同様にして、周辺回路領域１００Ｂのｎウェル１０１ｃ上に、第３メタルゲート膜１２９、第２ポリシリコン膜１３０及び第４保護膜１３１を残存させる（図２１）。例えば、ｎウェル１０１ｃ上方の領域をマスク（不図示）で保護した後、第４保護膜１３１、第２ポリシリコン膜１３０、第３メタルゲート膜１２９及び第２基板上ゲート絶縁膜１２８を除去する。また、ｐウェル１０１ｂにおける第３保護膜１２６、ｎウェル１０１ｃにおける第４保護膜１３１及び第３基板上ゲート絶縁膜１２２を除去する。これにより、ｐウェル１０１ｂ上には、第１基板上ゲート絶縁膜１２３、第２メタルゲート膜１２４及び第１ポリシリコン膜１２５の積層体が形成され、ｎウェル１０１ｃ上には、第１基板上ゲート絶縁膜１２３、第２基板上ゲート絶縁膜１２８、第３メタルゲート膜１２９及び第２ポリシリコン膜１３０の積層体が形成される。
次に、メモリセル領域１００Ａにおいて、不純物拡散層１０１ａの一部を露出させ、不純物拡散層１０１ａに不純物を注入し、高濃度不純物拡散層１０１ｄを形成する。次に、高濃度不純物拡散層１０１ｄ上に、第３ポリシリコン層１３４、第１導電膜１３５、及び第３絶縁膜１３６の積層体を形成する。周辺回路領域１００Ｂにおいても、第３ポリシリコン層１３４、第１導電膜１３５、及び第３絶縁膜１３６の積層体が形成されるが、第３ポリシリコン層１３４、第１導電膜１３５、及び第３絶縁膜１３６の積層体は、ｐウェル１０１ｂ及びｎウェル１０１ｃ上のゲートスタック上に積層させる（図２２）。
次に、第１層間絶縁膜１４０、コンタクトパッド１４１、キャパシタ１６８、第２層間絶縁膜１４５、第３層間絶縁膜１４６、保護膜１４８等を形成して、半導体装置を形成する（図２〜図４）。
第３基板上ゲート絶縁膜１２２を例えば７００℃以上の熱処理により形成すると、メモリセル領域１００Ａにも熱負荷が掛かることになる。しかしながら、本発明においては、メモリセル領域１００Ａの第１埋込ゲート絶縁膜１１６におけるハフニウム含有化合物の第１Ｈｆ含有率を低くしてあるので、この熱処理によりハフニウム含有化合物が結晶化することを防止することができる。これにより、メモリセル領域１００Ａのトランジスタにおける等価酸化膜厚の悪化、ゲートリーク電流の増大及びしきい値電圧の上昇を防止することができ、オン電流を増大させることができる。さらに、しきい値電圧のばらつきが増大することも抑制することができる。さらに、ハフニウム含有化合物の結晶化による短絡も防止することができる。また、周辺回路領域１００Ｂにおいては、ハフニウム含有化合物の結晶化を伴うことなく比誘電率の高い材料を使用することができるので、周辺回路領域１００Ｂのトランジスタ能力を向上させることができる。
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
例えば、本出願では、「半導体基板に形成された第１ソース電極及び第１ドレイン電極と、第１ソース電極と前記第１ドレイン電極間の半導体基板に形成されたトレンチの内壁に沿って形成され、比誘電率が酸化シリコンの比誘電率より高い第１埋込ゲート絶縁膜と、第１埋込ゲート絶縁膜上のトレンチ内に形成され、金属を有し、ワード線として機能する埋込ゲート電極と、を備えることを特徴とする半導体装置」という発明も包含する。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
本発明は、例えば、ＤＲＡＭに適用することができる。
１００Ａ メモリセル領域
１００Ｂ 周辺回路領域
１０１ 半導体基板
１０１ａ 不純物拡散層
１０１ｂ ｐウェル
１０１ｃ ｎウェル
１０１ｄ 高濃度不純物拡散層
１０１ｅ ｎ型不純物拡散層
１０１ｆ ｐ型不純物拡散層
１０２ 素子分離溝
１０３ 第１マスク
１０４ 第２マスク
１０５ 第１保護膜
１０６ 第１素子分離膜
１０７ 第２素子分離膜
１０８ 第３素子分離膜
１０９ 第２保護膜
１１０ 第３マスク
１１１ 第４マスク
１１２ ゲート電極溝
１１５ 第２埋込ゲート絶縁膜
１１６ 第１埋込ゲート絶縁膜
１１７ 第１メタルゲート膜
１１８ 第１メタルゲート電極
１１９ 埋込キャップ絶縁膜
１２０ 第１絶縁膜
１２１ 第２絶縁膜
１２２ 第３基板上ゲート絶縁膜
１２３ 第１基板上ゲート絶縁膜
１２４ 第２メタルゲート膜
１２５ 第１ポリシリコン膜
１２６ 第３保護膜
１２８ 第２基板上ゲート絶縁膜
１２９ 第３メタルゲート膜
１３０ 第２ポリシリコン膜
１３１ 第４保護膜
１３４ 第３ポリシリコン膜
１３５ 第１導電膜
１３６ 第３絶縁膜
１３８ 第４ポリシリコン膜
１３９ 第２導電膜
１４０ 第１層間絶縁膜
１４１ コンタクトパッド
１４２ 下部電極
１４３ 誘電膜
１４４ 上部電極
１４５ 第２層間絶縁膜
１４６ 第３層間絶縁膜
１４７ 上部配線
１４８ 保護膜
１５０ コンタクトプラグ
１５１ 下部配線
１６１ ビット線
１６２ コンタクトプラグ
１６３ ワード線
１６４ 素子分離用埋込配線
１６５ 開口
１６６ 第１露出部
１６７ 第２露出部
１６８ キャパシタ
１７１ 第１トランジスタ
１７２ 第２トランジスタ
１００Ｂ 周辺回路領域
１０１ 半導体基板
１０１ａ 不純物拡散層
１０１ｂ ｐウェル
１０１ｃ ｎウェル
１０１ｄ 高濃度不純物拡散層
１０１ｅ ｎ型不純物拡散層
１０１ｆ ｐ型不純物拡散層
１０２ 素子分離溝
１０３ 第１マスク
１０４ 第２マスク
１０５ 第１保護膜
１０６ 第１素子分離膜
１０７ 第２素子分離膜
１０８ 第３素子分離膜
１０９ 第２保護膜
１１０ 第３マスク
１１１ 第４マスク
１１２ ゲート電極溝
１１５ 第２埋込ゲート絶縁膜
１１６ 第１埋込ゲート絶縁膜
１１７ 第１メタルゲート膜
１１８ 第１メタルゲート電極
１１９ 埋込キャップ絶縁膜
１２０ 第１絶縁膜
１２１ 第２絶縁膜
１２２ 第３基板上ゲート絶縁膜
１２３ 第１基板上ゲート絶縁膜
１２４ 第２メタルゲート膜
１２５ 第１ポリシリコン膜
１２６ 第３保護膜
１２８ 第２基板上ゲート絶縁膜
１２９ 第３メタルゲート膜
１３０ 第２ポリシリコン膜
１３１ 第４保護膜
１３４ 第３ポリシリコン膜
１３５ 第１導電膜
１３６ 第３絶縁膜
１３８ 第４ポリシリコン膜
１３９ 第２導電膜
１４０ 第１層間絶縁膜
１４１ コンタクトパッド
１４２ 下部電極
１４３ 誘電膜
１４４ 上部電極
１４５ 第２層間絶縁膜
１４６ 第３層間絶縁膜
１４７ 上部配線
１４８ 保護膜
１５０ コンタクトプラグ
１５１ 下部配線
１６１ ビット線
１６２ コンタクトプラグ
１６３ ワード線
１６４ 素子分離用埋込配線
１６５ 開口
１６６ 第１露出部
１６７ 第２露出部
１６８ キャパシタ
１７１ 第１トランジスタ
１７２ 第２トランジスタ
Claims (19)
- 半導体基板に、第１トランジスタを有するメモリセル領域と、前記メモリセル領域の周囲に形成され、第２トランジスタを有する周辺回路領域と、を備え、
前記第１トランジスタは、前記半導体基板に形成された第１ソース電極及び第１ドレイン電極と、前記第１ソース電極と前記第１ドレイン電極間の前記半導体基板に形成されたトレンチの内壁に沿って形成され、比誘電率が酸化シリコンの比誘電率より高い第１埋込ゲート絶縁膜と、前記第１埋込ゲート絶縁膜上の前記トレンチ内に形成され、金属を有し、ワード線として機能する埋込ゲート電極と、を有し、
前記第２トランジスタは、前記半導体基板に形成された第２ソース電極及び第２ドレイン電極と、前記第２ソース電極と前記第２ドレイン電極間の前記半導体基板面に形成され、比誘電率が酸化シリコンの比誘電率より高い第１基板上ゲート絶縁膜と、前記第１基板上ゲート絶縁膜上に形成され、金属を有する基板上ゲート電極と、を有し、
前記第１埋込ゲート絶縁膜及び前記第１基板上ゲート絶縁膜は、ハフニウムを含有する化合物（以下「ハフニウム含有化合物」という。）を含有し、
前記第１埋込ゲート絶縁膜におけるハフニウムの含有率である第１Ｈｆ含有率と、前記第１基板上ゲート絶縁膜におけるハフニウムの含有率である第２Ｈｆ含有率とは異なっていることを特徴とする半導体装置。 - 第１Ｈｆ含有率は、第２Ｈｆ含有率よりも低いことを特徴とする請求項１に記載の半導体装置。
- 第１Ｈｆ含有率は、第２Ｈｆ含有率よりも１０ａｔｍ％以上低いことを特徴とする請求項１又は２に記載の半導体装置。
- 前記ハフニウム含有化合物は、前記第１埋込ゲート絶縁膜を７００℃以上で熱処理しても前記第１埋込ゲート絶縁膜中で結晶化しないことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
- 前記第１Ｈｆ含有率は、１０ａｔｍ％〜９０ａｔｍ％であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
- 前記前記半導体基板の前記トレンチの内壁と前記第１埋込ゲート絶縁膜との間に、第２埋込ゲート絶縁膜をさらに備えることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
- 前記第２埋込ゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする請求項６に記載の半導体装置。
- 前記周辺回路領域における前記第２トランジスタのうちの一部のトランジスタは、前記第１基板上ゲート絶縁膜上に、比誘電率が酸化シリコンの比誘電率より高い第２基板上ゲート絶縁膜をさらに有することを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
- 前記第２トランジスタは、前記半導体基板と前記第１基板上絶縁膜との間に、第３基板上絶縁膜をさらに有することを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
- 前記第３基板上絶縁膜はシリコン酸化膜又はシリコン酸窒化膜であることを特徴とする請求項９に記載の半導体装置。
- 前記埋込ゲート電極上に、前記半導体基板の前記トレンチを埋め込むキャップ埋込絶縁膜をさらに備えることを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
- 前記第１基板上ゲート絶縁膜は、前記半導体基板面より上に形成されていることを特徴とする請求項１〜１１のいずれか一項に記載の半導体装置。
- メモリセル領域の半導体基板にトレンチを形成する工程と、
前記トレンチの内壁に沿って、ハフニウムを含有し、酸化シリコンの比誘電率よりも高い比誘電率を有する第１埋込ゲート絶縁膜を形成する工程と、
前記第１埋込ゲート絶縁膜上に、埋込ゲート電極を形成する工程と、
前記トレンチの両側の半導体基板に、第１ソース電極及び第１ドレイン電極を形成する工程と、
周辺回路領域の半導体基板面上に、ハフニウムを含有し、酸化シリコンの比誘電率よりも高い比誘電率を有する第１基板上ゲート絶縁膜を形成する工程と、
前記第１基板上ゲート絶縁膜上に、基板上ゲート電極を形成する工程と、
前記基板上ゲート電極の両側の半導体基板に、第２ソース電極及び第２ドレイン電極を形成する工程と、を含み、
前記第１埋込ゲート絶縁膜におけるハフニウムの含有率である第１Ｈｆ含有率と、前記第１基板上ゲート絶縁膜におけるハフニウムの含有率である第２Ｈｆ含有率とが異なるように前記第１埋込ゲート絶縁膜及び前記第１基板上ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 前記第１Ｈｆ含有率は、前記第２Ｈｆ含有率よりも低いことを特徴とする請求項１３に記載の半導体装置の製造方法。
- 第１Ｈｆ含有率は、第２Ｈｆ含有率よりも１０ａｔｍ％以上低くすることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
- 前記第１Ｈｆ含有率は、１０ａｔｍ％〜９０ａｔｍ％に設定することを特徴とする請求項１３〜１５のいずれか一項に記載の半導体装置の製造方法。
- 前記第１埋込ゲート絶縁膜を形成した後に、前記第１基板上ゲート絶縁膜を形成することを特徴とする請求項１３〜１６のいずれか一項に記載の半導体装置の製造方法。
- 前記第１埋込ゲート絶縁膜を形成した後、前記第１基板上ゲート絶縁膜を形成する前に、
前記周辺回路領域の半導体基板上に、熱処理により第３基板上ゲート絶縁膜を形成する工程をさらに含むことを特徴とする請求項１３〜１７のいずれか一項に記載の半導体装置の製造方法。 - 前記熱処理は７００℃以上の加熱処理であることを特徴とする請求項１８に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012122288A JP2013247345A (ja) | 2012-05-29 | 2012-05-29 | 半導体装置及びその製造方法 |
| US13/899,916 US9153567B2 (en) | 2012-05-29 | 2013-05-22 | Semiconductor device |
| US14/841,040 US20150372106A1 (en) | 2012-05-29 | 2015-08-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012122288A JP2013247345A (ja) | 2012-05-29 | 2012-05-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013247345A true JP2013247345A (ja) | 2013-12-09 |
Family
ID=49846866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012122288A Pending JP2013247345A (ja) | 2012-05-29 | 2012-05-29 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9153567B2 (ja) |
| JP (1) | JP2013247345A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013247345A (ja) * | 2012-05-29 | 2013-12-09 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
| KR102336033B1 (ko) | 2015-04-22 | 2021-12-08 | 에스케이하이닉스 주식회사 | 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 |
| KR102432719B1 (ko) | 2015-12-23 | 2022-08-17 | 에스케이하이닉스 주식회사 | 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4205079B2 (ja) * | 2005-06-03 | 2009-01-07 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2009176997A (ja) * | 2008-01-25 | 2009-08-06 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP5285519B2 (ja) | 2009-07-01 | 2013-09-11 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP5550286B2 (ja) | 2009-08-26 | 2014-07-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR101205118B1 (ko) * | 2011-03-11 | 2012-11-26 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101692718B1 (ko) * | 2011-07-04 | 2017-01-04 | 삼성전자주식회사 | 디램 소자의 제조 방법 |
| JP2013247345A (ja) * | 2012-05-29 | 2013-12-09 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
-
2012
- 2012-05-29 JP JP2012122288A patent/JP2013247345A/ja active Pending
-
2013
- 2013-05-22 US US13/899,916 patent/US9153567B2/en active Active
-
2015
- 2015-08-31 US US14/841,040 patent/US20150372106A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20140151791A1 (en) | 2014-06-05 |
| US20150372106A1 (en) | 2015-12-24 |
| US9153567B2 (en) | 2015-10-06 |
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