KR102432719B1 - 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 - Google Patents

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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode

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Abstract

본 기술은 게이트절연층의 손실을 방지할 수 있는 반도체구조물 및 그 제조 방법에 관한 것으로, 반도체구조물의 형성 방법은 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측벽들 상에 제1절연층을 형성하는 단계; 상기 제1절연층 상에 제2절연층을 형성하는 단계; 상기 제2절연층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계; 상기 트렌치 내에 위치하는 희생필러 및 절연성 라이너를 형성하기 위해, 상기 희생층 및 제2절연층을 식각하는 단계; 상기 희생필러를 제거하는 단계; 상기 절연성 라이너 및 제1절연층 상에 상기 트렌치를 채우는 도전층을 형성하는 단계; 및 상기 트렌치 내에 매립되도록 상기 도전층을 식각하는 단계를 포함할 수 있다.

Description

매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치{SEMICONDUCTOR DEVICE HAVING BURIED GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME, MEMORY CELL HAVING THE SAME AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀 및 그를 구비한 전자장치에 관한 것이다.
트랜지스터의 고성능을 위해 금속게이트전극(Metal gate electrode)을 적용하고 있다. 특히, 매립게이트형 트랜지스터(Buried gate type transistor)에서는 고성능 동작을 위해 문턱전압(Threshhold voltage)의 제어가 요구된다. 또한, 게이트유도드레인누설(Gate Induced Drain Leakage; GIDL) 특성이 매립게이트형 트랜지스터의 성능에 큰 영향을 미치고 있다.
본 실시예들은, 문턱전압을 쉬프트(shift)시킬 수 있는 매립게이트구조 및 그 제조 방법을 제공한다.
본 실시예들은, 게이트유도드레인누설(GIDL)을 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예들은, 리프레쉬(Refresh) 특성을 개선할 수 있는 메모리셀을 제공한다.
본 실시예들은, 성능이 개선된 전자장치를 제공한다.
본 발명의 실시예에 따른 반도체구조물의 형성 방법은 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측벽들 상에 제1절연층을 형성하는 단계; 상기 제1절연층 상에 제2절연층을 형성하는 단계; 상기 제2절연층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계; 상기 트렌치 내에 위치하는 희생필러 및 절연성 라이너를 형성하기 위해, 상기 희생층 및 제2절연층을 식각하는 단계; 상기 희생필러를 제거하는 단계; 상기 절연성 라이너 및 제1절연층 상에 상기 트렌치를 채우는 도전층을 형성하는 단계; 및 상기 트렌치 내에 매립되도록 상기 도전층을 식각하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물의 형성 방법은 반도체기판에 제1도핑영역, 제2도핑영역 및 상기 제1도핑영역과 제2도핑영역 사이의 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 절연성의 라이너층을 형성하는 단계; 상기 라이너층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계; 상기 트렌치 내에 위치하는 희생필러 및 절연성 라이너를 형성하기 위해, 상기 희생층 및 라이너층을 식각하는 단계; 상기 희생필러를 제거하는 단계; 상기 절연성 라이너 및 게이트절연층 상에 상기 트렌치를 채우는 금속-베이스물질을 형성하는 단계; 및 상기 트렌치 내에 매립되는 게이트전극을 형성하기 위해, 상기 금속-베이스물질을 식각하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물의 형성 방법은 반도체기판 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층을 배리어로 상기 반도체기판을 식각하여, 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 및 하드마스크층 상에 절연성의 제1라이너층을 형성하는 단계; 상기 제1라이너층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계; 상기 트렌치 내에 위치하는 희생필러 및 제1라이너를 형성하기 위해, 상기 희생층 및 제1라이너층을 식각하는 단계; 상기 희생필러를 제거하는 단계; 상기 제1라이너 및 게이트절연층 상에 제2라이너층을 형성하는 단계; 제2라이너를 형성하기 위해, 상기 제2라이너층을 식각하는 단계; 상기 제1라이너 및 제2라이너와 접촉하면서 상기 트렌치를 채우는 금속-베이스물질을 형성하는 단계; 및 상기 트렌치 내에 매립되는 게이트전극을 형성하기 위해, 상기 금속-베이스물질을 식각하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물의 형성 방법은 반도체기판 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층을 배리어로 상기 반도체기판을 식각하여, 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 및 하드마스크층 상에 절연성의 제1라이너층을 형성하는 단계; 상기 제1라이너층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계; 상기 트렌치 내에 위치하는 희생필러 및 제1라이너를 형성하기 위해, 상기 희생층 및 제1라이너층을 식각하는 단계; 상기 희생필러를 제거하는 단계; 상기 제1라이너 및 게이트절연층 상에 제2라이너층을 형성하는 단계; 상기 제2라이너층 상에 상기 트렌치를 채우는 금속-베이스물질을 형성하는 단계; 및 상기 트렌치 내에 매립되는 게이트전극 및 제2라이너를 형성하기 위해, 상기 금속-베이스물질과 제2라이너층을 식각하는 단계를 포함할 수 있다.
본 기술은 라이너층에 의해 도핑영역에 오버랩되는 게이트절연층의 손실을 방지할 수 있다.
또한, 본 기술은 게이트절연층과 매립게이트전극의 계면에 고일함수(High work function)를 유도하는 다이폴(Dipole)을 형성하므로써 채널 도즈(Channel dose)를 감소시켜 접합누설(Junction leakage)을 감소시킬 수 있다.
또한, 본 기술은 매립게이트전극과 도핑영역 사이에 저일함수물질(Low work function materials) 또는 저일함수로 변화시키는 다이폴을 형성하므로써, 게이트유도드레인누설(GIDL)을 감소시킬 수 있다.
도 1은 제1실시예에 따른 반도체구조물을 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 3은 제1실시예의 변형예에 따른 반도체구조물을 설명한다.
도 4는 제1실시예에 따른 반도체구조물의 응용예를 설명한다.
도 5a 내지 도 5i는 제1실시예에 따른 반도체구조물을 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 6은 제2실시예에 따른 반도체구조물을 도시한 도면이다.
도 7은 제2실시예의 변형예에 따른 반도체구조물을 설명한다.
도 8은 제2실시예에 따른 반도체구조물의 응용예를 설명한다.
도 9a 내지 도 9e는 제2실시예에 따른 반도체구조물을 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 10은 제3실시예에 따른 반도체구조물을 도시한 도면이다.
도 11은 제3실시예의 변형예에 따른 반도체구조물을 설명한다.
도 12는 제3실시예에 따른 반도체구조물의 응용예를 설명한다.
도 13a 내지 도 13e는 제3실시예에 따른 반도체구조물을 제조하는 방법의 일예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 제1실시예에 따른 반도체구조물을 설명하기 위한 평면도이다. 도 2a 및 도 2b는 제1실시예에 따른 반도체구조물을 설명하기 위한 단면도들이다. 도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체구조물(100)의 일부로서 트랜지스터(120)가 도시된다.
반도체구조물(100)은 기판(101)을 포함할 수 있다. 기판(101)에 활성영역(104)을 정의하는 소자분리영역(102)이 형성될 수 있다. 소자분리영역(102)은 STI(Shallow Trench Isolation) 영역일 수 있다. 매립게이트구조(BG)는 기판(101) 내부로(into) 연장(extend)될 수 있다. 기판(101)에 게이트트렌치(105)가 형성될 수 있다. 게이트트렌치(105)는 제1부분(105A)과 제1부분(105A)으로부터 연속되는 제2부분(105B)을 포함할 수 있다. 제1부분(105A)은 활성영역(104)에 형성될 수 있고, 제2부분(105B)은 소자분리영역(102)에 형성될 수 있다. 게이트트렌치(105)는 활성영역(104)과 소자분리영역(102)을 가로지르는 라인형상일 수 있다. 게이트트렌치(105) 내에 매립게이트구조(BG)가 형성될 수 있다. 활성영역(104)은 채널영역104C), 제1도핑영역(110)과 제2도핑영역(111)을 포함할 수 있다.
반도체구조물(100)은 트랜지스터를 포함할 수 있다. 이하, 실시예들 및 그 변형예들은, 비-플라나 트랜지스터(Non-planar transistor), 예컨대, 매립게이트형 트랜지스터(Buried gate type transistor)에 적용될 수 있다.
기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101)에 활성영역(104)을 정의하는 소자분리영역(102)이 형성될 수 있다. 소자분리영역(102)은 STI(Shallow Trench Isolation) 영역일 수 있다. 소자분리영역(102)은 분리트렌치(103) 내에 형성될 수 있다.
활성영역(104)에 채널영역(112), 제1도핑영역(110) 및 제2도핑영역(111)이 형성될 수 있다. 활성영역(104)은 적어도 하나 이상의 게이트트렌치(105)를 포함할 수 있다. 도 1을 참조하면, 게이트트렌치(105)는 어느 한 방향으로 연장된 라인 형상(line shaped)이 될 수 있다. 게이트트렌치(105)는 바닥 및 측벽들을 포함할 수 있다. 게이트트렌치(105)의 바닥과 측벽들의 경계부분은 라운드될 수 있다. 채널영역(112)은 핀영역(Fin region, 104F)을 더 포함할 수 있다. 핀영역(104F)은 게이트트렌치(105)의 바닥에 위치할 수 있다. 핀영역(104F)은 게이트트렌치(105)의 바닥보다 낮게 소자분리영역(102)이 리세스되므로써 형성될 수 있다(B-B' 방향). 핀영역(104F)에 의해 채널폭을 증가시킬 수 있다. 게이트트렌치(105) 양측의 활성영역(104) 내에 제1도핑영역(110)과 제2도핑영역(111)이 형성될 수 있다. 제1도핑영역(110)과 제2도핑영역(111)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1도핑영역(110)과 제2도핑영역(111)은 동일 도전형의 도펀트로 도핑될 수 있다. 제1도핑영역(110)과 제2도핑영역(111)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(110)과 제2도핑영역(111)의 하부면은 기판(101)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(110)과 제2도핑영역(111)은 게이트트렌치(105)의 측벽에 접촉할 수 있다. 제1도핑영역(110)과 제2도핑영역(111)의 하부면은 게이트트렌치(105)의 바닥면보다 높을 수 있다. 제1도핑영역(110)과 제2도핑영역(111)은 대칭될 수 있다. 예컨대, 제1도핑영역(110)은 제1깊이(D1)의 접합을 형성할 수 있다. 제2도핑영역(111)은 제2깊이(D2)의 접합을 형성할 수 있다. 제2도핑영역(111)제1도핑영역(110)과 제2도핑영역(111)은 동일 깊이(D1=D2)의 접합을 형성할 수 있다.
게이트트렌치(105) 내에 매립게이트구조(BG)가 형성될 수 있다. 이를 임베디드 매립게이트구조(Embedded BG)라고 약칭할 수 있다. 매립게이트구조(BG)는 제1도핑영역(110)과 제2도핑영역(111) 사이의 게이트트렌치(105) 내에 위치할 수 있다.
매립게이트구조(BG)는 일함수조절라이너(107) 및 게이트전극(108)을 포함할 수 있다. 매립게이트구조(BG)는 게이트절연층(106) 및 캡핑층(109)을 더 포함할 수 있다. 게이트전극(108)은 기판(101)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(108)은 게이트트렌치(105)를 부분적으로 채울 수 있다. 따라서, '매립 게이트전극'이라고 지칭될 수 있다. 캡핑층(109)은 게이트전극(108) 상에 위치할 수 있다. 게이트절연층(106)은 게이트트렌치(105)의 바닥 및 측벽들 상에 형성될 수 있다. 일함수조절라이너(107)는 게이트전극(108)과 게이트절연층(106) 사이에 위치할 수 있다.
게이트절연층(106)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(106)은 일함수조절라이너(107)에 따라 적절한 물질이 선택될 수 있다. 예컨대, 게이트절연층(106)은 일함수조절라이너(107)보다 단위부피당 산소함량이 작은 물질이 선택될 수 있다.
채널영역(112)은 게이트트렌치(105)에 의해 채널길이가 길어질 수 있다. 본 실시예들에 따른 채널영역(112)은 일반적인 플라나형 트랜지스터(Planar type transistor)에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.
게이트전극(108)은 제1매립부(First buried portion, 108L)와 제2매립부(Second buried portion, 108U)를 포함할 수 있다. 제1매립부(108L)는 게이트트렌치(105)의 저부(Lower portion)를 채울 수 있고, 제2매립부(108U)는 제1매립부(105L) 상에서 게이트트렌치(105)를 채울 수 있다. 제1매립부(108L)는 채널영역(112)과 오버랩될 수 있다. 제2매립부(108U)의 일부는 채널영역(112)과 오버랩될 수 있고, 다른 일부는 제1,2도핑영역(110, 111)과 오버랩될 수 있다. 여기서, 오버랩이란 수평적으로 오버랩됨을 의미할 수 있다. 제2매립부(108U)의 상부 표면 높이는 기판(101)의 상부 표면보다 낮은 레벨일 수 있다. 제1매립부(108L)와 제2매립부(108U)는 동일 물질이며, 저저항 금속-베이스 물질(Low resistivity metal-base materials)일 수 있다. 제1매립부(108L)와 제2매립부(108U)는 설명의 편의를 위해 구분한 것으로서, 제1매립부(108L)와 제2매립부(108U)는 일체형일 수 있다. 게이트전극(108)은 저저항을 위해, 저저항금속을 포함할 수 있다. 게이트전극(108)은 텅스텐(W), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다.
게이트전극(108)의 제1매립부(108L)와 게이트절연층(106) 사이에 일함수조절라이너(107)가 위치할 수 있다. 일함수조절라이너(107)와 제1매립부(108L)의 상부 표면은 동일 레벨일 수 있다. 제2매립부(108U)와 게이트절연층(106) 사이에는 일함수조절라이너(107)가 위치하지 않을 수 있다. 이에 따라, 제2매립부(108U)와 게이트절연층(106)은 직접 접촉할 수 있다. 게이트절연층(106)은 제1부분(P1) 및 제2부분(P2)을 포함할 수 있다. 게이트절연층(106)의 제1부분(P1)은 게이트전극(108)과 제1,2도핑영역(110, 111)에 직접 접촉할 수 있다. 게이트절연층(106)의 제2부분(P2)은 일함수조절라이너(107)와 채널영역(112)에 직접 접촉할 수 있다. 게이트절연층(106)은 제1부분(P1)과 제2부분(P2) 사이의 제3부분(P3)을 더 포함할 수 있다. 제3부분(P3)은 게이트전극(108)과 채널영역(112)에 직접 접촉할 수 있다.
일함수조절라이너(107)는 U자 형상일 수 있다. 일함수조절라이너(107)의 양측 탑부는 제1도핑영역(110) 및 제2도핑영역(111)의 하부면과 제1거리를 두고 이격되어 있다. 여기서, 제1거리는 게이트절연층(106)의 제3부분(P1)에 상응하는 높이일 수 있다.
제2매립부(108U)의 상부에 캡핑층(109)이 채워질 수 있다. 캡핑층(109)은 게이트전극(108)을 보호하는 역할을 한다. 캡핑층(109)은 절연물질을 포함할 수 있다. 캡핑층(109)는 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(109)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예컨대, 캡핑층(109)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다. 또다른 실시예에서, 캡핑층(109)은 N(Nitride)-O(Oxide)-N(Nitride)로 이루어진 삼층(tri-layers)일 수 있다.
제1도핑영역(110)과 제2도핑영역(111) 상에 하드마스크층(113)이 형성될 수 있다. 하드마스크층(113)은 소자분리영역(102)의 상부를 커버링하도록 연장될 수 있다. 하드마스크층(113)은 TEOS와 같은 실리콘산화물을 포함할 수 있다.
일함수조절라이너(107)에 대해 자세히 살펴보면 다음과 같다.
일함수조절라이너(107)는 절연성 물질(Dielectric material)일 수 있다. 이에 따라, 매립게이트구조의 저항을 감소시킬 수 있다. 일함수조절라이너(107)는 게이트절연층(106)보다 유전상수가 높은 고유전물질(High-k material)일 수 있다. 일함수조절라이너(107)는 제1매립부(108L)와 채널영역(112) 사이에 고일함수(High workfunction)를 유도할 수 있다. 여기서, 고일함수란 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 지칭한다. 저일함수는 실리콘의 미드갭일함수보다 낮은 일함수를 지칭한다. 부연 설명하면, 고일함수는 4.5eV보다 높은 일함수를 갖고, 저일함수는 4.5eV보다 낮은 일함수를 가질 수 있다. 일함수조절라이너(107)는 채널영역(112)과 제1매립부(108L) 사이에 다이폴(dipole)을 생성하여(generated) 에너지밴드(Energy band) 변화로 인한 고일함수를 유도하는 물질을 포함할 수 있다. 다이폴을 생성하기 위해, 일함수조절라이너(107)와 게이트절연층(106)는 서로 다른 단위부피당 산소함량을 가질 수 있다. 일함수조절라이너(107)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물(High oxygen contained-metal oxide)로 형성할 수 있다. 게이트절연층(106)이 SiO2인 경우, 일함수조절라이너(107)는 SiO2보다 단위부피당 산소함량이 큰 물질을 포함할 수 있다. SiO2보다 단위부피당 산소함량이 큰 물질은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. SiO2보다 단위부피당 산소함량이 작은 물질은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 예를 들어, SiO2에 대한 Al2O3의 단위부피당 산소함량비는 1.21일 수 있다. SiO2에 대한 La2O3의 산소함량비는 0.77일 수 있다. SiO2에 대한 HfO2의 단위부피당 산소함량비는 1.05이다. 일함수조절라이너(107)는 얇은 두께로 형성될 수 있다. 이로써, 게이트전극(108)의 체적을 크게 하여 게이트전극(108)의 저항을 현저히 낮출 수 있다.
제1실시예에 따르면, 일함수조절라이너(107)는 고일함수를 유도하는 물질이다. 일함수조절라이너(107)에 의해 문턱전압(Threshold voltage, Vt)이 조절(modulation)된다. 예컨대, 일함수조절라이너(107)에 의해 문턱전압을 쉬프트(Shift)시킬 수 있다. 일함수조절라이너(107)와 게이트절연층(106)의 계면에 다이폴(dipole)이 생성될 수 있다. 다이폴은 일함수조절라이너(107)와 게이트절연층(106)간의 산소함량비 차이에 의해 발생될 수 있다. 이러한 다이폴은 게이트전극(105)의 제1매립부(108L)와 채널영역(112) 사이에 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 일함수조절라이너(107)에 의해 채널영역(112)의 채널도즈(channel dose)를 낮출 수 있다. 다이폴의 극성 방향(polarity direction)을 제어하므로써 일함수를 제어할 수 있다. 이러한 다이폴에 의해, 고일함수 또는 저일함수를 유도할 수 있다. 예컨대, 일함수조절라이너(107)가 게이트절연층(106)보다 단위부피당 산소함량비가 큰 물질인 경우, 고일함수를 유도하는 방향의 다이폴이 생성될 수 있다. 일함수조절라이너(107)가 게이트절연층(106)보다 단위부피당 산소함량비가 작은 물질인 경우, 저일함수를 유도하는 방향의 다이폴이 생성될 수 있다. 일함수조절라이너(107)는 게이트절연층(106)보다 단위부피당 산소함량비가 큰 물질이므로, 고일함수로 변화시키는 방향의 다이폴이 생성될 수 있다. 이와 같은 다이폴에 의해, 문턱전압쉬프트가 발생될 수 있다. 예를 들어, 알루미늄산화물(Al2O3)를 적용하는 경우에는 약 +0.57V의 문턱전압쉬프트가 발생될 수 있다.
게이트트렌치(105)가 고종횡비(High aspect ratio)를 갖기 때문에, 일반적인 채널도핑에 의해서는, 게이트트렌치(105)의 바닥부 또는 핀영역(104F)까지 충분히 도핑을 수행하기 어렵다. 따라서, 채널도핑 이후에 추가로 게이트트렌치(105)의 바닥부 또는 핀영역(104F)에 국부적으로 채널도핑을 수행하는데, 이를 '국부적채널도핑'이라 지칭한다. 국부적채널도핑으로서 임플란트(Implantation)를 적용하는 경우, LCI(Locally Channel Implantation)라고 지칭한다.
일함수조절라이너(107)에 의해 문턱전압을 조절할 수 있으므로, 국부적채널도핑(LCI)의 도즈를 현저히 낮추거나, 국부적채널도핑(LCI)을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설(junction leakage) 특성이 개선된다.
또한, 게이트전극(108), 즉 제2매립부(108U)가 저일함수를 갖기 때문에, 제1도핑영역(110) 및 제2도핑영역(111)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 일함수조절라이너(107)가 제1도핑영역(110) 및 제2도핑영역(111)에 오버랩되는 경우, 고일함수 유도로 인해 게이트유도드레인누설(GIDL)이 증가될 수 있다. 따라서, 일함수조절라이너(107)는 제1도핑영역(110) 및 제2도핑영역(111)에 비-오버랩(Non-overlap)되도록 높이가 조절될 수 있다. 예를 들어, 일함수조절라이너(107)는 제1도핑영역(110) 및 제2도핑영역(111)과 각각 제1높이(H1)를 두고 이격될 수 있다. 일함수조절라이너(107)의 일부는 채널영역(112)과 제2높이(H2)만큼 오버랩될 수 있다. 제2높이(H2)는 제1높이(H1)보다 더 클 수 있다.
도 3은 제1실시예의 변형예에 따른 반도체구조물(100)을 설명한다.
도 3을 참조하면, 반도체구조물(100)의 일부로서 트랜지스터(120M)가 도시된다. 제1도핑영역(110M)을 제외한 일부 구성들은 반도체구조물(100)과 동일할 수 있다.
트랜지스터(120M)은 제1도핑영역(110M) 및 제2도핑영역(111)을 포함할 수 있다. 제1도핑영역(110M)과 제2도핑영역(111)은 비대칭 구조일 수 있다. 제1도핑영역(110M)은 제2도핑영역(111)보다 깊은 접합(deep junction)을 형성할 수 있고, 제2도핑영역(111)은 제1도핑영역(110M)보다 얕은 접합(shallow junction)을 형성할 수 있다. 예컨대, 제1도핑영역(110M)은 제1깊이(D11)로 형성될 수 있고, 제2도핑영역(111)은 제2깊이(D12)로 형성될 수 있다. 제1깊이(D11)는 제2깊이(D12)보다 더 깊을 수 있다. 제1도핑영역(110M)은 게이트전극(108)의 제2매립부(108U)와 완전히 오버랩될 수 있다. 제2도핑영역(111)은 게이트전극(108)의 제2매립부(108U)와 부분적으로 오버랩될 수 있다. 일함수조절라이너(107)의 양측 탑부는 제2도핑영역(111)과 제1높이(H1)만큼 이격되어 비-오버랩될 수 있다. 일함수조절라이너(107)의 양측 탑부 표면은 제1도핑영역(110M)의 저면과 동일 레벨일 수 있다. 일함수조절라이너(107)의 양측 탑부 표면은 제2도핑영역(111)의 저면보다 낮은 레벨일 수 있다.
위와 같이, 제1도핑영역(110M)은 일함수조절라이너(107)에 오버랩될 수 있고, 제2도핑영역(111)은 일함수조절라이너(107)에 비-오버랩될 수 있다.
도 4는 제1실시예에 따른 반도체구조물의 응용예를 설명한다.
도 4를 참조하면, 반도체구조물(100)의 일부로서 메모리셀(130)이 도시된다.메모리셀(130)은 트랜지스터(120M), 비트라인(140) 및 메모리요소(150)를 포함할 수 있다. 트랜지스터(120M)는 도 3의 트랜지스터(120M)일 수 있다. 따라서, 트랜지스터(120M)는 매립게이트구조(BG), 제1도핑영역(110M) 및 제2도핑영역(111)을 포함할 수 있다. 제1도핑영역(110M)은 제1콘택(141)을 통해 비트라인(140)에 전기적으로 연결될 수 있다. 제2도핑영역(111)은 제2콘택(151)을 통해 메모리요소(150)에 전기적으로 연결될 수 있다. 메모리요소(150)는 캐패시터를 포함할 수 있다. 매립게이트구조(BG)는 매립워드라인구조(Buried Wordline Structrue; BWL)라고 지칭될 수 있다.
트랜지스터(120M)는 도 2a에 도시된 트랜지스터(120)로 대체될 수 있다.
도 5a 내지 도 5g는 제1실시예에 따른 반도체구조물을 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 5a 내지 도 5g는 도 1의 A-A'선에 따른 공정 단면도이다.
도 5a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(11) 상에 패드층(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(11)을 식각한다. 이로써 분리트렌치(13)가 형성된다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
다음으로, 활성영역(14)에 예비 제1도핑영역(15A) 및 예비 제2도핑영역(16A)이 형성될 수 있다. 예비 제1도핑영역(15A)과 예비 제2도핑영역(16A)은 동일 도펀트로 도핑될 수 있다. 예비 제1도핑영역(15A)은 예비 제2도핑영역(16A)은 동일 깊이로 형성될 수 있다.
도 5b에 도시된 바와 같이, 기판(11) 상에 하드마스크층(17)이 형성될 수 있다. 하드마스크층(17)은 기판(11)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(17)은 실리콘산화물을 포함할 수 있다. 하드마스크층(17)은 TEOS를 포함할 수 있다.
다음으로, 기판(11) 내에 게이트트렌치(18)가 형성된다. 게이트트렌치(18)는 활성영역(14) 및 소자분리층(12)을 가로지르는 라인 형상을 가질 수 있다. 게이트트렌치(18)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(18)는 분리트렌치(13)보다 얕게 형성될 수 있다. 게이트트렌치(18)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 게이트트렌치(18)의 저부는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(18)의 저부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다. 또한, 곡률을 갖도록 하므로써, 게이트트렌치(18)의 저부 모서리에 각진 모양을 제거하여 전계집중(electric field)을 완화할 수 있다. 제1도핑영역(15)과 제2도핑영역(16)은 게이트트렌치(18)에 의해 서로 분리될 수 있다. 즉, 예비 제1도핑영역(15A)과 예비 제2도핑영역(16A)은 게이트트렌치(18)에 의해 각각 제1도핑영역(15)과 제2도핑영역(16)이 될 수 있다. 제1도핑영역(15)과 제2도핑영역(16)은 깊이가 동일할 수 있다.
다음으로, 핀영역(14F)을 형성한다. 핀영역(14F)은 소자분리층(12)을 리세스시켜 형성할 수 있다(도 2b 참조).
도 5c에 도시된 바와 같이, 게이트트렌치(18)의 표면 상에 게이트절연층(19)이 형성될 수 있다. 게이트절연층(19)을 형성하기 전에, 게이트트렌치(18) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(19)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(19)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(19)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(19)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(19)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(19) 상에 일함수조절라이너층(20A)이 형성될 수 있다. 일함수조절라이너층(20A)은 게이트절연층(19)의 표면 상에 컨포멀하게 형성될 수 있다. 일함수조절라이너층(20A)은 일함수를 조절하기 위한 물질이다. 일함수조절라이너층(20A)은 게이트절연층(19)과의 계면에 다이폴(dipole)을 생성하여(generated) 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너층(20A)은 SiO2보다 단위부피당 산소함량이 큰 물질로 형성될 수 있다. 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 일함수조절라이너층(20A)은 Al2O3를 포함할 수 있다. 일함수조절라이너층(20A)으로서 알루미늄산화물을 적용함에 따라, 게이트절연층(19)과 상호 안정적인 계면 상태를 유지할 수 있다. 일함수조절라이너층(20A)은 얇은 두께로 형성될 수 있다.
일함수조절라이너층(20A) 상에 희생층(21A)이 형성될 수 있다. 희생층(21A)은 게이트트렌치(18)를 채울 수 있다. 희생층(21A)은 보이드없이 게이트트렌치(18)를 채울 수 있다. 희생층(21A)은 일함수조절라이너층(20A)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 희생층(21A)은 폴리실리콘, 금속, 실리콘저마늄 또는 이들의 조합을 포함할 수 있다. 희생층(21A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 5d에 도시된 바와 같이, 게이트트렌치(18) 내부에 희생필러(sacrificial filler, 21)가 잔류하도록 희생층(21A)의 리세싱 공정(recessing process)을 진행한다. 희생층(21A)의 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 희생필러(21)는 희생층(21A)의 에치백 공정에 의해 형성될 수 있다.
다른 실시예에서, 희생층(21A)의 리세싱 공정은 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다.
상술한 희생층(21A)의 리세싱 공정에 의해 희생필러(21)가 형성된다. 희생필러(21)는 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다. 예컨대, 희생필러(21)는 제1,2도핑영역(15, 16)과 제1높이(H1)를 두고 이격될 수 있다.
희생필러(21)를 형성한 후에, 일함수조절라이너층(20A)의 일부분이 노출될 수 있다.
위와 같이, 희생필러(21)를 형성하는 동안에, 게이트절연층(19)은 일함수조절라이너층(20A)에 의해 보호될 수 있다. 예컨대, 희생필러(21)에 의해 커버링되지 않는 게이트절연층(19)의 일부분이 손실(Loss)되지 않는다. 이에 따라, 게이트절연층(19)의 두께를 충분히 유지할 수 있다. 아울러, 희생필러(21)를 형성하는 동안에, 하드마스크층(17)은 일함수조절라이너층(20A)에 의해 보호될 수 있다. 이에 따라, 하드마스크층(17)의 두께 감소가 발생하지 않는다. 한편, 일함수조절라이너층(20A)이 없는 경우, 희생필러(21)를 형성하는 동안에 하드마스크층(17)이 손실될 수 있다. 이에 따라, 공정변동(process variation)이 증가하고, 제1 및 제2도핑영역(15, 16)의 손상(damage)이 발생할 수 있다.
도 5e에 도시된 바와 같이, 일함수조절라이너층(20A)이 선택적으로 제거될 수 있다. 예컨대, 일함수조절라이너층(20A)의 노출부분이 제거될 수 있다. 이에 따라, 일함수조절라이너(20)가 형성될 수 있다. 게이트트렌치(18) 내부에 일함수조절라이너(20)가 잔류하도록 리세싱 공정(Second recessing process)을 진행한다. 리세싱 공정은 건식식각 또는 습식식각에 의해 진행될 수 있다. 일함수조절라이너(20)는 일함수조절라이너층(20A)의 에치백공정에 의해 형성될 수 있다. 리세싱 공정은 게이트절연층(19)의 어택없이 수행될 수 있다. 일함수조절라이너(20)는 희생필러(21)와 게이트절연층(19) 사이에 위치할 수 있다. 일함수조절라이너(20)와 희생필러(21)의 상부 표면 높이는 동일 레벨일 수 있다.
일함수조절라이너(20)는 제1,2도핑영역(15, 16)과 제1높이(H1)를 두고 이격될 수 있다. 제1높이거리(H1)는 일함수조절라이너(20)와 제1,2도핑영역(15, 16)의 사이에 비-오버랩부를 정의할 수 있다.
일함수조절라이너층(20A)의 리세싱 공정은, 게이트절연층(18)에 대해 선택비를 갖는다. 이에 따라, 게이트절연층(18)의 손실을 방지한다.
도 5f에 도시된 바와 같이, 희생필러(21)가 제거될 수 있다. 희생필러(21)를 제거할 때, 일함수조절라이너(20) 및 게이트절연층(19)은 어택을 받지 않는다. 희생필러(21)는 건식식각 또는 습식식각에 의해 제거될 수 있다.
희생필러(21)를 제거하므로써, 게이트트렌치(18) 내에 일함수조절라이너(20) 및 게이트절연층(19)이 잔류할 수 있다. 일함수조절라이너(20)는 U자 형상을 가질 수 있다. 일함수조절라이너(20)는 제1도핑영역(15) 및 제2도핑영역(16)과 이웃하는 양측 탑부를 포함할 수 있다. 일함수조절라이너(20)의 양측 탑부는 제1,2도핑영역(15, 16)과 제1높이(H1)를 두고 이격될 수 있다.
도 5g에 도시된 바와 같이, 예비 매립층(22A)이 형성될 수 있다. 예비 매립층(22A)은 일함수조절라이너(20) 상에서 게이트트렌치(18)를 채울 수 있다. 예비 매립층(22A)은 저저항 및 낮은 일함수(Low work function)를 갖는 물질로 형성될 수 있다. 예비 매립층(22A)은 저저항 금속을 포함할 수 있다. 예비 매립층(22A)은 텅스텐층을 포함할 수 있다. 예비 매립층(22A)은 티타늄질화물과 텅스텐층을 적층하여 'TiN/W' 구조로 형성할 수도 있다.
도 5h에 도시된 바와 같이, 매립부(Buried portion, 22)가 형성될 수 있다. 매립부(22)를 형성하기 위해, 예비 매립층(22A)이 에치백공정에 의해 식각될 수 있다. 매립부(22)는 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(18) 내에 매립부(22)가 위치하는, 즉, 임베디드 매립부(22)가 형성될 수 있다.
매립부(22)는 제1부분(22L)과 제2부분(22U)을 포함할 수 있다. 제1부분(22L)은 게이트트렌치(18)의 저부를 채울 수 있다. 제2부분(22U)은 제1부분(22L) 상에 위치하면서, 제1도핑영역(15) 및 제2도핑영역(16)과 오버랩될 수 있다. 매립부(22)의 제1부분(22L)과 게이트절연층(19) 사이에 일함수조절라이너(20)가 위치할 수 있다. 매립부(23)의 제2부분(22U)과 게이트절연층(19) 사이에는 일함수조절라이너(20)가 위치하지 않을 수 있다. 매립부(23)의 제1부분(22L)은 제1 및 제2도핑영역(15, 16)과 제1높이(H1)를 두고 이격될 수 있다. 즉, 매립부(23)의 제1부분(22L)은 제1 및 제2도핑영역(15, 16)과 비-오버랩될 수 있다. 매립부(22)가 저일함수 물질을 포함하고, 매립부(22)의 제2부분(22U)이 제1 및 제2도핑영역(15, 16)과 오버랩되므로, GIDL을 개선할 수 있다.
도 5i에 도시된 바와 같이, 매립부(22) 상에 캡핑층(23)이 형성된다. 캡핑층(23)은 절연물질을 포함한다. 매립부(22) 상에서 게이트트렌치(18)가 캡핑층(23)으로 채워진다. 캡핑층(23)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(23)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(23)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(23)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(23)을 형성하므로써, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(19), 일함수조절라이너(20), 매립부(22) 및 캡핑층(23)을 포함한다. 매립부(22)는 제1부분(22L)과 제2부분(22U)을 포함할 수 있다. 매립부(22)의 제1부분(22L)과 게이트절연층(19) 사이에 일함수조절라이너(20)가 위치할 수 있다. 매립부(22)의 상부 표면은 기판(11)의 상부 표면보다 낮게 위치한다. 이와 같이, 매립부(22)의 상부 표면을 낮게 리세스시킴에 따라, 매립부(22)와 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다. 결국, 매립부(22)와 주변 도전물간의 절연 내압을 향상시킬 수 있다. 제1도핑영역(15)과 제2도핑영역(16)은 매립부(22)의 제2부분(22U)과 오버랩되는 깊이를 가질 수 있다. 일함수조절라이너(20)는 제1 및 제2도핑영역(15, 16)과 비-오버랩될 수 있다.
상술한 바에 따르면, 매립부(22)를 형성하기 위한 에치백 공정 동안에, 제1 및 제2도핑영역(15, 16)과 오버랩되는 게이트절연층(19)의 부분(도면부호 '24' 참조)은 손실되지 않는다. 즉, 매립부(22)가 제1 및 제2도핑영역(15, 16)과 오버랩되도록 높이가 조절되므로, 게이트절연층(19)의 부분(24)이 손실되지 않는다.
도 6은 제2실시예에 따른 반도체구조물을 설명한다. 반도체구조물(200)의 일부로서 트랜지스터(220)가 도시된다.
반도체구조물(200)은 기판(201)을 포함할 수 있다. 기판(201)에 활성영역(204)을 정의하는 소자분리영역(202)이 형성될 수 있다. 소자분리영역(202)은 STI(Shallow Trench Isolation) 영역일 수 있다. 매립게이트구조(BG)는 기판(201) 내부로(into) 연장(extend)될 수 있다. 기판(201)에 게이트트렌치(205)가 형성될 수 있다. 게이트트렌치(205)는 활성영역(204)과 소자분리영역(202)을 가로지르는 라인형상일 수 있다. 게이트트렌치(205) 내에 매립게이트구조(BG)가 형성될 수 있다. 활성영역(204)은 채널영역(212), 제1도핑영역(210)과 제2도핑영역(211)을 포함할 수 있다.
반도체구조물(200)은 트랜지스터를 포함할 수 있다. 이하, 실시예들 및 그 변형예들은, 비-플라나 트랜지스터(Non-planar transistor), 예컨대, 매립게이트형 트랜지스터(Buried gate type transistor)에 적용될 수 있다.
기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(201)에 활성영역(204)을 정의하는 소자분리영역(202)이 형성될 수 있다. 소자분리영역(202)은 STI(Shallow Trench Isolation) 영역일 수 있다. 소자분리영역(202)은 분리트렌치(203) 내에 형성될 수 있다.
활성영역(204)에 채널영역(212), 제1도핑영역(210) 및 제2도핑영역(211)이 형성될 수 있다. 채널영역(212)은 게이트트렌치(205)를 포함할 수 있다. 게이트트렌치(205)는 어느 한 방향으로 연장된 라인 형상(line shaped)이 될 수 있다. 게이트트렌치(205)는 바닥 및 측벽들을 포함할 수 있다. 바닥과 측벽들의 경계부분은 라운드될 수 있다. 채널영역(212)은 핀영역(Fin region, 204F)을 더 포함할 수 있다. 핀영역(204F)은 게이트트렌치(205)의 바닥에 위치할 수 있다. 핀영역(204F)은 게이트트렌치(205)의 바닥보다 낮게 소자분리영역(202)이 리세스되므로써 형성될 수 있다. 핀영역(204F)에 의해 채널폭을 증가시킬 수 있다. 게이트트렌치(205) 양측의 활성영역(204) 내에 제1도핑영역(210)과 제2도핑영역(211)이 형성될 수 있다. 제1도핑영역(210)과 제2도핑영역(211)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1도핑영역(210)과 제2도핑영역(211)은 동일 도전형의 도펀트로 도핑될 수 있다. 제1도핑영역(210)과 제2도핑영역(211)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(210)과 제2도핑영역(211)의 하부면은 기판(201)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(210)과 제2도핑영역(211)은 게이트트렌치(205)의 측벽에 접촉할 수 있다. 제1도핑영역(210)과 제2도핑영역(211)의 하부면은 게이트트렌치(205)의 바닥면보다 높을 수 있다. 제1도핑영역(210)과 제2도핑영역(211)은 대칭될 수 있다. 예컨대, 제1도핑영역(210)과 제2도핑영역(211)은 동일 깊이(D1=D2)의 접합을 형성할 수 있다.
게이트트렌치(205) 내에 매립게이트구조(BG)가 형성될 수 있다. 이를 임베디드 매립게이트구조(Embedded BG)라고 약칭할 수 있다. 매립게이트구조(BG)는 제1도핑영역(210)과 제2도핑영역(211) 사이의 게이트트렌치(205) 내에 위치할 수 있다.
매립게이트구조(BG)는 제1일함수조절라이너(207H) 및 게이트전극(208)을 포함할 수 있다. 매립게이트구조(BG)는 게이트절연층(206) 및 캡핑층(209)을 더 포함할 수 있다. 게이트전극(208)은 기판(201)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(208)은 게이트트렌치(205)를 부분적으로 채울 수 있다. 따라서, '매립 게이트전극'이라고 지칭될 수 있다. 캡핑층(209)은 게이트전극(208) 상에 위치할 수 있다. 게이트절연층(206)은 게이트트렌치(205)의 바닥(B) 및 측벽들(S1, S2) 상에 형성될 수 있다. 제1일함수조절라이너(207H)는 게이트전극(208)과 게이트절연층(206) 사이에 위치할 수 있다.
게이트절연층(206)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(206)은 제1일함수조절라이너(207H)에 따라 적절한 물질이 선택될 수 있다. 예컨대, 게이트절연층(206)은 제1일함수조절라이너(207H)보다 단위부피당 산소함량이 작은 물질이 선택될 수 있다.
채널영역(212)은 게이트트렌치(205)에 의해 채널길이가 길어질 수 있다. 본 실시예들에 따른 채널영역(212)은 일반적인 플라나형 트랜지스터(Planar type transistor)에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.
게이트전극(208)은 제1매립부(First buried portion, 208L)와 제2매립부(Second buried portion, 208U)를 포함할 수 있다. 제1매립부(208L)는 게이트트렌치(205)의 저부(Lower portion)를 채울 수 있고, 제2매립부(208U)는 제1매립부(205L) 상에서 게이트트렌치(205)를 채울 수 있다. 제1매립부(208L)는 채널영역(212)과 오버랩될 수 있다. 제2매립부(208U)의 일부는 채널영역(212)과 오버랩될 수 있고, 다른 일부는 제1,2도핑영역(210, 211)과 오버랩될 수 있다. 여기서, 오버랩이란 수평적으로 오버랩됨을 의미할 수 있다. 제2매립부(208U)의 상부 표면 높이는 기판(201)의 상부 표면보다 낮은 레벨일 수 있다. 제1매립부(208L)와 제2매립부(208U)는 동일 물질이며, 저저항 금속-베이스 물질일 수 있다. 제1매립부(208L)와 제2매립부(208U)는 설명의 편의를 위해 구분한 것으로서, 제1매립부(208L)와 제2매립부(208U)는 일체형일 수 있다. 게이트전극(208)은 저저항을 위해, 저저항금속을 포함할 수 있다. 게이트전극(208)은 텅스텐(W), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다.
게이트전극(208)의 제1매립부(208L)와 게이트절연층(206) 사이에 제1일함수조절라이너(207H)가 위치할 수 있다. 제1일함수조절라이너(207H)와 제1매립부(208L)의 상부 표면은 동일 레벨일 수 있다. 제2매립부(208U)와 게이트절연층(206) 사이에는 제2일함수조절라이너(207L)가 위치할 수 있다. 제2일함수조절라이너(207L)와 제2매립부(208U)의 상부 표면은 동일 레벨일 수 있다.
제1일함수조절라이너(207H)는 U자 형상일 수 있다. 제1일함수조절라이너(207H)의 탑부들은 제1도핑영역(210) 및 제2도핑영역(211)으로부터 이격될 수 있다.
제2매립부(208U)의 상부에 캡핑층(209)이 채워질 수 있다. 캡핑층(209)은 게이트전극(208)을 보호하는 역할을 한다. 캡핑층(209)은 절연물질을 포함할 수 있다. 캡핑층(209)는 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(209)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예컨대, 캡핑층(209)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다. 또다른 실시예에서, 캡핑층(209)은 N(Nitride)-O(Oxide)-N(Nitride)로 이루어진 삼층(tri-layers)일 수 있다.
제1도핑영역(210)과 제2도핑영역(211) 상에 하드마스크층(213)이 형성될 수 있다. 하드마스크층(213)은 소자분리영역(202)의 상부를 커버링하도록 연장될 수 있다. 하드마스크층(213)은 TEOS와 같은 실리콘산화물을 포함할 수 있다.
제1일함수조절라이너(207H) 및 제2일함수조절라이너(207L)에 대해 자세히 살펴보면 다음과 같다.
제1일함수조절라이너(207H)는 제1,2도핑영역(210, 211)과 비-오버랩될 수 있다. 제2일함수조절라이너(207L)는 제1,2도핑영역(210, 211)과 오버랩될 수 있다.
제1 및 제2일함수조절라이너(207H, 207L)는 절연성 물질(Dielectric material)일 수 있다. 이에 따라, 매립게이트구조의 저항을 감소시킬 수 있다. 제1 및 제2일함수조절라이너(207H, 207L)는 게이트절연층(206)보다 유전상수가 높은 고유전물질(High-k material)일 수 있다. 제1일함수조절라이너(207H)는 제1매립부(208L)와 채널영역(212) 사이에 고일함수(High workfunction)를 유도할 수 있다. 제2일함수조절라이너(207L)는 제2매립부(208U)와 제1,2도핑영역(210, 211) 사이에 저일함수(Low workfunction)를 유도할 수 있다. 제1일함수조절라이너(207H)는 채널영역(212)과 제1매립부(208L) 사이에 고일함수를 유도하는 다이폴을 생성시킬 수 있다. 제2일함수조절라이너(207L)는 제1,2도핑영역(210, 211)과 제2매립부(208U) 사이에 저일함수를 유도하는 다이폴을 생성시킬 수 있다.
다이폴을 생성하기 위해, 제1일함수조절라이너(207H)와 게이트절연층(206)은 서로 다른 단위부피당 산소함량을 가질 수 있다. 제1일함수조절라이너(207H)는 게이트절연층(206)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물(High oxygen contained-metal oxide)로 형성할 수 있다. 제2일함수조절라이너(207L)는 게이트절연층(206)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물(Low oxygen contained-metal oxide)로 형성할 수 있다. 게이트절연층(206)이 SiO2인 경우, 제1일함수조절라이너(207H)는 SiO2보다 단위부피당 산소함량이 큰 물질을 포함할 수 있다. 게이트절연층(206)이 SiO2인 경우, 제2일함수조절라이너(207L)는 SiO2보다 단위부피당 산소함량이 작은 물질을 포함할 수 있다. SiO2보다 단위부피당 산소함량이 큰 물질은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. SiO2보다 단위부피당 산소함량이 작은 물질은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 제1 및 제2일함수조절라이너(207H, 207L)는 얇은 두께로 형성될 수 있다. 이로써, 게이트전극(208)의 체적을 크게 하여 게이트전극(208)의 저항을 현저히 낮출 수 있다.
제2실시예에 따르면, 제1일함수조절라이너(207H)는 고일함수를 유도하는 물질이다. 제1일함수조절라이너(207H)에 의해 문턱전압(Threshold voltage, Vt)이 조절(modulation)된다. 예컨대, 제1일함수조절라이너(207H)에 의해 문턱전압을 쉬프트(Shift)시킬 수 있다. 제1일함수조절라이너(207H)와 게이트절연층(206)의 계면에 다이폴(dipole)이 생성될 수 있다. 다이폴은 제1일함수조절라이너(207H)와 게이트절연층(206)간의 산소함량비 차이에 의해 발생될 수 있다. 이러한 다이폴은 게이트전극(205)의 제1매립부(208L)와 채널영역(212) 사이에 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 제1일함수조절라이너(207H)에 의해 채널영역(212)의 채널도즈(channel dose)를 낮출 수 있다. 제2일함수조절라이너(207L)가 게이트절연층(206)보다 단위부피당 산소함량비가 작은 물질인 경우, 제2매립부(208U)와 제1,2도핑영역(210, 211) 사이에 저일함수를 유도하는 방향의 다이폴이 생성될 수 있다. 이에 따라, GIDL을 개선할 수 있다.
제1일함수조절라이너(207H)에 의해 문턱전압을 조절할 수 있으므로, 국부적채널도핑(LCI)의 도즈를 현저히 낮추거나, 국부적채널도핑(LCI)을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설 특성이 개선된다.
또한, 제2일함수조절라이너(207L)를 포함하므로, 제1도핑영역(210) 및 제2도핑영역(211)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다.
도 7은 제2실시예의 변형예에 따른 반도체구조물(200)을 설명한다.
도 7을 참조하면, 반도체구조물(200)의 일부로서 트랜지스터(220M)가 도시된다. 제1도핑영역(210M)을 제외한 일부 구성들은 반도체구조물(200)과 동일할 수 있다.
트랜지스터(220M)은 제1도핑영역(210M) 및 제2도핑영역(211)을 포함할 수 있다. 제1도핑영역(210M)과 제2도핑영역(211)은 비대칭 구조일 수 있다. 제1도핑영역(210M)은 제2도핑영역(211)보다 깊은 접합을 형성할 수 있고, 제2도핑영역(211)은 제1도핑영역(210M)보다 얕은 접합(shallow junction)을 형성할 수 있다. 예컨대, 제1도핑영역(210M)은 제1깊이(D11)로 형성될 수 있고, 제2도핑영역(211)은 제2깊이(D12)로 형성될 수 있다. 제1깊이(D11)는 제2깊이(D12)보다 더 깊을 수 있다. 제1,2도핑영역(210M, 211)은 제2일함수조절라이너(207L)와 오버랩될 수 있다. 제1,2도핑영역(210M, 211)은 제1일함수조절라이너(207H)와 비-오버랩될 수 있다.
도 8은 제2실시예에 따른 반도체구조물의 응용예를 설명한다.
도 8을 참조하면, 반도체구조물(200)의 일부로서 메모리셀(230)이 도시된다.메모리셀(230)은 트랜지스터(220M), 비트라인(240) 및 메모리요소(250)를 포함할 수 있다. 트랜지스터(220M)는 도 7의 트랜지스터(220M)일 수 있다. 따라서, 트랜지스터(220M)는 매립게이트구조(BG), 제1도핑영역(210M) 및 제2도핑영역(211)을 포함할 수 있다. 제1도핑영역(210M)은 제1콘택(241)을 통해 비트라인(240)에 전기적으로 연결될 수 있다. 제2도핑영역(211)은 제2콘택(251)을 통해 메모리요소(250)에 전기적으로 연결될 수 있다. 메모리요소(250)는 캐패시터를 포함할 수 있다. 매립게이트구조(BG)는 매립워드라인구조(Buried Wordline Structrue; BWL)라고 지칭될 수 있다.
트랜지스터(220M)는 도 6에 도시된 트랜지스터(220)로 대체될 수 있다.
도 9a 내지 도 9e는 제2실시예에 따른 반도체구조물을 제조하는 방법의 일예를 설명하기 위한 도면이다. 제2실시예는, 제1일함수조절라이너와 제2일함수조절라이너를 설명한다. 제1일함수조절라이너는 제1실시예의 일함수조절라이너와 동일할 수 있다.
도 5a 내지 도 5f에 도시된 바와 같이, 일련의 방법에 의해 일함수조절라이너(20)를 형성할 수 있다. 이하, 제2실시예에서, 일함수조절라이너(20)를 '제1일함수조절라이너(20)'라고 약칭한다. 제1일함수조절라이너(20)에 의해, 매립부와 채널 사이에 고일함수를 유도하는 다이폴 인터페이스가 형성될 수 있다. 따라서, 제1일함수조절라이너(20)는 고일함수유도물질 또는 제1다이폴형성물질이라고 지칭될 수 있다.
다음으로, 도 9a에 도시된 바와 같이, 제1일함수조절라이너(20) 상에 제2일함수조절라이너층(31A)이 형성될 수 있다. 제2일함수조절라이너층(31A)은 제1일함수조절라이너(20)와 다른 물질일 수 있다. 제2일함수조절라이너층(31A)에 의해 매립부와 제1,2도핑영역(15, 16) 사이에 저일함수를 유도하는 다이폴 인터페이스가 형성될 수 있다. 제2일함수조절라이너층(31A)은 절연물질을 포함할 수 있다. 제2일함수조절라이너층(31A)은 게이트절연층(19)보다 단위부피당 산소함량비가 작은 물질일 수 있다.
도 9b에 도시된 바와 같이, 예비 제2일함수조절라이너(31B)가 형성될 수 있다.
블랭킷으로 제2일함수조절라이너층(31A)이 선택적으로 제거될 수 있다. 예컨대, 마스크나 희생필러없이 제2일함수조절라이너층(31A)이 식각될 수 있다. 이에 따라, 제1 및 제2도핑영역(15, 16)과 오버랩되는 예비 제2일함수조절라이너(31B)가 형성될 수 있다. 예비 제2일함수조절라이너(31B)는 제1일함수조절라이너(20)와 수직하게 비-오버랩될 수 있다. 즉, 예비 제2일함수조절라이너(31B)는 제1일함수조절라이너(20)의 측벽을 덮지 않을 수 있다. 예비 제2일함수조절라이너(31B)의 바텀부는 제1일함수조절라이너(20)의 탑부와 접촉될 수 있다.
제2일함수조절라이너층(31A)의 에치백 공정은, 제1일함수조절라이너(20) 및 게이트절연층(19)에 대해 선택비를 갖는다. 이에 따라, 게이트절연층(19)의 손상을 방지한다.
도 9c에 도시된 바와 같이, 매립부(32)가 형성될 수 있다. 매립부(32)를 형성하기 위해, 예비 매립층(도시 생략) 형성 및 에치백공정이 순차적으로 진행될 수 있다. 매립부(32)는 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(19) 내에 매립부(32)가 위치하는, 즉, 임베디드 매립부(32)가 형성될 수 있다.
매립부(32)는 제1부분(32L)과 제2부분(32U)을 포함할 수 있다. 제1부분(32L)은 게이트트렌치(19)의 저부를 채울 수 있다. 제2부분(32U)은 제1부분(32L) 상에 위치하면서, 제1,2도핑영역(15,16)과 오버랩될 수 있다. 매립부(32)의 제1부분(32L)과 게이트절연층(19) 사이에 제1일함수조절라이너(20)가 위치할 수 있다. 매립부(22)의 제2부분(32U)과 게이트절연층(19) 사이에는 예비 제2일함수조절라이너(31B)가 위치할 수 있다.
위와 같이, 매립부(22)를 형성하는 동안에, 예비 제2일함수조절라이너(31B)의 일부가 노출될 수 있다.
도 9d에 도시된 바와 같이, 예비 제2일함수조절라이너층(31B)이 선택적으로 제거될 수 있다. 예컨대, 예비 제2일함수조절라이너층(31B)의 노출부분이 제거될 수 있다. 이에 따라, 제2일함수조절라이너(31)가 형성될 수 있다. 게이트트렌치(19) 내부에 제2일함수조절라이너(31)가 잔류하도록 리세싱 공정을 진행한다. 리세싱 공정은 건식식각 또는 습식식각에 의해 진행될 수 있다. 제2일함수조절라이너(31)는 예비 제2일함수조절라이너층(31B)의 에치백공정에 의해 형성될 수 있다. 리세싱 공정은 게이트절연층(19)의 어택없이 수행될 수 있다. 제2일함수조절라이너(31)는 매립부(32)와 게이트절연층(19) 사이에 위치할 수 있다. 제2일함수조절라이너(31)와 매립부(32)의 상부 표면 높이는 동일 레벨일 수 있다.
제2일함수조절라이너(31)는 제1도핑영역(15) 및 제2도핑영역(16)과 오버랩될 수 있다. 제1일함수조절라이너(20)는 제1도핑영역(15) 및 제2도핑영역(16)과 비-오버랩될 수 있다.
도 9e에 도시된 바와 같이, 매립부(32) 상에 캡핑층(33)이 형성된다. 캡핑층(33)은 절연물질을 포함한다. 매립부(32) 상에서 게이트트렌치(18)가 캡핑층(33)으로 채워진다. 캡핑층(33)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(33)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(33)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(33)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
도 10은 제3실시예에 따른 반도체구조물을 설명한다. 반도체구조물(300)의 일부로서 트랜지스터(320)가 도시된다.
반도체구조물(300)은 기판(301)을 포함할 수 있다. 기판(301)에 활성영역(304)을 정의하는 소자분리영역(302)이 형성될 수 있다. 소자분리영역(302)은 STI 영역일 수 있다. 매립게이트구조(BG)는 기판(301) 내부로(into) 연장(extend)될 수 있다. 기판(301)에 게이트트렌치(305)가 형성될 수 있다. 게이트트렌치(305)는 활성영역(304)과 소자분리영역(302)을 가로지르는 라인형상일 수 있다. 게이트트렌치(305) 내에 매립게이트구조(BG)가 형성될 수 있다. 활성영역(304)은 채널영역(312), 제1도핑영역(310)과 제2도핑영역(311)을 포함할 수 있다.
반도체구조물(300)은 트랜지스터를 포함할 수 있다. 이하, 실시예들 및 그 변형예들은, 비-플라나 트랜지스터, 예컨대, 매립게이트형 트랜지스터에 적용될 수 있다.
기판(301)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(301)은 반도체기판을 포함할 수 있다. 기판(301)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(301)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(301)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(301)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(301)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(301)에 활성영역(304)을 정의하는 소자분리영역(302)이 형성될 수 있다. 소자분리영역(302)은 STI(Shallow Trench Isolation) 영역일 수 있다. 소자분리영역(302)은 분리트렌치(303) 내에 형성될 수 있다.
활성영역(304)에 채널영역(312), 제1도핑영역(310) 및 제2도핑영역(311)이 형성될 수 있다. 채널영역(312)은 게이트트렌치(305)를 포함할 수 있다. 게이트트렌치(305)는 어느 한 방향으로 연장된 라인 형상이 될 수 있다. 게이트트렌치(305)는 바닥 및 측벽들을 포함할 수 있다. 바닥과 측벽의 경계부분은 라운드될 수 있다. 채널영역(312)은 핀영역(304F)을 더 포함할 수 있다. 핀영역(304F)은 게이트트렌치(305)의 바닥(B)에 위치할 수 있다. 핀영역(304F)은 게이트트렌치(305)의 바닥보다 낮게 소자분리영역(302)이 리세스되므로써 형성될 수 있다. 핀영역(304F)에 의해 채널폭을 증가시킬 수 있다. 게이트트렌치(305) 양측의 활성영역(304) 내에 제1도핑영역(310)과 제2도핑영역(311)이 형성될 수 있다. 제1도핑영역(310)과 제2도핑영역(311)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1도핑영역(310)과 제2도핑영역(311)은 동일 도전형의 도펀트로 도핑될 수 있다. 제1도핑영역(310)과 제2도핑영역(311)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(310)과 제2도핑영역(311)의 하부면은 기판(301)의 상부 표면으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(310)과 제2도핑영역(311)은 게이트트렌치(305)의 측벽에 접촉할 수 있다. 제1도핑영역(310)과 제2도핑영역(311)의 하부면은 게이트트렌치(305)의 바닥면보다 높을 수 있다. 제1도핑영역(310)과 제2도핑영역(311)은 대칭될 수 있다. 예컨대, 제1도핑영역(310)과 제2도핑영역(311)은 동일 깊이의 접합을 형성할 수 있다.
게이트트렌치(305) 내에 매립게이트구조(BG)가 형성될 수 있다. 이를 임베디드 매립게이트구조라고 약칭할 수 있다. 매립게이트구조(BG)는 제1도핑영역(310)과 제2도핑영역(311) 사이의 게이트트렌치(305) 내에 위치할 수 있다.
매립게이트구조(BG)는 제1일함수조절라이너(307H), 게이트전극(308) 및 제2일함수조절라이너(307L)를 포함할 수 있다. 매립게이트구조(BG)는 게이트절연층(306) 및 캡핑층(309)을 더 포함할 수 있다. 게이트전극(308)은 기판(301)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(308)은 게이트트렌치(305)를 부분적으로 채울 수 있다. 따라서, '매립 게이트전극'이라고 지칭될 수 있다. 캡핑층(309)은 게이트전극(308) 상에 위치할 수 있다. 게이트절연층(306)은 게이트트렌치(305)의 바닥 및 측벽들 상에 형성될 수 있다. 제1일함수조절라이너(307H)는 게이트전극(308)과 게이트절연층(306) 사이에 위치할 수 있다.
게이트절연층(306)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(306)은 제1일함수조절라이너(307H)에 따라 적절한 물질이 선택될 수 있다. 예컨대, 게이트절연층(306)은 제1일함수조절라이너(307H)보다 단위부피당 산소함량이 작은 물질이 선택될 수 있다.
채널영역(312)은 게이트트렌치(305)에 의해 채널길이가 길어질 수 있다. 본 실시예들에 따른 채널영역(312)은 일반적인 플라나형 트랜지스터(Planar type transistor)에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.
게이트전극(308)은 제1매립부(First buried portion, 308L)와 제2매립부(Second buried portion, 308U)를 포함할 수 있다. 제1매립부(308L)는 게이트트렌치(305)의 저부(Lower portion)를 채울 수 있고, 제2매립부(308U)는 제1매립부(305L) 상에서 게이트트렌치(305)를 채울 수 있다. 제1매립부(308L)는 채널영역(312)과 오버랩될 수 있다. 제2매립부(308U)의 일부는 채널영역(312)과 오버랩될 수 있고, 다른 일부는 제1,2도핑영역(310, 311)과 오버랩될 수 있다. 여기서, 오버랩이란 수평적으로 오버랩됨을 의미할 수 있다. 제2매립부(308U)의 상부 표면 높이는 기판(301)의 상부 표면보다 낮은 레벨일 수 있다. 제1매립부(308L)와 제2매립부(308U)는 동일 물질이며, 저저항 금속-베이스 물질(Low resistivity metal-base materials)일 수 있다. 제1매립부(308L)와 제2매립부(308U)는 설명의 편의를 위해 구분한 것으로서, 제1매립부(308L)와 제2매립부(308U)는 일체형일 수 있다. 게이트전극(308)은 저저항을 위해, 저저항금속을 포함할 수 있다. 게이트전극(308)은 텅스텐(W), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다.
게이트전극(308)의 제1매립부(308L)와 게이트절연층(306) 사이에 제1일함수조절라이너(307H)가 위치할 수 있다. 제1일함수조절라이너(307H)와 제1매립부(308L)의 상부 표면은 동일 레벨일 수 있다. 제2매립부(308U)와 게이트절연층(306) 사이에는 제2일함수조절라이너(307L)가 위치할 수 있다. 제2일함수조절라이너(307L)와 제2매립부(308U)의 상부 표면은 동일 레벨일 수 있다.
제1일함수조절라이너(307H) 및 제2일함수조절라이너(307L)는 U자 형상일 수 있다. 제1일함수조절라이너(307H)의 탑부들은 제1도핑영역(310) 및 제2도핑영역(311)으로부터 이격될 수 있다. 제2일함수조절라이너(307L)는 제1일함수조절라이너(307H)를 커버링할 수 있다.
제2매립부(308U)의 상부에 캡핑층(309)이 채워질 수 있다. 캡핑층(309)은 게이트전극(308)을 보호하는 역할을 한다. 캡핑층(309)은 절연물질을 포함할 수 있다. 캡핑층(309)는 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(309)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예컨대, 캡핑층(309)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다. 또다른 실시예에서, 캡핑층(309)은 N(Nitride)-O(Oxide)-N(Nitride)로 이루어진 삼층(tri-layers)일 수 있다.
제1도핑영역(310)과 제2도핑영역(311) 상에 하드마스크층(313)이 형성될 수 있다. 하드마스크층(313)은 소자분리영역(302)의 상부를 커버링하도록 연장될 수 있다. 하드마스크층(313)은 TEOS와 같은 실리콘산화물을 포함할 수 있다.
제1일함수조절라이너(307H) 및 제2일함수조절라이너(307L)에 대해 자세히 살펴보면 다음과 같다.
제1 및 제2일함수조절라이너(307H, 307L)는 절연성 물질(Dielectric material)일 수 있다. 이에 따라, 매립게이트구조의 저항을 감소시킬 수 있다. 제1 및 제2일함수조절라이너(307H, 307L)는 게이트절연층(306)보다 유전상수가 높은 고유전물질(High-k material)일 수 있다. 제1일함수조절라이너(307H)는 제1매립부(308L)와 채널영역(312) 사이에 고일함수(High workfunction)를 유도할 수 있다. 제2일함수조절라이너(307L)는 제2매립부(308U)와 제1,2도핑영역(310, 311) 사이에 저일함수(Low workfunction)를 유도할 수 있다. 제1일함수조절라이너(307H)는 채널영역(312)과 제1매립부(308L) 사이에 고일함수를 유도하는 다이폴을 생성시킬 수 있다. 제2일함수조절라이너(307L)는 제1,2도핑영역(310, 311)과 제2매립부(308U) 사이에 저일함수를 유도하는 다이폴을 생성시킬 수 있다.
다이폴을 생성하기 위해, 제1일함수조절라이너(307H)와 게이트절연층(306)은 서로 다른 단위부피당 산소함량을 가질 수 있다. 제1일함수조절라이너(307H)는 게이트절연층(306)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물(High oxygen contained-metal oxide)로 형성할 수 있다. 제2일함수조절라이너(307L)는 게이트절연층(306)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물(Low oxygen contained-metal oxide)로 형성할 수 있다. 게이트절연층(306)이 SiO2인 경우, 제1일함수조절라이너(307H)는 SiO2보다 단위부피당 산소함량이 큰 물질을 포함할 수 있다. 게이트절연층(306)이 SiO2인 경우, 제2일함수조절라이너(307L)는 SiO2보다 단위부피당 산소함량이 작은 물질을 포함할 수 있다. SiO2보다 단위부피당 산소함량이 큰 물질은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. SiO2보다 단위부피당 산소함량이 작은 물질은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 제1 및 제2일함수조절라이너(307H, 307L)는 얇은 두께로 형성될 수 있다. 이로써, 게이트전극(308)의 체적을 크게 하여 게이트전극(308)의 저항을 현저히 낮출 수 있다.
제3실시예에 따르면, 제1일함수조절라이너(307H)는 고일함수를 유도하는 물질이다. 제1일함수조절라이너(307H)에 의해 문턱전압(Threshold voltage, Vt)이 조절(modulation)된다. 예컨대, 제1일함수조절라이너(307H)에 의해 문턱전압을 쉬프트(Shift)시킬 수 있다. 제1일함수조절라이너(307H)와 게이트절연층(306)의 계면에 다이폴(dipole)이 생성될 수 있다. 다이폴은 제1일함수조절라이너(307H)와 게이트절연층(306)간의 산소함량비 차이에 의해 발생될 수 있다. 이러한 다이폴은 게이트전극(305)의 제1매립부(308L)와 채널영역(312) 사이에 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 제1일함수조절라이너(307H)에 의해 채널영역(312)의 채널도즈(channel dose)를 낮출 수 있다. 제2일함수조절라이너(307L)가 게이트절연층(306)보다 단위부피당 산소함량비가 작은 물질인 경우, 제2매립부(308U)와 제1,2도핑영역(310, 311) 사이에 저일함수를 유도하는 방향의 다이폴이 생성될 수 있다. 이에 따라, GIDL을 개선할 수 있다.
제1일함수조절라이너(307H)에 의해 문턱전압을 조절할 수 있으므로, 국부적채널도핑(LCI)의 도즈를 현저히 낮추거나, 국부적채널도핑(LCI)을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설(junction leakage) 특성이 개선된다.
또한, 제2일함수조절라이너(307L)를 포함하므로, 제1도핑영역(310) 및 제2도핑영역(311)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다.
도 11은 제3실시예의 변형예에 따른 반도체구조물(300)을 설명한다.
도 11을 참조하면, 반도체구조물(300)의 일부로서 트랜지스터(320M)가 도시된다. 제1도핑영역(310M)을 제외한 일부 구성들은 반도체구조물(300)과 동일할 수 있다.
트랜지스터(320M)은 제1도핑영역(310M) 및 제2도핑영역(311)을 포함할 수 있다. 제1도핑영역(310M)과 제2도핑영역(311)은 비대칭 구조일 수 있다. 제1도핑영역(310M)은 제2도핑영역(311)보다 깊은 접합을 형성할 수 있고, 제2도핑영역(311)은 제1도핑영역(310M)보다 얕은 접합을 형성할 수 있다. 예컨대, 제1도핑영역(310M)은 제1깊이(D11)로 형성될 수 있고, 제2도핑영역(311)은 제2깊이(D12)로 형성될 수 있다. 제1깊이(D11)는 제2깊이(D12)보다 더 깊을 수 있다. 제1도핑영역(310M)은 게이트전극(308)의 제2매립부(308U) 및 제2일함수조절라이너(307L)와 오버랩될 수 있다. 제1,2도핑영역(310M, 311)은 제2일함수조절라이너(307L)와 오버랩될 수 있다. 제1,2도핑영역(310M, 311)은 제1일함수조절라이너(307H)와 비-오버랩될 수 있다. 제1일함수조절라이너(307H)는 제2도핑영역(311)과 제1높이(H1)만큼 이격될 수 있다.
도 12는 제3실시예에 따른 반도체구조물의 응용예를 설명한다.
도 12를 참조하면, 반도체구조물(300)의 일부로서 메모리셀(330)이 도시된다. 메모리셀(330)은 트랜지스터(320M), 비트라인(340) 및 메모리요소(350)를 포함할 수 있다. 트랜지스터(320M)는 도 11의 트랜지스터(320M)일 수 있다. 따라서, 트랜지스터(320M)는 매립게이트구조(BG), 제1도핑영역(310M) 및 제2도핑영역(311)을 포함할 수 있다. 제1도핑영역(310M)은 제1콘택(341)을 통해 비트라인(340)에 전기적으로 연결될 수 있다. 제2도핑영역(311)은 제2콘택(351)을 통해 메모리요소(350)에 전기적으로 연결될 수 있다. 메모리요소(350)는 캐패시터를 포함할 수 있다. 매립게이트구조(BG)는 매립워드라인구조(Buried Wordline Structrue; BWL)라고 지칭될 수 있다.
트랜지스터(320M)는 도 10에 도시된 트랜지스터(320)로 대체될 수 있다.
도 13a 내지 도 13e는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 5a 내지 도 5f에 도시된 바와 같이, 일련의 방법에 의해 일함수조절라이너(20)를 형성할 수 있다. 이하, 제3실시예에서, 일함수조절라이너(20)를 '제1일함수조절라이너(20)'라고 약칭한다. 제1일함수조절라이너(20)에 의해, 매립부와 채널 사이에 고일함수를 유도하는 다이폴 인터페이스가 형성될 수 있다. 따라서, 제1일함수조절라이너(20)는 고일함수유도물질 또는 제1다이폴형성물질이라고 지칭될 수 있다.
다음으로, 도 13a에 도시된 바와 같이, 제1일함수조절라이너(20) 상에 제2일함수조절라이너층(41A)이 형성될 수 있다. 제2일함수조절라이너층(41A)은 제1일함수조절라이너(20)와 다른 물질일 수 있다. 제2일함수조절라이너층(41A)에 의해 매립부와 제1,2도핑영역(15, 16) 사이에 저일함수를 유도하는 다이폴 인터페이스가 형성될 수 있다. 제2일함수조절라이너층(41A)은 절연물질을 포함할 수 있다. 제2일함수조절라이너층(41A)은 게이트절연층(19)보다 단위부피당 산소함량비가 작은 물질일 수 있다.
도 13b에 도시된 바와 같이, 예비 매립층(42A)이 형성될 수 있다.
도 13c에 도시된 바와 같이, 예비 매립층(42A)의 에치백공정이 이에 따라 매립부(42)가 형성될 수 있다. 매립부(42)를 형성하기 위해, 매립부(42)는 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(19) 내에 매립부(42)가 위치하는, 즉, 임베디드 매립부(42)가 형성될 수 있다.
위와 같이, 매립부(42)를 형성하는 동안에, 제2일함수조절라이너층(41A)의 일부가 노출될 수 있다.
도 13d에 도시된 바와 같이, 제2일함수조절라이너층(41A)이 선택적으로 제거될 수 있다. 예컨대, 제2일함수조절라이너층(41A)의 노출부분이 제거될 수 있다. 이에 따라, 제2일함수조절라이너(41)가 형성될 수 있다. 게이트트렌치(19) 내부에 제2일함수조절라이너(41)가 잔류하도록 리세싱 공정을 진행한다. 리세싱 공정은 건식식각 또는 습식식각에 의해 진행될 수 있다. 제2일함수조절라이너(41)는 제2일함수조절라이너층(41A)의 에치백공정에 의해 형성될 수 있다. 리세싱 공정은 게이트절연층(19)의 어택없이 수행될 수 있다. 제2일함수조절라이너(41)는 매립부(42)와 게이트절연층(19) 사이에 위치할 수 있다. 제2일함수조절라이너(41)와 매립부(42)의 상부 표면 높이는 동일 레벨일 수 있다. 제2일함수조절라이너(41)는 제1일함수조절라이너(20)를 모두 커버링할 수 있다.
제2일함수조절라이너(41)는 제1도핑영역(15) 및 제2도핑영역(16)과 오버랩될 수 있다.
도 13e에 도시된 바와 같이, 매립부(42) 상에 캡핑층(43)이 형성된다. 캡핑층(43)은 절연물질을 포함한다. 매립부(42) 상에서 게이트트렌치(18)가 캡핑층(43)으로 채워진다. 캡핑층(43)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(43)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(43)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(43)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체기판 102 : 소자분리영역
104 : 활성영역 105 : 게이트트렌치
106 : 게이트절연층 107 : 일함수조절라이너
108 : 게이트전극 109 : 캡핑층
110 : 제1도핑영역 111 : 제2도핑영역

Claims (22)

  1. 반도체기판에 트렌치를 형성하는 단계;
    상기 트렌치의 저면 및 측벽들 상에 제1절연층을 형성하는 단계;
    상기 제1절연층 상에 제2절연층을 형성하는 단계;
    상기 제2절연층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계;
    상기 트렌치 내에 위치하는 희생필러 및 절연성 라이너를 형성하기 위해, 상기 희생층 및 제2절연층을 식각하는 단계;
    상기 희생필러를 제거하는 단계;
    상기 절연성 라이너 및 제1절연층 상에 상기 트렌치를 채우는 도전층을 형성하는 단계; 및
    상기 트렌치 내에 매립되도록 상기 도전층을 식각하는 단계
    를 포함하는 반도체구조물 형성 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 희생필러 및 절연성 라이너를 형성하는 단계는,
    상기 반도체기판의 표면으로부터 상기 트렌치 내부로 리세스되도록 희생층을 식각하는 단계; 및
    상기 반도체기판의 표면으로부터 상기 트렌치 내부로 리세스되며, 상기 희생필러와 동일 레벨의 상부 표면을 갖도록 상기 제2절연층을 식각하는 단계
    를 포함하는 반도체구조물 형성 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 희생층은 상기 제2절연층에 대해 식각선택비를 갖는 물질로 형성하는 반도체구조물 형성 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전층을 식각하는 단계에서,
    상기 절연성 라이너와 접촉하는 제1부분 및 상기 제1절연층과 접촉하는 제2부분을 포함하도록 상기 도전층을 식각하는 반도체구조물 형성 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 희생필러를 제거하는 단계는,
    습식방식으로 진행하는 반도체구조물 형성 방법.
  6. 반도체기판에 제1도핑영역, 제2도핑영역 및 상기 제1도핑영역과 제2도핑영역 사이의 트렌치를 형성하는 단계;
    상기 트렌치 표면 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 절연성의 라이너층을 형성하는 단계;
    상기 라이너층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계;
    상기 트렌치 내에 위치하는 희생필러 및 절연성 라이너를 형성하기 위해, 상기 희생층 및 라이너층을 식각하는 단계;
    상기 희생필러를 제거하는 단계;
    상기 절연성 라이너 및 게이트절연층 상에 상기 트렌치를 채우는 금속-베이스물질을 형성하는 단계; 및
    상기 트렌치 내에 매립되는 게이트전극을 형성하기 위해, 상기 금속-베이스물질을 식각하는 단계
    를 포함하는 반도체구조물 형성 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 게이트절연층과 라이너층은 각각 산소를 포함하되, 상기 라이너층은 상기 게이트절연층보다 단위부피당 산소함량이 큰 물질을 포함하는 반도체구조물 형성 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 라이너층은 고유전물질을 포함하되, 상기 라이너층은 상기 실리콘산화물보다 단위부피당 산소함량이 큰 물질을 포함하는 반도체구조물 형성 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 라이너층은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체구조물 형성 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 희생필러를 형성하는 단계는,
    상기 라이너층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계; 및
    상기 희생필러를 형성하기 위해, 상기 희생층을 리세싱하는 단계
    를 포함하는 반도체구조물 형성 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 희생층은, 상기 라이너층 및 게이트절연층에 대해 식각선택비를 갖는 물질로 형성하는 반도체구조물 형성 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 희생층은, 폴리실리콘, 금속, 실리콘저마늄 또는 이들의 조합을 포함하는 반도체구조물 형성 방법.
  13. 반도체기판 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층을 배리어로 상기 반도체기판을 식각하여, 트렌치를 형성하는 단계;
    상기 트렌치 표면 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 및 하드마스크층 상에 절연성의 제1라이너층을 형성하는 단계;
    상기 제1라이너층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계
    상기 트렌치 내에 위치하는 희생필러 및 제1라이너를 형성하기 위해, 상기 희생층 및 제1라이너층을 식각하는 단계;
    상기 희생필러를 제거하는 단계;
    상기 제1라이너 및 게이트절연층 상에 제2라이너층을 형성하는 단계;
    제2라이너를 형성하기 위해, 상기 제2라이너층을 식각하는 단계;
    상기 제1라이너 및 제2라이너와 접촉하면서 상기 트렌치를 채우는 금속-베이스물질을 형성하는 단계; 및
    상기 트렌치 내에 매립되는 게이트전극을 형성하기 위해, 상기 금속-베이스물질을 식각하는 단계
    를 포함하는 반도체구조물 형성 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1라이너층과 제2라이너층은 각각 산소를 포함하되, 상기 제1라이너층은 상기 게이트절연층보다 단위부피당 산소함량이 큰 물질을 포함하는 반도체구조물 형성 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제1라이너층은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체구조물 형성 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1라이너층과 제2라이너층은 각각 산소를 포함하되, 상기 제2라이너층은 상기 게이트절연층보다 단위부피당 산소함량이 작은 물질을 포함하는 반도체구조물 형성 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제2라이너층은 란탄산화물을 포함하는 반도체구조물 형성 방법.
  18. 반도체기판 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층을 배리어로 상기 반도체기판을 식각하여, 트렌치를 형성하는 단계;
    상기 트렌치 표면 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 및 하드마스크층 상에 절연성의 제1라이너층을 형성하는 단계;
    상기 제1라이너층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계
    상기 트렌치 내에 위치하는 희생필러 및 제1라이너를 형성하기 위해, 상기 희생층 및 제1라이너층을 식각하는 단계;
    상기 희생필러를 제거하는 단계;
    상기 제1라이너 및 게이트절연층 상에 제2라이너층을 형성하는 단계;
    상기 제2라이너층 상에 상기 트렌치를 채우는 금속-베이스물질을 형성하는 단계; 및
    상기 트렌치 내에 매립되는 게이트전극 및 제2라이너를 형성하기 위해, 상기 금속-베이스물질과 제2라이너층을 식각하는 단계
    를 포함하는 반도체구조물 형성 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제1라이너층과 제2라이너층은 각각 산소를 포함하되, 상기 제1라이너층은 상기 게이트절연층보다 단위부피당 산소함량이 큰 물질을 포함하는 반도체구조물 형성 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제1라이너층은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체구조물 형성 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제1라이너층과 제2라이너층은 각각 산소를 포함하되, 상기 제2라이너층은 상기 게이트절연층보다 단위부피당 산소함량이 작은 물질을 포함하는 반도체구조물 형성 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제2라이너층은 란탄산화물을 포함하는 반도체구조물 형성 방법.
KR1020150185143A 2015-12-23 2015-12-23 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 KR102432719B1 (ko)

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