KR102657070B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 및 상기 활성 영역들과 교차하고 상기 기판 내에 매립되는 게이트 라인들을 형성하는 것을 포함하는 반도체 소자의 제조 방법을 제공하되, 상기 게이트 라인들을 형성하는 것은 상기 게이트 라인들을 형성하는 것은 상기 기판에 상기 활성 영역들과 교차하는 트렌치를 형성하는 것, 상기 트렌치의 측벽 및 바닥면 상에 일함수 조절막을 형성하는 것, 상기 일함수 조절막 상에 도전층을 채우는 것, 상기 일함수 조절막 및 상기 도전층 상에 베리어막 및 소스막을 순차적으로 형성하는 것, 상기 소스막은 일함수 조절 원소를 포함하고, 및 상기 소스막으로부터 상기 일함수 조절막의 상부 내로 상기 일함수 조절 원소를 확산시키는 것을 포함할 수 있다.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 상세하게는 매립 게이트 라인들을 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정 불량이 감소된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 및 상기 활성 영역들과 교차하고 상기 기판 내에 매립되는 게이트 라인들을 형성하는 것을 포함할 수 있다. 상기 게이트 라인들을 형성하는 것은 상기 게이트 라인들을 형성하는 것은 상기 기판에 상기 활성 영역들과 교차하는 트렌치를 형성하는 것, 상기 트렌치의 측벽 및 바닥면 상에 일함수 조절막을 형성하는 것, 상기 일함수 조절막 상에 도전층을 채우는 것, 상기 일함수 조절막 및 상기 도전층 상에 베리어막 및 소스막을 순차적으로 형성하는 것, 상기 소스막은 일함수 조절 원소를 포함하고, 및 상기 소스막으로부터 상기 일함수 조절막의 상부 내로 상기 일함수 조절 원소를 확산시키는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판의 활성 영역들을 정의하는 소자 분리막, 및 기 활성 영역들과 교차하고 상기 기판의 트렌치 하부에 매립되는 게이트 라인들을 포함할 수 있다. 상기 게이트 라인들 각각은 상기 트렌치의 측벽을 덮는 일함수 조절막, 및 상기 일함수 조절막 상에서 상기 트렌치의 잔부를 채우는 도전층을 포함할 수 있다. 상기 일함수 조절막은 상기 도전층의 측면을 둘러싸는 제 1 일함수 조절부, 및 상기 제 1 일함수 조절부 상에 위치하고, 상기 도전층의 상기 측면의 일부 및 상기 도전층의 상면을 덮는 제 2 일함수 조절부를 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판에 형성된 트렌치의 바닥면 및 측면 상에 게이트 절연 패턴을 형성하는 것, 상기 게이트 절연 패턴 상에 상기 트렌치의 하부를 채우고, 도전층과 상기 도전층의 측면을 둘러싸는 덮는 일함수 조절막을 포함하는 게이트 라인들을 형성하는 것, 노출된 상기 게이트 절연 패턴의 내측면 상에 베리어막을 형성하는 것, 및 상기 베리어막 상에 상기 게이트 라인들을 덮는 소스막을 형성하는 것을 포함할 수 있다. 상기 일함수 조절막의 상부는 상기 소스막의 일함수 조절 원소가 확산되어, 상기 일함수 조절막의 하부보다 낮은 일함수(work function)를 가질 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 게이트 라인들의 상부에 제공되는 일함수 조절막의 일부를 저일함수를 갖도록 형성하여, 게이트 라인들의 상부로부터 불순물 주입 영역들로 발생하는 누설 전류(GIDL)가 감소될 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 게이트 라인들의 상부에서는 일함수가 감소하여 GIDL 누설 전류가 감소하게 되지만, 채널이 형성되는 게이트 라인들의 하부에서는 일함수가 감소하지 않아 문턱 전압을 높게 유지할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 일함수 조절 원소의 확산 공정 시, 베리어막은 소스막이 게이트 절연 패턴들과 직접 접하여 발생할 수 있는 일함수 조절 원소에 의한 게이트 절연 패턴들의 손상 또는 충격을 막을 수 있다.
또한, 베리어막과 소스막 사이의 계면이 넓을 수 있으며, 이종 물질 간의 확산이 용이할 수 있다. 더하여, 좁은 면적을 갖는 일함수 조절막의 상면 상에서의 확산 속도는 빠를 수 있다. 즉, 일함수 조절막의 상부에 상기 일함수 조절 원소를 확산시키기 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 및 도 2b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 3a 및 도 3b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 4a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다.
도 4b 내지 도 12b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다.
도 9c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 9a의 A영역에 해당한다.
도면들 참조하여 본 발명의 개념에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 및 도 2b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다. 도 3a 및 도 3b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 1, 도 2a 및 도 2b를 참조하여, 기판(100)에 소자 분리막(110)이 배치되어 활성 영역들(105)이 정의될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 반도체 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄(Si-Ge) 기판일 수 있다. 활성 영역들(105)은 평면적으로 바(bar) 형태를 가지고, 서로 수직한 제 1 방향(X) 및 제 2 방향(Y) 모두에 교차하는 제 3 방향(S)으로 장축이 배치될 수 있다. 제 4 방향(Z)은 제 1 내지 제 3 방향들(X, Y, S) 모두에 대하여 수직한 방향이다. 도 2a의 단면은 Z-S 단면을 나타내고, 도 2b의 단면은 Z-Y 단면을 나타낸다.
기판(100) 내에는 평면적으로 활성 영역들(105)과 교차하는 복수 개의 게이트 라인들(200)이 배치될 수 있다. 게이트 라인들(200)은 워드 라인(word line)일 수 있다. 게이트 라인들(200)은 제 2 방향(Y)으로 연장되고, 제 1 방향(X)에 나란하게 배치될 수 있다. 게이트 라인들(200)은 기판(100) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 예를 들어, 게이트 라인들(200)은 활성 영역들(105)과 교차하여 연장되는 기판(100)의 트렌치(120) 내에 배치될 수 있다. 게이트 라인들(200)은 트렌치(120)의 일부를 채울 수 있다. 이때, 게이트 라인들(200)의 상부면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트 라인들(200)은 하부의 일함수(work function)가 상부의 일함수보다 높을 수 있다. 이에 대해서는 게이트 라인들(200)의 구성과 함께 뒤에서 상세히 설명한다. 게이트 라인들(200)은 일함수 조절막(220) 및 도전층(230)을 포함할 수 있다.
도전층(230)이 기판(100)의 트렌치(120) 내에 배치될 수 있다. 도전층(230)은 트렌치(120)를 부분적으로 갭필(gap fill)할 수 있다. 도전층(230)은 저저항의 물질을 포함할 수 있다. 예를 들어, 도전층(230)은 텅스텐(W), 타이타늄(Ti), 또는 탄탈럼(Ta)과 같은 금속, 또는 턴스텐 질화물(WN)과 같은 도전성 금속 질화물을 포함할 수 있다. 도전층(230)은 게이트 라인들(200)의 저항을 낮출 수 있다.
일함수 조절막(220)은 기판(100)의 트렌치(120)를 컨포말(conformal)하게 덮을 수 있다. 예를 들어, 일함수 조절막(220)은 트렌치(120)의 측벽 및 바닥면을 덮을 수 있다. 일함수 조절막(220)은 트렌치(120)의 내벽과 도전층(230) 사이에 개재될 수 있다. 즉, 일함수 조절막(220)은 도전층(230)과 트렌치(120)의 내벽을 이격시키며, 트렌치(120) 내에서 도전층(230)은 일함수 조절막(220)의 내측을 채울 수 있다. 트렌치(120)의 형상 및 도전층(230)의 형상에 따라, 일함수 조절막(220)의 단면은 U자 형태일 수 있다. 일함수 조절막(220)의 저항은 도전층(230)의 저항보다 높을 수 있다.
일함수 조절막(220)은 게이트 라인들(200)의 일함수를 조절하기 위한 목적으로 제공되는 라이너막일 수 있다. 일 예로, 일함수 조절막(220)의 일함수(work function)은 도전층(230)의 일함수보다 낮을 수 있다. 이와는 다르게, 일함수 조절막(220)의 일함수는 도전층(230)의 일함수와 같거나 클 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 일함수 조절막(220)은 제 1 일함수 조절부(222) 및 제 2 일함수 조절부(224)를 가질 수 있다.
제 1 일함수 조절부(222)는 트렌치(120)의 하부를 덮을 수 있다. 제 1 일함수 조절부(222)는 도전층(230)의 하부를 둘러쌀 수 있다. 제 1 일함수 조절부(222)는 금속 물질의 질화물로 이루어질 수 있다. 상기 금속 물질은 후술되는 일함수 조절 원소와는 다른 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 물질은 타이타늄(Ti) 또는 탄탈럼(Ta)과 같은 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 질화물은 타이타늄 질화물(TiN), 타이타늄 알루미늄 질화물(TiAlN), 타이타늄 질화물(TiN)을 함유하는 금속 화합물, 탄탈럼 질화물(TaN), 탄탈럼 알루미늄 질화물(TaAlN), 탄탈럼 알루미늄 탄질화물(TaAlCN) 또는 탄탈럼 질화물(TaN)을 함유하는 금속 화합물을 포함할 수 있다.
제 2 일함수 조절부(224)는 제 1 일함수 조절부(222) 상에 제공될 수 있다. 제 2 일함수 조절부(224)의 최하단은 제 1 일함수 조절부(222)의 최상단과 접할 수 있다. 제 2 일함수 조절부(224)는 트렌치(120)의 상부 일부를 덮을 수 있다. 제 2 일함수 조절부(224)는 도전층(230)의 상부를 둘러쌀 수 있다. 제 2 일함수 조절부(224)는 일함수 조절 원소가 도핑된 금속 물질, 또는 상기 일함수 조절 원소가 도핑된 상기 금속 물질의 질화물로 이루어질 수 있다. 상기 금속 물질은 상기 일함수 조절 원소와는 다른 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 물질은 타이타늄(Ti) 또는 탄탈럼(Ta)과 같은 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 질화물은 타이타늄 질화물(TiN), 타이타늄 알루미늄 질화물(TiAlN), 타이타늄 질화물(TiN)을 함유하는 금속 화합물, 탄탈럼 질화물(TaN), 탄탈럼 알루미늄 질화물(TaAlN), 탄탈럼 알루미늄 탄질화물(TaAlCN) 또는 탄탈럼 질화물(TaN)을 함유하는 금속 화합물을 포함할 수 있다. 상기한 일함수 조절 원소는 금속 또는 금속 질화물의 일함수를 변경시킬 수 있는 원소로 정의된다. 일 예로, 상기 일함수 조절 원소는 란타늄(La), 스트론튬(Sr), 안티모니(Sb), 이트륨(Y), 알루미늄(Al), 탄탈럼(Ta), 하프늄(Hf), 이리듐(Ir), 지르코늄(Zr) 또는 마그네슘(Mg)과 같은 금속을 포함할 수 있다. 그러나, 일함수 조절 원소가 이에 한정되는 것은 아니다. 상기 일함수 조절 원소가 도핑된 제 2 일함수 조절부(224)는 일함수 조절 원소가 도핑되지 않은 제 1 일함수 조절부(222)보다 일함수가 낮을 수 있다. 제 1 일함수 조절부(222) 및 제 2 일함수 조절부(224)은 도전층(230)보다 낮은 일함수를 가질 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 게이트 라인들(200)의 상부에 제공되는 일함수 조절막(220)의 일부(즉, 제 2 일함수 조절부(224))를 저일함수를 갖도록 형성하여, 게이트 라인들(200)의 상부로부터 후술되는 불순물 주입 영역들(SD1, SD2)로 발생하는 누설 전류(gate induced drain leakage current; GIDL current)가 감소될 수 있다. 더하여, 제 2 일함수 조절부(224)의 도핑 농도를 조절하여 게이트 라인들(200) 상부의 일함수를 조절할 수 있다. 이에 따라, 게이트 라인들(200)에 요구되는 저일함수를 제공하기 용이할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 게이트 라인들(200)의 상부에서는 일함수가 감소하여 GIDL 누설 전류가 감소하게 되지만, 채널이 형성되는 게이트 라인들(200)의 하부(즉, 제 1 일함수 조절부(222))에서는 일함수가 감소하지 않아 문턱 전압을 높게 유지할 수 있다.
여기서, 도 2a 및 도 2b에 도시된 바와 같이, 일함수 조절막(220)의 최상단 및 도전층(230)의 최상단은 동일한 레벨에 형성될 수 있다. 즉, 일함수 조절막(220)의 제 2 일함수 조절부(224)의 상면(224a)은 도전층(230)의 상면(230a)과 공면(coplanar)을 이룰 수 있다. 도전층(230)의 상면(230a)은 일함수 조절막(220)의 제 2 일함수 조절부(224)의 상면(224a) 상으로 노출될 수 있다. 일함수 조절막(220)의 상면(224a), 및 도전층(230)의 상면(230a)은 기판(100)의 상면보다 낮은 레벨에 형성될 수 있다. 도시하지는 않았으나, 도전층(230)의 상면(230a)은 제 2 일함수 조절부(224)의 상면(224a)보다 높은 레벨에 제공될 수 있다. 즉, 도전층(230)의 상부가 제 2 일함수 조절부(224)의 상면(224a) 상으로 돌출될 수 있다.
이와는 다르게, 도 3a 및 3b에 도시된 바와 같이, 일함수 조절막(220)의 제 2 일함수 조절부(224)의 상면(224a)은 도전층(230)의 상면(230a)보다 높은 레벨에 제공될 수 있다. 이때, 제 2 일함수 조절부(224)의 상부(2244)는 도전층(230)의 상면(230a) 상으로 연장되어, 도전층(230)을 위에서부터 덮을 수 있다. 즉, 제 2 일함수 조절부(224)의 하부(2242)는 도전층(230)의 측면을 덮고, 제 2 일함수 조절부(224)의 상부(2244)는 도전층(230)의 상면(230a)을 덮을 수 있다. 도전층(230)의 상면(230a)은 제 2 일함수 조절부(224)의 상부(2244)에 의해 노출되지 않을 수 있다. 제 2 일함수 조절부(224)의 하부(2242) 및 상부(2244)이 동일한 물질로 구성되는 경우, 제 2 일함수 조절부(224)의 하부(2242) 및 상부(2244)는 연속적인 구성을 가질 수 있고, 제 2 일함수 조절부(224)의 하부(2242)와 상부(2244)사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 제 2 일함수 조절부(224)의 하부(2242)와 상부(2244)는 일체로 형성될 수 있다. 이와는 다르게, 제 2 일함수 조절부(224)의 하부(2242)와 상부(2244)가 상이한 물질로 구성되는 경우, 제 2 일함수 조절부(224)의 하부(2242)와 상부(2244) 사이의 경계면은 시각적으로 나타날 수 있다. 낮은 일함수를 갖는 제 2 일함수 조절부(224)가 도전층(230)의 상부를 모두 덮을 수 있으며, 이에 따라 게이트 라인들(200)의 상부의 일함수가 더욱 낮아질 수 있다. 즉, 게이트 라인들(200)의 상부로부터 후술되는 불순물 주입 영역들(SD1, SD2)로 발생하는 누설 전류(GIDL)가 감소될 수 있다.
도 1, 도 2a 및 도 2b를 다시 참조하여, 게이트 라인들(200)과 활성 영역들(105) 사이에 게이트 절연 패턴들(210)이 개재될 수 있고, 게이트 라인들(200)과 소자 분리막(110) 사이에도 게이트 절연 패턴들(210)이 개재될 수 있다. 게이트 절연 패턴들(210)은 트렌치(120)의 측벽 및 바닥면을 덮을 수 있다. 즉, 게이트 절연 패턴들(210)은 게이트 라인들(200)과 기판(100)을 이격시킬 수 있다. 게이트 절연 패턴들(210)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON)을 포함할 수 있다.
게이트 라인들(200) 상에 제 1 캡핑 패턴들(240)이 배치될 수 있다. 제 1 캡핑 패턴들(240)의 상면은 기판(100)의 상면과 공면(coplanar)을 이룰 수 있다. 제 1 캡핑 패턴들(240)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON)을 포함할 수 있다. 일 실시예에서, 제 1 캡핑 패턴들(240)의 하면은 게이트 절연 패턴들(210)의 상면과 접하고, 제 1 캡핑 패턴들(240)의 양 측면은 활성 영역들(105) 및/또는 소자 분리막(110)과 접할 수 있다. 다른 실시예에서, 게이트 절연 패턴들(210)은 제 1 캡핑 패턴들(240)과 활성 영역들(105) 사이 및/또는 제 1 캡핑 패턴들(240)과 소자 분리막(110) 사이로 연장될 수 있다. 여기서, 제 1 캡핑 패턴들(240)과 활성 영역들(105) 사이에 개재된 게이트 절연 패턴들(210)은 활성 영역들(105)과 제 1 캡핑 패턴들(240) 사이의 스트레스를 완화하는 버퍼(buffer) 역할을 할 수 있다.
게이트 라인들(200)의 양 측면에 인접한 활성 영역들(105) 내에 각각 제 1 불순물 주입 영역(SD1)과 제 2 불순물 주입 영역(SD2)이 배치될 수 있다. 제 1 불순물 주입 영역(SD1) 및 제 2 불순물 주입 영역(SD2)은 기판(100)의 표면으로부터 내부로 연장될 수 있다. 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)의 도전형은 기판(100)의 도전형과 다를 수 있다. 일 예로, 기판(100)이 P형인 경우, 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)은 N형일 수 있다. 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)은 각각 소스 영역 또는 드레인 영역에 대응될 수 있다.
계속하여, 기판(100) 상에 제 1 불순물 주입 영역(SD1)과 연결되는 제 1 패드들(310)이 배치되고, 제 2 불순물 주입 영역(SD2)과 연결되는 제 2 패드들(320)이 배치될 수 있다. 제 1 패드들(310)과 제 2 패드들(320)은 불순물이 도핑된 폴리 실리콘 또는 금속 등의 도전 물질을 포함할 수 있다.
제 1 및 제 2 패드들(310, 320) 상에 제 1 층간 절연막(400)이 배치될 수 있다. 제 1 층간 절연막(400)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON)을 포함할 수 있다. 제 1 층간 절연막(400) 상에 비트 라인들(bit line, 510)이 배치될 수 있다. 비트 라인들(510)은 제 1 층간 절연막(400) 상의 제 2 층간 절연막(550) 내에 제공될 수 있다. 제 2 층간 절연막(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 비트 라인들(510)은 제 1 층간 절연막(400)을 관통하여 제 1 패드들(310)와 연결되는 다이렉트 콘택들(direct contacts, 520)과 연결될 수 있다. 비트 라인들(510)과 다이렉트 콘택들(520)은 도핑된 반도체 물질(도핑된 실리콘(doped-Si), 도핑된 게르마늄(doped-Ge) 등), 도전성 금속질화물(타이타늄 질화물(TiN), 탄탈럼 질화물(TaN) 등), 금속(텅스텐(W), 타이타늄(Ti), 탄탈럼(Ta) 등), 및 금속-반도체 화합물(텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi), 타이타늄 실리사이드(TiSi) 등) 중 어느 하나를 포함할 수 있다. 비트 라인들(510) 상에 제 2 캡핑 패턴들(530)이 배치될 수 있고, 비트 라인들(510)의 양 측벽은 절연 스페이서들(540)로 덮일 수 있다. 제 2 캡핑 패턴들(530) 및 절연 스페이서들(540)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다.
기판(100) 상에 제 1 및 제 2 층간 절연막(400, 550)을 관통하고, 제 2 패드들(320)와 연결되는 매립 콘택들(buried contacts, 610)이 배치될 수 있다. 매립 콘택들(610)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 제 2 층간 절연막(550) 상에 매립 콘택들(610)과 연결되는 데이터 저장 요소가 배치될 수 있다. 일 예로, 상기 데이터 저장 요소는 캐패시터(CA)일 수 있다. 캐패시터(CA)는 제 1 전극(620), 제 2 전극(640), 및 제 1 전극(620)과 제 2 전극(640) 사이에 개재되는 유전막(630)을 포함할 수 있다. 제 1 전극(620)은 하부가 막힌 실린더 형상일 수 있다. 제 2 전극(640)은 제 1 전극(620)을 공통적으로 덮는 공통 전극일 수 있다. 제 1 전극(620)와 제 2 전극(640)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 제 2 전극(640)과 제 2 층간 절연막(550) 사이에 지지막(700)이 배치될 수 있다. 지지막(700)은 제 1 전극(620)의 외측벽 상에 배치되어, 제 1 전극(620)의 쓰러짐을 방지할 수 있다. 지지막(700)은 절연물질을 포함할 수 있다. 유전막(630)은 일 방향으로 연장되어 지지막(700)과 제 2 전극(640) 사이에 개재될 수 있다.
도 4a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다. 도 4b 내지 도 12b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다. 도 9c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 9a의 A영역에 해당한다.
도 4a 및 도 4b를 참조하여, 기판(100)에 활성 영역들(105)을 정의하는 소자 분리막(110)이 형성될 수 있다. 예를 들어, 소자 분리막(110)은 STI(shallow trench isolation) 방법을 이용하여 형성될 수 있다. 소자 분리막(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON)을 포함할 수 있다. 소자 분리막(110)은 기판(100) 내부로 연장되도록 형성될 수 있다.
기판(100)의 활성 영역들(105)에 제 2 불순물 주입 영역들(SD2)이 형성될 수 있다. 제 2 불순물 주입 영역들(SD2)은 이온 주입(ion implant) 공정에 의해 형성될 수 있다. 일 예로, 제 2 불순물 주입 영역들(SD2)은 N형 도펀트로 도핑된 영역일 수 있다.
도 5a 및 도 5b를 참조하여, 기판(100) 상에 마스크 패턴들(MP)이 형성될 수 있다. 마스크 패턴들(MP)은 이하 설명될 게이트 라인들(200, 도 2a 및 도 2b 참조)이 배치되는 영역을 정의하는 개구부를 가지도록 형성될 수 있다. 마스크 패턴들(MP)은 실리콘 질화물(SiNx)과 같은 하드 마스크 패턴이거나 포토 레지스트(photo resist) 패턴일 수 있다. 마스크 패턴들(MP)을 식각 마스크로 이용하여 기판(100)과 소자 분리막(110)을 식각하여 제 2 방향(Y)으로 연장되는 라인 형태의 트렌치들(120)이 형성될 수 있다. 트렌치들(120)의 하면들은 소자 분리막(110) 및 활성 영역(105)을 노출시킬 수 있다.
계속해서, 트렌치들(120) 내에 게이트 절연 패턴들(210)이 형성될 수 있다. 게이트 절연 패턴들(210)은 열 산화 공정, 원자층 증착(atomic layer deposition; ALD) 또는 화학 기상 증착(chemical vapor deposition; CVD)에 의해 형성될 수 있다. 예를 들어, 게이트 절연 패턴들(210)은 열 산화 공정에 의하여 기판(100)의 노출면 상에 형성된 실리콘 산화물(SiOx)로 구성될 수 있다. 이러한 경우에, 게이트 절연 패턴들(210)은 트렌치들(120)의 내벽 상에 형성될 수 있다. 이때, 게이트 절연 패턴들(210)은 트렌치들(120)의 내측(즉, 트렌치들(120)의 측벽 및 바닥면)을 컨포말(conformal)하게 덮을 수 있다. 이와는 달리, 게이트 절연 패턴들(210)은 LPCVD 공정, PECVD 공정, UHV-CVD 공정, 또는 ALD 공정 등에 의해 형성된 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON), 또는 고유전 물질로 구성될 수도 있다. 이때, 게이트 절연 패턴들(210)은 트렌치들(120)의 내측 및 마스크 패턴들(MP)을 컨포말(conformal)하게 덮을 수 있다.
도 6a 및 도 6b를 참조하여, 기판(100) 상에 예비 일함수 조절막(205)이 형성될 수 있다. 예비 일함수 조절막(205)은 트렌치들(120)의 내측, 및 마스크 패턴들(MP)을 컨포말하게 덮도록 형성될 수 있다. 예비 일함수 조절막(205)은 화학 기상 증착(CVD) 공정 또는 원자층 증착(atomic layer deposition; ALD) 등과 같은 다양한 증착 공정을 이용하여 형성될 수 있다. 예비 일함수 조절막(205)은 금속 물질의 질화물로 이루어질 수 있다. 상기 금속 물질은 일함수 조절 원소와는 다른 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 물질은 타이타늄(Ti) 또는 탄탈럼(Ta)과 같은 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 질화물은 타이타늄 질화물(TiN), 타이타늄 알루미늄 질화물(TiAlN), 타이타늄 질화물(TiN)을 함유하는 금속 화합물, 탄탈럼 질화물(TaN), 탄탈럼 알루미늄 질화물(TaAlN), 탄탈럼 알루미늄 탄질화물(TaAlCN) 또는 탄탈럼 질화물(TaN)을 함유하는 금속 화합물을 포함할 수 있다.
도 7a 및 도 7b를 참조하여, 예비 일함수 조절막(205)이 도포된 트렌치들(120) 각각의 하부에 도전층들(230)이 형성될 수 있다. 상세하게는, 예비 일함수 조절막(205)이 형성된 기판(100)의 전면 상에 도전 물질이 증착될 수 있다. 이때, 상기 도전 물질은 트렌치들(120)을 채울 수 있다. 상기 도전 물질의 증착은 화학 기상 증착(CVD) 공정 또는 원자층 증착(atomic layer deposition; ALD) 등과 같은 다양한 증착 공정을 이용하여 수행될 수 있다. 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘(doped-Si), 도핑된 게르마늄(doped-Ge) 등), 도전성 금속질화물(타이타늄 질화물(TiN), 탄탈럼 질화물(TaN) 등), 금속(텅스텐(W), 타이타늄(Ti), 탄탈럼(Ta) 등), 및 금속-반도체 화합물(텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi), 타이타늄 실리사이드(TiSi) 등) 중 어느 하나일 수 있다. 이후, 상기 증착된 도전 물질을 식각하여 도전층(230)이 형성될 수 있다. 상기 도전 물질이 트렌치들(120) 내에 원하는 두께로 남을 때까지, 상기 식각 공정은 계속될 수 있다.
이후, 도전층(230) 상에 위치하는 예비 일함수 조절막(205)의 일부를 제거하여 일함수 조절막(220)이 형성될 수 있다. 이때, 일함수 조절막(220)의 상면은 도전층(230)의 상면과 동일한 레벨이 되도록 형성될 수 있다.
도 8a 및 도 8b를 참조하여, 기판(100) 상에 베리어막(250)이 형성될 수 있다. 베리어막(250)은 일함수 조절막(220)의 상면, 도전층(230)의 상면 및 게이트 절연 패턴(210)을 컨포말하게 덮도록 형성될 수 있다. 베리어막(250)은 일함수 조절막(220)의 상면 및 도전층(230)의 상면과 접할 수 있다. 이때, 베리어막(250)의 두께는 일함수 조절막(220)의 두께와 같거나 더 두껍도록 형성될 수 있다. 베리어막(250)은 화학 기상 증착(CVD) 공정 또는 원자층 증착(atomic layer deposition; ALD) 등과 같은 다양한 증착 공정을 이용하여 형성될 수 있다. 베리어막(250)은 금속 물질, 또는 상기 금속 물질의 질화물로 이루어질 수 있다. 상기 금속 물질은 상기 일함수 조절 원소와 다른 금속 원소를 포함할 수 있다. 베리어막(250)은 일함수 조절막(220)과 동일한 물질을 포함할 수 있다. 일 예로, 베리어막은 타이타늄 질화물(TiN), 타이타늄 알루미늄(TiAl), 타이타늄 알루미늄 질화물(TiAlN), 타이타늄 질화물(TiN)을 함유하는 금속 화합물, 탄탈럼 질화물(TaN), 탄탈럼 알루미늄 질화물(TaAlN), 탄탈럼 알루미늄 탄질화물(TaAlCN) 또는 탄탈럼 질화물(TaN)을 함유하는 금속 화합물을 포함할 수 있다. 이와는 다르게, 베리어막(250)은 일함수 조절막(220)과 서로 다른 물질로 구성될 수 있다.
계속해서, 기판(100) 상에 소스막(260)이 형성될 수 있다. 소스막(260)은 베리어막(250)의 상면을 컨포말하게 덮도록 형성될 수 있다. 즉, 베리어막(250)은 게이트 절연 패턴(210)과 소스막(260) 사이에 개재되며, 일함수 조절막(220) 및 도전층(230)과 소스막(260) 사이로 연장될 수 있다. 소스막(260)은 화학 기상 증착(CVD) 공정 또는 원자층 증착(atomic layer deposition; ALD) 등과 같은 다양한 증착 공정을 이용하여 형성될 수 있다. 소스막(260)은 일함수 조절 원소 또는 상기 일함수 조절 원소의 화합물로 이루어질 수 있다. 일 예로, 상기 일함수 조절 원소는 란타늄(La), 스트론튬(Sr), 안티모니(Sb), 이트륨(Y), 알루미늄(Al), 탄탈럼(Ta), 하프늄(Hf), 이리듐(Ir), 지르코늄(Zr) 또는 마그네슘(Mg)과 같은 금속을 포함할 수 있다. 소스막(260)이 상기 일함수 조절 원소의 화합물로 이루어지는 경우, 상기 일함수 조절 원소의 화합물은 산화물 또는 질화물 일 수 있다.
도 9a 내지 9c를 참조하여, 일함수 조절막(220)의 상부에 상기 일함수 조절 원소가 도핑되어 제 2 일함수 조절부(224)가 형성될 수 있다. 이때, 상기 일함수 조절 원소가 도핑되지 않는 일함수 조절막(220)의 하부는 제 1 일함수 조절부(222)를 구성할 수 있다. 제 2 일함수 조절부(224)는 제 1 일함수 조절부(222)보다 낮은 유효 일함수(effective work function)를 가질 수 있다. 예를 들어, 제 2 일함수 조절부(224)는 소스막(260)의 상기 일함수 조절 원소가 일함수 조절막(220)의 상부로 확산되어 형성될 수 있다. 상기 확산 공정에 의해 소스막(260)의 상기 일함수 조절 원소가 도 9c의 화살표를 따라 베리어막(250)을 거쳐 일함수 조절막(220)의 상부로 확산될 수 있다.
본 발명의 실시예들에 따르면, 소스막(260)은 베리어막(250)에 의해 게이트 절연 패턴들(210)과 이격되어 있다. 이에 따라, 상기 일함수 조절 원소의 확산 공정 시, 베리어막(250)은 소스막(260)이 게이트 절연 패턴들(210)과 직접 접하여 발생할 수 있는 일함수 조절 원소에 의한 게이트 절연 패턴들(210)의 손상 또는 충격을 막을 수 있다.
베리어막(250)이 제공되지 않을 경우, 소스막(260)은 일함수 조절막(220)의 상면과 직접 접하며, 상기 일함수 조절 원소들은 상기 소스막(260)과 일함수 조절막(220) 사이의 계면을 통해 확산된다. 소스막(260)과 일함수 조절막(220) 사이의 계면은 높은 표면 에너지를 갖는 이종 계면(hetero-interface)이며, 그 면적이 좁을 수 있다. 따라서, 일함수 조절막(220)의 상부에 충분한 상기 일함수 조절 원소가 확산되기 위하여, 상기 확산 공정이 장시간 수행되거나, 높은 에너지가 요구되어, 반도체 소자의 구성 요소들이 손상될 수 있다.
본 발명에 따르면, 베리어막(250)과 소스막(260) 사이의 계면은 넓을 수 있으며, 이종 물질 간의 확산이 용이할 수 있다. 더하여, 일함수 조절막(220)과 베리어막(250)은 동일 또는 유사한 물질로 구성되기 때문에, 좁은 면적을 갖는 일함수 조절막(220)의 상면(224a) 상에서의 확산 속도는 빠를 수 있다. 즉, 일함수 조절막(220)의 상부에 상기 일함수 조절 원소를 확산시키기 용이할 수 있다.
도 10a 및 도 10b를 참조하여, 베리어막(250) 및 소스막(260)이 제거될 수 있다. 소스막(260) 및 베리어막(250)이 제거되어, 일함수 조절막(220)의 상면(224a) 및 도전층(230)의 상면(230a)이 노출될 수 있다. 이때, 마스크 패턴들(MP)도 함께 제거될 수 있다. 상기 마스크 패턴들(MP)이 제거됨에 따라, 소자 분리막(110) 및 활성 영역들(105)의 상면들이 노출될 수 있다.
다른 실시예들에 따르면, 도 11a 및 도 11b에 도시된 바와 같이, 베리어막(250)의 바닥부(252)는 제거되지 않고 잔여할 수 있다. 베리어막(250)의 상기 바닥부(252)는 도전층(230)의 상면(230a)을 덮고 일함수 조절막(220)의 상면과 접할 수 있다. 상기 일함수 조절 원소를 포함하는 베리어막(250)의 바닥부(252)는 제 1 일함수 조절부(222)보다 낮은 유효 일함수를 가질 수 있다. 베리어막(250)이 일함수 조절막(220), 특별히는 제 2 일함수 조절부(224)와 동일한 물질로 구성되는 경우, 잔여하는 베리어막(250)의 바닥부(252)는 제 2 일함수 조절부(224)와 연속적인 구성을 가질 수 있고, 베리어막(250)의 바닥부(252)와 제 2 일함수 조절부(224) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 잔여하는 베리어막(250)의 바닥부(252)와 제 2 일함수 조절부(224)의 일부(2244)가 될 수 있다. 이와는 다르게, 베리어막(250)과 제 2 일함수 조절부(224)가 상이한 물질로 구성되는 경우, 베리어막(250)의 바닥부(252)와 제 2 일함수 조절부(224) 사이의 경계면은 시각적으로 나타날 수 있다. 상기와 같이 베리어막(250)의 바닥부(252)를 제거하지 않고 잔여하도록 하여, 도 3a 및 3b를 참조하여 설명한 일함수 조절막(220)이 형성될 수 있다. 이하, 베리어막(250)의 바닥부(252)가 잔여하지 않는 것을 기준으로 계속 설명한다.
도 12a 및 도 12b를 참조하여, 트렌치들(120) 내에 제 1 캡핑 패턴들(240)이 형성될 수 있다. 예를 들어, 제 1 캡핑 패턴들(240)은 기판(100)의 전면 상에 캡핑막을 형성한 후, 평탄화 공정 등을 수행하여 형성될 수 있다. 제 1 캡핑 패턴들(240)은 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다.
기판(100) 상에 이온 주입 공정을 수행하여, 서로 이웃하는 두 개의 게이트 라인들(200) 사이의 영역들 내에 제 1 불순물 주입 영역(SD1)이 형성될 수 있다. 제 1 불순물 주입 영역(SD1)은 제 2 불순물 주입 영역(SD2)과 동일한 N형의 불순물로 도핑될 수 있다. 제 1 불순물 주입 영역(SD1)은 제 2 불순물 주입 영역(SD2)보다 기판(100) 내부로 깊이 연장될 수 있다.
도 2a 및 도 2b를 다시 참조하여, 기판(100) 상에 불순물이 도핑된 폴리 실리콘막, 불순물이 도핑된 실리콘 단결정막 또는 도전막을 형성하고 패터닝하여 제 1 패드들(310)과 제 2 패드들(320)이 형성될 수 있다. 제 1 패드들(310)은 제 1 불순물 주입 영역(SD1)과 연결될 수 있고, 제 2 패드들(320)은 제 2 불순물 주입 영역(SD2)과 연결될 수 있다. 제 1 패드들(310)과 제 2 패드들(320)이 불순물이 도핑된 폴리 실리콘막 또는 실리콘 단결정막을 포함할 경우, 제 1 패드들(310)과 제 2 패드들(320)은 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)과 동일한 타입의 불순물로 도핑될 수 있다.
제 1 및 제 2 패드들(310, 320) 상에 제 1 층간 절연막(400)이 형성될 수 있다. 제 1 층간 절연막(400)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 제 1 층간 절연막(400)은 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON)을 포함할 수 있다. 제 1 층간 절연막(400)의 일부를 패터닝하여 다이렉트 콘택(520)이 형성될 영역을 정의하는 콘택 홀들이 형성될 수 있다. 제 1 층간 절연막(400) 상에 상기 콘택 홀들을 채우는 도전 물질이 도포되고, 그의 상에 캡핑막이 형성될 수 있다. 일 예로, 상기 도전 물질은 금속, 도핑된 반도체 등의 도전 물질을 포함할 수 있다. 일 예로, 상기 캡핑막은 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다. 캡핑막 및 상기 도전 물질을 패터닝하여 비트 라인(510)과 그 위에 배치되는 제 2 캡핑 패턴들(530)이 형성될 수 있다. 상기 콘택 홀들 안에는 다이렉트 콘택들(520)이 형성될 수 있다. 제 1 층간 절연막(400) 상에 절연 스페이서막을 컨포말하게 증착하고 이방성 식각하여 비트 라인(510)의 측벽을 덮는 절연 스페이서들(540)이 형성될 수 있다. 절연 스페이서들(540)은 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다.
제 1 층간 절연막(400) 상에 제 2 층간 절연막(550)을 형성하고 평탄화 공정을 수행하여, 제 2 캡핑 패턴들(530)의 상면이 노출될 수 있다. 이 후, 제 2 층간 절연막(550) 및 제 1 층간 절연막(400)을 관통하여 제 2 패드들(320)과 연결되는 매립 콘택들(610)이 형성될 수 있다. 매립 콘택들(610)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 제 2 층간 절연막(550) 상에 지지막(700)이 형성될 수 있다. 지지막(700)은 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다. 지지막(700)은 화학 기상 증착(CVD) 공정 또는 원자층 증착(atomic layer deposition; ALD) 등과 같은 다양한 증착 공정을 이용하여 형성될 수 있다. 지지막(700)을 관통하여 매립 콘택들(610)과 연결되는 제 1 전극(620)이 형성될 수 있다. 제 1 전극(620)은 하부가 막힌 실린더 형상으로 형성될 수 있다. 제 1 전극(620)을 컨포말하게 덮는 유전막(630)과 제 1 전극(620)을 공통적으로 덮는 제 2 전극(640)을 형성하여 캐패시터(CA)가 완성될 수 있다. 제 1 전극(620)과 제 2 전극(640)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 이렇게 하여, 본 발명의 실시예들에 따른 반도체 소자가 완성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 활성 영역
110: 소자 분리막 120: 트렌치
200: 게이트 라인 210: 게이트 절연 패턴
220: 일함수 조절막 222: 제 1 일함수 조절부
224: 제 2 일함수 조절부 230: 도전층
240: 제 1 캡핑 패턴 250: 베리어막
260: 소스막 310, 320: 패드
400, 550: 층간 절연막

Claims (20)

  1. 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것; 및
    상기 활성 영역들과 교차하고 상기 기판 내에 매립되는 게이트 라인들을 형성하는 것;
    을 포함하되,
    상기 게이트 라인들을 형성하는 것은:
    상기 기판에 상기 활성 영역들과 교차하는 트렌치를 형성하는 것;
    상기 트렌치의 측벽 및 바닥면 상에 일함수 조절막을 형성하는 것;
    상기 일함수 조절막 상에 도전층을 채우는 것;
    상기 일함수 조절막 및 상기 도전층 상에 베리어막 및 소스막을 순차적으로 형성하는 것, 상기 소스막은 일함수 조절 원소를 포함하고; 및
    상기 소스막으로부터 상기 일함수 조절막의 상부 내로 상기 일함수 조절 원소를 확산시키는 것;
    을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    확산된 상기 일함수 조절 원소를 함유하는 상기 일함수 조절막의 상기 상부의 일함수는 상기 일함수 조절막의 하부의 일함수보다 낮은 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 일함수 조절 원소는 상기 베리어막을 통해 상기 일함수 조절막으로 확산되는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 베리어막은 상기 일함수 조절 원소를 함유하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 일함수 조절막을 형성하기 전에 상기 트렌치의 측벽 및 바닥면 상에 게이트 절연 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 베리어막은 상기 게이트 절연 패턴과 상기 소스막 사이에 배치되는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 베리어막은 상기 게이트 절연 패턴과 상기 소스막 사이로부터 상기 일함수 조절막 및 상기 도전층과 상기 소스막 사이로 연장되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 베리어막의 두께는 상기 일함수 조절막의 두께보다 두꺼운 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 베리어막은 상기 일함수 조절막과 동일한 물질을 포함하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 베리어막은 상기 일함수 조절막의 상면 및 상기 도전층의 상면과 접하도록 형성되는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 일함수 조절 원소의 확산 공정 후,
    상기 일함수 조절막 및 상기 도전층 상의 상기 베리어막 및 상기 소스막을 제거하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 베리어막 및 상기 소스막을 제거하는 공정은 상기 베리어막의 일부럴 제거하되 상기 일함수 조절막의 상면 및 상기 도전층의 상면과 접하는 상기 베리어막의 바닥부는 잔여하는 것을 포함하는 반도체 소자의 제조 방법.
  13. 기판의 활성 영역들을 정의하는 소자 분리막; 및
    상기 활성 영역들과 교차하고 상기 기판에 매립되는 게이트 라인들;
    을 포함하되,
    상기 게이트 라인들 각각은:
    상기 기판 내의 트렌치의 하부의 측벽을 덮는 일함수 조절막, 상기 트렌치는 상기 활성 영역들과 교차하고; 및
    상기 일함수 조절막 상에서 상기 트렌치의 잔부를 채우는 도전층;
    을 포함하고,
    상기 일함수 조절막은:
    상기 도전층의 측면을 둘러싸는 제 1 일함수 조절부; 및
    상기 제 1 일함수 조절부 상에 위치하고, 상기 도전층의 상기 측면의 일부 및 상기 도전층의 상면을 덮는 제 2 일함수 조절부;
    를 포함하되,
    상기 제 2 일함수 조절부는:
    상기 도전층의 상기 상면 상으로 연장되어, 상기 도전층을 위에서부터 덮는 상부; 및
    상기 도전층의 상기 측면의 상기 일부를 덮는 하부를 포함하고,
    상기 제 2 일함수 조절부는 상기 도전층의 상부를 모두 덮는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제 1 일함수 조절부의 일함수(work function)는 상기 제 2 일함수 조절부의 일함수보다 높은 반도체 소자.
  15. 제 13 항에 있어서,
    상기 일함수 조절막의 상기 제 2 일함수 조절부는 상기 도전층의 상부를 컨포말(conformal)하게 덮는 반도체 소자.
  16. 제 13 항에 있어서,
    상기 제 1 일함수 조절부의 최상단은 상기 제 2 일함수 조절부의 최하단과 접하는 반도체 소자.
  17. 제 13 항에 있어서,
    상기 일함수 조절막의 상기 제 1 일함수 조절부 및 상기 제 2 일함수 조절부는 금속 또는 금속 질화물을 포함하되,
    상기 제 2 일함수 조절부는 일함수 조절 원소가 도핑되어 있는 반도체 소자.
  18. 제 13 항에 있어서,
    상기 트렌치 내에 배치되어 상기 게이트 라인들과 상기 기판을 이격시키는 게이트 절연 패턴을 더 포함하는 반도체 소자.
  19. 제 13 항에 있어서,
    상기 활성 영역들 내에 배치되는 불순물 주입 영역, 상기 불순물 주입 영역은 상기 게이트 라인들 사이의 제 1 불순물 주입 영역과 상기 게이트 라인들과 상기 소자 분리막 사이의 제 2 불순물 주입 영역을 포함하고;
    상기 기판 상에 제공되고, 상기 제 1 불순물 주입 영역과 연결되는 비트 라인들; 및
    상기 기판 상에 제공되고, 상기 제 2 불순물 주입 영역과 연결되는 캐패시터들을 더 포함하는 반도체 소자.
  20. 제 13 항에 있어서,
    상기 도전층의 상기 측면 상에서, 상기 제 1 일함수 조절부의 두께는 상기 제 2 일함수 조절부의 두께와 동일한 반도체 소자.
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