KR102511942B1 - 매립게이트구조를 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 사이드트랜지스터효과를 방지할 수 있는 매립게이트구조를 구비한 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치의 표면을 라이닝하는 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 일함수층을 형성하는 단계; 상기 트렌치의 측벽들에 오버랩되는 도프드 저일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 저일함수조절요소를 도핑하는 단계; 상기 트렌치를 부분적으로 채우는 게이트도전층을 형성하는 단계; 및 상기 트렌치 양측의 반도체기판 내에 도핑영역들을 형성하는 단계를 포함할 수 있다.

Description

매립게이트구조를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING BURIED GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀에 관한 것이다.
트랜지스터의 고성능을 위해 금속게이트전극(Metal gate electrode)을 적용하고 있다. 특히, 매립게이트형 트랜지스터(Buried gate type transistor)에서는 고성능 동작을 위해 문턱전압(Threshhold voltage)의 제어가 요구된다. 또한, 게이트유도드레인누설(Gate Induced Drain Leakage; GIDL) 특성이 매립게이트형 트랜지스터의 성능에 큰 영향을 미치고 있다.
본 실시예들은, 문턱전압을 쉬프트(shift)시킬 수 있는 매립게이트구조 및 그 제조 방법을 제공한다.
본 실시예들은, 게이트유도드레인누설(GIDL)을 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예들은, 리프레쉬(Refresh) 특성을 개선할 수 있는 메모리셀을 제공한다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판에 게이트트렌치를 형성하는 단계; 상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 일함수층을 형성하는 단계; 상기 게이트트렌치의 측벽들에 오버랩되는 도프드 저일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 저일함수조절요소를 도핑하는 단계; 상기 게이트트렌치를 부분적으로 채우는 게이트도전층을 형성하는 단계; 및 상기 게이트트렌치 양측의 반도체기판 내에 도핑영역들을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판에 게이트트렌치를 형성하는 단계; 상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 일함수층을 형성하는 단계; 상기 게이트트렌치의 바닥면에 오버랩되는 도프드 고일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 고일함수조절요소를 도핑하는 단계; 상기 게이트트렌치를 부분적으로 채우는 게이트도전층을 형성하는 단계; 및 상기 게이트트렌치 양측의 반도체기판 내에 도핑영역들을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판에 게이트트렌치를 형성하는 단계; 상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 일함수층을 형성하는 단계; 상기 게이트트렌치의 측벽들에 오버랩되는 도프드 저일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 저일함수조절요소를 도핑하는 단계; 상기 게이트트렌치의 바닥면에 오버랩되는 도프드 고일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 고일함수조절요소를 도핑하는 단계; 상기 도프드 고일함수층 및 도프드 저일함수층 상에 상기 게이트트렌치를 부분적으로 채우는 게이트도전층을 형성하는 단계; 및 상기 게이트트렌치 양측의 반도체기판 내에 도핑영역들을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치는 반도체기판 내로 확장되고, 바텀채널과 사이드채널을 포함하는 게이트트렌치; 상기 바텀채널과 오버랩되도록 상기 게이트트렌치의 가장 낮은 부분을 커버링하는 고일함수층; 상기 고일함수층으로부터 연속되고, 상기 사이드채널에 오버랩되는 저일함수층; 상기 고일함수층 및 저일함수층을 커버링하고, 상기 게이트트렌치에 채워진 게이트도전층; 및 상기 트렌치에 의해 서로 분리되고 상기 사이드채널의 상부와 접하는 도핑영역들을 포함할 수 있다.
본 기술은 선택적인 일함수조절요소도핑에 의해 사이드채널에 이웃하는 배리어층의 일함수를 조절하므로써, 사이드트랜지스터효과를 억제할 수 있다.
또한, 본 기술은 고일함수 배리어층에 의해 채널도즈를 감소시켜 접합누설전류를 억제할 수 있다.
또한, 본 기술은 매립게이트전극과 도핑영역 사이에 저일함수 배리어층을 형성하므로써, 게이트유도드레인누설(GIDL)을 감소시킬 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1b의 B-B'선에 따른 단면도이다.
도 2a는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2c는 도 2a의 B-B'선에 따른 단면도이다.
도 3a는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 3b는 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 4a는 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 4b는 제4실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 5a는 제5실시예에 따른 반도체장치를 도시한 도면이다.
도 5b는 제5실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 6a는 제6실시예에 따른 반도체장치를 도시한 도면이다.
도 6b는 제6실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 7a는 제7실시예에 따른 반도체장치를 도시한 도면이다.
도 7b는 제7실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 8a는 제8실시예에 따른 반도체장치를 도시한 도면이다.
도 8b 내지 도 8f는 제8실시예의 변형예들에 따른 반도체장치를 도시한 도면이다.
도 9는 본 실시예들에 따른 반도체장치의 응용예를 설명한다.
도 10a 내지 도 10f는 반도체장치를 제조하는 방법의 제1예를 설명하기 위한 도면이다.
도 11a 내지 도 11c는 반도체장치를 제조하는 방법의 제2예를 설명하기 위한 도면이다.
도 12a 내지 도 12c는 반도체장치를 제조하는 방법의 제3예를 설명하기 위한 도면이다.
도 13a 내지 도 13e는 반도체장치를 제조하는 방법의 제4예를 설명하기 위한 도면이다.
도 14a 내지 도 14e는 반도체장치를 제조하는 방법의 제5예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 실시예들에서, 문턱전압(Threshold voltage; Vt)은 플랫밴드전압(Flat-band voltage)에 의존한다. 플랫밴드전압은 일함수(workfunction)에 의존한다. 일함수는 다양한 방법에 의해 엔지니어링될 수 있다. 예컨대, 일함수는 게이트전극의 물질, 게이트전극과 채널영역 사이의 물질, 다이폴 등에 의해 조절될 수 있다. 일함수를 증가시키거나 또는 감소시키므로써 플랫밴드전압이 쉬프트될 수 있다. 고일함수는 플랫밴드전압을 파지티브(positive) 방향으로 쉬프트시킬 수 있고, 저일함수는 플랫밴드전압을 네가티브(negative) 방향으로 쉬프트시킬 수 있다. 위와 같이 플랫밴드전압의 쉬프트에 의해, 문턱전압을 조절할 수 있다. 실시예들은, 채널 도즈를 감소시키거나 채널 도핑을 생략하더라도, 플랫밴드전압 쉬프트에 의해 문턱전압을 조절할 수 있다. 실시예들은, 일함수가 조절된 일함수층(또는 배리어층)에 의해 플랫밴드전압을 쉬프트시킬 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 설명하기 위한 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다.
제1실시예에 따른 반도체장치(100)는 트랜지스터를 포함할 수 있다.
반도체장치(100)는 기판(101), 게이트트렌치(105), 채널영역(110), 매립게이트구조(100G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립게이트구조(100G)는 게이트절연층(106), 매립게이트전극(BG1) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG1)은 일함수층(107) 및 게이트도전층(108)을 포함할 수 있다. 일함수층(107)은 언도프드 고일함수층(107H)과 도프드 저일함수층(107L')을 포함할 수 있다.
기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 소자분리층(102)에 의해 복수의 활성영역(104)이 정의될 수 있다. 소자분리층(102)은 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(102)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench, 103)에 절연물질을 채워 형성할 수 있다. 소자분리층(102)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
각 활성영역(104)은 채널영역(110), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 동일 도전형의 도펀트로 도핑될 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 게이트트렌치(105)에 의해 서로 분리될 수 있다. 게이트트렌치(105) 양측의 활성영역(104) 내에 제1도핑영역(111)과 제2도핑영역(112)이 위치할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(111)과 제2도핑영역(112)의 하부면은 활성영역(104)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 게이트트렌치(105)의 상부 측벽에 이웃할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)의 하부면은 게이트트렌치(105)의 바닥면보다 높을 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 대칭될 수 있다. 예컨대, 제1도핑영역(111)과 제2도핑영역(112)은 동일 깊이의 접합을 형성할 수 있다.
채널영역(110)은 제1도핑영역(111)과 제2도핑영역(112) 사이의 활성영역(104) 내에 정의될 수 있다. 채널영역(110)은 U자 형상을 갖고 형성될 수 있다. 채널영역(110)은 바텀채널(110B)과 사이드채널(110S)을 포함할 수 있다. 바텀채널(110B)은 게이트트렌치(105)의 바닥면 아래에 정의될 수 있고, 사이드채널(110S)은 게이트트렌치(105)의 측벽들에 정의될 수 있다. 바텀채널(110B)과 사이드채널(110S)은 연속될 수 있다. 채널영역(110)은 채널도핑(channel doping)에 의한 도펀트를 포함할 수 있다. 바텀채널(110B)과 사이드채널(110S)은 각각 도펀트를 포함할 수 있다. 바텀채널(110B)과 사이드채널(110S)은 도펀트 농도가 서로 다를 수 있다. 예컨대, 사이드채널(110S)은 바텀채널(110B)보다 도펀트농도가 더 클 수 있다. 다른 실시예에서, 사이드채널(110S)은 도프드(doped)될 수 있고, 바텀채널(110B)은 언도프드(Undoped)될 수 있다. 즉, 바텀채널(110B)은 사이드채널(110S)에 도핑된 도펀트를 함유하지 않을 수 있다. 그렇다 할지라도, 고일함수층(107H)에 의해 일정 수준의 문턱전압을 얻을 수 있다. 채널영역(110)은 일반적인 플라나형 트랜지스터(Planar type transistor)의 채널에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.
기판(101) 내에 복수의 게이트트렌치(105)가 형성될 수 있다. 도 1a를 참조하면, 게이트트렌치(105)는 어느 한 방향으로 연장된 라인 형상(line shaped)일 수 있다. 게이트트렌치(105)는 활성영역(104)과 소자분리층(102)을 횡단할 수 있다. 게이트트렌치(105)는 제1트렌치(105A)와 제2트렌치(105B)를 포함할 수 있다. 제1트렌치(105A)는 활성영역(104) 내에 형성될 수 있다. 제2트렌치(105B)는 소자분리층(102) 내에 형성될 수 있다. 제1트렌치(105A)로부터 제2트렌치(105B)로 연속적으로 확장될 수 있다. 제1트렌치(105A)와 제2트렌치(105B)는 동일 레벨에 위치하는 바닥면을 가질 수 있다. 게이트트렌치(105)는 분리트렌치(103)보다 더 얕은 깊이를 가질 수 있다. 게이트트렌치(105)의 바닥 모서리는 라운드 형상일 수 있다. 게이트트렌치(105)는 U자 형상을 갖고 형성될 수 있다. 게이트트렌치(105)는 제1도핑영역(111)과 제2도핑영역(112) 사이에 형성될 수 있다.
매립게이트구조(100G)는 기판(101) 내부로(into) 연장(extend)될 수 있다. 예를 들어, 게이트트렌치(105) 내에 매립게이트구조(100G)가 형성될 수 있다. 매립게이트구조(100G)는 제1도핑영역(111)과 제2도핑영역(112) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 매립게이트구조(100G)는 활성영역(104) 내에 배치된 부분의 바닥면과 소자분리층(102) 내에 배치된 부분의 바닥면이 동일 레벨에 위치할 수 있다.
매립게이트구조(100G)는 게이트절연층(106), 매립게이트전극(BG1) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG1)은 일함수층(107)과 게이트도전층(108)을 포함할 수 있다. 매립게이트전극(BG1)의 상부면은 활성영역(104)의 상부면보다 낮은 레벨일 수 있다. 즉, 일함수층(107)과 게이트도전층(108)은 게이트트렌치(105)를 부분적으로 채울 수 있다. 일함수층(107)과 게이트도전층(108)을 통틀어, '매립 게이트전극(Buried gate electrode)' 또는 '임베디드 게이트전극(Embedded gate electrode)'이라고 지칭할 수 있다. 캡핑층(109)은 일함수층(107) 및 게이트도전층(108) 상에 위치할 수 있다.
게이트트렌치(105)는 게이트절연층(106)으로 라이닝될 수 있다. 게이트절연층(106)으로 라이닝된 게이트트렌치(105)를 '라인드 트렌치(lined trench)' 또는 '라인드 게이트트렌치(Lined gate trench)'라고 지칭할 수 있다. 게이트절연층(106)은 게이트트렌치(105)의 바닥 및 측벽들 상에 형성될 수 있다. 게이트절연층(106)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 본 실시예에서, 게이트절연층(106)은 게이트트렌치(105)의 표면을 산화시켜 형성할 수 있다. 다른 실시예에서, 게이트절연층(106)은 라이너물질의 증착 후에 라이너물질을 산화시켜 형성할 수 있다. 라이너물질은 라이너폴리실리콘 또는 라이너질화물을 포함할 수 있다.
캡핑층(109)은 일함수층(107) 및 게이트도전층(108)을 보호하는 역할을 한다. 캡핑층(109)은 절연물질을 포함할 수 있다. 캡핑층(109)는 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(109)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예컨대, 캡핑층(109)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다. 다른 실시예에서, 캡핑층(109)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다.
일함수층(107) 및 게이트도전층(108)에 대해 자세히 살펴보기로 한다.
일함수층(107)은 게이트트렌치(105)의 내벽을 따라 게이트절연층(106) 상에 형성될 수 있다. 일함수층(107)은 얇은 층(Thin layer)일 수 있다. 예컨대, 일함수층(107)은 게이트트렌치(105)의 내벽을 따라 균일한 두께로 형성된 연속 층일 수 있다. 따라서, 일함수층(107)은 '일함수라이너(Work function liner)'라고 지칭될 수 있다. 게이트도전층(108)은 일함수층(107) 상에서 게이트트렌치(105)를 채울 수 있다. 따라서, 게이트도전층(108)은 '필링 게이트도전층(Filling gate conductor)'이라고 지칭될 수 있다.
게이트도전층(108)은 게이트트렌치(105)를 대부분 채울 수 있다. 게이트도전층(108)은 일함수층(107)보다 저저항일 수 있다. 게이트도전층(108)은 저저항층이라고 지칭될 수 있다. 게이트도전층(108)은 매립게이트전극(BG1)의 저항을 낮추기 위해 금속베이스물질을 포함할 수 있다. 이로써 매립게이트전극(BG1)에서 차지하는 게이트도전층(108)의 체적이 증가하여 저항을 낮출 수 있다. 게이트도전층(109)은 저저항 금속일 수 있다. 게이트도전층(108)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 게이트도전층(108)은 텅스텐(W)을 포함할 수 있다. 게이트도전층(108)으로서 텅스텐이 사용되는 경우, 게이트절연층(106)에 어택을 줄 수 있다. 예컨대, 텅스텐은 육불화텅스텐(WF6) 가스를 이용하여 증착할 수 있고, 이때 불소에 의해 게이트절연층(106)이 어택받을 수 있다. 따라서, 일함수층(107)은 게이트도전층(108)와 게이트절연층(106) 사이의 불소확산을 방지하기 위한 배리어의 역할을 수행할 수 있다.
다른 실시예에서, 게이트도전층(108)은 불소프리(Fluorine-free) 금속물질일 수 있다. 불소프리 금속물질은 막내에 불소가 함유되지 않는 물질을 일컫는다. 예컨대, 불소프리 금속물질은 FFW(Fluorine-free Tungsten)와 같은 물질을 포함할 수 있다.
일함수층(107)은 도전물질(conductive material)을 포함할 수 있다. 일함수층(107)은 폴리실리콘층보다 저항이 낮은 물질을 포함할 수 있다. 일함수층(107)은 금속-베이스 물질일 수 있다. 일함수층(107)은 배리어의 역할을 수행할 수도 있다. 즉, 게이트도전층(108)으로부터 게이트절연층(106)으로 불순물이 확산하는 것을 방지하기 위한 배리어층이 될 수 있다. 일함수층(107)은 금속질화물(Metal nitride)을 포함할 수 있다. 일함수층(107)은 티타늄질화물(Titanium nitride, TiN)을 포함할 수 있다.
일함수층(107)은 일함수조절요소(Work function adjustment element)가 함유되어 있을 수 있다. 여기서, 일함수조절요소는 고일함수(High work function) 또는 저일함수(Low work function)로 엔지니어링하기 위한 물질일 수 있다. 고일함수란 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 지칭한다. 저일함수는 실리콘의 미드갭일함수보다 낮은 일함수를 지칭한다. 부연 설명하면, 고일함수는 4.5eV보다 높은 일함수를 갖고, 저일함수는 4.5eV보다 낮은 일함수를 가질 수 있다. 일함수조절요소는 일함수층(107)이 갖는 고유 일함수보다 낮은 일함수로 엔지니어링할 수 있다. 또한, 일함수조절요소는 일함수층이 갖는 고유 일함수보다 높은 일함수로 엔지니어링할 수 있다. 즉, 일함수조절요소가 함유됨에 따라 일함수층(107)의 일함수는 증가하거나 감소될 수 있다. 이와 같이, 일함수조절요소는 고일함수조절요소 또는 저일함수조절요소를 포함할 수 있다. 고일함수조절요소는 고일함수로 엔지니어링하기 위한 물질을 지칭할 수 있다. 고일함수조절요소는 산소, 질소, 알루미늄 또는 이들의 조합을 포함할 수 있다. 저일함수조절요소는 저일함수로 엔지니어링하기 위한 물질을 지칭할 수 있다. 저일함수조절요소는 카본, 수소 또는 이들의 조합을 포함할 수 있다. 예컨대, 일함수층(107)은 고일함수조절요소로 도핑된 티타늄질화물을 포함할 수 있다. 또한, 일함수층(107)은 저일함수조절요소로 도핑된 티타늄질화물을 포함할 수 있다. 일함수층(107)은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물, 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
제1실시예에서, 일함수층(107)은 국부적으로 일함수조절요소가 함유될 수 있다. 예컨대, 일함수층(107)은 언도프드 고일함수층(107H)과 도프드 저일함수층(107L')을 포함할 수 있다. 도프드 저일함수층(107L')에는 저일함수조절요소가 도핑될 수 있다. 언도프드 고일함수층(107H)은 저일함수조절요소가 도핑되지 않을 수 있다. 제1실시예의 언도프드 고일함수층(107H)은 고일함수조절요소가 도핑되지 않을 수 있다. 부연하면, 언도프드 고일함수층(107H)은 도프드 저일함수층(107L)보다 높은 일함수를 갖는 층을 지칭하는 것이며, 고일함수조절요소 및 저일함수조절요소가 도핑되는 것은 아니다. 도프드 저일함수층(107L')과 언도프드 고일함수층(107H)은 연속된 층일 수 있다.
도프드 저일함수층(107L')을 형성하기 위해, 국부적으로 저일함수조절요소를 도핑할 수 있다. 예를 들어, 카본, 수소 또는 이들의 조합을 도핑할 수 있다. 저일함수조절요소는 틸트임플란트(Tilt implantation) 등과 같은 도핑공정에 의해 도핑될 수 있다. 예컨대, 저일함수조절요소의 틸트임플란트에 의해 일함수층(107)에 국부적으로 도프드 저일함수층(107L')을 형성할 수 있다. 이때, 비-틸트임플란트 영역은 저일함수조절요소가 도핑되지 않으므로, 언도프드 고일함수층(107H)으로 잔류할 수 있다. 도프드 저일함수층(107L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 언도프드 고일함수층(107H)은 언도프드 티타늄질화물을 포함할 수 있다.
위와 같이, 도프드 저일함수층(107L')은 틸트임플란트에 의해 형성될 수 있다. 틸트임플란트는 게이트트렌치(105)의 측벽들에 대해 틸트각을 갖고 수행될 수 있다. 틸트임플란트의 틸트각도는 도프드 저일함수층(107L')과 사이드채널(110S)이 대부분 오버랩되도록 조절될 수 있다. 도프드 저일함수층(107L')은 바텀채널(114S)에 비-오버랩될 수 있다. 언도프드 고일함수층(107H)은 바텀채널(110B)에 오버랩될 수 있다. 언도프드 고일함수층(107H)은 사이드채널(110S)에 비-오버랩될 수 있다. 도프드 저일함수층(107L')의 상부는 제1 및 제2도핑영역(111, 112)에 오버랩될 수 있다. 여기서, 도프드 저일함수층(107L')과 사이드채널(110S)은 수평 방향으로 오버랩될 수 있다. 도프드 저일함수층(107L')은 사이드채널(110S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이에 따라, 사이드채널(110S)의 문턱전압은 도프드 저일함수층(107L')의 일함수에 의해 지배적으로 조절될 수 있다. 언도프드 고일함수층(107H)과 바텀채널(110B)은 수직 방향으로 오버랩될 수 있다. 언도프드 고일함수층(107H)은 바텀채널(110B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(110B)의 문턱전압은 언도프드 고일함수층(107H)의 일함수에 의해 지배적으로 조절될 수 있다.
언도프드 고일함수층(107H)은 바텀채널(110B)의 문턱전압을 쉬프트시킬 수 있는 일함수를 가질 수 있다. 도프드 저일함수층(107L')은 사이드채널(110S)의 문턱전압을 쉬프트시키지 않는 일함수를 가질 수 있다. 예컨대, 언도프드 고일함수층(107H)에 의해 바텀채널(110B)의 문턱전압을 증가시킬 수 있고, 도프드 저일함수층(107L')에 의해 사이드채널(110S)의 문턱전압 증가를 억제할 수 있다. 언도프드 고일함수층(107H)은 4.5eV 보다 높은 고일함수를 가질 수 있다. 도프드 저일함수층(107L')은 4.5eV 보다 낮은 일함수를 가질 수 있다.
언도프드 고일함수층(107H)은 제1 및 제2도핑영역(111, 112)으로부터 제1높이(H1)로 이격되어 형성될 수 있다. 제1높이(H1)는 사이드채널(110S)의 높이와 동일할 수 있다. 제1높이(H1)는 제1 및 제2도핑영역(111, 112)의 하부면과 게이트트렌치(105)의 가장 낮은 부분 사이의 높이로 정의될 수 있다. 언도프드 고일함수층(107H)은 게이트트렌치(105)의 가장 낮은 부분을 대부분 커버링할 수 있다. 한편, 도프드 저일함수층(107L')의 상부와 제1,2도핑영역(111, 112)은 제2높이(H2)로 오버랩될 수 있다. 제1높이(H1)는 제2높이(H2)보다 더 클 수 있다. 도프드 저일함수층(107L')과 사이드채널(110S)은 제1높이(H1)로 오버랩될 수 있다. 따라서, 도프드 저일함수층(107L')은 사이드채널(110S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이와 같이, 도프드 저일함수층(107L')은 제1 및 제2도핑영역(111, 112)은 물론 사이드채널(110S)과도 충분히 오버랩될 수 있다.
바텀채널(110B), 사이드채널(110S), 제1도핑영역(111), 제2도핑영역(112) 및 매립게이트구조(100G)는 트랜지스터를 구성할 수 있다. 예컨대, 트랜지스터는 '매립게이트형 트랜지스터(Buried Gate type transistor)'라고 지칭할 수 있다.
제1실시예에 따르면, 언도프드 고일함수층(107H)은 고일함수를 유도하는 물질이며, 제1 및 제2도핑영역(111, 112)으로부터 제1높이(H1)로 충분히 이격되어 형성될 수 있다. 언도프드 고일함수층(107H)에 의해 문턱전압(Vt)이 쉬프트될 수 있다. 예컨대, 언도프드 고일함수층(107H)에 의해 바텀채널(110B)의 문턱전압을 증가시킬 수 있다. 게이트트렌치(105)가 고종횡비(High aspect ratio)를 갖기 때문에, 일반적인 채널도핑에 의해서는 바텀채널(110B)의 문턱전압을 확보하기 어렵다. 즉, 게이트트렌치(105)의 바닥부까지 충분히 채널도핑을 수행하기 어렵다. 따라서, 채널도핑 이후에 추가로 게이트트렌치(105)의 바닥부에 국부적으로 채널도핑을 수행하는데, 이를 '국부적채널도핑'이라 지칭한다. 국부적채널도핑으로서 임플란트(Implantation)를 적용하는 경우, LCI(Locally Channel Implantation)라고 지칭한다. 국부적채널도핑에 의해 바텀채널(110B)의 문턱전압을 조절한다. 제1실시예는, 언도프드 고일함수층(107H)에 의해 문턱전압을 조절할 수 있으므로, 바텀채널(110B)의 채널 도즈를 낮출 수 있다. 즉, 국부적채널도핑(LCI)의 도즈를 현저히 낮추거나, 국부적채널도핑(LCI)을 생략할 수 있다. 결국, 제1실시예는, 언도프드 고일함수층(107H)에 의해 채널도즈를 낮추므로, 접합누설(junction leakage)이 개선된다.
또한, 도프드 저일함수층(107L')이 저일함수를 갖기 때문에, 제1도핑영역(111) 및 제2도핑영역(112)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 언도프드 고일함수층(107H)이 제1도핑영역(111) 및 제2도핑영역(112)에 오버랩되는 경우, 게이트유도드레인누설(GIDL)이 증가될 수 있다. 따라서, 언도프드 고일함수층(107H)이 형성되는 위치를 제1도핑영역(111) 및 제2도핑영역(112)에 비-오버랩(Non-overlap)되도록 조절한다.
더욱이, 사이드채널(110S)과 비-오버랩되도록 언도프드 고일함수층(107H)을 형성할뿐만 아니라, 사이드채널(110S)과 풀리 오버랩되도록 도프드 저일함수층(107L')을 형성하므로써, 오프누설(Off-state leakage)을 방지할 수 있다. 오프누설은 트랜지스터가 오프상태에 있을 때 발생하는 누설전류를 지칭할 수 있다. 비교예로서, 언도프드 고일함수층(107H)이 사이드채널(110S)과 오버랩되는 경우, 오프누설이 증가할 수 있다. 또한, 도프드 저일함수층(107L')이 고일함수를 갖는 경우에도 오프누설이 증가할 수 있다. 이와 같은 사이드채널(110S)에서의 오프누설은 '사이드트랜지스터효과(Side transistor effect)'라고 지칭한다. 오프누설은 이웃하는 매립게이트구조(100G) 간의 간격이 좁을수록 심화될 수 있다. 사이드트랜지스터효과에 의해 스윙(Swing)이 열화되어 문턱전압의 로우 마진(Low margin) 열화가 발생할 수 있다. 사이드트랜지스터효과가 발생하는 이유는 사이드채널(110S) 측에 존재하는 트랜지스터가 인접 매립게이트전극(BG1)의 영향을 받아 문턱전압이 높아지기 때문이다.
본 실시예들은 사이드채널(110S)과 오버랩되지 않도록 언도프드 고일함수층(107H)의 높이를 최대한 낮추고, 사이드채널(110S)과 풀리 오버랩되도록 도프드 저일함수층(107L')을 형성한다. 따라서, 매립게이트트랜지스터의 스윙이 개선됨에 따라, 사이드트랜지스터효과를 방지할 수 있다.
또한, 제1실시예는, 배리어층을 겸하는 도프드 저일함수층(107L') 및 언도프드 고일함수층(107H)에 의해 문턱전압을 선택적으로 조절할 수 있으므로, 배리어층 외에 문턱전압조절을 위한 층을 추가할 필요가 없다. 따라서, 게이트트렌치(105)의 갭필 불량을 방지할 수 있다. 도프드 저일함수층(107L')은 '저일함수 배리어층'이라고 지칭될 수 있고, 언도프드 고일함수층(107H)은 '고일함수 배리어층'이라고 지칭될 수 있다.
도 2a 내지 도 2c는 제2실시예에 따른 반도체장치를 도시한 단면도이다. 도 2a는 제2실시예에 따른 반도체장치를 설명하기 위한 평면도이다. 도 2b는 도 2a의 A-A'선에 따른 단면도이고, 도 2c는 도 2a의 B-B'선에 따른 단면도이다. 반도체장치(100F)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(100F)는 기판(101), 소자분리층(102), 활성영역(104), 게이트트렌치(105), 채널영역(110), 매립게이트구조(100G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립게이트구조(100G)는 게이트절연층(106), 매립게이트전극(BG1) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG1)은 일함수층(107)과 게이트도전층(108)을 포함할 수 있다. 일함수층(107)은 언도프드 고일함수층(107H) 및 도프드 저일함수층(107L')을 포함할 수 있다. 도프드 저일함수층(107L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 언도프드 고일함수층(107H)은 언도프드 티타늄질화물을 포함할 수 있다. 채널영역(110)은 바텀채널(110B)과 사이드채널(110S)을 포함할 수 있다. 반도체장치(100F)는 핀영역(104F)을 더 포함할 수 있다. 핀영역(104F)은 게이트트렌치(105) 아래의 활성영역(104) 내에 위치할 수 있다.
게이트트렌치(105)는 제1트렌치(105A)와 제2트렌치(105B)를 포함할 수 있다. 제1트렌치(105A)는 활성영역(104) 내에 형성될 수 있다. 제2트렌치(105B)는 소자분리층(102) 내에 형성될 수 있다. 제1트렌치(105A)로부터 제2트렌치(105B)로 연속적으로 확장될 수 있다. 제1트렌치(105A)와 제2트렌치(105B)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(105A)의 바닥면은 제2트렌치(105B)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1트렌치(105A)와 제2트렌치(105B)의 높이 차이는 소자분리층(102)이 리세스됨에 따라 형성된다. 따라서, 제2트렌치(105B)는 제1트렌치(105A)의 바닥면보다 낮은 바닥면을 갖는 리세스영역(R)을 포함할 수 있다.
제1트렌치(105A)와 제2트렌치(105B) 사이의 단차로 인하여 활성영역(104)에 핀영역(Fin, 104F)이 형성된다. 따라서, 활성영역(104)은 핀영역(104F)을 포함한다. 이와 같이, 제1트렌치(105A) 아래에 핀영역(104F)이 형성되고, 핀영역(104F)의 측벽은 리세스된 소자분리층(102F)에 의해 노출된다.
핀영역(104F)은 바텀채널(110B)이 형성되는 부분이다. 바텀채널(110B)은 핀영역(104F)의 상부 및 측벽들에 형성될 수 있다. 핀영역(104F)은 새들핀(Saddle Fin)이라고 일컫는다. 핀영역(104F)에 의해 채널 폭(Channel width)을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.
언도프드 고일함수층(107H)은 핀영역(104F)의 상부면과 측벽들을 커버링할 수 있다. 도프드 저일함수층(107L')은 사이드채널(110S)과 오버랩될 수 있다. 따라서, 언도프드 고일함수층(107H)에 의해 핀영역(104F)의 채널도즈를 감소시키거나 국부적채널도핑을 생략할 수 있다.
매립게이트구조(100G)를 포함하는 반도체장치(100F)는 매립게이트형 핀채널 트랜지스터(Buried Gate type Fin channel transistor)가 될 수 있다.
도 3a는 제3실시예에 따른 반도체장치를 도시한 도면이다. 도 3b는 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 3a를 참조하면, 반도체장치(200)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(200)는 기판(101), 소자분리층(102), 활성영역(104), 게이트트렌치(105), 채널영역(110), 매립게이트구조(200G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립 게이구조(200G)는 게이트절연층(106), 매립게이트전극(BG2) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG2)은 일함수층(207) 및 게이트도전층(108)을 포함할 수 있다. 채널영역(110)은 바텀채널(110B)과 사이드채널(110S)을 포함할 수 있다.
일함수층(207)은 금속질화물일 수 있다. 일함수층(207)은 티타늄질화물(TiN), 티타늄알루미늄질화물(TiAlN) 또는 티타늄알루미늄(TiAl)을 포함할 수 있다.
일함수층(207)은 국부적으로 일함수조절요소가 함유될 수 있다. 예컨대, 일함수층(207)은 도프드 고일함수층(107H')과 언도프드 저일함수층(107L)을 포함할 수 있다. 도프드 고일함수층(107H')에는 고일함수조절요소가 도핑될 수 있다. 언도프드 저일함수층(107L)은 고일함수조절요소 및 저일함수조절요소가 도핑되지 않을 수 있다. 부연하면, 언도프드 저일함수층(107L)은 도프드 고일함수층(107H')보다 낮은 일함수를 갖는 층을 지칭하는 것이며, 저일함수조절요소 및 고일함수조절요소가 도핑되는 것은 아니다. 언도프드 저일함수층(107L)과 도프드 고일함수층(107H')은 연속된 층일 수 있다.
도프드 고일함수층(107H')을 형성하기 위해, 국부적으로 고일함수조절요소를 도핑할 수 있다. 예를 들어, 산소, 질소, 알루미늄 또는 이들의 조합을 도핑할 수 있다. 고일함수조절요소는 비-틸트 임플란트, 플라즈마도핑 등과 같은 도핑공정에 의해 도핑될 수 있다. 예컨대, 고일함수조절요소의 버티컬임플란트(Vertical implantation)에 의해 일함수층(207)에 국부적으로 도프드 고일함수층(107H')을 형성할 수 있다. 이때, 비-임플란트 영역은 고일함수조절요소가 도핑되지 않으므로, 언도프드 저일함수층(107L)으로 잔류할 수 있다. 다른 실시예에서, 도프드 고일함수층(107H')은 고일함수조절요소의 다이렉트 플라즈마도핑(Direct Plasma Doping)에 의해 형성될 수도 있다. 산소와 질소는 각각 플라즈마도핑 또는 비-틸트 임플란트에 의해 도핑될 수 있다. 알루미늄은 비-틸트 임플란트에 의해 도핑될 수 있다.
위와 같이, 도프드 고일함수층(107H')은 비-틸트 임플란트 또는 플라즈마도핑에 의해 형성될 수 있다. 비-틸트임플란트는, 바텀채널(110B)의 표면에 대해 수직 방향으로 임플란트를 수행할 수 있다. 비-틸트임플란트는 사이드채널(110S)에 대해 평행할 수 있다. 도프드 고일함수층(107H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 언도프드(107L)은 언도프드 티타늄질화물을 포함할 수 있다.
도프드 고일함수층(107H')과 바텀채널(110B)이 대부분 오버랩될 수 있다. 도프드 고일함수층(107H')은 사이드채널(110S)에 비-오버랩될 수 있다. 언도프드 저일함수층(107L)은 사이드채널(110S)에 오버랩될 수 있다. 언도프드 저일함수층(107L)은 바텀채널(110B)에 비-오버랩될 수 있다. 언도프드 저일함수층(107L)의 상부는 제1 및 제2도핑영역(111, 112)에 오버랩될 수 있다. 여기서, 언도프드 저일함수층(107L)과 사이드채널(110S)은 수평 방향으로 오버랩될 수 있다. 언도프드 저일함수층(107L)은 사이드채널(110S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이에 따라, 사이드채널(110S)의 문턱전압은 언도프드 저일함수층(107L)의 일함수에 의해 지배적으로 조절될 수 있다. 도프드 고일함수층(107H')과 바텀채널(110B)은 수직 방향으로 오버랩될 수 있다. 도프드 고일함수층(107H')은 바텀채널(110B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(110B)의 문턱전압은 도프드 고일함수층(107H')의 일함수에 의해 지배적으로 조절될 수 있다.
도프드 고일함수층(107H')은 바텀채널(110B)의 문턱전압을 쉬프트시킬 수 있는 일함수를 가질 수 있다. 언도프드 저일함수층(107L)은 사이드채널(110S)의 문턱전압을 쉬프트시키지 않는 일함수를 가질 수 있다. 예컨대, 도프드 고일함수층(107H')에 의해 바텀채널(110B)의 문턱전압을 증가시킬 수 있고, 언도프드 저일함수층(107L)에 의해 사이드채널(110S)의 문턱전압 증가를 억제할 수 있다. 도프드 고일함수층(107H')은 4.5eV 보다 높은 고일함수를 가질 수 있다. 언도프드 저일함수층(107L)은 4.5eV 보다 낮은 일함수를 가질 수 있다.
도프드 고일함수층(107H')은 제1 및 제2도핑영역(111, 112)으로부터 제1높이(H1)로 이격되어 형성될 수 있다. 제1높이(H1)는 사이드채널(110S)의 높이와 동일할 수 있다. 제1높이(H1)는 제1 및 제2도핑영역(111, 112)의 하부면과 게이트트렌치(105)의 가장 낮은 부분 사이의 높이로 정의될 수 있다. 도프드 고일함수층(107H')은 게이트트렌치(105)의 가장 낮은 부분을 대부분 커버링할 수 있다. 한편, 언도프드 저일함수층(107L)과 제1,2도핑영역(111, 112)은 제2높이(H2)로 오버랩될 수 있다. 제1높이(H1)는 제2높이(H2)보다 더 클 수 있다. 이와 같이, 언도프드 저일함수층(107L)은 제1 및 제2도핑영역(111, 112)은 물론 사이드채널(110S)과도 충분히 오버랩될 수 있다.
도 3b에 도시된 반도체장치(200F)의 일부 구성들은 도 3a의 반도체장치(200)와 동일할 수 있다. 반도체장치(200F)는 핀영역(104F)을 더 포함할 수 있다.
도 4a는 제4실시예에 따른 반도체장치를 도시한 도면이다. 도 4b는 제4실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 4a를 참조하면, 반도체장치(300)의 일부 구성들은 제1실시예의 반도체장치(100) 및 제3실시예의 반도체장치(200)와 동일할 수 있다. 반도체장치(300)는 기판(101), 소자분리층(102), 활성영역(104), 게이트트렌치(105), 채널영역(110), 매립게이트구조(300G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립 게이구조(300G)는 게이트절연층(106), 매립게이트전극(BG3) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG3)은 일함수층(307) 및 게이트도전층(108)을 포함할 수 있다. 일함수층(307)은 도프드 고일함수층(307H') 및 도프드 저일함수층(307L')을 포함할 수 있다. 채널영역(110)은 바텀채널(110B)과 사이드채널(110S)을 포함할 수 있다.
일함수층(307)에 대해 자세히 살펴보기로 한다.
일함수층(307)은 도전물질을 포함할 수 있다. 일함수층(307)은 티타늄질화물(TiN)을 포함할 수 있다.
일함수층(307)은 서로 다른 일함수조절요소가 함유되어 있을 수 있다. 일함수층(307)은 도프드 고일함수층(107H')과 도프드 저일함수층(107L')을 포함할 수 있다. 도프드 고일함수층(107H')은 고일함수조절요소로 도핑될 수 있고, 도프드 저일함수층(107L')은 저일함수조절요소로 도핑될 수 있다.
도프드 저일함수층(107L')을 형성하기 위해, 국부적으로 저일함수조절요소를 도핑할 수 있다. 예를 들어, 카본, 수소 또는 이들의 조합을 도핑할 수 있다. 저일함수조절요소는 틸트임플란트 등과 같은 도핑공정에 의해 함유될 수 있다. 예컨대, 저일함수조절요소의 틸트임플란트에 의해 일함수층(307)에 국부적으로 도프드 저일함수층(107L')을 형성할 수 있다. 도프드 저일함수층(107L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 카본과 수소가 도핑된 티타늄질화물을 포함할 수 있다.
도프드 고일함수층(107H')을 형성하기 위해, 국부적으로 고일함수조절요소를 도핑할 수 있다. 예를 들어, 산소, 질소, 알루미늄 또는 이들의 조합을 도핑할 수 있다. 고일함수조절요소는 비-틸트 임플란트, 플라즈마도핑 등과 같은 도핑공정에 의해 함유될 수 있다. 예컨대, 고일함수조절요소의 버티컬임플란트에 의해 일함수층(307)에 국부적으로 도프드 고일함수층(107H')을 형성할 수 있다. 다른 실시예에서, 도프드 고일함수층(107H')은 고일함수조절요소의 다이렉트 플라즈마도핑에 의해 형성될 수도 있다. 산소와 질소는 각각 플라즈마도핑 또는 비-틸트 임플란트에 의해 도핑될 수 있다. 알루미늄은 비-틸트 임플란트에 의해 도핑될 수 있다. 도프드 고일함수층(107H')은 비-틸트 임플란트 또는 플라즈마도핑에 의해 형성될 수 있다. 비-틸트임플란트는, 바텀채널(110B)의 표면에 대해 수직 방향으로 임플란트를 수행할 수 있다. 비-틸트임플란트는 사이드채널(110S)에 대해 평행할 수 있다. 도프드 고일함수층(107H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
도 4b에 도시된 반도체장치(300F)의 일부 구성들은 도 4a의 반도체장치(300)와 동일할 수 있다. 반도체장치(300F)는 핀영역(104F)을 더 포함할 수 있다.
상술한 바와 같은 제1 내지 제4실시예들에서, 언도프드 및 도프드 고일함수층(107H, 107H')과 바텀채널(110B)이 대부분 오버랩될 수 있다. 언도프드 및 도프드 고일함수층(107H, 107H')은 사이드채널(110S)에 비-오버랩될 수 있다. 언도프드 및 도프드 저일함수층(107L, 107L')은 사이드채널(110S)에 오버랩될 수 있다. 언도프드 및 도프드 저일함수층(107L, 107L')은 바텀채널(110B)에 비-오버랩될 수 있다. 언도프드 및 도프드 저일함수층(107L, 107L')의 상부는 제1,2도핑영역(111, 112)에 오버랩될 수 있다. 여기서, 언도프드 및 도프드 저일함수층(107L, 107L')과 사이드채널(110S)은 수평 방향으로 오버랩될 수 있다. 언도프드 및 도프드 저일함수층(107L, 107L')은 사이드채널(110S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이에 따라, 사이드채널(110S)의 문턱전압은 언도프드 및 도프드 저일함수층(107L, 107L')의 낮은 일함수에 의해 지배적으로 조절될 수 있다. 언도프드 및 도프드 고일함수층(107H, 107H')과 바텀채널(110B)은 수직 방향으로 오버랩될 수 있다. 언도프드 및 도프드 고일함수층(107H, 107H')은 바텀채널(110B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(110B)의 문턱전압은 언도프드 및 도프드 고일함수층(107H, 107H')의 높은 일함수에 의해 지배적으로 조절될 수 있다.
도 5a는 제5실시예에 따른 반도체장치를 도시한 도면이다. 도 5b는 제5실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 5a를 참조하면, 반도체장치(400)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(400)는 기판(101), 소자분리층(102), 활성영역(104), 게이트트렌치(105), 채널영역(110), 매립게이트구조(400G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립 게이구조(400G)는 게이트절연층(106), 매립게이트전극(BG4) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG4)은 일함수층(407), 게이트도전층(108), 배리어층(113) 및 실리콘-베이스 저일함수층(114)을 포함할 수 있다. 일함수층(407)은 언도프드 고일함수층(107H), 도프드 저일함수층(107L')을 포함할 수 있다. 채널영역(110)은 바텀채널(110B)과 사이드채널(110S)을 포함할 수 있다.
언도프드 고일함수층(107H)은 언도프드 티타늄질화물을 포함할 수 있다. 도프드 저일함수층(107L')은 도프드 티타늄질화물을 포함할 수 있다. 실리콘-베이스 저일함수층(114)은 폴리실리콘을 포함할 수 있다. 예컨대, 도프드 저일함수층(107L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 실리콘-베이스 저일함수층(114)은 N형 불순물이 도핑된 폴리실리콘, 즉 N-도프드 폴리실리콘층을 포함할 수 있다. 예를 들어, 실리콘-베이스 저일함수층(114)은 비소 도프드 폴리실리콘층(As-doped polysilicon layer), 인 도프드 폴리실리콘층(Ph-doped polysilicon layer)을 포함할 수 있다.
언도프드 고일함수층(107H)은 바텀채널(110B)과 오버랩될 수 있다. 도프드 저일함수층(107L')은 사이드채널(110S)과 오버랩될 수 있다. 실리콘-베이스 저일함수층(114)은 제1 및 제2도핑영역(111, 112)과 오버랩될 수 있다. 도프드 저일함수층(107L')은 제1 및 제2도핑영역(111, 112)과 비-오버랩될 수 있다. 언도프드 고일함수층(107H)은 제1 및 제2도핑영역(111, 112)으로부터 제1높이(H11)로 이격되어 형성될 수 있다. 제1높이(H11)는 사이드채널(110S)의 높이와 동일할 수 있다. 제1높이(H11)는 제1 및 제2도핑영역(111, 112)의 하부면과 게이트트렌치(105)의 가장 낮은 부분 사이의 높이로 정의될 수 있다. 언도프드 고일함수층(107H)은 게이트트렌치(105)의 가장 낮은 부분을 대부분 커버링할 수 있다. 한편, 실리콘-베이스 저일함수층(114)과 제1,2도핑영역(111, 112)은 제2높이(H12)로 오버랩될 수 있다. 제1높이(H11)는 제2높이(H12)보다 더 클 수 있다. 이와 같이, 도프드 저일함수층(107L')은 사이드채널(110S)과 풀리 오버랩될 수 있다.
실리콘-베이스 저일함수층(114)과 게이트도전층(108) 사이에 배리어층(113)이 형성될 수 있다. 배리어층(113)은 티타늄질화물을 포함할 수 있다. 배리어층(113)은 언도프드 티타늄질화물일 수 있다. 배리어층(113)은 실리콘-베이스 저일함수층(114)과 게이트도전층(108)간의 확산을 방지할 수 있다.
실리콘-베이스 저일함수층(114)이 저일함수를 갖기 때문에, 제1도핑영역(111) 및 제2도핑영역(112)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다.
도프드 저일함수층(107L')이 사이드채널(110S)과 풀리 오버랩되므로, 오프누설을 방지할 수 있다.
언도프드 고일함수층(107H)은 바텀채널(110B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(110B)의 문턱전압은 언도프드 고일함수층(107H)의 일함수에 의해 지배적으로 조절될 수 있다.
도 5b에 도시된 반도체장치(400F)의 일부 구성들은 도 5a의 반도체장치(400)와 동일할 수 있다. 반도체장치(400F)는 핀영역(104F)을 더 포함할 수 있다.
도 6a는 제6실시예에 따른 반도체장치를 도시한 도면이다. 도 6b는 제6실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 6a를 참조하면, 반도체장치(500)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(500)는 기판(101), 소자분리층(102), 활성영역(104), 게이트트렌치(105), 채널영역(110), 매립게이트구조(500G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립 게이구조(500G)는 게이트절연층(106), 매립게이트전극(BG5) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG5)은 일함수층(507), 게이트도전층(108), 배리어층(113) 및 실리콘-베이스 저일함수층(114)을 포함할 수 있다. 일함수층(507)은 도프드 고일함수층(107H'), 언도프드 저일함수층(107L)을 포함할 수 있다. 채널영역(110)은 바텀채널(110B)과 사이드채널(110S)을 포함할 수 있다.
도프드 고일함수층(107H')은 도프드 티타늄질화물을 포함할 수 있다. 언도프드 저일함수층(107L)은 언도프드 티타늄질화물을 포함할 수 있다. 실리콘-베이스 저일함수층(507L)은 폴리실리콘을 포함할 수 있다. 예컨대, 도프드 고일함수층(107H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 실리콘-베이스 저일함수층(114)은 N형 불순물이 도핑된 폴리실리콘, 즉 N-도프드 폴리실리콘층을 포함할 수 있다.
도프드 고일함수층(107H')은 바텀채널(110B)과 오버랩될 수 있다. 언도프드 저일함수층(107L)은 사이드채널(110S)과 오버랩될 수 있다. 실리콘-베이스 저일함수층(114)은 제1 및 제2도핑영역(111, 112)과 오버랩될 수 있다. 언도프드 저일함수층(107L)은 제1 및 제2도핑영역(111, 112)과 비-오버랩될 수 있다.
실리콘-베이스 저일함수층(114)과 게이트도전층(108) 사이에 배리어층(113)이 형성될 수 있다. 배리어층(113)은 티타늄질화물을 포함할 수 있다. 배리어층(113)은 언도프드 티타늄질화물일 수 있다. 배리어층(113)은 실리콘-베이스 저일함수층(114)과 게이트도전층(108)간의 확산을 방지할 수 있다.
실리콘-베이스 저일함수층(114)이 저일함수를 갖기 때문에, 제1도핑영역(111) 및 제2도핑영역(112)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다.
언도프드 저일함수층(107L)이 사이드채널(110S)과 풀리 오버랩되므로, 오프누설을 방지할 수 있다.
도프드 고일함수층(107H')은 바텀채널(110B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(110B)의 문턱전압은 도프드 고일함수층(107H')의 일함수에 의해 지배적으로 조절될 수 있다.
도 6b에 도시된 반도체장치(500F)의 일부 구성들은 도 5a의 반도체장치(500)와 동일할 수 있다. 반도체장치(500F)는 핀영역(104F)을 더 포함할 수 있다.
도 7a는 제7실시예에 따른 반도체장치를 도시한 도면이다. 도 7b는 제7실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 7a를 참조하면, 반도체장치(600)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(600)는 기판(101), 소자분리층(102), 활성영역(104), 게이트트렌치(105), 채널영역(110), 매립게이트구조(600G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립 게이구조(600G)는 게이트절연층(106), 매립게이트전극(BG6) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG6)은 일함수층(607), 게이트도전층(108), 배리어층(113) 및 실리콘-베이스 저일함수층(114)을 포함할 수 있다. 일함수층(607)은 도프드 고일함수층(107H'), 도프드 저일함수층(107L')을 포함할 수 있다. 채널영역(110)은 바텀채널(110B)과 사이드채널(110S)을 포함할 수 있다.
도프드 고일함수층(107H')은 도프드 티타늄질화물을 포함할 수 있다. 도프드 저일함수층(107L')은 도프드 티타늄질화물을 포함할 수 있다. 실리콘-베이스 저일함수층(607L)은 폴리실리콘을 포함할 수 있다. 예컨대, 도프드 고일함수층(107H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 도프드 저일함수층(107L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 실리콘-베이스 저일함수층(114)은 N형 불순물이 도핑된 폴리실리콘, 즉 N-도프드 폴리실리콘층을 포함할 수 있다.
도프드 고일함수층(107H')은 바텀채널(110B)과 오버랩될 수 있다. 도프드 저일함수층(107L')은 사이드채널(110S)과 오버랩될 수 있다. 실리콘-베이스 저일함수층(114)은 제1 및 제2도핑영역(111, 112)과 오버랩될 수 있다. 도프드 저일함수층(107L')은 제1 및 제2도핑영역(111, 112)과 비-오버랩될 수 있다.
실리콘-베이스 저일함수층(114)과 게이트도전층(108) 사이에 배리어층(113)이 형성될 수 있다. 배리어층(113)은 티타늄질화물을 포함할 수 있다. 배리어층(113)은 언도프드 티타늄질화물일 수 있다. 배리어층(113)은 실리콘-베이스 저일함수층(114)과 게이트도전층(108)간의 확산을 방지할 수 있다.
실리콘-베이스 저일함수층(114)이 저일함수를 갖기 때문에, 제1도핑영역(111) 및 제2도핑영역(112)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다.
도프드 저일함수층(107L')이 사이드채널(110S)과 풀리 오버랩되므로, 오프누설을 방지할 수 있다.
도프드 고일함수층(107H')은 바텀채널(110B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(110B)의 문턱전압은 도프드 고일함수층(107H')의 일함수에 의해 지배적으로 조절될 수 있다.
도 7b에 도시된 반도체장치(600F)의 일부 구성들은 도 7a의 반도체장치(600)와 동일할 수 있다. 반도체장치(600F)는 핀영역(104F)을 더 포함할 수 있다.
전술한 실시예들에서, 언도프드 및 도프드 고일함수층(107H, 107H')과 언도프드 및 도프드 저일함수층(107L, 107L')은 배리어층이 될 수 있다. 따라서, 매립게이트구조들(100G∼600G)은 게이트도전층(108)과 게이트절연층(106) 사이에 배리어층이 위치하는 구조가 될 수 있다.
전술한 실시예들에서, 언도프드 고일함수층(107H)과 언도프드 저일함수층(107L)은 티타늄알루미늄질화물(TiAlN) 또는 티타늄알루미늄(TiAl)을 포함할 수도 있다. 도프드 고일함수층(107H')은 산소 도프드 티타늄알루미늄질화물(Oxygen-doped TiAlN), 질소 도프드 티타늄알루미늄질화물(Nitrogen-doped TiAlN), 알루미늄-부화 도프드 티타늄알루미늄질화물(Al rich-doped TiAlN), 산소 도프드 티타늄알루미늄(Oxygen-doped TiAl), 질소 도프드 티타늄알루미늄(Nitrogen-doped TiAl) 또는 알루미늄-부화 도프드 티타늄알루미늄(Al rich-doped TiAl)을 포함할 수 있다. 도프드 저일함수층(107L')은 카본 도프드 티타늄알루미늄질화물(Carbon-doped TiAlN), 수소 도프드 티타늄알루미늄질화물(Hydrogen-doped TiAlN), 카본 도프드 티타늄알루미늄(Carbon-doped TiAl) 또는 수소 도프드 티타늄알루미늄(Hydrogen-doped TiAl)을 포함할 수 있다.
도 8a는 제8실시예에 따른 반도체장치를 도시한 도면이다. 도 8b 내지 도 8f는 제8실시예의 변형예들에 따른 반도체장치를 도시한 도면이다.
후술하는 실시예들은 배리어리스(Barrier-less) 매립게이트 구조를 설명한다. 배리어리스 매립게이트 구조는 게이트도전층과 게이트절연층 사이에 배리어층이 위치하지 않을 수 있다. 게이트도전층은 게이트절연층에 어택을 주지 않는 물질로 형성될 수 있다. 예를 들어, 매립게이트전극은 하나의 물질, 즉, 게이트도전층으로만 이루어질 수 있다. 게이트도전층은 티타늄질화물일 수 있다. 이와 같이, 티타늄질화물로만 이루어진 매립게이트전극(BG)을 "TiN Only BG"라고 지칭할 수 있다. 티타늄질화물은 막내에 불소가 함유되지 않으므로, 게이트절연층에 어택을 주지 않는다.
도 8a를 참조하면, 반도체장치(700)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(700)는 기판(101), 소자분리층(102), 활성영역(104), 핀영역(104F), 게이트트렌치(105), 채널영역(110), 매립게이트구조(700G), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 매립 게이구조(700G)는 게이트절연층(106), 매립게이트전극(BG7) 및 캡핑층(109)을 포함할 수 있다. 매립게이트전극(BG7)은 제1게이트도전층(707H), 제2게이트도전층(707L') 및 제3게이트도전층(708)을 포함할 수 있다. 제1게이트도전층(707H)과 제2게이트도전층(707L')은 게이트절연층(106) 상에 컨포멀하게 형성될 수 있다. 제1게이트도전층(707H)과 제2게이트도전층(707L')은 연속될 수 있다. 제3게이트도전층(708)은 제1 및 제2게이트도전층(707H, 707L') 상에서 게이트트렌치(105)를 채울 수 있다. 제1게이트도전층(707H), 제2게이트도전층(707L') 및 제3게이트도전층(708)은 각각 티타늄질화물을 포함할 수 있다.
제2게이트도전층(707L')은 도프드 티타늄질화물을 포함할 수 있다. 예를 들어, 제2게이트도전층(707L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 제1 및 제3게이트도전층(707H, 708)은 일함수조절요소, 즉 카본 또는 수소가 도핑되지 않을 수 있다. 따라서, 제1게이트도전층(707H) 및 제3게이트도전층(708)은 언도프드 티타늄질화물을 포함할 수 있다.
도 8b를 참조하면, 매립게이트전극(BG7)은 제1게이트도전층(707H'), 제2게이트도전층(707L) 및 제3게이트도전층(708)을 포함할 수 있다. 제1게이트도전층(707H'), 제2게이트도전층(707L) 및 제3게이트도전층(708)은 각각 티타늄질화물을 포함할 수 있다.
제1게이트도전층(707H')은 도프드 티타늄질화물을 포함할 수 있다. 예를 들어, 제1게이트도전층(707H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 제2 및 제3게이트도전층(707L, 708)은 일함수조절요소, 즉 산소, 질소 또는 알루미늄이 도핑되지 않을 수 있다. 따라서, 제2게이트도전층(707L) 및 제3게이트도전층(708)은 언도프드 티타늄질화물을 포함할 수 있다.
도 8c를 참조하면, 매립게이트전극(BG7)은 제1게이트도전층(707H'), 제2게이트도전층(707L') 및 제3게이트도전층(708)을 포함할 수 있다. 제1게이트도전층(707H'), 제2게이트도전층(707L') 및 제3게이트도전층(708)은 각각 티타늄질화물을 포함할 수 있다.
제1게이트도전층(707H')은 도프드 티타늄질화물을 포함할 수 있다. 예를 들어, 제1게이트도전층(707H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 제2게이트도전층(707L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 제3게이트도전층(707L, 708)은 일함수조절요소, 즉 카본, 수소, 산소, 질소 또는 알루미늄이 도핑되지 않을 수 있다. 따라서, 제3게이트도전층(708)은 언도프드 티타늄질화물을 포함할 수 있다.
도 8a 내지 도 8c에서, 제1게이트도전층(707H, 707H')은 제1 및 제2도핑영역(111, 112)으로부터 제1높이(H1)로 이격되어 형성될 수 있다. 제1높이(H1)는 사이드채널(110S)의 높이와 동일할 수 있다. 제1높이(H1)는 제1 및 제2도핑영역(111, 112)의 하부면과 게이트트렌치(105)의 가장 낮은 부분 사이의 높이로 정의될 수 있다. 제1게이트도전층(707H, 707H')은 게이트트렌치(105)의 가장 낮은 부분을 대부분 커버링할 수 있다. 제2게이트도전층(707L, 707L')의 상부와 제1,2도핑영역(111, 112)은 제2높이(H2)로 오버랩될 수 있다. 제1높이(H1)는 제2높이(H2)보다 더 클 수 있다. 제2게이트도전층(707L, 707L')과 사이드채널(110S)은 제1높이(H1)로 오버랩될 수 있다. 따라서, 제2게이트도전층(707L, 707L')은 사이드채널(110S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이와 같이, 제2게이트도전층(707L, 707L')은 제1 및 제2도핑영역(111, 112)은 물론 사이드채널(110S)과도 충분히 오버랩될 수 있다.
도 8d를 참조하면, 매립게이트전극(BG7)은 제1게이트도전층(707H), 제2게이트도전층(707L'), 제3게이트도전층(708) 및 실리콘-베이스 저일함수층(714)을 포함할 수 있다. 제1게이트도전층(707H), 제2게이트도전층(707L') 및 제3게이트도전층(708)은 각각 티타늄질화물을 포함할 수 있다. 제2게이트도전층(707L')은 도프드 티타늄질화물을 포함할 수 있다. 예를 들어, 제2게이트도전층(707L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 제1 및 제3게이트도전층(707H, 708)은 일함수조절요소, 즉 카본 또는 수소가 도핑되지 않을 수 있다. 따라서, 제1게이트도전층(707H) 및 제3게이트도전층(708)은 언도프드 티타늄질화물을 포함할 수 있다. 실리콘-베이스 일함수층(714)은 N형 불순물이 도핑된 폴리실리콘, 즉 N-도프드 폴리실리콘층을 포함할 수 있다. 예를 들어, 실리콘-베이스 저일함수층(714)은 비소 도프드 폴리실리콘층 또는 인 도프드 폴리실리콘층을 포함할 수 있다. 제1게이트도전층(707H)은 제1 및 제2도핑영역(111, 112)으로부터 제1높이(H21)로 이격되어 형성될 수 있다. 제1높이(H21)는 사이드채널(110S)의 높이와 동일할 수 있다. 제1높이(H21)는 제1 및 제2도핑영역(111, 112)의 하부면과 게이트트렌치(105)의 가장 낮은 부분 사이의 높이로 정의될 수 있다. 제1게이트도전층(407H)은 게이트트렌치(105)의 가장 낮은 부분을 대부분 커버링할 수 있다. 한편, 실리콘-베이스 저일함수층(714)과 제1,2도핑영역(111, 112)은 제2높이(H22)로 오버랩될 수 있다. 제1높이(H21)는 제2높이(H22)보다 더 클 수 있다. 이와 같이, 제2게이트도전층(707L')은 사이드채널(110S)과 풀리 오버랩될 수 있다.
도 8e를 참조하면, 매립게이트전극(BG7)은 제1게이트도전층(707H'), 제2게이트도전층(707L), 제3게이트도전층(708) 및 실리콘-베이스 일함수층(714)을 포함할 수 있다. 제1게이트도전층(707H'), 제2게이트도전층(707L) 및 제3게이트도전층(708)은 각각 티타늄질화물을 포함할 수 있다. 제1게이트도전층(707H')은 도프드 티타늄질화물을 포함할 수 있다. 예를 들어, 제1게이트도전층(707H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 제2 및 제3게이트도전층(707L, 708)은 일함수조절요소, 즉 산소, 질소 또는 알루미늄이 도핑되지 않을 수 있다. 따라서, 제2게이트도전층(707L) 및 제3게이트도전층(708)은 언도프드 티타늄질화물을 포함할 수 있다. 실리콘-베이스 저일함수층(714)은 N형 불순물이 도핑된 폴리실리콘, 즉 N-도프드 폴리실리콘층을 포함할 수 있다. 예를 들어, 실리콘-베이스 저일함수층(714)은 비소 도프드 폴리실리콘층 또는 인 도프드 폴리실리콘층을 포함할 수 있다.
도 8f를 참조하면, 매립게이트전극(BG7)은 제1게이트도전층(707H'), 제2게이트도전층(707L'), 제3게이트도전층(708) 및 실리콘-베이스 저일함수층(714)을 포함할 수 있다. 제1게이트도전층(707H'), 제2게이트도전층(707L') 및 제3게이트도전층(708)은 각각 티타늄질화물을 포함할 수 있다. 제1게이트도전층(707H')은 도프드 티타늄질화물을 포함할 수 있다. 예를 들어, 제1게이트도전층(707H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 제2게이트도전층(707L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 제3게이트도전층(708)은 일함수조절요소, 즉 카본, 수소, 산소, 질소 또는 알루미늄이 도핑되지 않을 수 있다. 따라서, 제3게이트도전층(708)은 언도프드 티타늄질화물을 포함할 수 있다. 실리콘-베이스 저일함수층(714)은 N형 불순물이 도핑된 폴리실리콘, 즉 N-도프드 폴리실리콘층을 포함할 수 있다. 예를 들어, 실리콘-베이스 저일함수층(714)은 비소 도프드 폴리실리콘층 또는 인 도프드 폴리실리콘층을 포함할 수 있다.
도 8a 내지 도 8f에 도시된 반도체장치(700)는 핀영역(104F)을 더 포함할 수 있다. 또한, 도 8d 내지 도 8f에 도시된 반도체장치(700)는 실리콘-베이스 저일함수층(714)과 제3게이트도전층(708) 사이에 배리어층이 형성되지 않을 수 있다. 즉, 제3게이트도전층(708)이 티타늄질화물을 포함하므로, 실리콘-베이스 저일함수층(714)과 제3게이트도전층(708)간의 확산이 원천적으로 발생하지 않는다.
도 9은 본 실시예들에 따른 반도체장치의 응용예를 설명한다. 도 9는 제1실시예에 따른 반도체장치(100)의 응용예를 설명한다.
도 9를 참조하면, 메모리셀(800)이 도시된다. 메모리셀(800)은 셀트랜지스터(830), 비트라인(840) 및 메모리요소(850)를 포함할 수 있다. 셀트랜지스터(830)는 제1실시예에 따른 반도체장치(100)일 수 있다. 따라서, 셀트랜지스터(830)는 매립워드라인구조(800G), 채널영역(110), 제1도핑영역(111) 및 제2도핑영역(112)을 포함할 수 있다. 제1도핑영역(111)은 제1콘택플러그(841)를 통해 비트라인(840)에 전기적으로 연결될 수 있다. 제2도핑영역(112)은 제2콘택플러그(851)를 통해 메모리요소(850)에 전기적으로 연결될 수 있다. 매립워드라인구조(800G)는 매립게이트구조(도 1b의 100G)와 동일할 수 있다. 매립워드라인구조(800G)는 게이트트렌치(105) 내에 내장될 수 있다. 매립워드라인구조(800G)는 게이트절연층(106), 매립워드라인(BWL) 및 캡핑층(109)을 포함할 수 있다. 매립워드라인(BWL)은 언도프드 고일함수층(107H), 도프드 저일함수층(107L') 및 게이트도전층(108)을 포함할 수 있다.
셀트랜지스터(830)의 매립워드라인구조(800G)는 매립게이트구조(200G, 300G, 400G, 500G, 600G, 700G) 중 어느 하나의 매립게이트구조로 대체될 수 있다. 또한, 셀트랜지스터(830)은 핀영역(104F)을 더 포함할 수 있다.
메모리요소(850)는 캐패시터(Capacitor)일 수 있다. 메모리요소(850)는 제2콘택플러그(851)와 접촉하는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.
다른 실시예에서, 메모리요소(850)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)일 수 있다.
위와 같이, 메모리셀(800)은 언도프드 고일함수층(107H), 도프드 저일함수층(107L') 및 게이트도전층(108)을 포함하는 매립워드라인(BWL)을 포함할 수 있다. 메모리셀(800)이 DRAM에 적용된 경우, 스윙 및 게이트유도드레인누설(GIDL)이 개선되므로, 셀트랜지스터(830)의 오프누설을 방지할 수 있다. 결국, DRAM의 리프레쉬 특성을 개선할 수 있다.
본 실시예들에 따른 반도체장치들은 전자장치에 적용될 수 있다. 전자장치는 복수의 반도체장치를 포함할 수 있다. 예컨대, 전자장치는 상술한 실시예들에 따른 반도체장치(100, 100F, 200, 200F, 300, 300F, 400, 400F, 500, 500F, 600, 600F, 700) 및 메모리셀(800) 중 적어도 하나 이상을 포함할 수 있다.
전자장치에 포함된 반도체장치들 중 적어도 하나의 반도체장치는, 게이트트렌치 내에 형성된 매립게이트구조를 포함한다. 매립게이트구조는 고일함수층 및 저일함수층을 포함할 수 있다. 고일함수층과 저일함수층은 전술한 실시예들과 동일할 수 있다. 고일함수층에 의해 바텀채널의 문턱전압을 증가시킬 수 있다. 저일함수층에 의해 사이드채널의 문턱전압 증가를 억제할 수 있다. 또한, 저일함수층에 의해 게이트유도드레인누설(GIDL)을 개선시킨다. 따라서, 전자장치는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.
도 10a 내지 도 10f는 반도체장치를 제조하는 방법의 제1예를 설명하기 위한 도면이다. 이하, 도 10a 내지 도 10f는 도 1a의 반도체장치(100) 및 도 2a의 반도체장치(100F)를 제조하는 방법의 일예를 설명한다.
도 10a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(13)를 형성한다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
기판(11) 상에 하드마스크층(15)이 형성될 수 있다. 하드마스크층(15)은 기판(11)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(15)은 실리콘산화물을 포함할 수 있다. 하드마스크층(15)은 TEOS(Tetra-Ethyl-Ortho-Silicate)를 포함할 수 있다.
기판(11) 내에 게이트트렌치(16)가 형성될 수 있다. 게이트트렌치(16)는 활성영역(14) 및 소자분리층(12)을 가로지르는 라인 형상을 가질 수 있다. 게이트트렌치(16)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(16)는 분리트렌치(13)보다 얕게 형성될 수 있다. 게이트트렌치(16)의 깊이는 후속 매립게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 매립게이트전극의 저항을 감소시킬 수 있다. 게이트트렌치(16)의 바텀 모서리는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(16)의 바텀부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다. 또한, 곡률을 갖도록 하므로써, 게이트트렌치(16)의 바텀부 모서리에 각진 모양을 제거하여 전계집중(electric field)을 완화할 수 있다.
핀영역(14F)이 형성될 수 있다. 핀영역(14F)은 소자분리층(12)을 리세스시켜 형성할 수 있다.
다음으로, 게이트트렌치(16)의 프로파일을 따라 채널영역(18)이 정의될 수 있다. 예컨대, 게이트트렌치(16)의 측벽부에 사이드채널(18S)이 정의될 수 있고, 게이트트렌치(16)의 측벽부에 바텀채널(18B)이 정의될 수 있다. 바텀채널(18B)은 핀영역(14F)의 상부 및 측벽들에 정의될 수 있다.
바텀채널(18B)과 사이드채널(18S)을 정의하기 위한 하나의 방법으로서, 채널도핑이 수행될 수 있다. 채널도핑은 게이트트렌치(16)의 바닥 및 측벽들에 수행될 수 있다. 추가로, 국부적채널도핑이 게이트트렌치(16)의 바닥에 수행될 수 있다. 채널도핑을 수행함에 있어, 도핑농도는 조절될 수 있다. 즉, 후속에 일함수층을 형성함에 따라, 채널도핑 농도를 감소시키거나, 채널도핑을 생략할 수 있다. 특히, 국부적채널도핑농도를 감소시키거나, 국부적채널도핑을 생략할 수 있다.
게이트트렌치(16)의 바닥면 및 측벽들 상에 게이트절연층(17)이 형성될 수 있다. 게이트절연층(17)을 형성하기 전에, 게이트트렌치(16) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(17)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(17)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(17)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(17)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(17)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
도 10b에 도시된 바와 같이, 게이트절연층(17) 상에 일함수층(19A)이 형성될 수 있다. 일함수층(19A)은 게이트절연층(17)의 표면 상에 컨포멀하게 형성될 수 있다. 일함수층(19A)은 도전물질일 수 있다. 일함수층(19A)은 CVD, ALD 등에 의해 형성될 수 있다. 일함수층(19A)은 얇은 층(Thin layer)일 수 있다. 예컨대, 일함수층(19A)은 게이트트렌치(16)의 내벽을 따라 균일한 두께로 형성된 연속 층일 수 있다. 일함수층(19A)은 폴리실리콘층보다 저항이 낮은 물질을 포함할 수 있다. 일함수층(19A)은 금속-베이스 물질일 수 있다. 일함수층(19A)은 후속 게이트도전층으로부터 게이트절연층(17)으로 불순물이 확산하는 것을 방지하기 위한 배리어의 역할을 수행할 수도 있다. 일함수층(19A)은 금속질화물(Metal nitride)일 수 있다. 일함수층(19A)은 티타늄질화물(TiN)을 포함할 수 있다. 일함수층(19A)은 화학양론적 조성비를 갖는 티타늄질화물일 수 있다. 또한, 일함수층(19A)은 언도프드 티타늄질화물일 수 있다.
도 10c에 도시된 바와 같이, 저일함수조절요소도핑(20L)이 수행될 수 있다. 저일함수조절요소도핑(20)에 의해 일함수층(19A)에 국부적으로 저일함수조절요소가 도핑될 수 있다. 저일함수조절요소는 저일함수로 엔지니어링하기 위한 물질을 지칭할 수 있다. 저일함수조절요소는 카본, 수소 또는 이들의 조합을 포함할 수 있다.
저일함수조절요소도핑(20L)에 의해 일함수층(19A)은 국부적으로 저일함수조절요소가 함유될 수 있다. 예컨대, 저일함수조절요소도핑(20)에 의해 저일함수층(19L')이 형성될 수 있다. 따라서, 일함수층(19A)은 고일함수층(19H)과 저일함수층(19L')으로 구분될 수 있다. 고일함수층(19H)은 저일함수조절요소가 도핑되지 않을 수 있다. 즉, 고일함수층(19H)은 고일함수조절요소가 도핑되지 않을 수 있다. 부연하면, 고일함수층(19H)은 일함수층(19A)의 고유 일함수를 가질 수 있다. 따라서, 고일함수층(19H)은 저일함수층(19L')보다 높은 일함수를 갖는 층을 지칭하는 것이며, 고일함수조절요소가 도핑되는 것은 아니다. 저일함수층(19L')과 고일함수층(19H)은 연속된 층일 수 있다. 저일함수층(19L')은 하드마스크층(15)의 측벽과 상부면 상에 형성될 수도 있다.
위와 같이, 저일함수조절요소도핑(20L)에 의해 저일함수층(19L')이 형성될 수 있다. 즉, 저일함수층(19L')을 형성하기 위해, 국부적으로 저일함수조절요소를 도핑할 수 있다. 예를 들어, 저일함수조절요소도핑(20)에 의해 카본, 수소 또는 이들의 조합을 도핑할 수 있다. 저일함수조절요소는 틸트임플란트 등과 같은 도핑공정에 의해 함유될 수 있다. 예컨대, 저일함수조절요소의 틸트임플란트에 의해 일함수층(19A)에 국부적으로 저일함수층(19L')을 형성할 수 있다. 이때, 비-틸트임플란트된 일함수(19A)의 일부는 저일함수조절요소가 도핑되지 않으므로, 고일함수층(19H)으로 잔류할 수 있다. 저일함수층(19L')은 도프드 티타늄질화물일 수 있다. 즉, 저일함수층(19L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 고일함수층(19H)은 카본 또는 수소가 도핑되지 않은 언도프드 티타늄질화물(Undoped TiN)을 포함할 수 있다.
저일함수층(19L')은 틸트임플란트에 의해 형성될 수 있다. 틸트임플란트의 틸트각도는 저일함수층(19L')과 사이드채널(18S)이 대부분 오버랩되도록 조절될 수 있다. 저일함수층(19L')은 바텀채널(18S)에 비-오버랩될 수 있다. 고일함수층(19H)은 바텀채널(18B)에 오버랩될 수 있다. 고일함수층(19H)은 사이드채널(18S)에 비-오버랩될 수 있다.
도 10d에 도시된 바와 같이, 저저항층(21A)이 형성될 수 있다. 저저항층(21A)은 고일함수층(19H) 및 저일함수층(19L') 상에서 게이트트렌치(16)를 채울 수 있다. 저저항층(21A)은 저저항 금속-베이스 물질로 형성될 수 있다. 저저항층(21A)은 텅스텐층을 포함할 수 있다.
도 10e에 도시된 바와 같이, 매립게이트전극(BG1)이 형성될 수 있다. 매립게이트전극(BG1)을 형성하기 위해, 저일함수층(19L') 및 저저항층(21A)이 에치백공정에 의해 리세스될 수 있다. 매립게이트전극(BG10)은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 매립게이트전극(BG10)이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다.
저저항층(21A)의 CMP 및 에치백 공정에 의해 게이트도전층(21)이 형성될 수 있다. 저일함수층(19L')은 CMP 및 에치백 공정에 의해 게이트트렌치(16) 내부에만 잔류할 수 있다. 고일함수층(19H)은 에치백 공정 및 CMP 공정에 노출되지 않을 수 있다.
매립게이트전극(BG10)은 고일함수층(19H), 저일함수층(19L') 및 게이트도전층(21)을 포함할 수 있다. 저일함수층(19L')은 게이트도전층(21)의 측벽들과 접촉할 수 있다. 고일함수층(19H)은 게이트도전층(21)의 바닥면과 접촉할 수 있다. 고일함수층(19H)과 저일함수층(19L')은 연속될 수 있다. 게이트도전층(21)의 상부면과 저일함수층(19L')의 상부면은 동일 레벨일 수 있다.
도 10f에 도시된 바와 같이, 매립게이트전극(BG10) 상에 캡핑층(22)이 형성될 수 있다. 캡핑층(22)은 절연물질을 포함한다. 매립게이트전극(BG10) 상에서 게이트트렌치(16)가 캡핑층(22)으로 채워진다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(22)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(22)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(22)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(22)을 형성하므로써, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(17), 고일함수층(19H), 저일함수층(19L'), 게이트도전층(21) 및 캡핑층(22)을 포함한다.
다음으로, 제1도핑영역(23)과 제2도핑영역(24)이 형성될 수 있다. 제1도핑영역(23)과 제2도핑영역(24)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1도핑영역(23)과 제2도핑영역(24)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1도핑영역(23)은 제2도핑영역(24)보다 더 깊을 수 있다. 제1도핑영역(23)과 제2도핑영역(24) 사이에 채널영역(18)이 정의될 수 있다. 즉, 채널영역(18)은 사이드채널(18S)과 바텀채널(18B)을 포함할 수 있다. 제1도핑영역(23)과 제2도핑영역(24)에 의해 사이드채널(18S)은 최초 형성시보다 높이가 낮아질 수 있다.
제1도핑영역(23)과 제2도핑영역(24)은 각각 저일함수층(19L')의 상부와 오버랩되는 깊이가 될 수 있다. 아울러, 제1도핑영역(23)과 제2도핑영역(24)은 고일함수층(19H)과 충분히 이격되는 깊이에 위치할 수 있다.
저일함수층(19L')과 사이드채널(18S)은 수평 방향으로 오버랩될 수 있다. 저일함수층(19L')은 사이드채널(18S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이에 따라, 사이드채널(18S)의 문턱전압은 저일함수층(19L')의 낮은 일함수에 의해 지배적으로 조절될 수 있다. 고일함수층(19H)과 바텀채널(18B)은 수직 방향으로 오버랩될 수 있다. 고일함수층(19H)은 바텀채널(18B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(18B)의 문턱전압은 고일함수층(19H)의 높은 일함수에 의해 지배적으로 조절될 수 있다. 고일함수층(19H)은 4.5eV 보다 높은 고일함수를 가질 수 있다. 저일함수층(19L)은 4.5eV 보다 낮은 일함수를 가질 수 있다.
도 11a 내지 도 11c는 반도체장치를 제조하는 방법의 제2예를 설명하기 위한 도면이다. 이하, 도 11a 내지 도 11c는 도 3a의 반도체장치(200) 및 도 3b의 반도체장치(200F)를 제조하는 방법의 일예를 설명한다.
먼저, 도 10a 및 도 10b에 도시된 방법에 의해, 일함수층(19A)이 형성될 수 있다. 일함수층(19A)은 컨포멀하게 형성될 수 있다. 일함수층(19A)은 티타늄질화물을 포함할 수 있다.
다음으로, 도 11a에 도시된 바와 같이, 고일함수조절요소도핑(20H)이 수행될 수 있다. 고일함수조절요소도핑(20H)에 의해 일함수층(19A)에 국부적으로 고일함수조절요소가 도핑될 수 있다. 고일함수조절요소는 일함수층(19A)이 갖는 고유 일함수보다 높은 일함수로 엔지니어링할 수 있다. 고일함수조절요소는 고일함수로 엔지니어링하기 위한 물질을 지칭할 수 있다. 고일함수조절요소는 산소, 질소, 알루미늄 또는 이들의 조합을 포함할 수 있다.
고일함수조절요소도핑(20H)에 의해 일함수층(19A)은 국부적으로 고일함수조절요소가 함유될 수 있다. 예컨대, 고일함수조절요소도핑(20H)에 의해 고일함수층(19H')이 형성될 수 있다. 따라서, 일함수층(19A)은 고일함수층(19H')과 저일함수층(19L)으로 구분될 수 있다. 고일함수층(19H')에는 고일함수조절요소가 도핑될 수 있다. 저일함수층(19L)은 고일함수조절요소가 도핑되지 않을 수 있다. 즉, 저일함수층(19L)은 저일함수조절요소가 도핑되지 않을 수 있다. 부연하면, 저일함수층(19L)은 일함수층(19A)의 고유 일함수를 가질 수 있다. 따라서, 저일함수층(19L)은 고일함수층(19H')보다 낮은 일함수를 갖는 층을 지칭하는 것이며, 저일함수조절요소가 도핑되는 것은 아니다. 저일함수층(19L)과 고일함수층(19H')은 연속된 층일 수 있다.
고일함수조절요소도핑(20H)에 의해 고일함수층(19H')이 형성될 수 있다. 즉, 고일함수층(19H')을 형성하기 위해, 국부적으로 고일함수조절요소를 도핑할 수 있다. 예를 들어, 고일함수조절요소도핑(20H)에 의해 산소, 질소, 알루미늄 또는 이들의 조합을 도핑할 수 있다. 고일함수조절요소는 임플란트 등과 같은 도핑공정에 의해 함유될 수 있다. 예컨대, 고일함수조절요소의 버티컬임플란트에 의해 일함수층(19A)에 국부적으로 고일함수층(19H')을 형성할 수 있다. 이때, 비-임플란트된 일함수(19A)의 일부는 고일함수조절요소가 도핑되지 않으므로, 저일함수층(19L)으로 잔류할 수 있다. 고일함수층(19H')은 하드마스크층(15)의 측벽 및 상부면 상에 형성될 수도 있다.
고일함수층(19H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 또한, 고일함수층(19H')은 산소, 질소 또는 알루미늄 중에서 적어도 2가지 이상의 요소가 도핑된 도프드 티타늄질화물을 포함할 수 있다. 저일함수층(19L)은 산소, 질소, 알루미늄이 도핑되지 않은 언도프드 티타늄질화물(Undoped TiN)을 포함할 수 있다.
이와 같이, 고일함수층(19H')은 버티컬임플란트에 의해 형성될 수 있다. 버티컬임플란트의 임플란트각도는 고일함수층(19H')과 바텀채널(18S)이 대부분 오버랩되도록 조절될 수 있다. 고일함수층(19H')은 사이드채널(18S)에 비-오버랩될 수 있다. 저일함수층(19L)은 사이드채널(18B)에 오버랩될 수 있다. 저일함수층(19L)은 바텀채널(18S)에 비-오버랩될 수 있다.
도 11b에 도시된 바와 같이, 저저항층(21A)이 형성될 수 있다. 저저항층(21A)은 고일함수층(19H') 및 저일함수층(19L) 상에서 게이트트렌치(16)를 채울 수 있다. 저저항층(21A)은 저저항 금속-베이스 물질로 형성될 수 있다. 저저항층(21A)은 텅스텐층을 포함할 수 있다.
도 11c에 도시된 바와 같이, 매립게이트전극(BG20)이 형성될 수 있다. 매립게이트전극(BG20)을 형성하기 위해, 저일함수층(19L) 및 저저항층(21A)이 에치백공정에 의해 리세스될 수 있다. 매립게이트전극(BG20)은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 이에 따라, 게이트트렌치(16) 내에 매립게이트전극(BG20)이 위치할 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다.
저저항층(21A)의 CMP 및 에치백 공정에 의해 게이트도전층(21)이 형성될 수 있다. 저일함수층(19L)은 CMP 및 에치백 공정에 의해 게이트트렌치(16) 내부에만 잔류할 수 있다. 고일함수층(19H')은 에치백 공정 및 CMP 공정에 비노출될 수 있다.
매립게이트전극(BG20)은 고일함수층(19H'), 저일함수층(19L) 및 게이트도전층(21)을 포함할 수 있다. 저일함수층(19L)은 게이트도전층(21)의 측벽들과 접촉할 수 있다. 고일함수층(19H')은 게이트도전층(21)의 바닥면과 접촉할 수 있다. 고일함수층(19H')과 저일함수층(19L)은 연속될 수 있다. 게이트도전층(21)의 상부면과 저일함수층(19L)의 상부면은 동일 레벨일 수 있다.
다음으로, 매립게이트전극(BG20) 상에 캡핑층(22)이 형성될 수 있다. 캡핑층(22)은 절연물질을 포함한다. 매립게이트전극(BG2) 상에서 게이트트렌치(16)가 캡핑층(22)으로 채워진다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(22)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(22)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(22)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(22)을 형성하므로써, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(17), 고일함수층(19H'), 저일함수층(19L), 게이트도전층(21) 및 캡핑층(22)을 포함한다.
다음으로, 제1도핑영역(23)과 제2도핑영역(24)이 형성될 수 있다. 제1도핑영역(23)과 제2도핑영역(24)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1도핑영역(23)과 제2도핑영역(24)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1도핑영역(23)은 제2도핑영역(24)보다 더 깊을 수 있다. 제1도핑영역(23)과 제2도핑영역(24) 사이에 채널영역이 정의될 수 있다. 즉, 채널영역은 사이드채널(18S)과 바텀채널(18B)을 포함할 수 있다. 제1도핑영역(23)과 제2도핑영역(24)에 의해 사이드채널(18S)은 최초 형성시보다 높이가 낮아질 수 있다.
제1도핑영역(23)과 제2도핑영역(24)은 각각 저일함수층(19L)의 상부와 오버랩되는 깊이가 될 수 있다. 아울러, 제1도핑영역(23)과 제2도핑영역(24)은 고일함수층(19H')과 충분히 이격되는 깊이에 위치할 수 있다.
저일함수층(19L)과 사이드채널(18S)은 수평 방향으로 오버랩될 수 있다. 저일함수층(19L)은 사이드채널(18S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이에 따라, 사이드채널(18S)의 문턱전압은 저일함수층(19L)의 일함수에 의해 지배적으로 조절될 수 있다. 고일함수층(19H')과 바텀채널(18B)은 수직 방향으로 오버랩될 수 있다. 고일함수층(19H')은 바텀채널(18B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(18B)의 문턱전압은 고일함수층(19H')의 일함수에 의해 지배적으로 조절될 수 있다. 고일함수층(19H')은 4.5eV 보다 높은 고일함수를 가질 수 있다. 저일함수층(19L)은 4.5eV 보다 낮은 일함수를 가질 수 있다.
도 12a 내지 도 12c는 반도체장치를 제조하는 방법의 제3예를 설명하기 위한 도면이다. 이하, 도 12a 내지 도 12c는 도 4a의 반도체장치(300) 및 도 4b의 반도체장치(300F)를 제조하는 방법의 일예를 설명한다.
먼저, 도 10a 및 도 10b에 도시된 방법에 의해, 일함수층(19A)이 형성될 수 있다. 일함수층(19A)은 컨포멀하게 형성될 수 있다. 일함수층(19A)은 티타늄질화물을 포함할 수 있다.
다음으로, 도 12a에 도시된 바와 같이, 저일함수조절요소도핑(20L)이 수행될 수 있다. 저일함수조절요소도핑(20L)에 의해 일함수층(19A)에 국부적으로 저일함수조절요소가 도핑될 수 있다. 저일함수조절요소는 일함수층(19A)이 갖는 고유 일함수보다 낮은 일함수로 엔지니어링할 수 있다. 저일함수조절요소는 카본, 수소 또는 이들의 조합을 포함할 수 있다.
저일함수조절요소도핑(20L)에 의해 일함수층(19A)에 국부적으로 저일함수층(19L')이 형성될 수 있다. 저일함수조절요소는 틸트임플란트 등과 같은 도핑공정에 의해 함유될 수 있다. 이때, 비-틸트임플란트된 일함수층(19A)의 일부는 저일함수조절요소가 도핑되지 않으므로, 언도프드 일함수층(19B)으로 잔류할 수 있다. 저일함수층(19L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 언도프드 일함수층(19B)은 언도프드 티타늄질화물(Undoped TiN)을 포함할 수 있다.
이와 같이, 저일함수층(19L')은 틸트임플란트에 의해 형성될 수 있다. 틸트임플란트의 틸트각도는 저일함수층(19L')과 사이드채널(18S)이 대부분 오버랩되도록 조절될 수 있다. 저일함수층(19L')은 바텀채널(18S)에 비-오버랩될 수 있다. 언도프드 일함수층(19B)은 바텀채널(18B)에 오버랩될 수 있다. 언도프드 일함수층(19B)은 사이드채널(18S)에 비-오버랩될 수 있다.
도 12b에 도시된 바와 같이, 고일함수조절요소도핑(20H)이 수행될 수 있다. 고일함수조절요소도핑(20H)에 의해 언도프드 일함수층(19B)에 고일함수조절요소가 도핑될 수 있다. 고일함수조절요소는 언도프드 일함수층(19B)이 갖는 고유 일함수보다 높은 일함수로 엔지니어링할 수 있다. 고일함수조절요소는 산소, 질소, 알루미늄 또는 이들의 조합을 포함할 수 있다.
고일함수조절요소도핑(20H)에 의해 언도프드 일함수층(19B)은 고일함수층(19H')으로 컨버팅될 수 있다. 고일함수층(19H')에는 고일함수조절요소가 도핑될 수 있다. 고일함수층(19H')은 언도프드 일함수층(19B) 및 저일함수층(19L')보다 높은 일함수를 가질 수 있다. 저일함수층(19L')에는 고일함수조절요소가 도핑되지 않을 수 있다.
저일함수층(19L')과 고일함수층(19H')은 연속된 층일 수 있다. 하드마스크층(15)의 측벽과 상부면 상에는 저일함수조절요소와 고일함수조절요소가 믹싱된 믹스드 일함수층(19M)이 형성될 수 있다. 믹스드 일함수층(19M)은 후속 에치백 및 CMP 공정에 의해 제거될 수 있다.
고일함수조절요소는 임플란트 등과 같은 도핑공정에 의해 함유될 수 있다. 예컨대, 고일함수조절요소의 버티컬임플란트에 의해 언도프드 일함수층(19B)을 고일함수층(19H')으로 컨버팅할 수 있다.
고일함수층(19H')은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물을 포함할 수 있다. 또한, 고일함수층(19H')은 산소, 질소 또는 알루미늄 중에서 적어도 2가지 이상의 요소가 도핑된 도프드 티타늄질화물을 포함할 수 있다.
이와 같이, 고일함수층(19H')은 버티컬임플란트에 의해 형성될 수 있다. 버티컬임플란트의 임플란트각도는 고일함수층(19H')과 바텀채널(18S)이 대부분 오버랩되도록 조절될 수 있다. 고일함수층(19H')은 사이드채널(18S)에 비-오버랩될 수 있다.
상술한 바와 같이, 고일함수조절요소도핑(20H)에 의해 고일함수층(19H')을 형성할 수 있다. 아울러, 저일함수조절요소도핑(20L)에 의해 저일함수층(19L')을 형성할 수 있다. 고일함수층(19H')과 저일함수층(19L')은 서로 다른 일함수를 가질 수 있다.
다른 실시예에서, 고일함수조절요소도핑(20H)과 저일함수조절요소도핑(20L)은 순서를 바꾸어 진행할 수도 있다. 예컨대, 고일함수조절요소도핑(20H)을 먼저 진행한 후에, 저일함수조절요소도핑(20L)을 실시할 수도 있다.
다음으로, 도 10d 내지 도 10f에 도시된 바와 같은 일련의 공정을 수행할 수 있다. 도 12c에 도시된 바와 같이, 매립게이트전극(BG30), 캡핑층(22), 제1도핑영역(23) 및 제2도피영역(24)이 형성될 수 있다.
매립게이트전극(BG30)은 고일함수층(19H'), 저일함수층(19L') 및 게이트도전층(21)을 포함할 수 있다. 저일함수층(19L')은 게이트도전층(21)의 측벽들과 접촉할 수 있다. 고일함수층(19H')은 게이트도전층(21)의 바닥면과 접촉할 수 있다. 고일함수층(19H')과 저일함수층(19L')은 연속될 수 있다. 게이트도전층(21)의 상부면과 저일함수층(19L')의 상부면은 동일 레벨일 수 있다.
저일함수층(19L')과 사이드채널(18S)은 수평 방향으로 오버랩될 수 있다. 저일함수층(19L')은 사이드채널(18S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이에 따라, 사이드채널(18S)의 문턱전압은 저일함수층(19L')의 낮은 일함수에 의해 지배적으로 조절될 수 있다. 고일함수층(19H')과 바텀채널(18B)은 수직 방향으로 오버랩될 수 있다. 고일함수층(19H')은 바텀채널(18B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(18B)의 문턱전압은 고일함수층(19H')의 높은 일함수에 의해 지배적으로 조절될 수 있다. 고일함수층(19H')은 4.5eV 보다 높은 고일함수를 가질 수 있다. 저일함수층(19L')은 4.5eV 보다 낮은 일함수를 가질 수 있다.
도 13a 내지 도 13e는 반도체장치를 제조하는 방법의 제4예를 설명하기 위한 도면이다. 이하, 도 13a 내지 도 13e는 도 5a 및 도 5b의 반도체장치(400, 400F)를 제조하는 방법의 일예를 설명한다.
먼저, 도 10a 내지 도 10f에 도시된 방법에 의해, 고일함수층(19H), 저일함수층(19L'), 게이트도전층(21)을 형성한다. 도 13a에 도시된 바와 같이, 게이트도전층(21) 및 저일함수층(19L')은 활성영역(14)의 상부 표면으로부터 제2리세스깊이(R2)를 가질 수 있다. 제2리세스깊이(R2)는 제1리세스깊이(R1)보다 더 깊을 수 있다. 제1리세스깊이(R1)는 제1예의 방법(도 10f 참조)에 따른 게이트도전층(21) 및 저일함수층(19L')의 리세스깊이일 수 있다. 이처럼, 본 제4예에서는 게이트도전층(21) 및 저일함수층(19L')의 리세스량을 증가시킬 수 있다.
도 13b에 도시된 바와 같이, 게이트도전층(21) 및 저일함수층(19L') 상에 배리어층(31)이 형성될 수 있다. 배리어층(31)은 티타늄질화물을 포함할 수 있다. 배리어층(31)을 형성하기 위해, 티타늄질화물을 형성한 후 리세싱 공정을 수행할 수 있다.
도 13c에 도시된 바와 같이, 배리어층(31) 상에 도프드 폴리실리콘층(32A)이 형성될 수 있다. 도프드 폴리실리콘층(32A)은 N형 불순물이 도핑될 수 있다. 도프드 폴리실리콘층(32A)는 배리어층(31) 상에 게이트트렌치(16)를 채울 수 있다.
도 13d에 도시된 바와 같이, 실리콘-베이스 저일함수층(32)을 형성하기 위해, 도프드 폴리실리콘층(32A)이 리세싱될 수 있다. 이에 따라, 실리콘-베이스 저일함수층(32)은 배리어층(31) 상에 위치할 수 있다. 실리콘-베이스 저일함수층(32)의 상부 표면은 기판(11)의 표면보다 낮은 레벨일 수 있다.
위와 같이, 실리콘-베이스 저일함수층(32)을 형성하므로써, 매립게이트전극(BG11)이 형성될 수 있다. 매립게이트전극(BG11)은 언도프드 고일함수층(19H), 도프드 저일함수층(19L'), 게이트도전층(21), 배리어층(31) 및 실리콘-베이스 저일함수층(32)을 포함할 수 있다.
도 13e에 도시된 바와 같이, 매립게이트전극(BG11) 상에 캡핑층(22)이 형성된다. 캡핑층(22)은 절연물질을 포함한다. 매립게이트전극(BG11) 상에서 게이트트렌치(16)가 캡핑층(22)으로 채워진다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(22)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(22)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(22)은 NON 구조일 수 있다.
캡핑층(22)을 형성하므로써, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(17), 언도프드 고일함수층(19H), 도프드 저일함수층(19L'), 게이트도전층(21), 배리어층(31), 실리콘-베이스 저일함수층(32) 및 캡핑층(22)을 포함한다.
다음으로, 제1도핑영역(23)과 제2도핑영역(24)이 형성될 수 있다. 제1도핑영역(23)과 제2도핑영역(24)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1도핑영역(23)과 제2도핑영역(24)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1도핑영역(23)은 제2도핑영역(24)보다 더 깊을 수 있다. 제1도핑영역(23)과 제2도핑영역(24) 사이에 채널영역(18)이 정의될 수 있다. 즉, 채널영역(18)은 사이드채널(18S)과 바텀채널(18B)을 포함할 수 있다. 제1도핑영역(23)과 제2도핑영역(24)에 의해 사이드채널(18S)은 최초 형성시보다 높이가 낮아질 수 있다.
제1도핑영역(23)과 제2도핑영역(24)은 각각 실리콘-베이스 저일함수층(32)과 오버랩되는 깊이가 될 수 있다. 아울러, 제1도핑영역(23)과 제2도핑영역(24)은 언도프드 고일함수층(19H)과 충분히 이격되는 깊이에 위치할 수 있다.
도프드 저일함수층(19L')과 사이드채널(18S)은 수평 방향으로 오버랩될 수 있다. 도프드 저일함수층(19L')은 사이드채널(18S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이에 따라, 사이드채널(18S)의 문턱전압은 저일함수층(19L')의 낮은 일함수에 의해 지배적으로 조절될 수 있다. 언도프드 고일함수층(19H)과 바텀채널(18B)은 수직 방향으로 오버랩될 수 있다. 언도프드 고일함수층(19H)은 바텀채널(18B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(18B)의 문턱전압은 언도프드 고일함수층(19H)의 높은 일함수에 의해 지배적으로 조절될 수 있다. 언도프드 고일함수층(19H)은 4.5eV 보다 높은 고일함수를 가질 수 있다. 도프드 저일함수층(19L')은 4.5eV 보다 낮은 일함수를 가질 수 있다.
도시하지 않았으나, 도 6a 및 도 6b의 반도체장치(500, 500F)를 제조하는 방법은 도 11a 내지 도 11c, 도 13a 내지 도 13e에 도시된 방법과 유사할 수 있다. 도 7a 및 도 7b의 반도체장치(600, 600F)를 제조하는 방법은 도 12a 내지 도 12c, 도 13a 내지 도 13e에 도시된 방법과 유사할 수 있다.
상술한 제조 방법들에서, 저저항층(21A)은 텅스텐 외에 티타늄질화물을 포함할 수도 있다. 이에 따라, 도 8a 내지 도 8c에 도시된 배리어리스 매립게이트전극을 형성할 수 있다.
도 14a 내지 도 14e는 반도체장치를 제조하는 방법의 제5예를 설명하기 위한 도면이다. 도 14a 내지 도 14e는 도 8d에 도시된 반도체장치(700)를 제조하는 방법의 일예를 설명한다.
먼저, 도 10a 및 도 10b에 도시된 방법에 의해, 도프드 저일함수층(19L') 및 언도프드 고일함수층(19H)이 형성될 수 있다. 이하, 언도프드 고일함수층(19H)을 제1게이트도전층(19H)이라고 약칭하고, 도프드 저일함수층(19L')을 제2게이트도전층(19L')이라고 약칭하기로 한다.
다음으로, 도 14a에 도시된 바와 같이, 언도프드 티타늄질화물층(41A)이 형성될 수 있다. 언도프드 티타늄질화물층(41A)은 고일함수층(19H) 및 저일함수층(19L') 상에서 게이트트렌치(16)를 채울 수 있다.
도 14b에 도시된 바와 같이, 저일함수층(19L') 및 언도프드 티타늄질화물층(41A)이 에치백공정에 의해 리세스될 수 있다. 이에 따라, 제3게이트도전층(41)이 형성될 수 있다. 제3게이트도전층(41)은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 에치백공정을 수행하기 전에 CMP를 이용한 평탄화공정이 미리 수행될 수 있다. 제2게이트도전층(19L')은 CMP 및 에치백 공정에 의해 게이트트렌치(16) 내부에만 잔류할 수 있다. 제1게이트도전층(19H)은 에치백 공정 및 CMP 공정에 노출되지 않을 수 있다.
도 14c에 도시된 바와 같이, 도프드 폴리실리콘층(32A)이 형성될 수 있다. 도프드 폴리실리콘층(32A)은 N형 불순물이 도핑될 수 있다. 도프드 폴리실리콘층(32A)은 제3게이트도전층(41) 상에서 게이트트렌치(16)를 채울 수 있다.
도 14d에 도시된 바와 같이, 실리콘-베이스 저일함수층(32)을 형성하기 위해, 도프드 폴리실리콘층(32A)이 리세싱될 수 있다. 이에 따라, 실리콘-베이스 저일함수층(32)은 제3게이트도전층(41) 상에 위치할 수 있다. 실리콘-베이스 저일함수층(32)의 상부 표면은 기판(11)의 표면보다 낮은 레벨일 수 있다.
위와 같이, 실리콘-베이스 저일함수층(32)을 형성하므로써, 매립게이트전극(BG40)이 형성될 수 있다. 매립게이트전극(BG40)은 제1게이트도전층(19H), 제2게이트도전층(19L'), 제3게이트도전층(41) 및 실리콘-베이스 저일함수층(32)을 포함할 수 있다. 제1게이트도전층(19H), 제2게이트도전층(19L'), 제3게이트도전층(41)은 모두 티타늄질화물일 수 있다. 제1게이트도전층(19H) 및 제3게이트도전층(41)은 언도프드 티타늄질화물일 수 있다. 제2게이트도전층(19L')은 카본 도프드 티타늄질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
도 14e에 도시된 바와 같이, 매립게이트전극(BG40) 상에 캡핑층(22)이 형성된다. 캡핑층(22)은 절연물질을 포함한다. 매립게이트전극(BG40) 상에서 게이트트렌치(16)가 캡핑층(22)으로 채워진다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(22)의 평탄화가 진행될 수 있다. 다른 실시예에서, 캡핑층(22)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(22)은 NON 구조일 수 있다.
캡핑층(22)을 형성하므로써, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(17), 제1게이트도전층(19H), 제2게이트도전층(19L'), 제3게이트도전층(41), 실리콘-베이스 저일함수층(32) 및 캡핑층(22)을 포함한다.
다음으로, 제1도핑영역(23)과 제2도핑영역(24)이 형성될 수 있다. 제1도핑영역(23)과 제2도핑영역(24)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1도핑영역(23)과 제2도핑영역(24)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1도핑영역(23)은 제2도핑영역(24)보다 더 깊을 수 있다. 제1도핑영역(23)과 제2도핑영역(24) 사이에 채널영역(18)이 정의될 수 있다. 즉, 채널영역(18)은 사이드채널(18S)과 바텀채널(18B)을 포함할 수 있다. 제1도핑영역(23)과 제2도핑영역(24)에 의해 사이드채널(18S)은 최초 형성시보다 높이가 낮아질 수 있다.
제1도핑영역(23)과 제2도핑영역(24)은 각각 실리콘-베이스 저일함수층(32)과 오버랩되는 깊이가 될 수 있다. 아울러, 제1도핑영역(23)과 제2도핑영역(24)은 제1게이트도전층(19H)과 충분히 이격되는 깊이에 위치할 수 있다.
제2게이트도전층(19L')과 사이드채널(18S)은 수평 방향으로 오버랩될 수 있다. 제2게이트도전층(19L')은 사이드채널(18S)을 풀리 오버랩(Fully overlapping)할 수 있다. 이에 따라, 사이드채널(18S)의 문턱전압은 제2게이트도전층(19L')의 낮은 일함수에 의해 지배적으로 조절될 수 있다. 제1게이트도전층(19H)과 바텀채널(18B)은 수직 방향으로 오버랩될 수 있다. 제1게이트도전층(19H)은 바텀채널(18B)을 풀리 오버랩할 수 있다. 이에 따라, 바텀채널(18B)의 문턱전압은 제1게이트도전층(19H)의 높은 일함수에 의해 지배적으로 조절될 수 있다. 제1게이트도전층(19H)은 4.5eV 보다 높은 고일함수를 가질 수 있다. 제2게이트도전층(19L')은 4.5eV 보다 낮은 일함수를 가질 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100 : 반도체장치 100G : 매립게이트구조
101 : 기판 102 : 소자분리층
103 : 분리트렌치 104 : 활성영역
105 : 게이트트렌치 106 : 게이트절연층
107 : 일함수층 107H : 언도프드 고일함수층
107L' : 도프드 저일함수층 108 : 게이트도전층
109 : 캡핑층 110 : 채널영역
111 : 제1도핑영역 112 : 제2도핑영역
BG1 : 매립게이트전극

Claims (40)

  1. 반도체기판에 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 일함수층을 형성하는 단계;
    상기 게이트트렌치의 측벽들에 오버랩되는 도프드 저일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 저일함수조절요소를 도핑하는 단계;
    상기 게이트트렌치를 부분적으로 채우는 게이트도전층을 형성하는 단계; 및
    상기 게이트트렌치 양측의 반도체기판 내에 도핑영역들을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저일함수층은 상기 게이트트렌치의 측벽들을 풀리 오버랩하도록 형성하는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저일함수조절요소를 도핑하는 단계는,
    상기 게이트트렌치의 측벽들에 대해 틸트각을 갖는 틸트 임플란트에 의해 수행하는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 일함수층은,
    티타늄질화물을 포함하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저일함수조절요소는,
    카본, 수소 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트도전층은,
    텅스텐 또는 티타늄질화물을 포함하는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도핑영역들은,
    상기 도프드 저일함수층과 부분적으로 오버랩되는 깊이를 갖는 반도체장치 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트도전층을 형성하는 단계 이후에,
    상기 게이트도전층 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 N형 불순물이 도핑된 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층 상에 캡핑층을 형성하는 단계를 더 포함하고,
    상기 폴리실리콘층은 상기 도핑영역들과 오버랩되는 반도체장치 제조 방법.
  9. 반도체기판에 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치의 바닥면 및 측벽들 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 일함수층을 형성하는 단계;
    상기 게이트트렌치의 바닥면에 오버랩되는 도프드 고일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 고일함수조절요소를 도핑하는 단계;
    상기 게이트트렌치를 부분적으로 채우는 게이트도전층을 형성하는 단계; 및
    상기 게이트트렌치 양측의 반도체기판 내에 도핑영역들을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 고일함수층은 상기 게이트트렌치의 바닥면을 풀리 오버랩하도록 형성하는 반도체장치 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 고일함수조절요소를 도핑하는 단계는,
    상기 게이트트렌치의 바닥면에 대해 수직한 방향으로 버티컬 임플란트에 의해 수행하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 일함수층은,
    티타늄질화물을 포함하는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 고일함수조절요소는,
    산소, 질소, 알루미늄 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 게이트도전층은,
    텅스텐 또는 티타늄질화물을 포함하는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 도핑영역들은,
    상기 게이트트렌치의 측벽들에 위치하는 상기 일함수층의 언도프드 부분과 부분적으로 오버랩되는 깊이를 갖는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 게이트도전층을 형성하는 단계 이후에,
    상기 게이트도전층 및 언도프드 저일함수층 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 N형 불순물이 도핑된 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층 상에 캡핑층을 형성하는 단계를 더 포함하고,
    상기 폴리실리콘층은 상기 도핑영역들과 오버랩되는 반도체장치 제조 방법.
  17. 반도체기판에 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치의 표면을 라이닝하는 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 일함수층을 형성하는 단계;
    상기 게이트트렌치의 측벽들에 오버랩되는 도프드 저일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 저일함수조절요소를 도핑하는 단계;
    상기 게이트트렌치의 바닥면에 오버랩되는 도프드 고일함수층을 형성하기 위해, 상기 일함수층에 국부적으로 고일함수조절요소를 도핑하는 단계;
    상기 도프드 고일함수층 및 도프드 저일함수층 상에 상기 게이트트렌치를 부분적으로 채우는 게이트도전층을 형성하는 단계; 및
    상기 게이트트렌치 양측의 반도체기판 내에 도핑영역들을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 저일함수층은 상기 게이트트렌치의 측벽들을 풀리 오버랩하도록 형성하는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 저일함수조절요소를 도핑하는 단계는,
    상기 게이트트렌치의 측벽들에 대해 틸트각을 갖는 틸트 임플란트에 의해 수행하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 일함수층은,
    티타늄질화물을 포함하는 반도체장치 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 저일함수조절요소는,
    카본, 수소 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 고일함수층은 상기 게이트트렌치의 바닥면을 풀리 오버랩하도록 형성하는 반도체장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 고일함수조절요소를 도핑하는 단계는,
    상기 게이트트렌치의 바닥면에 대해 수직한 방향으로 버티컬 임플란트에 의해 수행하는 반도체장치 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 고일함수조절요소는,
    산소, 질소, 알루미늄 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 게이트도전층은,
    텅스텐 또는 티타늄질화물을 포함하는 반도체장치 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 일함수층과 게이트도전층은 각각,
    티타늄질화물을 포함하는 반도체장치 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 도핑영역들은,
    상기 도프드 저일함수층과 부분적으로 오버랩되는 깊이를 갖는 반도체장치 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 게이트도전층을 형성하는 단계 이후에,
    상기 게이트도전층 및 도프드 저일함수층 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 N형 불순물이 도핑된 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층 상에 캡핑층을 형성하는 단계를 더 포함하고,
    상기 폴리실리콘층은 상기 도핑영역들과 오버랩되는 반도체장치 제조 방법.
  29. 반도체기판 내로 확장되고, 바텀채널과 사이드채널을 포함하는 게이트트렌치;
    상기 바텀채널과 오버랩되도록 상기 게이트트렌치의 가장 낮은 부분을 커버링하는 고일함수층;
    상기 고일함수층으로부터 연속되고, 상기 사이드채널에 오버랩되는 저일함수층;
    상기 고일함수층 및 저일함수층을 커버링하고, 상기 게이트트렌치에 채워진 게이트도전층; 및
    상기 게이트트렌치에 의해 서로 분리되고 상기 사이드채널의 상부와 접하는 도핑영역들
    을 포함하는 반도체장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 저일함수층은, 상기 사이드채널에 풀리 오버랩되는 반도체장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 고일함수층은, 상기 바텀채널에 풀리 오버랩되는 반도체장치.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 저일함수층은, 저일함수조절요소가 도핑된 물질을 포함하고, 상기 고일함수층은 상기 저일함수조절요소가 비도핑된 물질을 포함하되,
    상기 저일함수조절요소는 카본, 수소 또는 이들의 조합을 포함하는 반도체장치.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 고일함수층은 고일함수조절요소가 도핑된 물질을 포함하고, 상기 저일함수층은 상기 고일함수조절요소가 비도핑된 물질을 포함하되,
    상기 고일함수조절요소는 산소, 질소, 알루미늄 또는 이들의 조합을 포함하는 반도체장치.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 저일함수층은 저일함수조절요소가 도핑된 물질을 포함하고, 상기 고일함수층은 고일함수조절요소가 도핑된 물질을 포함하되,
    상기 저일함수조절요소는 카본, 수소 또는 이들의 조합을 포함하고,
    상기 고일함수조절요소는 산소, 질소, 알루미늄 또는 이들의 조합을 포함하는 반도체장치.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 저일함수층은, 카본 도프드 티타늄 질화물, 수소 도프드 티타늄질화물 또는 이들의 조합을 포함하는 반도체장치.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 고일함수층은 산소 도프드 티타늄질화물, 질소 도프드 티타늄질화물, 알루미늄 도프드 티타늄질화물 또는 이들의 조합을 포함하는 반도체 장치.
  37. ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 게이트도전층 상의 배리어층;
    상기 배리어층 상의 N형 불순물이 도핑된 폴리실리콘층; 및
    상기 폴리실리콘층 상의 캡핑층을 더 포함하고,
    상기 폴리실리콘층은 상기 도핑영역들과 오버랩되는 반도체장치.
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 저일함수층은 저일함수조절요소가 도핑된 티타늄질화물을 포함하고,
    상기 고일함수층은 상기 저일함수조절요소가 비도핑된 티타늄질화물을 포함하며,
    상기 게이트도전층은 텅스텐 또는 상기 저일함수조절요소가 비도핑된 티타늄질화물을 포함하는 반도체장치.
  39. ◈청구항 39은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 고일함수층은 고일함수조절요소가 도핑된 티타늄질화물을 포함하고,
    상기 저일함수층은 상기 고일함수조절요소가 비도핑된 티타늄질화물을 포함하며,
    상기 게이트도전층은 텅스텐 또는 상기 고일함수조절요소가 비도핑된 티타늄질화물을 포함하는 반도체장치.
  40. ◈청구항 40은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 저일함수층은 저일함수조절요소가 도핑된 티타늄질화물을 포함하고,
    상기 고일함수층은 고일함수조절요소가 도핑된 티타늄질화물을 포함하며,
    상기 게이트도전층은 텅스텐 또는 상기 저일함수조절요소 및 고일함수조절요소가 비도핑된 티타늄질화물을 포함하는 반도체장치.
KR1020160172646A 2016-12-16 2016-12-16 매립게이트구조를 구비한 반도체장치 및 그 제조 방법 KR102511942B1 (ko)

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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543181B1 (ko) * 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
KR102404645B1 (ko) * 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
US10607895B2 (en) * 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102377358B1 (ko) * 2017-10-16 2022-03-23 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102515429B1 (ko) * 2017-11-29 2023-03-28 삼성전자주식회사 반도체 장치
CN108987282B (zh) * 2018-09-11 2023-07-21 长鑫存储技术有限公司 一种半导体器件及其制造方法
US10727232B2 (en) * 2018-11-07 2020-07-28 Applied Materials, Inc. Dram and method of making
US10790287B2 (en) 2018-11-29 2020-09-29 Applied Materials, Inc. Reducing gate induced drain leakage in DRAM wordline
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN111627819B (zh) * 2019-02-28 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11081396B2 (en) * 2019-09-12 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN112582413B (zh) * 2019-09-27 2024-03-22 华邦电子股份有限公司 半导体元件及其制造方法
US11367787B2 (en) 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
US11594644B2 (en) * 2019-11-13 2023-02-28 Micron Technology, Inc. Microelectronic devices including passivation materials, related electronic devices, and related methods
CN110867489A (zh) * 2019-11-19 2020-03-06 上海华力集成电路制造有限公司 P型半导体器件及其制造方法
CN112951981A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11690216B2 (en) * 2019-12-13 2023-06-27 Micron Technology, Inc. Structure to reduce bending in semiconductor devices
KR20210088827A (ko) 2020-01-07 2021-07-15 삼성전자주식회사 반도체 장치
KR20220014588A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 반도체 소자
KR20220033587A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 소자
US11417744B2 (en) * 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same
TWI763567B (zh) * 2021-07-26 2022-05-01 華邦電子股份有限公司 半導體裝置及其形成方法
US20230029955A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company Limited Transistor structure having reduced contact resistance and methods of forming the same
US20230084548A1 (en) 2021-09-15 2023-03-16 Winbond Electronics Corp. Semiconductor structure and method of manufacturing the same
US11832432B2 (en) * 2021-12-16 2023-11-28 Nanya Technology Corporation Method of manufacturing memory device having word lines with reduced leakage
KR20230152403A (ko) * 2022-04-27 2023-11-03 삼성전자주식회사 반도체 메모리 장치
KR20240096232A (ko) * 2022-12-19 2024-06-26 삼성전자주식회사 집적회로 소자
CN117529102B (zh) * 2024-01-03 2024-05-14 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285829B2 (en) 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
KR100724563B1 (ko) * 2005-04-29 2007-06-04 삼성전자주식회사 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
KR101194973B1 (ko) * 2010-04-27 2012-10-25 에스케이하이닉스 주식회사 반도체 소자의 트랜지스터 및 그 형성방법
CN103311247B (zh) * 2012-03-14 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
KR102008318B1 (ko) * 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자
KR20140106903A (ko) 2013-02-27 2014-09-04 에스케이하이닉스 주식회사 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법
KR20150090674A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트전극을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102055333B1 (ko) 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102181609B1 (ko) * 2014-02-04 2020-11-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150093384A (ko) * 2014-02-07 2015-08-18 에스케이하이닉스 주식회사 저저항 텅스텐계 매립게이트구조물을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102162733B1 (ko) * 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102242989B1 (ko) * 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102336033B1 (ko) * 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102396085B1 (ko) * 2015-10-28 2022-05-12 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102410919B1 (ko) * 2015-10-29 2022-06-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀
KR102455869B1 (ko) * 2015-12-23 2022-10-20 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀

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