CN116113237A - 存储器及其制作方法 - Google Patents

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CN116113237A CN202310234943.XA CN202310234943A CN116113237A CN 116113237 A CN116113237 A CN 116113237A CN 202310234943 A CN202310234943 A CN 202310234943A CN 116113237 A CN116113237 A CN 116113237A
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Changxin Memory Technologies Inc
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Abstract

本发明实施例提供一种存储器及其制作方法，存储器包括：沿第一方向延伸的有源区和沿第二方向延伸的字线，所述字线部分位于相邻所述有源区之间，所述字线包括栅导电层，在平行于所述第一方向上，所述有源区具有朝向所述字线的端面，且所述端面与所述栅导电层之间的间距的极差处于预设范围内。本发明有利于降低字线造成的相邻有源区之间的信号干扰。

Description

存储器及其制作方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种存储器及其制作方法。
背景技术
存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为只读存储器和随机存取存储器。存储器通常包括电容器以及与电容器连接的晶体管，电容器用来存储代表存储信息的电荷，晶体管是控制电容器的电荷流入和释放的开关。其中，晶体管中形成有源极、漏极和栅极，栅极连接至字线。
然而，随着工艺节点的不断缩小，存储器中行锤(row hammer)效应带来的信号干扰的问题越来越严重，如何解决这一问题已成为存储器工艺优化的重要方向。
发明内容
本发明实施例提供一种存储器及其制作方法，有利于降低字线之间的信号干扰。
为解决上述问题，本发明实施例提供一种存储器，包括：沿第一方向延伸的有源区和沿第二方向延伸的字线，所述字线部分位于相邻所述有源区之间，所述字线包括栅导电层，在平行于所述第一方向上，所述有源区具有朝向所述字线的端面，且所述端面与所述栅导电层之间的间距的极差处于预设范围内。
在一些实施例中，在平行于所述第一方向上，所述端面与所述字线之间的间距的极差处于所述预设范围内。
在一些实施例中，在平行于所述第一方向上，所述端面与所述字线之间的间距的极差大于所述预设范围。
在一些实施例中，所述字线还包括位于所述栅导电层和所述有源区之间的
Figure BDA0004123059270000021
栅介电层，在平行于所述第一方向上，所述栅介电层的厚度的最大值为3nm～5nm，且最小值为1nm～3nm。
在一些实施例中，所述预设范围为0nm～0.4nm。
在一些实施例中，所述存储器还包括：位于相邻所述有源区之间的隔离结构，所述字线位于所述隔离结构内，所述字线包括位于所述隔离结构和所述栅导电层之间的栅介电层，所述栅介电层的材料的介电常数大于或等于所述隔离结构的材料的介电常数。
在一些实施例中，所述栅导电层包括邻接的直线部和弯折部，所述直线部位于所述有源区内且沿所述第二方向延伸，所述弯折部位于相邻所述有源区之间且具有垂直所述第一方向延伸的部分。
相应地，本发明实施例还提供一种存储器的制作方法，包括：提供沿第一方向延伸的有源区；形成沿第二方向延伸的字线，所述字线部分位于相邻所述有源区之间，所述字线包括栅导电层，在平行于所述第一方向上，所述有源区具有朝向所述字线的端面，且所述端面与所述栅导电层之间的间距的极差处于预设范围内。
在一些实施例中，在平行于所述第一方向上，所述端面与所述字线之间的间距的极差处于所述预设范围内。
在一些实施例中，相邻所述有源区之间具有隔离结构；形成所述字线的工艺步骤包括：形成用于填充所述字线的凹槽，所述凹槽穿过所述有源区和隔离结构，在平行于所述第一方向上，所述端面与所述隔离结构内的所述凹槽之间的所述隔离结构的厚度的极差处于所述预设范围内。
在一些实施例中，在平行于所述第一方向上，所述端面与所述字线之间的间距的极差大于所述预设范围。
在一些实施例中，相邻所述有源区之间具有隔离结构；形成所述字线的工艺步骤包括：形成用于填充所述字线的凹槽，所述凹槽穿过所述有源区和隔离结构；进行原位生长工艺，以利用所述有源区内的材料形成覆盖所述凹槽侧壁和底面的栅介电层；向所述凹槽内填充形成所述栅导电层。
在一些实施例中，所述原位生长工艺包括氧化工艺或氮化工艺。
Figure BDA0004123059270000031
在一些实施例中，所述氧化工艺包括热氧化工艺，所述热氧化工艺的工艺温度为900℃～1100℃。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，端面与栅导电层之间的间距的极差处于预设范围内，端面上距离栅导电层较近的位置与栅导电层之间具有较大的间距，如此，有利于避免栅导电层施加于端面上某一位置处的电场过大，进而避免该位置的电子受到作动而发生电子迁移，从而减小相邻有源区之间的信号干扰。
另外，在平行于第一方向上，端面上的不同位置与栅导电层之间的介电常数存在差异时，采用介电常数较大或相等的栅介电层材料进行差异弥补，有利于减薄栅介电层的厚度，为栅导电层预留更大的空间，进而减小栅导电层电阻，提升字线的信号传输性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1和图2为一种存储器的结构示意图；
图3至图9为本发明第一实施例提供的存储器的制作方法各步骤对应的结构示意图；
图10至图16为本发明第二实施例提供的存储器的制作方法各步骤对应的结构示意图。
具体实施方式
参考图1和图2，图1为存储器的俯视图，图2为图1中沿截面方向AA的剖面结构示意图。
存储器包括：沿第一方向X延伸的有源区11、位于相邻有源区11之间的隔离结构12和沿第二方向Y延伸且部分位于隔离结构12内的字线13；在平行于第一方向X上，有源区11具有朝向字线13的端面11c。
由于第一方向X与第二方向Y通常并非垂直的，当位于相邻有源区11之间
Figure BDA0004123059270000041
的字线13为直线时，在平行于第一方向X上，端面11c上的不同位置与字线13之间的间距不同，即端面11c与字线13之间的间距的极差不为零。
具体地，在平行于第一方向X上，端面11c具有距离字线13最近的第一位置11a和距离字线13最远的第二位置11b，第一位置11a与字线13之间具有第一间距d1，第二位置11b与字线13之间具有第二间距d2，第一间距d1与第二间距d2之间的差值即为极差。当第一方向X与第二方向Y不垂直时，极差不为零，且极差的大小随着第一方向X和第二方向Y之间的夹角减小而增大。
由于位于字线13两侧的有源区11通常是对称分布的，且相邻有源区11之间的间距是固定的，因此，端面11c与字线13之间的间距的极差越大，第一间距d1就越小，第二间距d2就越大。在栅介电层131的厚度不变的情况下，由于隔离结构12内的栅导电层132距离有源区11的第一位置11a较近，隔离结构12内的栅导电层132施加于第一位置11a的电场越强，有源区11中漏区(即有源区11中相邻两字线13之间的区域)处的电子越容易受到作动。当受到作动而聚集在有源区11中字线13下方的电子数量较多时，字线13下方就会形成沟道，此时，电子会通过沟道从有源区11的漏区迁移至有源区11的源区(即靠近隔离结构12内的栅导电层132的区域)，进而造成信号干扰。
需要说明的是，由于第一位置11a距离隔离结构12内的字线13较近，因此电子串扰通常发生在有源区11的第一位置11a和隔离结构12之间。
根据上述分析可知，当端面11c与栅导电层132之间的间距的极差大于预设范围时，隔离结构12内的栅导电层132距离第一位置11a较近，隔离结构12内的栅导电层132更容易作动有源区11内的电子，使得有源区11内的电子聚集在有源区11中靠近隔离结构12的字线13下方并形成沟道，进而造成信号干扰。
为解决上述问题，本发明实施提供一种存储器及其制作方法，该存储器中端面与栅导电层之间的间距的极差处于预设范围内，端面上距离栅导电层较近的位置与栅导电层之间具有较大的间距，栅导电层施加于该位置的电场较小，如此，有利于减少栅导电层所能作动的电子数量，从而抑制沟道的形成以及减少信号干扰。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对
Figure BDA0004123059270000051
本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
参考图3至图9，图3至图9为本发明第一实施例提供的存储器的制作方法各步骤对应的结构示意图。为了图示清楚，每一步骤都给出了存储器的俯视图和存储器沿截面方向AA的剖面结构示意图。
参考图3和图4，提供沿第一方向X延伸的有源区21和沿第二方向Y延伸的凹槽23。
本实施例中，相邻有源区21之间具有隔离结构22，凹槽23位于有源区21和隔离结构22内，凹槽23用于填充字线；在其他实施例中，相邻有源区之间也可以是其他结构或者是空置的凹槽，当相邻有源区之间为空置的凹槽时，后续可通过沉积工艺等其他工艺形成具有特定形状的栅介电层。
本实施例中，在平行于第一方向X上，有源区21具有朝向凹槽23的端面21c，有源区21的材料包括单晶硅；在其他实施例中，有源区的材料还可以是多晶硅、锗等半导体材料。
本实施例中，位于相邻有源区21之间的凹槽23为直槽，第一方向X与第二方向Y不垂直，在平行于第一方向X上，端面21c上具有距离凹槽23最近的第一位置21a和距离凹槽23最远的第二位置21b，第一位置21a与凹槽23之间具有第一间距d1，第二位置21b与凹槽23之间具有第二间距d2，第一间距d1小于第二间距d2。从截面方向AA的剖面示意图上可以看出，位于隔离结构22内的凹槽23距离一有源区21较近，距离另一有源区21较远。
本实施例中，第一间距d1与第二间距d2的差值大于预设范围，即端面21c与字线之间的间距的极差大于预设范围。为使得端面21c与后续形成的栅导电层之间的间距的极差处于预设范围内，需要形成厚度不同的栅介电层，以对端面21c与栅导电层之间的间距进行调整，从而对位于端面21c与栅导电层之间的介质层的电场隔离能力进行调整，介质层包括位于端面21c和栅导电层之间的隔离结构22和栅介电层。
参考图5和图6，进行原位生长工艺，以利用有源区21内的材料形成栅介
Figure BDA0004123059270000061
电层241。
为了表达上的简洁，将位于隔离结构22内的凹槽23定义为第一凹槽231，将位于有源区21内的凹槽23定义为第二凹槽232。
本实施例中，由于栅介电层241需要依靠有源区21内的材料形成，因此，在形成栅介电层241的过程中，有源区21内的材料扩散至第一凹槽231表面所需要的时间会决定栅介电层241的形成速率和栅介电层241的厚度。具体地，在原子扩散速率相同的情况下，由于第一位置21a距离第一凹槽231较近，因此第一位置21a处的材料能够更快地扩散至第一凹槽231表面以形成栅介电层241，最终使得第一位置21a对应的第一凹槽231表面的栅介电层241的厚度大于第二位置21a对应的第一凹槽231表面的栅介电层241的厚度。
以下以采用氧化工艺形成材料为氧化硅的栅介电层241作为示例进行原理性说明。
在进行氧化工艺的过程中，由于第一位置21a距离第一凹槽231较近，因此，在单位时间内，更多地硅原子能够从第一位置21a处扩散至第一凹槽231表面，进而在第一凹槽231表面形成厚度较厚的栅介电层241；相应地，由于第二位置21b距离第一凹槽231较远，在单位时间内，仅有较少的硅原子能够从第二位置21b处扩散至第一凹槽231表面，因此第二位置21b对应的第一凹槽231表面的栅介电层231较薄。
相应地，由于第二凹槽232直接位于有源区21内，因此在形成栅介电层241的过程中，无需考虑原子扩散时间对栅介电层241的厚度的影响，覆盖第二凹槽232侧壁的栅介电层241较为均匀。
利用第一位置21a和第二位置21b相对于第一凹槽231的位置关系，采用原位生成工艺形成厚度不同的栅介电层241，有利于减小端面21c与后续形成的栅导电层之间的间距的极差，从而使得端面21c与栅导电层之间的间距的极差处于预设范围，即使得端面21c上距离栅导电层较近的位置与栅导电层之间具有较大的间距，栅导电层施加于该位置的电场较小，进而减少栅导电层能够作动的电子数量，抑制沟道的形成以及减少信号干扰。本实施例仅以采用氧化工艺形成氧化硅作为栅介电层241作为示例；在其他实施例中，还可以采用氮化工艺形成氮化硅或氮化锗作为栅介电层，栅介电层的材料与有源区的材料有关。
Figure BDA0004123059270000071
本实施例中，在平行于第一方向X上，第一位置21a对应的第一凹槽231表面位置的栅介电层241厚度最厚，厚度的最大值为3nm～5nm，例如3.5nm、4nm或4.5nm；第二位置21b对应的第一凹槽231表面位置的栅介电层241厚度最薄，厚度的最小值为1nm～3nm，例如1.5nm、2nm或2.5nm。
本实施例中，端面21c与栅导电层之间的间距的极差的预设范围为0nm～0.4nm，例如0.1nm、0.2nm或0.3nm。预设范围过大，则可能导致后续形成的栅导电层与第一位置21a间距过小，进而发生信号干扰问题。
本实施例中，采用热氧化工艺形成栅介电层241，由于热氧化工艺具有较高的工艺温度，而高温环境有利于加速原子的扩散运动，因此，采用热氧化工艺形成栅介电层241有利于缩短工艺时长。其中，热氧化工艺的温度为900℃～1100℃，例如950℃、1000℃或1500℃。
需要说明的是，随着栅介电层241的形成，有源区21内的硅原子扩散至当前栅介电层241表面的时间会逐渐增加，栅介电层241在单位时间内生长的厚度会越来越小。
换句话说，随着氧化工艺的进行，第一位置21a对应的第一凹槽231表面的栅介电层241形成速率与第二位置21b对应的第一凹槽231表面的栅介电层241形成速率会趋于相等，此时，在平行于第一方向X上，位于第一位置21a和栅导电层之间的介质层的厚度与位于第二位置21b和栅导电层之间的介质层的厚度的差值也较小，不同位置对应的介质层的电场隔离能够差异较小。
本实施例中，热氧化工艺的工艺时间为10min～60min，例如20min、40min或50min。工艺时间过短，不利于使得端面21c与栅导电层之间的间距的极差处于预设范围；工艺时间过长，会形成过厚的栅介电层241，进而导致栅导电层的预留空间过小，栅导电层的电阻较大，以及导致位于有源区21内的字线的阈值电压过大，所需要的工作电压增大，存储器的灵敏度降低。
在其他实施例中，氧化工艺还包括原位水汽生成工艺、湿法氧化工艺以及干法氧化工艺。
本实施例中，栅介电层241的材料的介电常数大于或等于隔离结构22的材料的介电常数，如此，可采用较薄的栅介电层241弥补端面21c不同位置对应的隔离结构22厚度差异，为栅导电层预留较大的空间，从而减小栅导电层电阻。
Figure BDA0004123059270000081
本实施例中，在进行原位生成工艺之后，隔离结构22厚度较薄的一侧栅介电层241的厚度较厚，隔离结构22厚度较厚的一侧栅介电层241的厚度较薄，端面21c与栅导电层之间的间距的极差处于预设范围内，为栅导电层预留的沟槽可视为处于相邻有源区21的中心位置。
参考图7和图8，向第一凹槽231和第二凹槽232内填充栅导电层242，栅介电层241和栅导电层242构成字线24，栅导电层242的宽度为5nm～15nm，栅导电层242的材料包括钨；参考图9，在字线24上形成用于电隔离或支撑等作用的介质层25。另外，栅介电层241和栅导电层242之间还可形成阻挡层(图中未示出)，阻挡层的材料包括氮化钛。
本实施例中，由于第一凹槽231内不同位置的栅介电层241的厚度不同，第二凹槽231内不同位置的栅介电层242的厚度相同，因此，填充于第一凹槽231和第二凹槽232内的栅导电层242也会呈现出不同的形状。具体地，栅导电层242包括位于相邻有源区21之间的弯折部242a以及位于有源区21内的直线部。其中，直线部沿第二方向Y延伸，弯折部242a具有垂直第一方向X延伸的部分。
本实施例中，端面与栅导电层之间的间距的极差处于预设范围内，端面上距离栅导电层较近的位置与栅导电层之间具有较大的间距，如此，有利于避免栅导电层施加于端面上某一位置处的电场过大，进而避免该位置的电子受到作动而发生电子迁移，从而减小相邻字线之间的信号干扰。
本发明另一实施例还提供一种存储器的制作方法，与前一实施例不同的是，本实施例中，端面与第一凹槽之间的间距的极差处于预设范围内。以下将结合图10至图15进行详细说明，图10至图15为本发明第二实施例提供的存储器的制作方法各步骤对应的结构示意图。与上一实施例相同或者相应的形成步骤，可以参考上一方法实施例的相应说明，以下不做赘述。
参考图10和图11，提供沿第一方向X延伸的有源区31以及沿第二方向Y延伸的凹槽33。
本实施例中，凹槽33包括位于相邻有源区31之间的第一凹槽331和位于有源区31内的第二凹槽，在平行第一方向X的方向上，端面31c与第一凹槽331之间的极差处于预设范围内。
Figure BDA0004123059270000091
本实施例中，可采用刻蚀工艺刻蚀隔离结构32形成凹槽33，由于第一凹槽231的形状要根据端面31c的位置进行调整，因此从俯视图上可以看出，第一凹槽331为弯折状态，第二凹槽332为直线状态。通过特制的掩膜板进行刻蚀工艺形成具有特殊形状的凹槽33，有利于提高凹槽33的结构稳定性，进而提高字线的结构稳定性。
参考图12和图13，形成栅介电层341。
本实施例中，可采用原位生成工艺或沉积工艺形成栅介电层341。当采用原位生成工艺时，由于端面31c与第一凹槽331之间的间距的极差处于预设范围内，因为栅介电层341在不同位置处的厚度差异也较小。
参考图14和图15，向第一凹槽331和第二凹槽332内填充栅导电层342，栅介电层341和栅导电层342构成字线34，栅导电层342的宽度为5nm～15nm，栅导电层342的材料包括钨；参考图16，在字线34上形成介质层35，介质层35起到电隔离和支撑等作用。另外，栅介电层341和栅导电层342之间还可形成阻挡层(图中未示出)，阻挡层的材料包括氮化钛。
本实施例中，直接通过特制的掩膜版形成具有特殊形状的凹槽，如此，有利于保证不同位置的凹槽以及填充凹槽形成的字线具有较好的结构稳定性，进而使得存储器具有良好的性能稳定性。
相应地，本发明实施例还提供一种存储器，该存储器可采用上述存储器的制作方法制成。
参考图7至图8，存储器包括：沿第一方向X延伸的有源区21和沿第二方向Y延伸的字线24，字线24部分位于相邻有源区21之间，字线24包括栅导电层242，在平行于第一方向X上，有源区21具有朝向字线24的端面21c，且端面21c与栅导电层242之间的间距的极差处于预设范围内。
本实施例中，在平行于第一方向X上，端面21c与字线24之间的间距的极差大于预设范围；在其他实施例中，参考图10，在平行于第一方向上，端面31c与第一凹槽331之间的间距的极差处于预设范围内。
本实施例中，字线24还包括位于栅导电层242和有源区21之间的栅介电层241，在平行于第一方向X上，栅介电层241的厚度的最大值为3nm～5nm，
P20200466CN1-DA.201164CN-CH-IF1例如为3.5nm、4nm或4.5nm，且最小值为1nm～3nm，例如1.5nm、2nm或2.5nm。
本实施例中，预设范围为0nm～0.4nm。
本实施例中，存储器还包括：位于相邻有源区21之间的隔离结构22，字线24位于隔离结构22内，字线24包括位于隔离结构22和栅导电层242之间的栅介电层241，栅介电层241的材料的介电常数大于或等于隔离结构22的材料的介电常数。
本实施例中，栅导电层242包括邻接的弯折部242a和直线部242b，直线部242b位于有源区21内，弯折部242a位于相邻有源区21之间。
本实施例中，端面与栅导电层之间的间距的极差处于预设范围内，端面上距离栅导电层较近的位置与栅导电层之间具有较大的间距，如此，有利于避免栅导电层施加于端面上某一位置处的电场过大，进而避免该位置的电子受到作动而发生电子迁移，从而减小相邻有源区之间的信号干扰。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.一种存储器，其特征在于，包括：
沿第一方向延伸的多个有源区；
所述有源区之间的隔离结构；
沿第二方向延伸的多个字线，所述第一方向与所述第二方向不垂直；
所述字线包括栅导电层；
其中，所述栅导电层包括位于所述隔离结构内的弯折部。
2.根据权利要求1所述的存储器，其特征在于，所述弯折部位于相邻有源区的两端之间的区段的延伸方向与所述第一方向之间的夹角，大于，所述第二方向与所述第一方向之间的夹角。
3.根据权利要求2所述的存储器，其特征在于，所述弯折部的位于相邻有源区的两端之间的区段的延伸方向垂直于所述第一方向。
4.根据权利要求1所述的存储器，其特征在于，所述隔离结构内形成有第一凹槽，所述有源区内形成有第二凹槽，所述第一凹槽和所述第二凹槽连通；
所述字线还包括：
栅介电层，所述栅介电层位于所述第一凹槽和所述第二凹槽的内壁；
所述栅导电层位于所述第一凹槽和所述第二凹槽内。
5.根据权利要求4所述的存储器，其特征在于，所述栅导电层的弯折部位于所述第一凹槽内，所述栅导电层还包括位于所述第二凹槽内的直线部，所述直线部与所述弯折部连接。
6.根据权利要求4所述的存储器，其特征在于，在所述第一方向上，所述第一凹槽位于相邻所述有源区两端之间的区段中，位于同侧所述内壁上的所述栅介电层的厚度不均匀。
7.根据权利要求6所述的存储器，其特征在于，沿所述第一方向的剖面中，所述剖面垂直于所述第一方向和所述第二方向所构成平面，相邻所述有源区两端之间的所述栅介电层在靠近所述隔离结构较薄侧的厚度，大于靠近所述隔离结构较厚侧的厚度。
8.根据权利要求7所述的存储器，其特征在于，
相邻所述有源区两端之间的所述栅介电层在靠近所述隔离结构较薄侧的厚度范围为3nm～5nm，相邻所述有源区两端之间的所述栅介电层在靠近所述隔离结构较厚侧的厚度范围为1nm～3nm。
9.根据权利要求4所述的存储器，其特征在于，在所述第一方向上，所述第一凹槽位于相邻所述有源区两端之间的区段中，位于同侧所述内壁上的所述栅介电层的厚度相同。
10.根据权利要求4所述的存储器，其特征在于，所述第一凹槽的位于相邻有源区的两端之间的区段的延伸方向与所述第一方向的法线之间的夹角，小于，所述第二方向与第一方向的法线之间的夹角。
11.根据权利要求4所述的存储器，其特征在于，所述第一凹槽的位于相邻有源区的两端之间的区段的延伸方向垂直于所述第一方向。
12.一种存储器的制作方法，其特征在于，包括：
提供沿第一方向延伸的有源区和沿第二方向延伸的凹槽，相邻所述有源区之间具有隔离结构，所述凹槽位于所述有源区和所述隔离结构内；
在所述凹槽内形成字线，所述字线包括栅介电层和栅导电层；
其中，所述栅导电层包括位于所述隔离结构内的弯折部。
13.根据权利要求12所述的存储器的制作方法，其特征在于，所述弯折部位于相邻有源区的两端之间的区段的延伸方向与所述第一方向之间的夹角，大于，所述第二方向与所述第一方向之间的夹角。
14.根据权利要求12所述的存储器的制作方法，其特征在于，利用原位生成工艺在所述凹槽的内壁形成所述栅介电层，所述凹槽位于相邻所述有源区两端之间的区段中同侧所述内壁上的所述栅介电层的厚度不同。
15.根据权利要求14所述的存储器的制作方法，其特征在于，所述原位生成工艺包括氧化工艺或氮化工艺。
16.根据权利要求15所述的存储器的制作方法，其特征在于，所述氧化工艺包括热氧化工艺，所述热氧化工艺的温度范围包括900℃～1100℃。
17.根据权利要求12所述的存储器的制作方法，其特征在于，利用沉积工艺在所述凹槽的内壁形成所述栅介电层，所述凹槽位于相邻所述有源区两端之间的区段中位于同侧所述内壁上的所述栅介电层的厚度相同；所述凹槽位于相邻有源区两端之间的区段的延伸方向与所述第一方向之间的夹角，大于，所述第二方向与第一方向之间的夹角。
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