KR100811373B1 - 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 벌브형 리세스 게이트의 리세스 형성 시 소자분리막에 형성되는 리세스를 활성영역 에지부에서 소정 거리 이격된 위치에 형성되도록 함으로써, 리세스 형성 시 활성영역 에지부의 반도체 기판의 손상을 방지하고, 이로 인해 발생하는 SAC 페일을 방지하여, 소자의 특성 및 수율을 향상시키는 기술을 개시한다.

Description

노광 마스크 및 이를 이용한 반도체 소자의 제조 방법{EXPOSURE MASK AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 벌브형 리세스 게이트 제조 방법 및 그 문제점을 도시한 평면도, 단면도 및 사진.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법을 도시한 평면도 및 단면도.
도 3a 내지 도 3d는 본 발명의 노광 마스크를 이용한 반도체 소자의 제조 방법을 도시한 단면도.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 제조 방법의 효과를 도시한 사진.
본 발명은 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 벌브형 리세스 게이트의 리세스 형성 시 소자분리막에 형성되는 리세스를 활성영역 에지부에서 소정 거리 이격된 위치에 형성되도록 함으로써, 리세스 형성 시 활성영역 에지부의 반도체 기판의 손상을 방지하고, 이로 인해 발생하는 SAC 페일 을 방지하여, 소자의 특성 및 수율을 향상시키는 기술을 개시한다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나 반도체 소자의 크기가 점점 작아지면서 리세스 영역과 게이트 간에 오정렬 발생의 위험이 높아지고 있다. 오정렬이 발생할 경우 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있으므로, 리세스 영역과 게이트가 접속되는 리세스 영역 선폭은 정렬 마진을 고려하여 좁게 형성하고, 리세스 영역의 저부는 유효 면적 확보를 위해 구형으로 형성하는 벌브(Bulb)형 리세스 게이트 형성 방법이 개발되었다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 벌브형 리세스 게이트 형성 방법을 도시한 평면도 및 단면도이고, 그 문제점을 도시한 사진이다.
도 1a를 참조하면, 반도체 기판(5) 상에 활성영역(10)을 정의하는 소자분리막(25)이 구비되고, 활성영역(10)과 수직한 방향으로 구비된 라인형의 리세스 패턴(30)을 도시한 것으로, 도 1a의 ⅰ)는 평면도이며, 도 1a의 ⅱ)는 상기 ⅰ)의 X - X'에 따른 단면도를 도시한 것이다.
도 1a를 참조하여 벌브형 리세스 게이트 형성 공정을 설명하면, 활성영역(10)을 정의하는 소자분리용 트렌치(미도시)를 형성하고, 상기 트렌치(미도시) 내부에 측벽 산화막(미도시)을 형성한 후 상기 트렌치(미도시)를 포함하는 전체 상부에 일정 두께의 라이너 질화막(미도시)을 형성한다.
다음에, 상기 트렌치(미도시)를 매립하는 소자분리용 산화막을 형성한 후 평탄화 식각하여 소자분리막(25)을 형성한다.
도시되지 않았지만, 상기 소자분리막 형성 후 상기 활성영역의 반도체 기판 및 상기 소자분리막을 식각하여 벌브형 리세스를 형성하되, 벌브형 리세스의 목(Neck) 부분인 리세스를 먼저 형성한 후 상기 리세스를 등방성 식각 공정으로 더 식각하여 벌브(Bulb)형 리세스을 형성한다.
다음에, 전체 상부에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층을 순차적으로 형성한 후 패터닝하여 게이트 패턴을 형성하고, 상기 게이트 패턴 측벽에 스페이서를 형성하여 게이트를 형성한다.
그 다음에, 상기 게이트 사이를 매립하는 랜딩 플러그 콘택(Landing Plug Contact)을 형성한다.
도 1b는 종래 기술의 문제점을 도시한 사진으로, 상기 벌브형 리세스의 목 부분인 리세스 형성 시 상기 도 1b의 'A'와 같이 활성영역 에지부의 반도체 기판이 일부 식각되는 문제점이 발생하며, 후속으로 벌브형 리세스 형성 시 일부 식각된 반도체 기판이 더 식각되어 활성영역의 반도체 기판이 손상되는 문제점이 발생한다.
또한, 랜딩 플러그 콘택이 손상된 기판과 접촉되어 SAC(Self Align Contact) 공정 시 페일이 유발된다.
상술한 종래 기술에 따른 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법에서, 활성영역 에지부의 소자분리막 상에 형성되는 패싱 게이트(Passing Gate)의 리세스 형성 시 상기 활성영역과 소자분리막 계면이 손상되고, 벌브형 리세스 형성 공정인 CDE(Chemical Dry Etch) 공정에 의해 활성 영역 에지부의 반도체 기판이 손상되어, 후속 공정인 랜딩 플러그 콘택과 브릿지가 유발되어 소자의 전기적 특성이 저하되는 문제로 인하여 반도체 소자의 형성 공정 마진이 감소하고 소자의 신뢰성이 저하되는 문제가 발생한다.
상기 문제점을 해결하기 위하여, 벌브형 리세스 게이트의 리세스 형성 시 소자분리막에 형성되는 리세스를 활성영역 에지부에서 소정 거리 이격된 위치에 형성되도록 함으로써, 리세스 형성 시 활성영역 에지부의 반도체 기판의 손상을 방지하고, 이로 인해 발생하는 SAC 페일을 방지하여, 소자의 특성 및 수율을 향상시키는 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 노광 마스크는
벌브형 리세스 게이트 형성 시 사용되는 리세스 게이트용 마스크에 있어서,
활성영역과 수직한 방향으로 연장되되, 상기 활성영역 에지부와 인접한 부분은 상기 활성영역 에지부로부터 소정 거리 이격되어 구비된 리세스 패턴을 포함하는 것을 특징으로 하며,
상기 리세스 패턴은 상기 활성영역과 인접한 부분의 일측이 소정 거리 이격되어 구비되는 것과,
상기 리세스 패턴은 상기 활성영역과 인접한 부분의 일측이 소정 거리 이격되고, 타측은 상기 일측 방향으로 오목하게 구비되는 것과,
상기 리세스 패턴은 상기 활성영역과 인접한 부분의 일측이 소정 거리 이격되고, 타측은 상기 일측과 반대 방향으로 볼록하게 구비되는 것을 특징으로 한다.
또한, 상기 노광 마스크를 이용한 반도체 소자의 제조 방법은
소자분리막 및 활성영역이 구비된 반도체 기판 상부에 감광막을 형성하는 단계와,
상기 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 리세스 영역을 정의하는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 리세스를 형성하는 단계와,
상기 리세스를 더 식각하여 벌브형 리세스를 형성하는 단계와,
상기 벌브형 리세스 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하며,
상기 소자분리막에 형성되는 리세스는 상기 활성영역 에지부에서 일정 거리 이격된 위치에 형성되는 것과,
상기 소자분리막에 형성되는 리세스의 선폭은 상기 활성영역에 형성되는 리세스의 선폭과 동일하게 형성되는 것과,
상기 소자분리막에 형성되는 리세스의 선폭은 상기 활성영역에 형성되는 리세스의 선폭보다 작게 형성되는 것과,
상기 벌브형 리세스 형성 공정은 상기 리세스 측벽에 스페이서를 형성한 후 상기 스페이서를 마스크로 상기 리세스를 더 식각하여 수행하는 것과,
상기 벌브형 리세스는 등방성 식각 공정을 수행하여 형성하는 것과,
상기 게이트 형성 공정은 상기 반도체 기판 전체 상부에 게이트 물질층을 형성하는 단계와,
상기 게이트 물질층을 식각하여 게이트 패턴을 형성하는 단계와,
상기 게이트 패턴 측벽에 스페이서를 형성하는 단계를 포함하는 것과,
상기 게이트 패턴은 상기 리세스 형성 단계와 동일한 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 리세스 형성 시 사용되는 노광 마스크를 이용한 벌브형 리세스 게이트 형성 방법을 도시한 평면도 및 단면도이다.
상기 노광 마스크는 활성영역(105)과 수직한 방향으로 리세스 영역이 정의되는 리세스 패턴(130a, 130b, 130c)이 구비된다.
하나의 활성영역(105)에는 두 개의 리세스 패턴이 구비되며, 활성영역(105) 에지부 양측에는 각각 하나의 리세스 패턴이 인접하여 구비된다.
이때, 활성영역(105) 에지부 양측에 인접한 리세스 패턴은 활성영역(105)과 접촉되지 않도록 활성영역(105) 에지부로부터 소정 거리 이격되어 오목하게 구비된다.
도 2a 내지 도 2c의 ⅰ)은 평면도이며, 도 2a 내지 도 2c의 ⅱ)는 상기 ⅰ)을 X - X'에 따른 절단면을 도시한 단면도이다.
여기서, 상기 ⅱ)는 상기 ⅰ)에 도시된 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 리세스 영역을 정의하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴(미도시)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 리세스를 형성한 모습을 도시한 것이다.
도 2a를 참조하면, 활성영역(105) 에지부와 인접한 부분의 리세스 패턴(130a)은 'B'와 같이 일측만 활성영역(105) 에지부와 소정거리 이격되어 오목하게 구비되도록 하되, 이 부분의 리세스 패턴(130a)의 선폭은 활성영역(105)과 인접하지 않은 영역의 선폭보다 작게 형성되는 것이 바람직하다.
도 2b를 참조하면, 활성영역(105) 에지부와 인접한 부분의 리세스 패턴(130b)은 'C'와 같이 일측이 활성영역(105) 에지부와 소정 거리 이격되어 오목하게 구비되며, 타측은 상기 일측과 마찬가지로 상기 일측 방향으로 이격되어 오목하게 구비되도록 한다.
이때, 리세스 패턴(130b)의 선폭은 활성영역(105) 에지부와 인접하지 않은 영역의 선폭보다 작게 형성되는 것이 바람직하다.
도 2c를 참조하면, 활성영역(105) 에지부와 인접한 부분의 리세스 패턴(130c)은 'D'와 같이 일측이 소정 거리 이격되어 오목하게 구비되고, 타측은 상 기 일측과 반대 방향으로 볼록하게 구비되도록 한다.
이때, 리세스 패턴(130c)의 선폭은 활성영역(105) 에지부와 인접하지 않은 영역의 선폭과 동일하게 형성되는 것이 바람직하다.
도 3a 내지 도 3d는 상기 '도 2a'에 도시된 리세스 게이트용 노광 마스크를 이용한 벌브형 리세스 게이트 형성 방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 패드 질화막(미도시)을 형성하고, 상기 패드 질화막(미도시) 및 소정 깊이의 반도체 기판(100)을 식각하여 소자분리용 트렌치(미도시)를 형성한다.
다음에, 상기 소자분리용 트렌치(미도시) 내부에 노출된 반도체 기판(100) 상에 일정 두께의 측벽 산화막(미도시) 및 라이너 질화막(미도시)을 형성한다.
그 다음에, 상기 소자분리용 트렌치(미도시)가 매립되도록 소자분리용 산화막을 형성한 후 상기 반도체 기판(100)이 노출될때까지 평탄화 식각 공정을 수행하여 활성영역(105)를 정의하는 소자분리막(110)을 형성한다.
도 3b를 참조하면, 소자분리막(110)이 형성된 반도체 기판(100) 상부에 감광막(미도시)을 형성한 후 상기 '도 2a'의 리세스 게이트용 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 리세스 영역이 정의되는 감광막 패턴(미도시)을 형성한다.
다음에, 상기 감광막 패턴(미도시)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 벌브형 리세스의 목(Neck) 부분인 리세스(135)를 형성한다.
여기서, 상기 '도 2a'의 리세스 게이트용 노광 마스크를 이용하여 리세 스(135)를 형성하게 되면, 리세스(135)가 활성영역(105) 에지부에서 소정 거리 이격된 위치에 형성되므로, 리세스(135) 형성시 활성영역(105) 에지부의 반도체 기판(100)을 손상시키는 것을 방지할 수 있다.
도 3c를 참조하면, 리세스(135)를 더 식각하여 벌브형 리세스(140)를 형성한다.
이때, 벌브형 리세스(140)는 등방성 식각 공정을 수행하여 형성하며, 산화막인 소자분리막(110)과 실리콘인 반도체 기판(100) 간의 식각 선택비로 인해 소자분리막(110) 상의 리세스는 거의 식각되지 않으며, 활성영역(105) 상의 리세스는 더 식각되어 벌브형 리세스(140)가 형성된다.
도 3d를 참조하면, 벌브형 리세스(140)를 포함하는 반도체 기판(100) 전면에 일정 두께의 게이트 산화막(미도시)을 형성하고, 벌브형 리세스(140)가 매립되도록 게이트 폴리실리콘층(160), 게이트 금속층(165) 및 게이트 하드마스크층(167)의 적층구조를 형성한다.
다음에, 상기 적층구조를 식각하여 게이트 패턴(170)을 형성한 후 게이트 패턴(170) 측벽에 스페이서(미도시)를 형성하여 벌브형 리세스 게이트를 형성한다.
여기서, 게이트 패턴(170) 형성은 리세스 형성 시 사용된 리세스 게이트용 노광 마스크를 사용하여 수행할 수도 있다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 제조 방법의 효과를 도시한 사진이다.
도 4a를 참조하면, 상기 '도 2a'의 리세스 패턴을 도시한 사진으로, 'E' 부 분과 같이 활성영역 예정 영역의 에지부에 인접한 부분이 소정 거리 이격되어 리세스 패턴의 일측이 오목하게 구비되고, 타측은 상기 일측과 마찬가지로 일측 방향으로 이격되어 오목하게 구비된 것을 알 수 있다.
도 4b를 참조하면, 상기 '도 4a'의 리세스 패턴을 마스크로 리세스를 형성한 모습을 도시한 사진으로, 'F' 부분과 같이 리세스 패턴이 활성 영역 에지부와 접촉되지 않고, 소정 거리 이격된 위치에 형성되므로 반도체 기판의 손상이 방지되는 것을 알 수 있다.
본 발명에 따른 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법은 벌브형 리세스 게이트의 리세스 형성 시 소자분리막에 형성되는 리세스를 활성영역 에지부에서 소정 거리 이격된 위치에 형성되도록 함으로써, 리세스 형성 시 활성영역 에지부의 반도체 기판의 손상을 방지하고, 이로 인해 발생하는 SAC 페일을 방지하여, 소자의 특성 및 수율을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 삭제
  2. 삭제
  3. 활성영역과 수직한 방향으로 연장되되, 상기 활성영역 에지부와 인접한 부분은 상기 활성영역 에지부로부터 소정 거리 이격되어 구비된 리세스 패턴을 포함하는 벌브형 리세스 게이트 형성 시 사용되는 리세스 게이트용 마스크에 있어서,
    상기 리세스 패턴은 상기 활성영역과 인접한 부분의 일측이 소정 거리 이격되고, 타측은 상기 일측 방향으로 오목하게 구비되는 것을 특징으로 하는 노광 마스크.
  4. 삭제
  5. 삭제
  6. 노광 마스크를 이용한 반도체 소자의 제조 방법에 있어서,
    소자분리막 및 활성영역이 구비된 반도체 기판 상부에 감광막을 형성하는 단계;
    상기 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 리세스 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 리세스를 형성하는 단계;
    상기 리세스를 더 식각하여 벌브형 리세스를 형성하는 단계; 및
    상기 벌브형 리세스 상부에 게이트를 형성하는 단계;
    를 포함하되,
    상기 소자분리막에 형성되는 리세스는 상기 활성영역 에지부에서 일정 거리 이격된 위치에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 소자분리막에 형성되는 리세스의 선폭은 상기 활성영역에 형성되는 리세스의 선폭과 동일하게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 소자분리막에 형성되는 리세스의 선폭은 상기 활성영역에 형성되는 리세스의 선폭보다 작게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 벌브형 리세스 형성 공정은 상기 리세스 측벽에 스페이서를 형성한 후 상기 스페이서를 마스크로 상기 리세스를 더 식각하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 벌브형 리세스는 등방성 식각 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 게이트 형성 공정은
    상기 반도체 기판 전체 상부에 게이트 물질층을 형성하는 단계;
    상기 게이트 물질층을 식각하여 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴 측벽에 스페이서를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트 패턴은 상기 리세스 형성 단계와 동일한 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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