KR20180106663A - 강유전성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
일 실시예에 따르는 강유전성 메모리 소자는 기판, 상기 기판에 형성되는 트렌치의 내벽을 따라 배치되는 강유전성 게이트 절연층, 및 상기 강유전성 게이트 절연층 상에 배치되는 게이트 전극층을 포함한다. 상기 강유전성 게이트 절연층은 상기 트렌치의 내벽 상에서 가변 두께를 가진다.
Description
본 개시(disclosure)는 대체로(generally) 강유전성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 구체적으로, 강유전성 물질은 두 개의 안정된 잔류 분극 상태 중 어느 하나를 유지할 수 있다. 이러한 특징은 "0" 및 "1"의 정보를 비휘발적으로 저장하는데 이용될 수 있다.
최근에는, 상기 강유전성 물질 내에서 분극이 스위칭되는 정도를 변화시켜 복수 레벨의 분극 상태를 구현함으로써, 복수 레벨의 논리 정보를 저장하는 기술이 연구되고 있다. 상기 기술이 복수의 강유전성 메모리 셀을 구비하는 비휘발성 메모리 장치에 실효성 있게 적용되기 위해서는, 목적 메모리 셀에 대한 읽기 동작 또는 상기 목적 메모리 셀과 인접한 메모리 셀에 대한 쓰기 동작 시에, 상기 목적 메모리 셀이 상기 부분적으로 스위칭된 분극 배향 상태를 안정적으로 저장할 수 있을 것의 요건이 요청되고 있다.
본 개시의 일 실시 예는, 복수 레벨의 논리 정보를 안정적으로 저장할 수 있는 강유전성 메모리 소자를 제공한다.
본 개시의 일 실시 예는, 상술한 강유전성 메모리 소자의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 소자가 제공된다. 상기 강유전성 메모리 소자는 기판, 상기 기판에 형성되는 트렌치의 내벽을 따라 배치되는 강유전성 게이트 절연층, 및 상기 강유전성 게이트 절연층 상에 배치되는 게이트 전극층을 포함한다. 상기 강유전성 게이트 절연층은 상기 트렌치의 내벽 상에서 가변 두께를 가진다.
본 개시의 다른 측면에 따르는 강유전성 메모리 소자가 제공된다. 상기 강유전성 메모리 소자는 소스 영역 및 드레인 영역을 구비하는 기판, 및 상기 기판에 형성되는 트렌치의 내벽을 따라 순차적으로 배치되는 강유전성 게이트 절연층 및 게이트 전극층을 포함한다. 상기 강유전성 게이트 절연층은 상기 트렌치의 내벽 상에서 가변 두께를 가진다. 상기 게이트 전극층에 소정의 기록 전압이 인가될 때, 상기 강유전성 게이트 절연층의 두께에 따라, 상기 강유전성 게이트 절연층은 서로 다른 크기의 분극 배향의 스위칭 영역을 구비한다.
본 개시의 다른 측면에 따르는 강유전성 메모리 소자의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판에 트렌치를 형성한다. 상기 트렌치의 내벽을 따라 가변 두께를 가지는 강유전성 게이트 절연층을 형성한다. 상기 트렌치 내부의 상기 강유전성 게이트 절연층 상에 게이트 전극층을 형성한다. 상기 트렌치의 양쪽 단부의 기판 영역에 제2 형으로 도핑된 소스 및 드레인 영역을 각각 형성한다.
상술한 바와 같이, 본 개시의 실시 예에 따르면, 강유전성 메모리 소자는 기판에 형성되는 트렌치의 내벽을 따라 순차적으로 배치되는 강유전성 게이트 절연층 및 게이트 전극층을 구비할 수 있다. 상기 강유전성 게이트 절연층은 상기 트렌치의 내벽 상에서 가변 두께를 가질 수 있다.
상기 게이트 전극층에 소정의 기록 전압이 인가될 때, 상기 강유전성 게이트 절연층의 두께에 따라 서로 다른 크기의 전계가 상기 강유전성 게이트 절연층 내에 형성될 수 있다. 상기 기록 전압을 변화시킴에 따라, 상기 강유전성 게이트 절연층의 항전계보다 큰 전계가 형성되는 영역의 크기가 변화될 수 있다. 이때, 상기 항전계보다 큰 전계가 형성되는 영역에서 상기 강유전성 게이트 절연층의 분극 배향이 변경될 수 있다. 따라서, 상기 인가되는 기록 전압의 크기에 따라, 상기 강유전성 게이트 절연층의 분극 배향이 변경되는 영역의 크기가 제어될 수 있다. 그리고, 상기 분극 배향이 변경되는 영역의 크기에 따라, 서로 다른 분극 배향의 상태가 정의될 수 있다. 그 결과, 강유전성 메모리 소자 내에 복수 레벨의 논리 정보가 구현될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면도이다.
도 2는 도 1의 강유전성 메모리 소자의 일부분을 확대하여 나타낸 도면이다.
도 3a 및 도 3b는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 구동 방법을 개략적으로 설명하는 도면이다.
도 4a 내지 도 4c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다.
도 5 내지 도 8은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 도면이다.
도 9, 도 10, 도 11a, 도 11b, 도 11c, 도 12, 및 도 13은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
도 2는 도 1의 강유전성 메모리 소자의 일부분을 확대하여 나타낸 도면이다.
도 3a 및 도 3b는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 구동 방법을 개략적으로 설명하는 도면이다.
도 4a 내지 도 4c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다.
도 5 내지 도 8은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 도면이다.
도 9, 도 10, 도 11a, 도 11b, 도 11c, 도 12, 및 도 13은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면도이다. 도 2는 도 1의 강유전성 메모리 소자의 일부분을 확대하여 나타낸 도면이다. 본 실시 예에 따르는 강유전성 메모리 소자는 트렌치 내부에 매몰된 게이트 구조물을 가지는 트랜지스터 형태의 메모리 소자일 수 있다.
도 1 및 도 2를 참조하면, 강유전성 메모리 소자(1)는 기판(101), 강유전성 게이트 절연층(120) 및 게이트 전극층(130)을 포함한다. 강유전성 게이트 절연층(120)은 기판(101)에 형성되는 트렌치(10)의 내벽을 따라 배치될 수 있다. 또한, 강유전성 메모리 소자(1)는 트렌치(10)의 내벽 및 강유전성 게이트 절연층(120) 사이에 배치되는 계면 절연층(110)을 더 포함할 수 있다. 또한, 강유전성 메모리 소자(1)는 트렌치(10)의 양쪽 단부의 기판(101)에 배치되는 소스 및 드레인 영역(140, 150)을 더 포함할 수 있다.
기판(101)은 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 또는 게르마늄(Ge) 기판일 수 있다. 다른 예로서, 기판(101)은 갈륨비소(GaAs)와 같은 화합물 반도체 기판일 수 있다. 기판(101)은 일 예로서, p형으로 도핑될 수 있다.
도 1 및 도 2를 참조하면, 기판(101) 내에 트렌치(10)가 형성될 수 있다. 트렌치(10)는 기판(101)의 표면으로부터 내부 영역에 이르도록 형성될 수 있다. 트렌치(10)의 내벽을 따라 계면 절연층(110)이 배치될 수 있다. 계면 절연층(110)은 일 예로서, 질화물, 산화물 또는 산질화물을 포함할 수 있다. 계면 절연층(110)은 일 예로서, 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
계면 절연층(110)은 기판(100)과 강유전성 게이트 절연층(120) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(110)은 강유전성 메모리 소자(1)의 읽기 동작 시에 기판(100)의 채널을 통해 전도하는 전하가 강유전성 게이트 절연층(120)으로 이동하는 것을 억제하는 기능을 수행할 수 있다. 몇몇 다른 실시 예들에 있어서, 계면 절연층(110)은 생략될 수 있다.
계면 절연층(110) 상에 강유전성 게이트 절연층(120)이 배치될 수 있다. 강유전성 게이트 절연층(120)은 상기 강유전성 물질에 의한 잔류 분극을 가질 수 있다. 상기 잔류 분극은 강유전성 게이트 절연층(120)의 하부에 위치하는 기판(101)의 영역에 전자를 유도하여 채널 저항을 변화시킬 수 있다.
강유전성 게이트 절연층(120)은 트렌치(10)의 내벽을 따라 가변 두께를 가질 수 있다. 일 예로서, 강유전성 게이트 절연층(120)의 두께는 최저 두께 및 최고 두께 사이에서 변화할 수 있다. 도 2에 도시되는 바와 같이, 강유전성 게이트 절연층(120)은 트렌치(10)의 좌측 측벽면을 따라 제1 두께(tl1) 내지 제2 두께(tl2)를 가질 수 있으며, 트렌치(10)의 우측 측벽면을 따라 제1 두께(tr1) 내지 제2 두께(tr2)를 가질 수 있다. 또한, 강유전성 게이트 절연층(120)은 트렌치의 바닥면을 따라 제1 두께(tb1) 내지 제2 두께(tb2)를 가질 수 있다.
강유전성 게이트 절연층(120)은 계면 절연층(110) 상에서 화학기상증착법에 의해 형성될 수 있다. 상기 화학기상증착법의 공정 온도, 공정 압력, 소스 가스 유량 등의 증착 조건을 제어함으로써, 강유전성 게이트 절연층(120)이 불균일한 두께로 형성될 수 있다. 그 결과, 강유전성 게이트 절연층(120)은 가변 두께를 가질 수 있다. 몇몇 실시예들에 있어서, 계면 절연층(110)이 생략되는 경우, 기판(101) 상에서 상기 증착 조건을 제어함으로써, 강유전성 게이트 절연층(120)이 불균일한 두께를 가지도록 형성될 수 있다.
강유전성 게이트 절연층(120)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전성 게이트 절연층(120)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
강유전성 게이트 절연층(120) 상에 게이트 전극층(130)이 배치된다. 도 1 및 도 2를 참조하면, 게이트 절연층(130)은 트렌치(10)을 매립하도록 배치될 수 있다. 게이트 전극층(130)을 통해 강유전성 게이트 절연층(120)에 전압을 인가함으로써, 강유전성 게이트 절연층(130)의 잔류 분극의 배향을 변경시킬 수 있다.
게이트 전극층(130)은 전도성 물질을 포함할 수 있다. 게이트 전극층(130)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금을 포함할 수 있다. 게이트 전극층(130)은 단층 또는 복층으로 구성될 수 있다.
트렌치(10)의 양쪽 단부의 기판(101) 영역에 소스 및 드레인 영역(140, 150)이 배치될 수 있다. 소스 및 드레인 영역(140, 150)은 기판(101)의 도핑타입과 반대의 도핑타입으로 도핑될 수 있다. 일 예로서, 소스 및 드레인 영역(140, 150)은 n형으로 도핑될 수 있다.
도 3a 및 도 3b는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 구동 방법을 개략적으로 설명하는 도면이다. 구체적으로, 도 3a는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 일부분을 확대하여 나타낸 단면도이다. 설명의 편의상 도 3a에 도시되는 강유전성 게이트 절연층(120)의 두께는 최저 두께(t1)와 최고 두께(t2) 사이에서 변화할 수 있다. 도 3b는 본 개시의 일 실시 예에 따르는 강유전성 게이트 절연층의 히스테리시스 루프를 개략적으로 나타내는 그래프이다. 도 3a 및 도 3b에 도시되는 강유전성 메모리 소자의 구성은 도 1과 관련하여 상술한 실시예의 강유전성 메모리 소자(1)의 구성과 실질적으로 동일하다.
도 3a를 참조하면, 전원(V)으로부터 게이트 전극층(130)에 소정의 쓰기 전압이 제공될 수 있다. 이때, 강유전성 게이트 절연층(120)은 최저 두께(t1)에 대응되는 제1 전계가 형성되는 제1 영역(120a), 최고 두께(t2)에 대응되는 제2 전계가 형성되는 제2 영역(120b), 및 상기 제1 전계 보다 크고 상기 제2 전계 보다 작은 크기를 가지는 제3 전계가 형성되는 제3 영역(120c)을 구비할 수 있다.
강유전성 게이트 절연층(120)은, 제1 영역(120a) 내지 제3 영역(130c)에 걸쳐 동일한 히스테리시스 루프를 따르는 강유전 특성을 가질 수 있다. 일 예로서, 도 3b를 참조하면, 강유전성 게이트 절연층(120)은 원점을 기준으로 서로 대칭적인 한쌍의 잔류 분극(Pr1, -Pr1)과 한쌍의 항전계(coercive electric field) (Ec1, -Ec1)를 가질 수 있다. 따라서, 강유전성 게이트 절연층(120)은, 제1 영역(120a) 내지 제3 영역(130c)에 걸쳐, 동일한 잔류 분극(Pr1, -Pr1)과 항전계(Ec1, -Ec1)를 가질 수 있다.
도 3a 및 도 3b를 다시 참조하면, 상기 제1 전계의 절대치가 강유전성 게이트 절연층(120)의 항전계(Ec1, -Ec1)의 절대치 보다 작은 경우, 상기 기록 전압에 의해 강유전성 게이트 절연층(120)의 분극 배향은 변경되지 않을 수 있다.
한편, 상기 제1 전계의 절대치가 항전계(Ec1, -Ec1)의 절대치 이상이며, 상기 제2 전계의 절대치가 항전계(Ec1, -Ec1)의 절대치 보다 작을 경우, 상기 기록 전압에 의해 제1 영역(120a)의 전부 및 제3 영역(120c)의 적어도 일부분의 분극 배향이 변경될 수 있다. 이때, 상기 기록 전압의 크기가 변화함에 따라 제3 영역(120c)의 크기가 변화할 수 있다. 제3 영역(120c)의 크기에 따라 서로 차별되는 복수 레벨의 분극 상태가 구현될 수 있다.
한편, 상기 제2 전계의 절대치가 항전계(Ec1, -Ec1)의 절대치 이상일 경우, 상기 기록 전압에 의해 제1 내지 제3 영역(120a, 120b, 120c)의 분극 배향이 변경될 수 있다.
일 실시 예에 있어서, 제1 영역(120a)만의 분극 배향을 스위칭시킬 수 있는 제1 기록 전압을 강유전성 게이트 절연층(120)에 인가시켜, 제1 분극 배향 상태를 강유전성 게이트 절연층(120)에 기록할 수 있다. 또는, 제1 영역(120a)의 전부 및 제3 영역(120a)의 일부분의 분극 배향을 스위칭시킬 수 있는 제2 기록 전압을 강유전성 게이트 절연층(120)에 인가시켜, 제2 분극 배향 상태를 강유전성 게이트 절연층(120)에 기록할 수 있다. 또는, 제1 내지 제3 영역(120a, 120b, 120c)에 대한 분극 배향을 모두 스위칭시킬 수 있는 제3 기록 전압을 강유전성 게이트 절연층(120)에 인가시켜, 제3 분극 배향 상태를 강유전성 게이트 절연층(120)에 기록할 수 있다.
다른 실시 예에 있어서, 제1 영역(120a)의 전부 및 제3 영역(120a)의 일부분의 분극 배향을 스위칭시킬 수 있는 기록 전압의 범위 내에서, 상기 기록 전압을 제어하여 상기 제3 영역 중 분극 배향이 변경되는 부분의 크기를 세분화함으로써, 복수 레벨의 분극 상태를 구현할 수 있다.
상술한 바와 같이, 본 개시의 실시 예에 따르면, 강유전성 메모리 소자(1)는 기판(101)에 형성되는 트렌치(10)의 내벽을 따라 순차적으로 배치되는 강유전성 게이트 절연층(120) 및 게이트 전극층(130)을 구비할 수 있다. 강유전성 게이트 절연층(120)은 트렌치(10)의 내벽 상에서 가변 두께를 가질 수 있다.
게이트 전극층(130)에 소정의 기록 전압이 인가될 때, 강유전성 게이트 절연층(120)의 두께에 따라 서로 다른 크기의 전계가 강유전성 게이트 절연층(120)에 형성될 수 있다. 상기 기록 전압을 변화시킴에 따라, 강유전성 게이트 절연층(120)의 항전계보다 큰 전계가 형성되는 영역의 크기가 변화될 수 있다. 이때, 상기 항전계보다 큰 전계가 형성되는 영역에서 강유전성 게이트 절연층(120)의 분극 배향이 변경될 수 있다.
결과적으로, 상기 인가되는 기록 전압의 크기에 따라, 강유전성 게이트 절연층(120)의 분극 배향이 변경되는 영역의 크기가 효과적으로 제어될 수 있다. 상기 분극 배향이 변경되는 영역의 크기에 따라, 서로 다른 분극 배향의 상태가 정의될 수 있으므로, 강유전성 메모리 소자(1) 내에 복수 레벨의 논리 정보가 신뢰성있게 저장될 수 있다.
상기 저장된 복수 레벨의 논리 정보는, 게이트 전극층(30)에 읽기 전압을 인가한 상태에서, 소스 영역(140) 및 드레인 영역(150) 사이를 전도하는 전류를 측정함으로써, 판독될 수 있다. 강유전성 게이트 절연층(120)이 가지는 서로 다른 분극 배향 상태에 따라, 서로 다른 채널 전류가 측정될 수 있다. 이때, 상기 읽기 전압은 강유전성 게이트 절연층(120)에 저장된 분극 배향 상태를 변경시키지 않도록 충분히 작을 수 있다.
도 4a 내지 도 4c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다. 구체적으로, 도 4a는 상기 강유전성 메모리 소자의 사시도이며, 도 4b는 도 4a의 강유전성 메모리 소자를 I-I'라인을 따라 절취한 단면도이며, 도 4c는 도 4a의 강유전성 메모리 소자를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다. 도 4a 내지 도 4b에 도시되는 강유전성 메모리 소자(2)는 안장형(Saddle) 핀(fin) 구조물을 구비하는 3차원 구조의 트랜지스터 소자일 수 있다.
도 4a 내지 도 4c를 참조하면, 기판(201) 상에서 상부로 돌출되도록 배치되는 핀(fin) 구조물(201a)이 배치된다.
기판(201)은 일 예로서, 도 1과 관련하여 상술한 기판(101)과 실질적으로 동일한 구성을 가질 수 있다. 일 실시 예에서, 기판(201)은 도핑된 실리콘 기판일 수 있다. 일 실시 예에서, 핀 구조물(201a)은 기판(201)과 동일한 재질로 이루어질 수 있다. 핀 구조물(201a)은 x 방향을 따라 배열될 수 있다.
도 4a 및 도 4c를 참조하면, 기판(201) 상에서 핀 구조물(201a)을 둘러싸는 절연층(205)가 배치된다. 이때, 핀 구조물(201a)의 상면과 절연층(205)의 상면은 동일 평면에 위치하도록 배치될 수 있다.
도 4a 및 도 4b를 참조하면, 안장형 핀 구조물을 위해 형성되는 제1 트렌치(20a)의 내벽을 따라 계면 절연층(210)이 배치될 수 있다. 계면 절연층(210) 상에는 강유전성 게이트 절연층(220)이 배치될 수 있다. 도 4b를 참조하면, 강유전성 게이트 절연층(220)은 제1 트렌치(20a)의 내벽을 따라 가변 두께를 가질 수 있다. 계면 절연층(210) 및 강유전성 게이트 절연층(220)의 구성은, 도 1 및 도 2와 관련하여 상술한 강유전성 메모리 소자(1)의 구성과 실질적으로 동일하다. 도 4c를 참조하면, 핀 구조물(201a)의 상면 및 측면의 일부분에 대해 계면 절연층(210) 및 강유전성 게이트 절연층(220)이 배치될 수 있다.
강유전성 게이트 절연층(220) 상에는 게이트 전극층(235) 및 상부 전도층(245)이 순차적으로 배치될 수 있다. 게이트 전극층(235) 및 상부 전도층(245)는 y 방향을 따라 배열될 수 있다. 게이트 전극층(235) 및 상부 전도층(245)는 워드 라인을 구성할 수 있다.
게이트 전극층(235)의 구성은 도 1 및 도 2와 관련하여 상술한 실시예의 게이트 전극층(130)의 재질과 실질적으로 동일할 수 있다. 상부 전도층(245)은 일 예로서, 금속 재질로 이루어질 수 있다. 상부 전도층(245)은 게이트 전극층(235)보다 낮은 전기 저항을 가질 수 있다. 상부 전도층(245)은 일 예로서, 구리, 알루미늄, 텅스텐 등을 포함할 수 있다.
상술한 바와 같이, 본 실시 예의 강유전성 메모리 소자(2)는, 안장형 핀(fin) 구조물을 구비하는 트랜지스터 구조의 제1 트렌치(20a) 내부에 배치되는 가변 두께의 강유전성 게이트 절연층(220)을 구비할 수 있다. 소정의 기록 전압이 강유전성 게이트 절연층(220)에 인가될 때, 강유전성 게이트 절연층(220)의 두께에 따라 서로 다른 크기의 전계가 강유전성 게이트 절연층(220)에 형성될 수 있다. 상기 기록 전압을 변화시킴에 따라, 강유전성 게이트 절연층(220)의 항전계보다 큰 전계가 인가되는 영역의 크기가 변화될 수 있다. 그리고, 상기 항전계보다 큰 전계가 인가되는 영역에서 강유전성 게이트 절연층(220)의 분극 배향이 변경될 수 있다.
결과적으로, 상기 인가되는 기록 전압의 크기에 따라, 강유전성 게이트 절연층(220)의 분극 배향이 변경되는 영역의 크기가 효과적으로 제어될 수 있다. 이에 따라, 강유전성 메모리 소자(2) 내에 서로 다른 복수 레벨의 논리 정보가 신뢰성 있게 저장될 수 있다.
도 5 내지 도 8은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 도면이다. 도 5를 참조하면, 기판(101)을 준비한다. 일 예로서, 기판(101)은 반도체 물질을 포함할 수 있다. 일 실시 예에서, 기판(101)은 p형으로 도핑된 실리콘 기판일 수 있다.
도 5를 다시 참조하면, 기판(101)에 트렌치(10)를 형성한다. 트렌치(10)는 기판(100)의 표면으로부터 내부 영역에 이르도록 형성될 수 있다. 일 실시 예로서, 트렌치(10)는 이방성 식각 방법에 의해 상기 기판을 선택적으로 패터닝함으로써 형성될 수 있다.
도 6을 참조하면, 트렌치(10)의 내벽을 따라 계면 절연층(110)을 형성한다. 계면 절연층(110)은 일 예로서, 질화물, 산화물 또는 산질화물을 포함할 수 있다. 계면 절연층(110)은, 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
계면 절연층(110)은 트렌치(10)의 내벽상에 균일한 두께로 형성될 수 있다. 일 예로서, 화학기상증착법, 또는 원자층 증착법을 이용하여 형성할 수 있다. 몇몇 실시예에 있어서, 계면 절연층(110)은 생략될 수 있다.
도 6을 다시 참조하면, 계면 절연층(110) 상에 강유전성 게이트 절연층(120)을 형성한다. 강유전성 게이트 절연층(120)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전성 게이트 절연층(120)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
강유전성 게이트 절연층(120)은 계면 절연층(110) 상에서 가변 두께를 가지도록 형성될 수 있다. 강유전성 게이트 절연층(120)은 일 예로서, 화학기상증착법에 의해 형성될 수 있다. 이 때, 상기 화학기상증착법의 공정 온도, 공정 압력, 소스 가스 유량 등의 증착 조건을 제어함으로써, 강유전성 게이트 절연층(120)이 불균일한 두께를 가지도록 형성될 수 있다. 반드시 어느 하나의 이론에 특정해서 설명되지는 않지만, 강유전성 게이트 절연층(120)의 형성 공정은, 증착 반응기 내로 소스 가스를 제공하는 단계, 상기 증착 반응기 내에서 분해된 소스 가스가 계면 절연층(110) 상에 흡착되는 단계, 상기 흡착된 소스가 계면 절연층(110) 상에서 에너지적으로 안정한 사이트로 이동하는 단계, 상기 안정된 사이트에서 상기 소스가 하부층과 화학 반응하여 박막층을 형성하는 단계, 및 상기 화학 반응에 따르는 부산물을 반응 표면으로부터 탈착시켜 기체 상태로 배출하는 단계로 진행될 수 있다.
일 실시 예에 있어서, 상기 증착 조건을 제어하여, 상기 소스 가스가 계면 절연층(110) 상에 흡착되는 속도를, 상기 흡착된 소스가 계면 절연층(110) 상에서 이동하는 속도보다 상대적으로 증가시킬 수 있다. 그 결과, 계면 절연층(110) 상에서 강유전성 게이트 절연층(120)가 불균일한 두께를 가지도록 형성할 수 있다. 이때, 상기 소스 가스의 흡착 확률이 상대적으로 큰 트렌치(10)의 부분에서 강유전성 게이트 절연층(120)의 두께가 상대적으로 증가할 수 있다. 일 예로서, 트렌치(10)의 측벽부의 경우, 하부 영역보다는 상부 영역의 두께가 증가할 수 있다. 또한, 트렌치(10)의 바닥부의 경우, 양측부 영역보다는 가운데 영역의 두께가 증가할 수 있다.
몇몇 실시예들에 있어서, 계면 절연층(110)이 생략되는 경우, 트렌치(10)의 내벽면 상에서 상기 증착 조건을 제어함으로써, 강유전성 게이트 절연층(120)이 기판(101) 상에서 불균일한 두께를 가지도록 형성될 수 있다.
도 7을 참조하면, 트렌치(10) 내부의 강유전성 게이트 절연층(120) 상에 게이트 전극층(130)을 형성한다. 이때, 게이트 전극층(130)은 트렌치(10)을 메우도록 형성될 수 있다. 게이트 전극층(130)은 트렌치(10) 외부의 강유전성 게이트 절연층(120) 상에 적층될 수 있다.
게이트 전극층(130)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합을 포함할 수 있다. 게이트 전극층(130)은 일 예로서, 화학기상증착법, 원자층 증착법 또는 스퍼터링법을 이용하여 형성할 수 있다.
도 8을 참조하면, 평탄화 공정 또는 선택적 식각 공정을 적용하여, 트렌치(10) 외부의 게이트 전극층(130), 강유전성 게이트 절연층(130), 계면 절연층(120)을 제거한다. 상기 제거 공정은 트렌치(10) 외부의 기판(101)의 표면이 노출될 때까지 진행될 수 있다.
이어서, 트렌치(10)의 양쪽 단부의 기판(101) 영역에 소스 및 드레인 영역(140, 150)을 각각 형성한다. 소스 및 드레인 영역(140, 150)은 기판(101)에 n형 도펀트를 선택적으로 주입함으로써, 형성될 수 있다. 상기 도펀트 주입 방법은 일 예로서, 이온 주입 방법을 적용할 수 있다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 제조할 수 있다. 제조되는 강유전성 메모리 소자는 도 1 및 도 2와 관련하여 상술한 강유전성 메모리 소자(1)와 실질적으로 동일할 수 있다.
도 9, 도 10, 도 11a, 도 11b, 도 11c, 도 12, 및 도 13은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 단면도이다. 도 11b 및 도 11c는 도 11a의 사시도를 각각 A-A', B-B'라인을 따라 절취한 단면도이다.
도 9를 참조하면, 기판(201)을 준비한다. 일 예로서, 기판(201)은 반도체 물질을 포함할 수 있다. 일 실시 예에서, 기판(201)은 p형으로 도핑된 실리콘 기판일 수 있다.
이어서, 기판(201)을 선택적으로 이방성 식각하여, 기판(201)의 상부로 돌출되는 핀 구조물(201a)를 형성한다. 이어서, 기판(201) 상에서 핀 구조물(201a)을 둘러싸는 절연층(205)을 형성한다. 이때, 핀 구조물(201a)의 상면과 절연층(205)의 상면은 동일 평면에 위치하도록 평탄화될 수 있다.
절연층(205)을 형성하는 방법은 일 예로서, 화학기상증착법, 코팅법 등이 적용될 수 있다. 상기 평판화 방법은 일 예로서, 화학적 기계적 연마법 또는 에치백 등이 적용될 수 있다.
도 10을 참조하면, 핀 구조물(201a) 및 절연층(205)을 각각 식각하여 트렌치(20)를 형성한다. 구체적으로, 핀 구조물(201a)을 선택적으로 식각하여, 제1 트렌치(20a)를 형성한다. 또한, 절연층(205)를 선택적으로 식각하여 제2 트렌치(20b)를 형성한다. 이때, 절연층(205)의 식각 깊이는 핀 구조물(201a)의 식각 깊이보다 클 수 있다. 그 결과, 트렌치(20) 내부에서 절연층(205)에 비해 상부로 돌출된 핀 리세스 영역(201b)이 형성될 수 있다.
도 11a 내지 도 11c을 참조하면, 제1 트렌치(20a)의 내벽을 따라, 핀 리세스 영역(201b) 상에 계면 절연층(210)을 형성한다. 도 11c를 참조하면, 핀 리세스 영역(201b)의 상면 및 측면 상에 계면 절연층(210)을 형성한다. 계면 절연층(210)은 균일한 두께를 가지도록 형성될 수 있다. 일 예로서, 화학기상증착법, 또는 원자층 증착법을 이용하여 형성할 수 있다. 계면 절연층(210)은 일 예로서, 질화물, 산화물 또는 산질화물을 포함할 수 있다. 계면 절연층(210)은, 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 몇몇 실시예에 있어서, 계면 절연층(210)은 생략될 수 있다.
도 11a 내지 도 11c을 다시 참조하면, 계면 절연층(210) 상에 강유전성 게이트 절연층(220)을 형성한다. 도 11b를 참조하면, 강유전성 게이트 절연층(220)은 제1 트렌치(20a)의 내벽을 따라, 가변 두께를 가지도록 형성될 수 있다. 강유전성 게이트 절연층(220)은 일 예로서, 화학기상증착법에 의해 형성될 수 있다. 이때, 상기 화학기상증착법의 공정 온도, 공정 압력, 소스 가스 유량 등의 증착 조건을 제어함으로써, 강유전성 게이트 절연층(220)이 계면 절연층(210) 상에서 불균일한 두께를 가지도록 형성될 수 있다. 도 11c를 참조하면, 핀 구조물(201a)의 상면 및 측면의 일부분에 위치하는 계면 절연층(210)상에 강유전성 게이트 절연층(220)이 배치될 수 있다. 몇몇 실시예에 있어서, 계면 절연층(210)은 생략되는 경우, 핀 리세스 영역(201b) 상에서 강유전성 게이트 절연층(220)이 불균일한 두께를 가지도록 강유전성 게이트 절연층(220)의 증착 조건이 제어될 수 있다.
강유전성 게이트 절연층(220)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전성 게이트 절연층(220)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
도 12를 참조하면, 강유전성 게이트 절연층(220) 상에 게이트 전극막(230) 및 상부 전도막(240)을 순차적으로 형성할 수 있다. 게이트 전극막(230)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합을 포함할 수 있다. 게이트 전극막(230)은 일 예로서, 화학기상증착법, 원자층 증착법 또는 스퍼터링법을 이용하여 형성할 수 있다. 상부 전도막(240)은 일 예로서, 금속 재질로 이루어질 수 있다. 일 실시 예에서, 상부 전도막(240)은 게이트 전극막(230)보다 낮은 전기 저항을 가질 수 있다. 상부 전도막(240)은 일 예로서, 구리, 알루미늄, 텅스텐 등을 포함할 수 있다. 상부 전도막(240)은 일 예로서, 화학기상증착법, 원자층 증착법, 또는 스퍼터링법을 이용하여 형성할 수 있다.
도 13을 참조하면, 상부 전도막(240) 및 게이트 전극막(230)을 선택적으로 식각하여, 상부 전도층(245) 및 게이트 전극층(235)을 형성한다. 이어서, 게이트 전극층(235)의 양단에 위치하는 핀 구조물(201a)을 도핑하여, 소스 영역(250) 및 드레인 영역(260)을 형성한다. 소스 및 드레인 영역(250, 260)은 핀 구조물(201a)에 n형 도펀트를 선택적으로 주입함으로써, 형성될 수 있다. 상기 도펀트 주입 방법은 일 예로서, 이온 주입 방법을 적용할 수 있다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 제조할 수 있다. 제조되는 강유전성 메모리 소자는 도 4a 내지 도 4c와 관련하여 상술한 강유전성 메모리 소자(2)와 실질적으로 동일할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 강유전성 메모리 소자,
10 20: 트렌치, 20a: 제1 트렌치, 20b: 제2 트렌치,
101: 기판, 110: 계면 절연층,
120: 강유전성 게이트 절연층,
120a~120c: 강유전성 게이트 절연층의 제1 영역~제3 영역,
130: 게이트 전극층,
140: 소스 영역, 150: 드레인 영역.
201: 기판, 201a: 핀 구조물, 201b: 핀 리세스 영역,
205: 절연층, 210: 계면 절연층,
220: 강유전성 게이트 절연층,
230: 게이트 전극막, 235: 계면 전극층,
240: 상부 전도막, 245: 상부 전도층,
250: 소스 영역, 260: 드레인 영역.
10 20: 트렌치, 20a: 제1 트렌치, 20b: 제2 트렌치,
101: 기판, 110: 계면 절연층,
120: 강유전성 게이트 절연층,
120a~120c: 강유전성 게이트 절연층의 제1 영역~제3 영역,
130: 게이트 전극층,
140: 소스 영역, 150: 드레인 영역.
201: 기판, 201a: 핀 구조물, 201b: 핀 리세스 영역,
205: 절연층, 210: 계면 절연층,
220: 강유전성 게이트 절연층,
230: 게이트 전극막, 235: 계면 전극층,
240: 상부 전도막, 245: 상부 전도층,
250: 소스 영역, 260: 드레인 영역.
Claims (20)
- 기판;
상기 기판에 형성되는 트렌치의 내벽을 따라 배치되는 강유전성 게이트 절연층; 및
상기 강유전성 게이트 절연층 상에 배치되는 게이트 전극층을 포함하되,
상기 강유전성 게이트 절연층은 상기 트렌치의 내벽 상에서 가변 두께를 가지는
강유전성 메모리 소자.
- 제1 항에 있어서,
상기 게이트 전극층에 기록 전압이 인가될 때, 상기 강유전성 게이트 절연층은 최저 두께에 대응되는 제1 전계가 형성되는 제1 영역, 최고 두께에 대응되는 제2 전계가 형성되는 제2 영역, 및 상기 제1 전계 보다 크고 상기 제2 전계 보다 작은 크기를 가지는 제3 전계가 형성되는 제3 영역을 구비하는
강유전성 메모리 소자.
- 제2 항에 있어서,
상기 강유전성 게이트 절연층은, 상기 제1 내지 제3 영역에 걸쳐, 동일한 히스테리시스 루프를 따르는 강유전 특성을 가지는
강유전성 메모리 소자.
- 제3 항에 있어서,
상기 제1 전계의 절대치가 상기 강유전성 게이트 절연층의 항전계의 절대치 보다 작은 경우, 상기 기록 전압에 의해 상기 강유전성 게이트 절연층의 분극 배향은 변경되지 않고,
상기 제1 전계의 절대치가 상기 항전계의 절대치 이상이며, 상기 제2 전계의 절대치가 상기 항전계의 절대치 보다 작을 경우, 상기 기록 전압에 의해 상기 제1 영역의 전부 및 상기 제3 영역의 적어도 일부분의 분극 배향이 변경되고,
상기 제2 전계의 절대치가 상기 항전계의 절대치 이상일 경우, 상기 기록 전압에 의해 상기 제1 내지 제3 영역의 분극 배향이 변경되는
강유전성 메모리 소자.
- 제4 항에 있어서,
상기 제1 전계의 절대치가 상기 항전계의 절대치 이상이며, 상기 제2 전계의 절대치가 상기 항전계의 절대치보다 작은 전계 범위에서,
상기 기록 전압을 제어하여, 상기 제3 영역 중 분극 배향이 변경되는 부분의 크기를 제어함으로써, 복수 레벨의 분극 배향 상태를 구현하는
강유전성 메모리 소자.
- 제1 항에 있어서,
상기 기판은 도핑된 반도체 물질을 포함하는
강유전성 메모리 소자.
- 제1 항에 있어서,
상기 강유전성 게이트 절연층은 하프늄 산화물, 지르코늄산화물, 및 하프늄지르코늄 산화물 중 적어도 하나의 산화물을 포함하는
강유전성 메모리 소자.
- 제7 항에 있어서,
상기 강유전성 게이트 절연층은,
탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd) 및 란타넘(La) 중에서 선택된 적어도 하나의 도펀트를 포함하는
강유전성 메모리 소자.
- 제1 항에 있어서,
상기 게이트 전극층은
텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
강유전성 메모리 소자.
- 제1 항에 있어서,
상기 트렌치의 내벽 및 상기 강유전성 게이트 절연층 사이에 배치되는 계면 절연층을 더 포함하는
강유전성 메모리 소자.
- 제1 항에 있어서,
상기 트렌치의 양쪽 단부의 상기 기판에 배치되는 소스 및 드레인 영역을 더 포함하는
강유전성 메모리 소자.
- 소스 영역 및 드레인 영역을 구비하는 기판; 및
상기 기판에 형성되는 트렌치의 내벽을 따라 순차적으로 배치되는 강유전성 게이트 절연층 및 게이트 전극층을 포함하고,
상기 강유전성 게이트 절연층은 상기 트렌치의 내벽 상에서 가변 두께를 가지며,
상기 게이트 전극층에 소정의 기록 전압이 인가될 때, 상기 강유전성 게이트 절연층의 두께에 따라, 상기 강유전성 게이트 절연층은 서로 다른 크기의 분극 배향의 스위칭 영역을 구비하는
강유전성 메모리 소자.
- 제12 항에 있어서,
상기 게이트 전극층에 상기 소정의 기록 전압이 인가될 때, 상기 강유전성 게이트 절연층은 최저 두께에 대응되는 제1 전계가 형성되는 제1 영역, 최고 두께에 대응되는 제2 전계가 형성되는 제2 영역, 및 상기 제1 전계 보다 크고 상기 제2 전계 보다 작은 크기를 가지는 제3 전계가 형성되는 제3 영역을 구비하고,
상기 제1 전계의 절대치가 상기 강유전성 게이트 절연층의 항전계의 절대치 보다 작은 경우, 상기 기록 전압에 의해 상기 강유전성 게이트 절연층의 분극 배향은 변경되지 않고,
상기 제1 전계의 절대치가 상기 항전계의 절대치 이상이며, 상기 제2 전계의 절대치가 상기 항전계의 절대치 보다 작을 경우, 상기 기록 전압에 의해 상기 제1 영역의 전부 및 상기 제3 영역의 적어도 일부분의 분극 배향이 변경되고,
상기 제2 전계의 절대치가 상기 항전계의 절대치 이상일 경우, 상기 기록 전압에 의해 상기 제1 내지 제3 영역의 분극 배향이 변경되는
강유전성 메모리 소자.
- 제13 항에 있어서,
상기 제1 전계의 절대치가 상기 항전계의 절대치 이상이며, 상기 제2 전계의 절대치가 상기 항전계의 절대치보다 작은 범위에서,
상기 기록 전압을 제어하여, 상기 제3 영역 중 분극 배향이 변경되는 부분의 크기를 제어함으로써, 복수 레벨의 분극 배향 상태를 구현하는
강유전성 메모리 소자.
- 제12 항에 있어서,
상기 강유전성 게이트 절연층은 하프늄 산화물, 지르코늄산화물, 및 하프늄지르코늄 산화물 중 적어도 하나의 산화물을 포함하는
강유전성 메모리 소자.
- 제12 항에 있어서,
상기 게이트 전극층은
텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
강유전성 메모리 소자.
- 기판에 트렌치를 형성하는 단계;
상기 트렌치의 내벽을 따라 가변 두께를 가지는 강유전성 게이트 절연층을 형성하는 단계;
상기 트렌치 내부의 상기 강유전성 게이트 절연층 상에 게이트 전극층을 형성하는 단계; 및
상기 트렌치의 양쪽 단부의 기판 영역에 제2 형으로 도핑된 소스 및 드레인 영역을 각각 형성하는 단계를 포함하는
강유전성 메모리 소자의 제조 방법.
- 제17 항에 있어서,
상기 강유전성 게이트 절연층을 형성하는 단계는
화학기상증착법을 적용하여 불균일한 두께로 강유전성 물질막을 증착하는 단계를 포함하는
강유전성 메모리 소자의 제조 방법.
- 제18 항에 있어서,
상기 강유전성 게이트 절연층은
하프늄 산화물, 지르코늄산화물, 및 하프늄지르코늄 산화물 중 적어도 하나의 산화물을 포함하는
강유전성 메모리 소자의 제조 방법.
- 제19 항에 있어서,
상기 게이트 전극층은
텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
강유전성 메모리 소자의 제조 방법.
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